KR102054407B1 - 반도체 디바이스에서의 소스/드레인 콘택트 형성 방법 - Google Patents

반도체 디바이스에서의 소스/드레인 콘택트 형성 방법 Download PDF

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첸-밍 리
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후-카이 양
지아-헹 왕
메이-윤 왕
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Abstract

방법은 구조체를 제공하는 단계를 포함하고, 상기 구조체는 기판; 상기 기판 위의 제1 및 제2 게이트 구조체; 상기 기판 위의 제1 및 제2 소스/드레인(S/D) 피처; 상기 제1 및 제2 게이트 구조체의 측벽 위와 상기 제1 및 제2 S/D 피처 위에 있는 제1 유전체 층; 및 상기 제1 유전체 층 위의 제2 유전체 층을 포함한다. 상기 제1 및 제2 S/D 피처는 상기 제1 및 제2 게이트 구조체에 각각 인접한다. 상기 제1 및 제2 S/D 피처는 상이한 재료를 포함한다. 상기 방법은 상기 제1 및 제2 유전체 층을 에칭하여 상기 제1 및 제2 S/D 피처를 노출시키는 단계; 상기 제1 및 제2 S/D 피처에 p형 도펀트를 도핑하는 단계; 및 상기 p형 도펀트를 도핑하는 단계 이후에, 상기 제1 및 제2 S/D 피처에 대해 선택적 에칭 공정을 수행하는 단계를 더 포함한다. 상기 선택적 에칭 공정은 상기 제2 S/D 피처를 리세싱하는 것보다 더 빠르게 상기 제1 S/D 피처를 리세싱한다.

Description

반도체 디바이스에서의 소스/드레인 콘택트 형성 방법 {METHOD FOR SOURCE/DRAIN CONTACT FORMATION IN SEMICONDUCTOR DEVICES}
본 발명은 반도체 디바이스에서의 소스/드레인 콘택트 형성 방법에 관한 것이다.
반도체 집적 회로(IC) 산업은 기하급수적으로 성장했다. IC 재료 및 디자인의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 포함하는 IC 세대를 생산해 냈다. IC 진화의 과정에서, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 최소의 구성 요소(또는 라인))가 감소하는 반면, 기능 밀도(즉, 칩 영역당 상호 접속된 디바이스의 개수)는 일반적으로 증가했다. 이러한 스케일 다운(scaling down) 공정은 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일 다운은 또한 IC의 프로세싱 및 제조의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서는, IC 프로세싱 및 제조에서의 유사한 개발이 요구된다.
예를 들어, 핀형 채널을 갖는 전계 효과 트랜지스터(FET)(소위 "FinFETs")와 같은 소형 트랜지스터를 위한 소스/드레인(S/D) 콘택트를 형성할 때, 디바이스의 성능을 향상시키기 위해 추가 도펀트로 S/D 피처를 도핑하는 것이 종종 바람직하다. n형 및 p형 FETs는 상이한 도펀트를 필요로 할 수 있으므로, 이에 따라 도핑 공정을 위해 p형 디바이스 또는 n형 디바이스를 마스킹하도록 도핑 마스크가 생성된다. 그러나, 이러한 도핑 마스크를 패터닝 및 제거하는 것은 점점 더 소형화되는 디바이스에 대한 도전이 되고 있다. 예를 들어, p형 디바이스에 대해 이러한 도핑 마스크를 생성할 때, p형 S/D 피처에 마스크 잔류물이 없도록 보장하기 위해 약간의 오버-에칭이 필요할 수 있다. 이러한 오버-에칭은 종종 n형 디바이스에 대한 마스크 면적을 감소시키게 된다. 결과적으로, p형 S/D 피처를 도핑하는 것은 의도하지 않게 p형 도펀트를 n형 디바이스에 도입하게 될 수 있다.
S/D 콘택트 형성에서의 일부 개선이 요구된다.
본 명세서의 양태들은 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처들이 일정한 비율로 도시되지 않는다는 것을 강조하고자 한다. 실제로 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 본 발명의 다양한 양태에 따른 반도체 디바이스를 형성하는 방법의 흐름도이다.
도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 일 실시예에 따라, 도 1a 및 도 1b의 방법에 따른 다양한 제조 스테이지 중 반도체 디바이스의 일부의 (핀 길이 방향을 따른) 단면도이다.
도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 일 실시예에 따라, 도 1a 및 도 1b의 방법에 따른 다양한 제조 스테이지 중 반도체 디바이스의 일부의 (핀 폭 방향을 따른) 단면도이다.
이하의 설명은 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 명세서를 간단히 하기 위해 구성 요소 및 배열의 특정 예들이 아래에 설명된다. 이들은 물론 예시일 뿐이고, 제한하도록 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 명세서는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 목적으로 하며, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 규정하지는 않는다.
또한, "아래에(beneath)", "아래에(below)", "하부(lower)", "위에(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 본 명세서에서 도면에 도시된 바와 같은 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해 설명의 용이함을 목적으로 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어도 마찬가지로 유사하게 해석될 수 있다.
본 명세서는 전체적으로 반도체 디바이스 및 이를 형성하는 방법에 관한 것이다. 특히, 본 명세서는 특히 FinFETs에 대해, 반도체 디바이스에서 S/D 콘택트를 형성하는 것에 관한 것이다. 본 발명의 일 목적은 S/D 콘택트 형성을 위한 마스크 패터닝 단계의 개수를 감소시키는 것이다. 보다 상세하게는, 본 발명의 일 실시예는 n형 S/D 피처를 마스킹하지 않고 p형 S/D 피처를 도핑한 다음, 선택적 에칭 공정에 의해 n형 S/D 피처의 카운터-도핑된 부분을 제거한다. 이러한 도핑 및 에칭 공정에서, 마스크 패터닝이 포함되지 않으므로, 종래의 접근법과 관련된 문제점을 방지하고, 동시에 제조 비용을 절약할 수 있다.
도 1a 및 도 1b는 본 발명의 다양한 양태에 따른 반도체 디바이스(100)를 형성하는 방법(10)의 흐름도를 도시한다. 상기 방법(10)은 단지 예일 뿐이며, 청구범위에 명시적으로 기재된 것 이상으로 본 명세서를 한정하려는 의도는 아니다. 추가적인 동작은 상기 방법(10) 이전, 도중 및 이후에 제공될 수 있으며, 설명된 일부 동작은 상기 방법의 추가 실시예에 대해서는 대체, 제거 또는 이동될 수 있다. 방법(10)은 제조 공정의 다양한 스테이지에서의 반도체 디바이스(100)의 단면도를 도시하는 도 2a 내지 도 11b와 관련하여 아래에서 설명된다. 특히, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 핀 길이 방향을 따른 디바이스(100)의 일부의 단면도이고; 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 핀 폭 방향을 따른 디바이스(100)의 일부의 단면도이다.
반도체 디바이스(100)는 설명의 목적으로 제공되며, 본 발명의 실시예를 임의의 개수의 디바이스, 임의의 개수의 영역, 또는 임의의 구성의 구조체 또는 영역으로 반드시 제한하는 것은 아니다. 또한, 도 2a 내지 도 11b에 도시된 반도체 디바이스(100)는 IC의 프로세싱 동안 제조된 중간 디바이스, 또는 그 일부일 수 있으며, 이들은 정적 랜덤 액세스 메모리(SRAM) 및/또는 논리 회로, 레지스터, 커패시터 및 인덕터와 같은 수동 부품 및 p형 전계 효과 트랜지스터(PFETs), n형 FETs(NFETs), FinFETs과 같은 멀티 게이트 FETs, MOSFETs(metal-oxide semiconductor field effect transistors), CMOS(complementary metal-oxide semiconductor) 트랜지스터, 바이폴러 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀, 및 이들의 조합과 같은 능동 부품을 포함할 수 있다.
도 1a를 참조하면, 동작(12)에서, 방법(10)은 도 2a 및 도 2b에 도시된 바와 같은 디바이스(100)의 전구체 구조체를 제공한다. 도 2a 및 도 2b를 참조하면, 디바이스(100)는 기판(102) 및 그 내부 또는 그 위에 형성된 다양한 피처를 포함한다. 기판(102)은 2개의 기판 영역(102A, 102B)을 포함한다. 본 실시예에서, 기판 영역(102A)은 하나 이상의 n형 FinFET 디바이스를 형성하기 위한 것이며, 기판 영역(102B)은 하나 이상의 p형 FinFET 디바이스를 형성하기 위한 것이다. 따라서, 기판 영역(102A)은 NFET 영역(102A)으로도 언급되고, 기판 영역(102B)은 PFET 영역(102B)으로도 언급된다. NFET 영역(102A) 및 PFET 영역(102B) 각각은 분리 구조체(105)(도 2b)에 의해 분리된 하나 이상의 반도체 핀(103)을 포함한다. 특히, 도 2a는 핀(103)의 길이("x" 방향)를 따른 단면도로 디바이스(100)를 도시하고, 도 2b는 디바이스(100)의 S/D 영역에서 핀(103)의 폭("y" 방향)을 따른 단면도로 디바이스(100)를 도시한다. NFET 영역(102A)에서, 디바이스(100)는 핀(103) 위의 S/D 피처(104A), 및 핀(103)의 채널 영역에 인접하고 인접한 S/D 피처(104A)들에 의해 샌드위치된 게이트 스택(106A)을 더 포함한다. PFET 영역(102B)에서, 디바이스(100)는 핀(103) 위의 S/D 피처(104B), 및 핀(103)의 채널 영역에 인접하고 인접한 S/D 피처(104B)들에 의해 샌드위치된 게이트 스택(106B)을 더 포함한다. 디바이스(100)는 게이트 스택(106A, 106B)의 측벽 상의 게이트 스페이서(108), 게이트 스페이서(108) 및 S/D 피처(104A, 104B) 위의 콘택트 에칭 정지 층(CESL)(110), 및 인접한 게이트 스페이서(108) 사이의 갭에 충진되고 CESL(110) 위에 있는 유전체 층(112)을 더 포함한다. 디바이스(100)의 다양한 피처들(또는 구성 요소들)은 이하에서 더 설명된다.
기판(102)은 본 실시예에서 실리콘 기판이다. 대안적인 실시예에서, 기판(102)은 게르마늄과 같은 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 인듐 비화물 및 인듐 인화물과 같은 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인화물 및 갈륨 인듐 인화물과 같은 합금 반도체를 포함한다. 실시예에서, 기판(102)은 SOI(silicon on insulator) 기판을 포함할 수 있고, 성능 향상을 위해 스트레인(strain)이 가해지고 그리고/또는 스트레스(stress)를 받을 수 있고, 에피택셜 영역, 도핑된 영역, 및/또는 다른 적절한 피처 및 층을 포함할 수 있다.
핀(103)은 임의의 적절한 방법으로 패터닝될 수 있다. 예를 들어, 핀(103)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 및 자기-정렬 공정을 결합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기-정렬 공정을 사용하여 패터닝된 희생 층과 함께 형성된다. 이어서, 희생 층이 제거되고, 나머지 스페이서 또는 맨드렐이 핀(103)을 패터닝하기 위한 마스킹 요소로서 사용될 수 있다. 예를 들어, 마스킹 요소는 기판(102) 내로 리세스를 에칭하여, 핀(103)을 기판(102) 상에 남겨두도록 사용될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE) 및/또는 다른 적절한 공정을 포함할 수 있다. 예를 들어, 건식 에칭 공정은 산소-함유 가스, 불소-함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소-함유 가스(예를 들어 Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬-함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드-함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 실시할 수 있다. 예를 들어, 습식 에칭 공정은 희석된 플루오르화 수소산(DHF); 수산화칼륨(KOH) 용액; 암모니아; 플루오르화 수소산(HF), 질산(HNO3) 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적합한 습식 에칭제에서의 에칭을 포함할 수 있다. 핀(103)을 형성하는 방법의 많은 다른 실시예가 적합할 수도 있다.
S/D 피처(104A, 104B)는 예를 들어 적절한 스트레스를 가하고 디바이스(100)의 성능을 향상시키기 위한 에피택셜 반도체 재료를 포함할 수 있다. 예를 들어, S/D 피처(104A)는 에피택셜 성장된 실리콘 또는 실리콘-탄소를 포함할 수 있고, S/D 피처(104B)는 에피택셜 성장된 실리콘 게르마늄을 포함할 수 있다. 또한, S/D 피처(104A, 104B)는 각각의 n형 및 p형 디바이스에 적합한 적절한 도펀트로 도핑될 수 있다. 예를 들어, S/D 피처(104A)는 인 또는 비소와 같은 n형 도펀트로 도핑될 수 있고, S/D 피처(104B)는 붕소 또는 인듐과 같은 p형 도펀트로 도핑될 수 있다. 일 실시예에서, S/D 피처(104A, 104B)는 핀(103)을 에칭하고, 핀(103) 위에 적절한 반도체 재료를 에피택셜 성장시키고, 적절한 도펀트를 에피택셜 성장된 재료 내로 (인 시츄 또는 엑스 시츄) 도핑함으로써 (별도로) 형성된다. 인접한 S/D 피처(104A)는 일부 실시예에서 서로 분리되거나(도시되지 않음) 또는 병합될 수 있다(예를 들어, 도 2b의 2개의 104A). 유사하게, 일부 실시예에서, 인접한 S/D 피처(104B)는 서로 분리되거나(예를 들어, 도 2b) 또는 병합될 수 있다(도시되지 않음). 또한, S/D 피처(104A, 104B) 각각은 다중 패싯(multi-facet) 형상일 수도 있다.
분리 구조체(105)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물-도핑된 실리케이트 유리(FSG), 낮은-k 유전체 재료 및/또는 다른 적절한 절연 재료를 포함할 수 있다. 일 실시예에서, (예를 들어, 핀(103)을 형성하는 공정의 일부로서) 기판(102)에 트렌치를 에칭하고, 절연 재료로 트렌치를 충진하고, 절연 재료를 포함하는 기판(102)에 화학적 기계적 평탄화(CMP) 공정을 수행함으로써 절연 구조체(105)를 형성한다. 필드 산화물 및 LOCOS(Local Oxidation of Silicon)와 같은 다른 유형의 분리 구조체도 또한 적합할 수 있다.
게이트 스택(106A, 106B) 각각은 다층 구조체이다. 예를 들어, 각각의 게이트 스택(106A, 106B)은 유전체 계면 층, 유전체 계면 층 위의 게이트 유전체 층, 및 게이트 유전체 층 위의 게이트 전극 층을 포함할 수 있다. 일 실시예에서, 게이트 스택(106A, 106B)은 높은-k 금속 게이트에 대한 플레이스 홀더(placeholders)(소위 "더미 게이트")이고, 게이트 스택(106A, 106B) 내의 하나 이상의 층은 이후의 공정에서 대체된다. 다른 실시예에서, 게이트 스택(106A, 106B)은 높은-k 게이트 유전체 층, 높은-k 게이트 유전체 층 위의 일 함수 층, 및 일 함수 층 위의 금속 층을 포함한다. 다양한 실시예에서, 유전체 계면 층은 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있고, 화학적 산화, 열 산화, 원자 층 증착(ALD), 화학 기상 증착(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전체 층은 실리콘 산화물(SiO2)을 포함할 수 있다. 높은-k 게이트 유전체 층은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티탄산염(SrTiO3), 다른 적절한 금속 산화물, 또는 이들의 조합물을 포함할 수 있고; ALD 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 전극 층은 폴리실리콘 또는 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu) 및/또는 다른 적절한 재료와 같은 금속을 포함할 수 있다. 일 함수 층은 (게이트 스택(106B)에 대해) p형 또는 (게이트 스택(106A)에 대해) n형일 수 있다. p형 일 함수 층은 티탄 질화물(TiN), 탄탈 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 백금(Pt) 또는 이들의 조합물의 그룹으로부터 선택되는 충분히 큰 유효 일 함수를 갖는 금속을 포함하며, 이에 한정되지 않는다. n형 일 함수 층은 티타늄(Ti), 알루미늄(Al), 탄탈 카바이드(TaC), 탄탈 카바이드 질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 또는 이들의 조합물의 그룹으로부터 선택되는 충분히 낮은 유효 일 함수를 갖는 금속을 포함하며, 이에 한정되지 않는다. p형 또는 n형 일 함수 층은 복수의 층을 포함할 수 있고, CVD, PVD 및/또는 다른 적절한 공정에 의해 증착될 수 있다.
게이트 스페이서(108)는 단층 또는 다층 구조체일 수 있다. 일부 실시예에서, 게이트 스페이서(108)는 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON)과 같은 유전체 재료, 다른 유전체 재료 또는 이들의 조합을 포함한다. 일 실시예에서, 게이트 스페이서(108)는 게이트 스택(106A, 106B)을 갖는 디바이스(100) 위에 라이너 층으로서 제1 유전체 층(예를 들어, 균일한 두께를 갖는 SiO2 층)을 그리고 제1 유전체 층 위의 메인 D-형 스페이서로서 제2 유전체 층(예를 들어, SiN 층)을 블랭킷 증착하고, 이어서 이방성 에칭함으로써 유전체 층의 일부를 제거하여 게이트 스페이서(108)를 형성함으로써 형성된다.
CESL(110)은 실리콘 질화물, 실리콘 산질화물, 산소(O) 또는 탄소(C) 원소를 갖는 실리콘 질화물 및/또는 다른 재료를 포함할 수 있다. 일 실시예에서, CESL(110)은 1 GPa 이상의 크기를 갖는 내재성 스트레스를 갖는 실리콘 질화물(Si3N4)을 포함한다. 내재성 스트레스는 p-채널 디바이스에 대해 압축성 스트레스이고, n-채널 디바이스에 대해서는 인장 스트레스이다. CESL(110)은 PECVD 공정 및/또는 다른 적절한 증착 또는 산화 공정에 의해 형성될 수 있다. CESL(110)은 S/D 피처(104A, 104B)의 외부 표면, 게이트 스페이서(108)의 측벽 및 분리 구조체(105)의 상단 표면을 커버한다.
유전체 층(또는 층간 유전체)(112)은 테트라에틸오르토실리케이트(TEOS) 산화물, 비-도핑된 실리케이트 유리 또는 도핑된 실리콘 산화물, 예컨대 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 및/또는 다른 적절한 유전체 재료를 포함할 수 있다. 유전체 층(112)은 PECVD 공정, 유동성 CVD(FCVD) 공정 또는 다른 적절한 증착 기술에 의해 증착될 수 있다. 일 실시예에서, CESL(110)은 다양한 구조체체를 커버하는 기판(102) 위에 블랭킷 층으로서 증착되고, 유전체 층(112)은 CESL 층(110) 위에 증착되어 게이트 스택(106A, 106B) 사이의 트렌치를 충진한다.
동작(14)에서, 방법(10)(도 1a)은 각각의 S/D 피처들 위에 S/D 콘택트를 형성하기 위한 준비로서, S/D 피처(104A, 104B)를 노출시키도록 유전체 층(112) 및 CESL(110)을 에칭한다. 이는 증착, 포토리소그래피 및 에칭을 포함하는 다양한 공정을 포함할 수 있다. 도 3a 및 도 3b를 참조하면, 에칭 마스크(114)가 디바이스(100) 위에 형성되어, 디바이스(100)의 다양한 부분을 노출시키는 개구(116)를 제공한다. 개구(116)는 S/D 콘택트가 형성될 디바이스(100)의 영역에 대응한다. 다양한 실시예에서, 에칭 마스크(114)는 하드 마스크 층(예를 들어, 실리콘 질화물 또는 실리콘 산화물을 포함함), 포토레지스트 층, 또는 이들의 조합을 포함할 수 있다. 도 4a 및 도 4b를 참조하면, 디바이스(100)는 예를 들어 건식 에칭 공정, 습식 에칭 공정 또는 반응성 이온 에칭 공정을 사용하여, 유전체 층(112)의 노출된 부분을 제거하기 위해 개구(116)를 통해 에칭된다. 본 실시예에서, 에칭 공정은 유전체 층(112)의 재료에 대해 선택적이고, 게이트 스택(106A, 106B), 게이트 스페이서(108) 및 CESL(110)을 에칭하지 않는다(또는 현저히 에칭하지 않는다). 도 5a 및 도 5b를 참조하면, 디바이스(100)는 예를 들어 건식 에칭 공정, 습식 에칭 공정 또는 반응성 이온 에칭 공정을 사용하여, 개구(116)를 통해 다시 에칭되어 개구(116)의 바닥에서 CESL(110)의 일부를 제거한다. 특히, 이러한 에칭 공정은 이방성이다. 결과적으로, CESL(110)의 일부는 에칭 공정이 종료된 후에 게이트 스택(106A, 106B)의 측벽 위에 남는다. 또한, 이 에칭 공정은 CESL(110)에 대해 선택적이고, 게이트 스택(106A, 106B) 및 게이트 스페이서(108)를 에칭하지 않는다(또는 현저히 에칭하지 않는다). 유전체 층(112) 및 CESL(110)을 에칭하기 위해 본 실시예에서는 2개의 별도의 에칭 공정이 사용되지만, 다양한 실시예에서, 하나의 조인트 에칭 공정 또는 2개 초과의 에칭 공정이 대안적으로 사용될 수 있다.
일부 실시예에서, 게이트 스택(106A, 106B)의 측벽(CESL(110) 측벽으로 지칭됨) 위의 CESL(110)의 부분은 동작(14)이 완료된 후 바람직하지 않게 얇아질 수 있다. 예를 들어, CESL(110)은 처음에는 얇은 프로파일을 가질 수 있고, 유전층(112) 및 CESL(110)을 에칭하는 에칭 공정에 의해 부분적으로 소모된다. 이러한 얇은 CESL(110) 측벽에 대한 하나의 문제는 게이트 스택(106A, 106B) 및 S/D 피처(104A, 104B)의 재료가 결국 혼합되어 디바이스 결함(예를 들어, 단락)을 야기할 수 있다는 것이다. 다른 문제는 전압 바이어싱 중에 얇은 CESL 측벽이 파괴되어, 궁극적으로 각각의 S/D 피처 및 게이트 스택이 단락된다는 것이다. 본 실시예에서는, CESL(110) 측벽 위에 보호 측벽(118)이 형성되어 게이트 스택(106A, 106B) 상의 유전체 층(들)의 두께를 증가시킨다.
동작(16)에서, 방법(10)(도 1a)은 증착 공정 및 에칭 공정을 수행함으로써 보호 측벽(118)을 형성한다. 도 6a 및 도 6b를 참조하면, 방법(10)은 디바이스(100) 위에, 특히 개구(116)의 측벽 위에 그리고 S/D 피처(104A, 104B)의 상단에 유전체 층(118)을 증착한다. 일 실시예에서, 유전체 층(118)은 실리콘 질화물을 포함한다. 대안적으로, 유전체 층(118)은 실리콘 산질화물, 실리콘 카바이드 질화물, 또는 다른 적절한 재료(들)를 포함할 수 있다. 유전체 층(118)은 CVD, PVD 또는 ALD 방법을 사용하여 증착될 수 있다. 도 7a 및 도 7b를 참조하면, 방법(10)은 유전체 층(118)을 이방성으로 에칭하고, 개구(116)의 측벽 위의, 특히 보호 층으로서 CESL(110) 측벽 위의 유전체 층(118)의 부분을 남겨둔다. 보호 측벽(118)은 게이트 스택(106A, 106B)의 측벽 상의 유전체 층(들)의 두께를 유리하게는 증가시킨다. 에칭 공정은 일 실시예에서 건식 에칭이다. 동작(14)이 완료된 후에 CESL(110) 측벽이 충분한 두께를 갖는 방법(10)의 일부 실시예에서, 동작(16)은 수행되지 않는다. 동작(14) 및 (선택적으로) 동작(16)의 에칭 공정 후에, S/D 피처(104A, 104B)(또는 그 일부)는 도 5a, 도 5b, 도 7a 및 도 7b에 도시된 바와 같이 개구(116)를 통해 노출된다.
일부 실시예에서, S/D 피처(104A, 104B)는 CESL(110)의 에칭 및 유전체 층(118)의 선택적인 에칭을 포함하여 상술된 다양한 에칭 공정 동안 에칭될 수 있다. 예를 들어, S/D 피처(104A, 104B)를 노출시키도록 CESL(110)을 에칭할 때, 각각의 S/D 피처들 상에 유전체 잔류물이 존재하지 않도록 보장하기 위해 약간의 오버-에칭이 수행될 수 있다. 그렇지 않으면 S/D 콘택트 저항이 바람직하지 않게 높아지거나, 또는 회로 개방 결함이 발생할 수 있다. 그러나, 이러한 오버-에칭은 S/D 피처(104A, 104B)를 부주의하게 에칭할 수 있다. 일부 실시예에서, S/D 피처(104A, 104B)는 S/D 콘택트 형성을 위한 그들의 계면 영역을 증가시키기 위해 의도적으로 에칭될 수 있다. 부주의한 오버-에칭 또는 의도적인 에칭은 S/D 피처의 구조체를 변경하고 디바이스 성능에 영향을 미칠 수 있다. 특정 예에서, S/D 피처(104B)는 p형 FinFETs에 스트레인(또는 스트레스)을 가하기 위해 실리콘 게르마늄을 포함하고, S/D 피처(104B)의 에칭은 일반적으로 바람직하지 않게 그 스트레인을 완화시킨다. S/D 피처(104B)에서의 스트레인을 보강하거나 또는 증가시키기 위해, 상기 방법(10)은 본 실시예에 따라 S/D 피처(104B)에 p형 도펀트를 도핑한다.
동작(18)에서, 방법(10)(도 1a)은 p형 도펀트를 S/D 피처(104B)에 도핑한다(도 8a 및 도 8b). 특히, 방법(10)은 p형 도펀트를 S/D 피처(104B) 및 S/D 피처(104A) 모두에 도핑한다. 도 8a 및 도 8b에 도시된 바와 같이, S/D 피처(104A)의 부분(104A-1)은 p형 도펀트로 도핑되고, S/D 피처(104B)의 부분(104B-1)은 또한 p형 도펀트로 도핑된다. 일 실시예에서, S/D 피처(104A)는 동작(18) 이전에 n형 도핑된다(예를 들어, 인 도핑된 실리콘 또는 인 도핑된 실리콘-탄소를 가짐). 따라서, 부분(104A-1)은 n형 및 p형 도펀트를 모두 갖도록 동작(18)에 의해 카운터-도핑된다. 이러한 카운터-도핑을 회피하기 위한 하나의 접근법은 p형 도펀트를 S/D 피처(104B)에 도핑할 때 S/D 피처(104A)를 마스킹하는 도핑 마스크를 형성하는 것이다. 그러나, 이러한 도핑 마스크를 형성하는 것은 추가의 재료 비용 및 제조 시간을 포함할 뿐만 아니라, 제조에 다른 문제를 야기한다. 예를 들어, 이러한 도핑 마스크를 생성하는 것은 S/D 피처(104B) 상에 마스크 잔류물이 없도록 보장하기 위해 PFET 영역(102B)에서 약간의 오버-에칭을 요구할 수 있다. 이러한 오버-에칭은 종종 S/D 피처(104A)보다 감소된 마스크 영역을 초래한다. 결과적으로, S/D 피처(104B)를 도핑하는 것은 예기치 않게 p형 도펀트를 S/D 피처(104A)에 도입하게 할 수 있다. 본 실시예에서, 방법(10)은 p형 도펀트를 S/D 피처(104A, 104B) 모두에 도핑한 다음, S/D 피처(104A, 104B)를 선택적으로 에칭하여, 카운터-도핑된 부분(104A-1)을 제거한다. 이는 도핑 마스크를 생성할 필요성을 없애준다.
일 실시예에서, S/D 피처(104A)는 인 도핑된 실리콘 또는 실리콘-탄소를 포함하고, S/D 피처(104B)는 도핑되거나 도핑되지 않을 수 있는 실리콘 게르마늄을 포함한다. 이 실시예를 발전시키기 위해, 동작(18)은 붕소를 S/D 피처(104A, 104B)에 도핑한다. 동작(18)은 도펀트가 각각의 S/D 피처에 일정한 깊이에 도달하도록 보장하기 위해 도핑 에너지의 레벨을 제어한다. 일부 실시예에서, 도핑 에너지는 1 keV 내지 5 keV 범위 내이다. 동작(18)은 또한 p형 FinFET의 적절한 성능을 보장하기 위해 도핑 도즈(dose)의 레벨을 제어한다. 일부 실시예에서, 도핑 도즈는 1E15 cm-2 내지 1E16 cm-2 범위 내이다.
동작(20)에서, 방법(10)(도 1a)은 어닐링 공정을 수행함으로써 p형 S/D 피처(104B) 내의 p형 도펀트를 활성화시킨다. p형 도펀트가 n형 S/D 피처(104A)에도 또한 도입되기 때문에, 이 어닐링 공정은 n형 S/D 피처(104A)에서의 p형 도펀트의 확산을 최소화하도록 주의깊게 선택된다. 예를 들어, 동작(20)은 밀리-초 이내에 온도를 상승 및 하강시키는 다이나믹 스파이크 어닐링(DSA) 또는 나노초 이내에서 온도를 상승 및 하강시키는 용융 레이저 어닐링(MLA)을 이용할 수 있다. 매우 빠른 온도 상승 속도를 갖는 다른 유형의 어닐링이 또한 사용될 수 있다. 방법(10)의 일 실시예에서, 동작(20)은 수행되지 않는다. 오히려, p형 도펀트의 활성화는 카운터-도핑된 부분(104A-1)이 제거된 후에 수행된다(아래에서 논의됨).
동작(22)에서, 방법(10)(도 1b)은 S/D 피처(104A, 104B)에 대한 선택적 에칭 공정을 수행한다. 본 실시예에서, 선택적 에칭 공정은 S/D 피처(104B)를 에칭하는 것보다 빠른 속도로 S/D 피처(104A)를 에칭하도록 조정된다. 도 9a 및 도 9b에 도시된 바와 같이, 이것이 끝나면, 동작(22)은 카운터-도핑된 부분(104A-1)을 완전히 제거하고, 도핑된 부분(104B-1)을 부분적으로만 제거한다. 또한, NFET 영역(102A) 및 PFET 영역(102B)의 상이한 에칭 속도는 S/D 피처(104A, 104B) 내로 상이한 에칭 깊이를 발생시킨다. 보다 구체적으로, S/D 피처(104A)는 깊이(d1)만큼 에칭(또는 부분적으로 제거)되고, S/D 피처(104B)는 깊이(d2)만큼 에칭(또는 부분적으로 제거)되며, d1은 d2보다 크다. 일 실시예에서, d1은 도 9a에 도시된 바와 같이 에칭된 S/D 피처(104A)의 상부 표면의 최하점으로부터 인접한 게이트 스페이서(108)의 바닥 표면까지 측정될 수 있다. 대안적으로, d1은 에칭된 S/D 피처(104A)의 상부 표면의 최하점으로부터 인접한 비-에칭된 S/D 피처(104A)의 상부 표면의 대응하는 지점까지 측정될 수 있으며, 여기서 2개의 지점은 도 9b에 도시된 바와 같이 동일한 "y" 좌표를 갖지만, 다른 "x" 좌표를 갖는다. 도 9b는 비-에칭된 S/D 피처(104A')의 다른 "y-z" 단면과 (정면으로) 중첩되는 에칭된 S/D 피처(104A)의 "y-z" 단면을 도시한다. "z" 방향을 따르는 2개의 지점 사이의 차이는 S/D 피처(104A)로의 에칭 깊이를 나타낸다. 깊이(d2)는 유사하게 측정될 수 있다. 특히, 도 9b는 비-에칭된 S/D 피처(104B')의 다른 "y-z" 단면과 (정면으로) 중첩되는 에칭된 S/D 피처(104B)의 "y-z" 단면을 도시한다. "z" 방향을 따르는 2개의 지점 사이의 차이는 S/D 피처(104B)로의 에칭 깊이를 나타낸다. 다양한 실시예에서, 깊이(d1)는 깊이(d2)보다 적어도 5nm만큼 크다. NFET 영역(102A)에서, S/D 피처(104A)로의 더 큰 에칭 깊이는 일반적으로 S/D 콘택트에 대한 계면 면적의 증가를 가져오고, 이에 따라 S/D 콘택트 저항의 감소를 발생시킨다. PFET 영역(102B)에서, S/D 피처(104B)로의 에칭 깊이가 적어짐에 따라 S/D 피처(104B)에 형성된 스트레스/스트레인이 유지되도록 도움을 준다. 또한, 에칭 공정은 게이트 스택(106A, 106B), 게이트 스페이서(108), CESL(110) 및 유전체 층(118)을 에칭하지 않도록 조정된다. 에칭 공정은 건식 에칭 또는 습식 에칭을 포함할 수 있다. 일 실시예에서, 에칭 공정은 에칭제로서 SF6, H2 및 CF4의 가스 혼합물을 사용하는 건식 에칭이다. 이들 가스들의 조합은 S/D 피처(104A, 104B)의 반도체 재료들 위에 탄소-및-황 함유 패시베이션 층의 형성을 초래한다. 이 패시베이션 층은 실리콘을 갖는 S/D 피처(104A) 위보다는 실리콘 게르마늄을 갖는 S/D 피처(104B) 위에 생성되기 더 쉽고, 이는 에칭 공정에서 S/D 피처(104B)의 에칭 속도를 효과적으로 감소시킨다. 다른 실시예에서, 에칭 공정은 실리콘 게르마늄보다 실리콘에 대한 에칭 속도가 더 높은 수산화암모늄(NH4OH) 또는 테트라메틸암모늄 하이드록사이드(TMAH)를 갖는 에칭제를 사용하는 습식 에칭이다.
S/D 피처 중 어느 하나의 유형을 마스킹할 필요 없이, S/D 피처(104A, 104B)에 동시에 p형 도핑(동작(18)) 및 선택적 에칭 공정(동작(22))을 모두 수행한다는 것을 알아야 한다. 이는 유리하게는 재료 비용 및 제조 시간을 절약한다.
동작(24)에서, 방법(10)(도 1b)은 어닐링 공정을 수행함으로써 S/D 피처(104B)에서 p형 도펀트를 활성화시킨다. 카운터-도핑된 부분(104A-1)이 제거되었기 때문에, 동작(24)은 S/D 피처(104A)에서 p형 도펀트 확산을 최소화하는 것을 고려하지 않고 다양한 어닐링 공정들로부터 선택될 수 있다. 예를 들어, 동작(24)은 마이크로파 어닐링(MWA) 공정, 마이크로초 어닐링(μSSA) 공정, 급속 열 어닐링(RTA) 공정, 다이나믹 스파이크 어닐링(DSA) 공정, 용융 레이저 어닐링(MLA) 공정 및/또는 다른 적절한 어닐링 공정과 같은 하나 이상의 어닐링 공정을 사용할 수 있다. 그러나, 공정(24)의 온도 버짓(budget)은 게이트 스택을 손상시키지 않도록 게이트 스택(106A, 106B)의 재료를 고려할 수 있다. 동작(20)이 수행된 경우, 동작(24)은 생략될 수 있다는 것을 알아야 한다.
동작(26)에서, 방법(10)(도 1b)은 S/D 피처(104A, 104B)의 표면을 클리닝하고, 이들을 후속하는 실리사이드화(silicidation) 공정을 위해 준비시킨다. 동작(26)은 건식 클리닝 공정 또는 습식 클리닝 공정을 사용할 수 있다. 예를 들어, 건식 클리닝 공정은 오브젝트를 H2, NF3 및 NH3 플라즈마 부산물에 동시에 노출시키는 것을 포함하는 원격 플라즈마 보조 건식 에칭 공정인 SiConi 에칭을 사용할 수 있다. 예를 들어, 습식 클리닝 공정은 희석된 플루오르화 수소산(DHF) 용액을 사용하여 S/D 피처(104A, 104B)의 표면을 클리닝할 수 있다.
동작(28)에서, 방법(10)(도 1b)은 S/D 콘택트 저항을 감소시키기 위해 S/D 피처(104A, 104B) 위에 실리사이드 피처(120A, 120B)를 각각 형성한다. 일 실시예에서, 방법(10)은 S/D 피처(104A, 104B) 위에 금속 막을 성막시키고, 어닐링 공정을 수행하여 금속 막과 하부의 반도체 재료 사이의 반응을 일으키고, 과잉의 미-반응 금속을 제거한다. 나머지 금속 반도체 재료는 도 10a 및 도 10b에 도시된 바와 같이 실리사이드 피처(120A, 120B)가 된다. 예를 들어, 금속 막은 약 10nm 이하, 예를 들어 5nm 이하의 두께를 가질 수 있다. 실시예에서, 동일한 금속 막이 n형 및 p형 S/D 영역 모두의 실리사이드화에 사용될 수 있다. 대안적으로, n형 S/D 피처(104A)의 실리사이드화에 사용된 금속 막은 p형 S/D 피처(104B)의 실리사이드화에 사용되는 금속 막과 다를 수 있다. 다양한 실시예에서, 금속 막은 티타늄(Ti), 니켈(Ni), 코발트(Co), 탄탈(Ta), 에르븀(Er), 이트륨(Y), 이테르븀(Yb), 백금(Pt), 또는 이들의 조합을 포함할 수 있다.
동작(30)에서, 방법(10)(도 1b)은 개구(116) 내에 금속을 성막함으로써 실리사이드 피처(120A, 120B) 위에 S/D 콘택트(122)를 형성한다. 도 11a 및 도 11b를 참조하면, S/D 콘택트(122)는 개구(116)를 충진하고 각각 실리사이드 피처(120A, 120B)를 통해 S/D 피처(104A, 104B)의 상단 및 측면 표면을 커버한다. 실시예에서, S/D 콘택트(122)는 텅스텐(W), 코발트(Co), 구리(Cu), 다른 원소 금속, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈 질화물(TaN), 또는 이들의 조합과 같은 금속 질화물을 포함할 수 있고, CVD, PVD, 도금 및/또는 다른 적절한 공정에 의해 형성될 수 있다. 일 실시예에서, 콘택트(122)를 위한 금속을 증착하기 전에 마스킹 요소(114)가 제거된다. 또한, 도 11a 및 도 11b에 도시된 구조체를 얻기 위해 디바이스(100)의 상단 표면을 평탄화하도록 CMP 공정이 수행될 수 있다.
도 11a 및 도 11b를 참조하면, NFET 영역(102A) 내의 S/D 콘택트(122)의 바닥 표면은 PFET 영역(102B) 내의 S/D 콘택트(122)의 바닥 표면보다 더 낮다. 이는 동작(22)에서의 선택적 에칭 공정에 의해 발생된다. PFET 영역(102B)에서, S/D 콘택트(122)는 p형 S/D 피처(104B), 추가의 p형 도펀트로 도핑된 부분(104B-1), 및 실리사이드 피처(120B)를 포함하는 다중 층 구조체 위에 배치된다. 또한, 보호 유전체 층(118), CESL(110), 게이트 스페이서(108) 및 (NFET 영역(102A)의) 게이트 스택(106A) 및 (PFET 영역(102B)의) 게이트 스택(106B) 사이에 S/D 콘택트(122)의 측벽이 샌드위치된다.
동작(32)에서, 방법(10)(도 1b)은 디바이스(100)의 제조를 완료하기 위한 추가의 단계를 수행한다. 예를 들어, 동작(32)은 게이트 스택(106A, 106B)을 전기적으로 접속하는 게이트 콘택트를 형성할 수 있으며, 완전한 IC를 형성하도록 디바이스(100)의 다른 부분뿐만 아니라 FinFETs을 접속하는 금속 인터커넥트를 형성할 수 있다.
제한하려는 의도는 아니지만, 본 명세서의 하나 이상의 실시예는 반도체 디바이스 및 그 형성 방법에 많은 이익을 제공한다. 예를 들어, FINFET 디바이스에 대해 S/D 콘택트를 형성할 때, 본 발명의 실시예는 p형 S/D 피처에 추가의 p형 도펀트를 도핑하여 그 안의 저항을 감소시킨다. 도핑은 n형 S/D 피처들에 대한 도핑 마스크 없이 수행되어, 제조 공정을 단순화하고 제조 비용을 감소시킨다. n형 S/D 피처의 카운터-도핑된 부분은 p형 디바이스용 에칭 마스크가 없는 선택적 에칭 공정을 통해 후속적으로 제거되며, 이는 다시 제조 공정을 단순화하고 제조 비용을 감소시킨다. 제공된 주제는 기존의 IC 제조 흐름에 용이하게 통합될 수 있으며 많은 다른 공정 노드에 적용될 수 있다.
예시적인 일 양태에서, 본 발명은 반도체 디바이스를 형성하는 방법에 관한 것이다. 상기 방법은 구조체를 제공하는 단계를 포함하고, 상기 구조체는 기판; 상기 기판 위의 제1 게이트 구조체 및 제2 게이트 구조체; 상기 기판 위의 제1 소스/드레인(S/D) 피처 및 제2 S/D 피처 - 상기 제1 S/D 피처는 상기 제1 게이트 구조체에 인접하고, 상기 제2 S/D 피처는 상기 제2 게이트 구조체에 인접하고, 상기 제1 및 제2 S/D 피처는 상이한 재료를 포함함 - ; 상기 제1 및 제2 게이트 구조체의 측벽 위와 상기 제1 및 제2 S/D 피처 위에 있는 제1 유전체 층; 및 상기 제1 유전체 층 위의 제2 유전체 층을 포함한다. 상기 방법은 상기 제1 및 제2 유전체 층을 에칭하여 상기 제1 및 제2 S/D 피처를 노출시키는 단계; 상기 제1 및 제2 S/D 피처에 p형 도펀트를 도핑하는 단계; 및 상기 p형 도펀트를 도핑하는 단계 이후에, 상기 제1 및 제2 S/D 피처에 대해 선택적 에칭 공정을 수행하는 단계를 더 포함한다. 상기 선택적 에칭 공정은 상기 제2 S/D 피처를 리세싱하는 것보다 더 빠르게 상기 제1 S/D 피처를 리세싱한다.
상기 방법의 일 실시예에서, 상기 제1 S/D 피처는 n형 도펀트로 도핑된 실리콘 또는 실리콘-탄소를 포함하고, 상기 제2 S/D 피처는 실리콘 게르마늄을 포함한다. 상기 방법의 다른 실시예에서, 상기 n형 도펀트는 인 또는 비소이고, 상기 p형 도펀트는 붕소이다. 상기 방법의 다른 실시예에서, 상기 선택적 에칭 공정은 SF6, H2 및 CF4의 가스 혼합물을 이용하는 건식 에칭 공정, 또는 NH4OH 또는 TMAH를 이용하는 습식 에칭 공정을 포함한다.
상기 방법의 다른 실시예에서, 상기 p형 도펀트를 도핑하는 단계는 1 keV 내지 5 keV 범위 내의 도핑 에너지 및 1E15 cm-2 내지 1E16 cm-2 범위 내의 상기 p형 도펀트의 도핑 도즈를 사용한다.
다른 실시예에서, 상기 제1 및 제2 유전체 층을 에칭하는 단계 이후에 그리고 상기 p형 도펀트를 도핑하는 단계 이전에, 상기 방법은 상기 구조체 위에 제3 유전체 층을 성막하는 단계; 및 상기 제3 유전체 층에 대해 이방성 에칭 공정을 수행하여 상기 제1 및 제2 S/D 피처를 노출시키고 상기 제1 및 제2 게이트 구조체의 측벽 위에 상기 제3 유전체 층의 일부를 유지시키는 단계를 더 포함한다.
일 실시예에서, 상기 선택적 에칭 공정을 수행하는 단계 이후에, 상기 방법은 상기 제2 S/D 피처 내의 상기 p형 도펀트를 어닐링하는 단계를 더 포함한다. 대안적인 실시예에서, 상기 선택적 에칭 공정을 수행하는 단계 이전에, 상기 방법은 적어도 상기 제2 S/D 피처 내의 상기 p형 도펀트를 어닐링하는 단계를 더 포함한다.
일 실시예에서, 상기 선택적 에칭 공정을 수행하는 단계 이후에, 상기 방법은 상기 제1 및 제2 S/D 피처의 나머지 부분들 위에 금속을 성막하는 단계를 더 포함한다. 다른 실시예에서, 상기 선택적 에칭 공정을 수행하는 단계 이후에 그리고 상기 금속을 성막하는 단계 이전에, 상기 방법은 상기 제1 S/D 피처의 나머지 부분 위에 제1 실리사이드 피처를 형성하는 단계; 및 상기 제2 S/D 피처의 나머지 부분 위에 제2 실리사이드 피처를 형성하는 단계를 더 포함한다.
다른 예시적인 양태에서, 본 발명은 반도체 디바이스를 형성하는 방법에 관한 것이다. 상기 방법은 구조체를 제공하는 단계를 포함하고, 상기 구조체는 기판; 상기 기판 위의 제1 게이트 구조체 및 제2 게이트 구조체; 상기 제1 게이트 구조체에 인접하는 n형 도핑된 실리콘을 포함하는 제1 소스/드레인(S/D) 피처; 상기 제2 게이트 구조체에 인접하는 실리콘 게르마늄을 포함하는 제2 S/D 피처; 및 상기 제1 및 제2 게이트 구조체의 측벽 위와 상기 제1 및 제2 S/D 피처 위에 있는 하나 이상의 유전체 층을 포함한다. 상기 방법은 상기 하나 이상의 유전체 층을 에칭하여 상기 제1 및 제2 S/D 피처를 노출시키는 단계; 동일한 도핑 공정에 의해 상기 제1 및 제2 S/D 피처에 p형 도펀트를 도핑하여, 상기 제1 S/D 피처의 p형 도핑된 부분 및 상기 제2 S/D 피처의 p형 도핑된 부분을 생성하는 단계; 및 상기 p형 도펀트를 도핑하는 단계 이후에, 동일한 에칭 공정에 의해 상기 제1 및 제2 S/D 피처를 부분적으로 에칭하는 단계 - 상기 에칭 공정은 상기 제2 S/D 피처를 리세싱하는 것보다 더 빠른 속도로 상기 제1 S/D 피처를 리세싱함 - 를 더 포함한다.
상기 방법의 일 실시예에서, 상기 p형 도펀트는 붕소를 포함하고, 상기 도핑 공정은 1 keV 내지 5 keV 범위 내의 도핑 에너지 및 1E15 cm-2 내지 1E16 cm-2 범위 내의 도핑 도즈를 사용한다. 상기 방법의 다른 실시예에서, 상기 동일한 에칭 공정은 상기 제1 S/D 피처의 p형 도핑된 부분을 완전히 제거하고, 상기 제2 S/D 피처의 p형 도핑된 부분을 부분적으로 제거한다. 상기 방법의 일 실시예에서, 상기 동일한 에칭 공정은 SF6, H2 및 CF4의 가스 혼합물에 의한 건식 에칭을 포함한다. 상기 방법의 다른 실시예에서, 상기 동일한 에칭 공정은 NH4OH 또는 TMAH에 의한 습식 에칭을 포함한다.
일 실시예에서, 상기 제1 및 제2 S/D 피처를 부분적으로 에칭하는 단계 이후에, 상기 방법은 상기 제2 S/D 피처에서 상기 p형 도펀트를 활성화시키는 단계를 더 포함한다. 다른 실시예에서, 상기 p형 도펀트를 활성화시키는 단계 이후에, 상기 방법은 건식 클리닝 공정 또는 습식 클리닝 공정을 이용하여 상기 제1 및 제2 S/D 피처의 상단 표면을 클리닝하는 단계; 상기 제1 S/D 피처 위에 제1 실리사이드 피처를 형성하는 단계; 및 상기 제2 S/D 피처 위에 제2 실리사이드 피처를 형성하는 단계를 더 포함한다.
또 다른 예시적인 양태에서, 본 발명은 반도체 디바이스를 형성하는 방법에 관한 것이다. 상기 방법은 구조체를 제공하는 단계를 포함하고, 상기 구조체는 기판; 상기 기판 위의 제1 게이트 구조체; 상기 제1 게이트 구조체를 샌드위칭하는 인 도핑된 실리콘을 포함하는 2개의 제1 소스/드레인(S/D) 피처; 상기 기판 위의 제2 게이트 구조체; 상기 제2 게이트 구조체를 샌드위칭하는 실리콘 게르마늄을 포함하는 2개의 제2 S/D 피처; 상기 제1 및 제2 게이트 구조체의 측벽 상의 게이트 스페이서 층; 및 상기 게이트 스페이서 층 위와 상기 제1 및 제2 S/D 피처 위에 있는 하나 이상의 유전체 층을 포함한다. 상기 방법은 제1 및 제2 S/D 피처를 노출시키는 개구를 형성하도록 하나 이상의 유전체 층을 에칭하는 단계; 상기 개구 내에 보호 측벽을 형성하는 단계; 동일한 도핑 공정에 의해 붕소를 상기 제1 및 제2 S/D 피처에 도핑하여, 상기 제1 S/D 피처의 붕소 도핑된 부분 및 상기 제2 S/D 피처의 붕소 도핑된 부분을 생성하는 단계; 및 붕소를 도핑하는 단계 이후에, 동일한 에칭 공정에 의해 상기 제1 및 제2 S/D 피처를 에칭하는 단계 - 상기 에칭 공정은 상기 제1 S/D 피처의 상기 붕소 도핑된 부분을 완전히 제거하고, 상기 제2 S/D 피처의 상기 붕소 도핑된 부분을 부분적으로 제거함 - 를 더 포함한다. 일 실시예에서, 상기 제1 및 제2 S/D 피처를 에칭하는 단계 이후에, 상기 방법은 상기 제1 및 제2 S/D 피처를 어닐링하는 단계를 더 포함한다.
하나의 예시적인 양태에서, 본 발명은 방법에 관한 것이다. 상기 방법은 구조체를 제공하는 단계를 포함하고, 상기 구조체는 기판; 상기 기판 위의 제1 게이트 구조체 및 제2 게이트 구조체; 상기 제1 및 제2 게이트 구조체의 측벽 위의 스페이서 층; 상기 기판 위의 제1 소스/드레인(S/D) 피처 및 제2 S/D 피처 - 상기 제1 S/D 피처는 상기 제1 게이트 구조체에 인접하고, 상기 제2 S/D 피처는 상기 제2 게이트 구조체에 인접하고, 상기 제1 및 제2 S/D 피처는 상이한 재료를 포함함 - ; 상기 스페이서 층의 측벽 위와 상기 제1 및 제2 S/D 피처 위의 에칭 정지 층; 및 상기 에칭 정지 층 위에 있는 산화물 층을 포함한다. 상기 방법은 상기 구조체 위에 마스킹 층을 형성하는 단계 - 상기 마스킹 층은 상기 제1 및 제2 S/D 피처 바로 위에 개구를 가짐 - ; 상기 제1 및 제2 S/D 피처를 노출시키기 위해 상기 개구를 통해 상기 산화물 층 및 상기 에칭 정지 층을 에칭하는 단계; 상기 개구를 통해 상기 제1 및 제2 S/D 피처에 p형 도펀트를 도핑하는 단계; 및 상기 p형 도펀트를 도핑하는 단계 이후에, 상기 제1 및 제2 S/D 피처에 대해 에칭 공정을 수행하는 단계 - 상기 에칭 공정은 상기 제2 S/D 피처를 리세싱하는 것보다 더 빠르게 상기 제1 S/D 피처를 리세싱함 - 를 더 포함한다.
일 실시예에서, 상기 산화물 층 및 상기 에칭 정지 층을 에칭하는 단계 이후에 그리고 상기 p형 도펀트를 도핑하는 단계 이전에, 상기 방법은 상기 제1 및 제2 S/D 피처 위에 그리고 상기 개구의 측벽 상에 실리콘 질화물를 포함하는 유전체 층을 성막하는 단계; 및 상기 제1 및 제2 S/D 피처를 노출시키고 상기 개구의 측벽 상에 상기 유전체 층의 일부를 유지하도록 상기 유전체 층을 에칭하는 단계를 더 포함한다. 다른 실시예에서, 상기 제1 및 제2 S/D 피처에 대해 상기 에칭 공정을 수행하는 단계 이후에, 상기 방법은 상기 제2 S/D 피처에서 상기 p형 도펀트를 활성화시키는 단계를 더 포함한다. 다른 실시예에서, 상기 활성화 단계 이후에, 상기 방법은 상기 제1 및 제2 S/D 피처의 나머지 부분 위에 금속을 성막시키는 단계를 더 포함한다.
다른 예시적인 양태에서, 본 발명은 방법에 관한 것이다. 상기 방법은 기판; 기판 위의 제1 에피택셜 피처 및 제2 에피택셜 피처 - 상기 제1 및 제2 에피택셜 피처는 상이한 반도체 재료를 포함함 - ; 및 상기 제1 및 제2 에피택셜 피처 위의 하나 이상의 유전체 층을 포함하는 구조체를 제공하는 단계를 포함한다. 상기 방법은 상기 구조체 위에 마스킹 층을 형성하는 단계 - 상기 마스킹 층은 상기 제1 및 제2 에피택셜 피처 바로 위의 개구부를 가짐 - ; 상기 제1 및 제2 에피택셜 피처를 노출시키기 위해 상기 개구를 통해 상기 하나 이상의 유전체 층을 에칭하는 단계; 상기 개구 내에 보호 측벽을 형성하는 단계; 상기 개구를 통해 상기 제1 및 제2 에피택셜 피처에 p형 도펀트를 도핑하여, 상기 제1 에피택셜 피처에 제1 도핑된 부분 및 상기 제2 에피택셜 피처에 제2 도핑된 부분을 생성하는 단계; 및 상기 제1 및 제2 에피택셜 피처에 대해 선택적 에칭 공정을 수행하는 단계 - 상기 선택적 에칭 공정은 상기 제1 도핑된 부분을 완전히 제거하고 상기 제2 도핑된 부분을 부분적으로 제거함 - 를 더 포함한다.
상기 방법의 일 실시예에서, 상기 제1 에피택셜 피처는 인 도핑된 실리콘을 포함하고, 상기 제2 에피택셜 피처는 실리콘 게르마늄을 포함하고, 상기 p형 도펀트는 붕소를 포함한다. 다른 실시예에서, 상기 선택적 에칭 공정은 SF6, H2 및 CF4의 가스 혼합물을 사용하는 건식 에칭 공정을 포함한다. 대안적인 다른 실시예에서, 상기 선택적 에칭 공정은 NH4OH 또는 TMAH를 사용하는 습식 에칭 공정을 포함한다.
또 다른 예시적인 양태에서, 본 발명은 반도체 디바이스에 관한 것이다. 상기 반도체 디바이스는 n형 FinFET 영역 - 상기 n형 FinFET 영역은 제1 게이트 스택; 상기 제1 게이트 스택의 측벽 위의 제1 게이트 스페이서; 및 상기 n형 FinFET 영역의 소스/드레인(S/D) 영역의 n형 에피택셜 피처를 포함함 - 을 포함한다. 상기 반도체 디바이스는 p형 FinFET 영역 - 상기 p형 FinFET 영역은 제2 게이트 스택; 상기 제2 게이트 스택의 측벽 위의 제2 게이트 스페이서; 및 상기 p형 FinFET 영역의 S/D 영역의 p형 에피택셜 피처를 포함함 - 을 더 포함한다. 상기 제1 게이트 스페이서의 바닥 표면과 상기 n형 에피택셜 피처의 상부 표면의 최하점 사이의 제1 수직 거리는 상기 제2 게이트 스페이서의 바닥 표면과 상기 p형 에피택셜 피처의 상부 표면의 최하점 사이의 제2 수직 거리보다 더 크다. 상기 반도체 디바이스의 일 실시예에서, 상기 제1 수직 거리는 상기 제2 수직 거리보다 적어도 5 나노미터만큼 더 크다.
전술된 내용은 당업자가 본 명세서의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 변경하기 위한 기초로서 본 명세서를 용이하게 사용할 수 있음을 이해해야 한다. 또한, 당업자는 이러한 동등한 구성이 본 명세서의 사상 및 범위를 벗어나지 않는다는 것을 알 것이고, 본 명세서의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알 것이다.
실시예
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
구조체를 제공하는 단계로서,
기판,
상기 기판 위의 제1 게이트 구조체 및 제2 게이트 구조체,
상기 기판 위의 제1 소스/드레인(S/D) 피처 및 제2 S/D 피처 - 상기 제1 S/D 피처는 상기 제1 게이트 구조체에 인접하고, 상기 제2 S/D 피처는 상기 제2 게이트 구조체에 인접하고, 상기 제1 및 제2 S/D 피처는 상이한 재료를 포함함 - ,
상기 제1 및 제2 게이트 구조체의 측벽 위와 상기 제1 및 제2 S/D 피처 위에 있는 제1 유전체 층, 및
상기 제1 유전체 층 위의 제2 유전체 층
을 포함하는 상기 구조체를 제공하는 단계;
상기 제1 및 제2 유전체 층을 에칭하여 상기 제1 및 제2 S/D 피처를 노출시키는 단계;
상기 제1 및 제2 S/D 피처에 p형 도펀트를 도핑하는 단계; 및
상기 p형 도펀트를 도핑하는 단계 이후에, 상기 제1 및 제2 S/D 피처에 대해 선택적 에칭 공정을 수행하는 단계 - 상기 선택적 에칭 공정은 상기 제2 S/D 피처를 리세싱하는 것보다 더 빠르게 상기 제1 S/D 피처를 리세싱함 - 를 포함하는, 반도체 디바이스 형성 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 S/D 피처는 n형 도펀트로 도핑된 실리콘 또는 실리콘-탄소를 포함하고, 상기 제2 S/D 피처는 실리콘 게르마늄을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 3. 실시예 2에 있어서,
상기 n형 도펀트는 인 또는 비소이고, 상기 p형 도펀트는 붕소인 것인, 반도체 디바이스 형성 방법.
실시예 4. 실시예 3에 있어서,
상기 선택적 에칭 공정은 SF6, H2 및 CF4의 가스 혼합물을 이용하는 건식 에칭 공정을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 5. 실시예 3에 있어서,
상기 선택적 에칭 공정은 NH4OH 또는 TMAH를 이용하는 습식 에칭 공정을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 6. 실시예 1에 있어서,
상기 p형 도펀트를 도핑하는 단계는 1 keV 내지 5 keV 범위 내의 도핑 에너지 및 1E15 cm-2 내지 1E16 cm-2 범위 내의 상기 p형 도펀트의 도핑 도즈(dose)를 사용하는 것인, 반도체 디바이스 형성 방법.
실시예 7. 실시예 1에 있어서,
상기 제1 및 제2 유전체 층을 에칭하는 단계 이후에 그리고 상기 p형 도펀트를 도핑하는 단계 이전에,
상기 구조체 위에 제3 유전체 층을 성막하는 단계; 및
상기 제3 유전체 층에 대해 이방성 에칭 공정을 수행하여 상기 제1 및 제2 S/D 피처를 노출시키고 상기 제1 및 제2 게이트 구조체의 측벽 위에 상기 제3 유전체 층의 일부를 유지시키는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 8. 실시예 1에 있어서,
상기 선택적 에칭 공정을 수행하는 단계 이후에,
상기 제2 S/D 피처 내의 상기 p형 도펀트를 어닐링하는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 9. 실시예 1에 있어서,
상기 선택적 에칭 공정을 수행하는 단계 이전에,
적어도 상기 제2 S/D 피처 내의 상기 p형 도펀트를 어닐링하는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 10. 실시예 1에 있어서,
상기 선택적 에칭 공정을 수행하는 단계 이후에,
상기 제1 및 제2 S/D 피처의 나머지 부분들 위에 금속을 성막하는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 11. 실시예 10에 있어서,
상기 선택적 에칭 공정을 수행하는 단계 이후에 그리고 상기 금속을 성막하는 단계 이전에,
상기 제1 S/D 피처의 나머지 부분 위에 제1 실리사이드 피처를 형성하는 단계; 및
상기 제2 S/D 피처의 나머지 부분 위에 제2 실리사이드 피처를 형성하는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 12. 반도체 디바이스를 형성하는 방법에 있어서,
구조체를 제공하는 단계로서,
기판,
상기 기판 위의 제1 게이트 구조체 및 제2 게이트 구조체,
상기 제1 게이트 구조체에 인접하는 n형 도핑된 실리콘을 포함하는 제1 소스/드레인(S/D) 피처,
상기 제2 게이트 구조체에 인접하는 실리콘 게르마늄을 포함하는 제2 S/D 피처, 및
상기 제1 및 제2 게이트 구조체의 측벽 위와 상기 제1 및 제2 S/D 피처 위에 있는 하나 이상의 유전체 층
을 포함하는 상기 구조체를 제공하는 단계;
상기 하나 이상의 유전체 층을 에칭하여 상기 제1 및 제2 S/D 피처를 노출시키는 단계;
동일한 도핑 공정에 의해 상기 제1 및 제2 S/D 피처에 p형 도펀트를 도핑하여, 상기 제1 S/D 피처의 p형 도핑된 부분 및 상기 제2 S/D 피처의 p형 도핑된 부분을 생성하는 단계; 및
상기 p형 도펀트를 도핑하는 단계 이후에, 동일한 에칭 공정에 의해 상기 제1 및 제2 S/D 피처를 부분적으로 에칭하는 단계 - 상기 에칭 공정은 상기 제2 S/D 피처를 리세싱하는 것보다 더 빠른 속도로 상기 제1 S/D 피처를 리세싱함 - 를 포함하는, 반도체 디바이스 형성 방법.
실시예 13. 실시예 12에 있어서,
상기 p형 도펀트는 붕소를 포함하고, 상기 도핑 공정은 1 keV 내지 5 keV 범위 내의 도핑 에너지 및 1E15 cm-2 내지 1E16 cm-2 범위 내의 도핑 도즈를 사용하는 것인, 반도체 디바이스 형성 방법.
실시예 14. 실시예 12에 있어서,
상기 동일한 에칭 공정은 상기 제1 S/D 피처의 p형 도핑된 부분을 완전히 제거하고, 상기 제2 S/D 피처의 p형 도핑된 부분을 부분적으로 제거하는 것인, 반도체 디바이스 형성 방법.
실시예 15. 실시예 12에 있어서,
상기 동일한 에칭 공정은 SF6, H2 및 CF4의 가스 혼합물에 의한 건식 에칭을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 16. 실시예 12에 있어서,
상기 동일한 에칭 공정은 NH4OH 또는 TMAH에 의한 습식 에칭을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 17. 실시예 12에 있어서,
상기 제1 및 제2 S/D 피처를 부분적으로 에칭하는 단계 이후에,
상기 제2 S/D 피처에서 상기 p형 도펀트를 활성화시키는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 18. 실시예 17에 있어서,
상기 p형 도펀트를 활성화시키는 단계 이후에,
건식 클리닝 공정 또는 습식 클리닝 공정을 이용하여 상기 제1 및 제2 S/D 피처의 상단 표면을 클리닝하는 단계;
상기 제1 S/D 피처 위에 제1 실리사이드 피처를 형성하는 단계; 및
상기 제2 S/D 피처 위에 제2 실리사이드 피처를 형성하는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 19. 반도체 디바이스에 있어서,
n형 FinFET 영역으로서,
제1 게이트 스택,
상기 제1 게이트 스택의 측벽 위의 제1 게이트 스페이서, 및
상기 n형 FinFET 영역의 소스/드레인(S/D) 영역의 n형 에피택셜 피처
를 포함하는 상기 n형 FinFET 영역; 및
p형 FinFET 영역으로서,
제2 게이트 스택,
상기 제2 게이트 스택의 측벽 위의 제2 게이트 스페이서, 및
상기 p형 FinFET 영역의 S/D 영역의 p형 에피택셜 피처
를 포함하는 상기 p형 FinFET 영역
를 포함하고,
상기 제1 게이트 스페이서의 바닥 표면과 상기 n형 에피택셜 피처의 상부 표면의 최하점 사이의 제1 수직 거리는 상기 제2 게이트 스페이서의 바닥 표면과 상기 p형 에피택셜 피처의 상부 표면의 최하점 사이의 제2 수직 거리보다 더 큰 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 제1 수직 거리는 상기 제2 수직 거리보다 적어도 5 나노미터만큼 더 큰 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    구조체를 제공하는 단계로서,
    기판,
    상기 기판 위의 제1 게이트 구조체 및 제2 게이트 구조체,
    상기 기판 위의 제1 소스/드레인(S/D) 피처 및 제2 S/D 피처 - 상기 제1 S/D 피처는 상기 제1 게이트 구조체에 인접하고, 상기 제2 S/D 피처는 상기 제2 게이트 구조체에 인접하고, 상기 제1 및 제2 S/D 피처는 상이한 재료를 포함함 - ,
    상기 제1 및 제2 게이트 구조체의 측벽 위와 상기 제1 및 제2 S/D 피처 위에 있는 제1 유전체 층, 및
    상기 제1 유전체 층 위의 제2 유전체 층
    을 포함하는 상기 구조체를 제공하는 단계;
    상기 제1 및 제2 유전체 층을 에칭하여 상기 제1 및 제2 S/D 피처를 노출시키는 단계;
    상기 제1 및 제2 S/D 피처에 p형 도펀트를 도핑하는 단계; 및
    상기 p형 도펀트를 도핑하는 단계 이후에, 상기 제1 및 제2 S/D 피처에 대해 선택적 에칭 공정을 수행하는 단계 - 상기 선택적 에칭 공정은 상기 제2 S/D 피처를 리세싱하는 것보다 더 빠르게 상기 제1 S/D 피처를 리세싱함 - 를 포함하는, 반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 제1 S/D 피처는 n형 도펀트로 도핑된 실리콘 또는 실리콘-탄소를 포함하고, 상기 제2 S/D 피처는 실리콘 게르마늄을 포함하는 것인, 반도체 디바이스 형성 방법.
  3. 제2항에 있어서,
    상기 n형 도펀트는 인 또는 비소이고, 상기 p형 도펀트는 붕소인 것인, 반도체 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 p형 도펀트를 도핑하는 단계는 1 keV 내지 5 keV 범위 내의 도핑 에너지 및 1E15 cm-2 내지 1E16 cm-2 범위 내의 상기 p형 도펀트의 도핑 도즈(dose)를 사용하는 것인, 반도체 디바이스 형성 방법.
  5. 제1항에 있어서,
    상기 제1 및 제2 유전체 층을 에칭하는 단계 이후에 그리고 상기 p형 도펀트를 도핑하는 단계 이전에,
    상기 구조체 위에 제3 유전체 층을 성막하는 단계; 및
    상기 제3 유전체 층에 대해 이방성 에칭 공정을 수행하여 상기 제1 및 제2 S/D 피처를 노출시키고 상기 제1 및 제2 게이트 구조체의 측벽 위에 상기 제3 유전체 층의 일부를 유지시키는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
  6. 제1항에 있어서,
    상기 선택적 에칭 공정을 수행하는 단계 이후에,
    상기 제2 S/D 피처 내의 상기 p형 도펀트를 어닐링하는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
  7. 제1항에 있어서,
    상기 선택적 에칭 공정을 수행하는 단계 이전에,
    적어도 상기 제2 S/D 피처 내의 상기 p형 도펀트를 어닐링하는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
  8. 제1항에 있어서,
    상기 선택적 에칭 공정을 수행하는 단계 이후에,
    상기 제1 및 제2 S/D 피처의 나머지 부분들 위에 금속을 성막하는 단계를 더 포함하는 것인, 반도체 디바이스 형성 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    구조체를 제공하는 단계로서,
    기판,
    상기 기판 위의 제1 게이트 구조체 및 제2 게이트 구조체,
    상기 제1 게이트 구조체에 인접하는 n형 도핑된 실리콘을 포함하는 제1 소스/드레인(S/D) 피처,
    상기 제2 게이트 구조체에 인접하는 실리콘 게르마늄을 포함하는 제2 S/D 피처, 및
    상기 제1 및 제2 게이트 구조체의 측벽 위와 상기 제1 및 제2 S/D 피처 위에 있는 하나 이상의 유전체 층
    을 포함하는 상기 구조체를 제공하는 단계;
    상기 하나 이상의 유전체 층을 에칭하여 상기 제1 및 제2 S/D 피처를 노출시키는 단계;
    동일한 도핑 공정에 의해 상기 제1 및 제2 S/D 피처에 p형 도펀트를 도핑하여, 상기 제1 S/D 피처의 p형 도핑된 부분 및 상기 제2 S/D 피처의 p형 도핑된 부분을 생성하는 단계; 및
    상기 p형 도펀트를 도핑하는 단계 이후에, 동일한 에칭 공정에 의해 상기 제1 및 제2 S/D 피처를 부분적으로 에칭하는 단계 - 상기 에칭 공정은 상기 제2 S/D 피처를 리세싱하는 것보다 더 빠른 속도로 상기 제1 S/D 피처를 리세싱함 - 를 포함하는, 반도체 디바이스 형성 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    구조체를 제공하는 단계로서,
    기판,
    n형 도핑된 반도체 재료를 포함하는 제1 소스/드레인(S/D) 피처,
    상기 n형 도핑된 반도체 재료와 상이한 다른 반도체 재료를 포함하는 제2 S/D 피처, 및
    상기 제1 및 제2 S/D 피처 위의 하나 이상의 유전체 층
    을 포함하는 상기 구조체를 제공하는 단계;
    상기 하나 이상의 유전체 층을 에칭하여 상기 제1 및 제2 S/D 피처를 노출시키는 단계;
    상기 제1 및 제2 S/D 피처에 p형 도펀트를 도핑하는 단계; 및
    상기 p형 도펀트를 도핑하는 단계 이후에, 동일한 에칭 공정에 의해 상기 제1 및 제2 S/D 피처를 리세싱하는 단계 - 상기 동일한 에칭 공정은 상기 제1 S/D 피처의 p형 도핑된 부분을 완전히 제거하고, 상기 제2 S/D 피처의 p형 도핑된 부분을 부분적으로 제거함 - 를 포함하는, 반도체 디바이스 형성 방법.
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