CN102456627B - 半导体器件的制作方法 - Google Patents
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Abstract
本发明公开了一种半导体器件的制作方法，在栅极结构两侧形成侧壁层，侧壁层包括第一侧壁层和第二侧壁层，第一侧壁层覆盖于第二侧壁层之上，且第一侧壁层为无定形碳。采用本发明公开的方法避免了半导体衬底表面被损伤，也避免了半导体器件发生漏电。
Description
技术领域
本发明涉及半导体技术，特别涉及一种半导体器件的制作方法。
背景技术
图1～图18为现有技术中半导体器件的第一种制作方法的过程剖面示意图，该方法主要包括：
步骤101，参见图1，提供一半导体衬底1001，在半导体衬底1001上形成N阱1002、P阱1003以及浅沟槽隔离区(STI)1004。
首先，采用双阱工艺来定义N型金属氧化物半导体(NMOS)管和P型金属氧化物半导体(PMOS)管的有源区，从而得到N阱1002和P阱1003，然后，通过光刻以及刻蚀等工艺，在半导体衬底1001上形成STI 1004，STI1004用于电绝缘所形成的NMOS管和PMOS管的有源区。
步骤102，参见图2，在半导体衬底1001表面生长栅氧化层和沉积多晶硅，并利用光刻、刻蚀和离子注入等工艺在P阱1003上方形成NMOS管的栅极结构1005，在N阱1002上方形成PMOS管的栅极结构1005。
本步骤中，首先进行栅氧化层的生长；然后，通过化学气相沉积工艺，在晶片表面沉积一层多晶硅，厚度约为500至2000埃；之后，通过光刻、刻蚀和离子注入等工艺，制作出NMOS管和PMOS管的栅极结构。
本发明所述栅极结构包括由多晶硅构成的栅极和位于栅极下方的栅氧化层。
至此，完成了栅极结构的制作。
步骤103，参见图3，旋涂第一光阻胶(PR)1006，在第一PR 1006之上施加第一掩膜版(图未示出)，并进行曝光、显影，从而形成第一光刻图案，其中，曝光、显影后保留的PR 1006覆盖在PMOS管的表面，NMOS管的表面暴露出来。
步骤104，参见图4，向半导体衬底1001进行轻掺杂漏(LDD)注入，在NMOS管栅极结构1005两侧的半导体衬底1001上形成轻掺杂漏极1007和轻掺杂源极1008。
注入的离子为N型元素，例如磷或砷。
在半导体器件微型化、高密度化、高速化和系统集成化等需求的推动下，栅极结构的宽度不断减小，其下方的沟道长度也不断减小，然而漏端的电压并没有显著减小，这就造成了在漏端的电场的增加，使得附近的电荷具有较大的能量，这些热载流子有可能穿越栅氧化层，引起了漏电流的增加，因此，需要采用一些手段来降低漏电流出现的可能性，如LDD注入。
步骤105，参见图5，灰化第一PR 1006，将第一光刻图案剥离。
步骤106，参见图6，旋涂第二PR 1009，在第二PR 1009之上施加第二掩膜版(图未示出)，并进行曝光、显影，从而形成第二光刻图案，其中，曝光、显影后保留的第二PR 1009覆盖NMOS管表面，PMOS管的表面暴露出来。
步骤107，参见图7，向半导体衬底1001进行轻掺杂漏LDD注入，在PMOS管栅极结构1005两侧的半导体衬底1001上形成轻掺杂漏极1007和轻掺杂源极1008。
注入的离子为P型元素，例如硼或铟。
至此，完成了NMOS管和PMOS管的轻掺杂漏极1007和轻掺杂源极1008的制作。
步骤108，参见图8，灰化第二PR 1009，将第二光刻图案剥离。
步骤109，参见图9，在半导体衬底1001表面和栅极结构1005表面依次沉积二氧化硅1010和氮化硅1011。
步骤110，参见10，采用干法刻蚀工艺刻蚀半导体衬底1001表面和栅极结构1005表面的氮化硅1011，采用湿法刻蚀工艺刻蚀半导体衬底1001表面的二氧化硅1010，形成NMOS管和PMOS管的栅极结构1005的侧壁层。
其中，侧壁层包括第一侧壁层1013和第二侧壁层1012，第一侧壁层1013为刻蚀后的氮化硅1011，第二侧壁层1012为刻蚀后的二氧化硅1010。
侧壁层可用于防止后续进行源漏注入时过于接近沟道以致发生源漏穿通，即注入的杂质发生扩散从而产生漏电流。
至此，完成了侧壁层的制作。
步骤111，参见图11，旋涂第三PR 1014，在第三PR 1014之上施加第三掩膜版(图未示出)，并进行曝光、显影，从而形成第三光刻图案，其中，曝光、显影后保留的第三PR 1014覆盖在PMOS管的表面，NMOS管的表面暴露出来。
步骤112，参见图12，进行离子注入，从而形成NMOS管的漏极1015和源极1016。
注入的离子为N型元素，例如磷或砷，N型离子注入后形成的结深比步骤104中进行LDD注入后形成的结深略大。
需要说明的是，由于侧壁层可作为栅极结构1005的保护层，因此注入的离子难以进入栅极，从而仅对栅极两侧的半导体衬底1001实现了注入，并最终形成漏极1015和源极1016。
步骤113，参见图13，灰化第三PR 1014，将第三光刻图案剥离。
步骤114，参见图14，旋涂第四PR 1017，在第四PR 1017之上施加第四掩膜版(图未示出)，并进行曝光、显影，从而形成第四光刻图案，其中，曝光、显影后保留的第四PR 1017覆盖NMOS管表面，PMOS管的表面暴露出来。
步骤115，参见图15，进行离子注入，从而形成PMOS管的漏极1015和源极1016。
注入的离子为P型元素，例如硼或铟，P型离子注入后形成的结深比LDD注入后形成的结深略大。
步骤116，参见图16，灰化第四PR 1017，将第四光刻图案剥离。
至此，完成了NMOS管和PMOS管的漏极、源极的制作。
步骤117，参见图17，采用干法刻蚀工艺刻蚀第一侧壁层1013，将第一侧壁层1013去除。
去除第一侧壁层的氮化硅的刻蚀气体可为四氟甲烷(CF4)和三氟甲烷(CHF3)，刻蚀气体还可进一步包括氩气(Ar)和氧气(O2)。
在步骤117中，当完成漏极和源极的制作后将第一侧壁层去除，这是因为：
第一，随着半导体技术的发展，PMOS管和NMOS管的栅极结构之间的距离越来越小，这就使得PMOS管和NMOS管的栅极结构之间的空间的高宽比越来越大，当后续采用介质层填充PMOS管和NMOS管的栅极结构之间的空间时，由于该空间具有比较大的高宽比，则有可能在该空间的底部形成真空区域，从而在最终形成的介质层中形成空洞，为了避免这种情况发生，可将第一侧壁层去除，从而增大PMOS管和NMOS管的栅极结构之间的距离，使得PMOS管和NMOS管的栅极结构之间的空间的高宽比降低。
第二，本领域技术人员可以理解，增大沟道中的应力能够提高沟道中载流子的迁移率，在实际应用中，为了提高沟道中载流子的迁移率，后续在侧壁层之上形成的接触孔刻蚀停止层可将期望的应力施加于沟道中，以进一步提高沟道中的应力。为了能够使得接触控刻蚀停止层施加的应力能够直接反映到沟道中，接触孔刻蚀停止层应尽量靠近沟道，因此，通常在完成漏极和源极的之后后再将第一侧壁层去除，以使得后续沉积的刻蚀停止层尽量靠近沟道。
步骤118，参见图18，在半导体衬底1001表面和第二侧壁层1012表面沉积氮化硅，形成接触孔刻蚀停止层1018。
至此，本流程结束。
另外，上述介绍以侧壁层为二层结构为例，在实际应用中，侧壁层还有可能是三层结构，也就是说侧壁层包括：第一侧壁层、第二侧壁层和第三侧壁层，其中，第一侧壁层和第三侧壁层为氮化硅，第二侧壁层是二氧化硅，下面结合三层结构的侧壁层对现有技术的第二种半导体器件的制作方法进一步详细说明。
首先，需要说明的是，NMOS管和PMOS管的栅极结构以及轻掺杂漏极和轻掺杂源极的制作方法与上述步骤101至108相同，故不再对第二种制作方法中栅极结构、轻掺杂漏极和轻掺杂源极的制作方法重复说明，下面从侧壁层的制作方法开始进行介绍。
图19～图23为现有技术中半导体器件的第二种制作方法的过程剖面示意图，该方法主要包括：
步骤119，参见图19，在半导体衬底1001表面和栅极结构1005表面沉积氮化硅1011，然后采用干法刻蚀工艺刻蚀氮化硅1011，刻蚀后的氮化硅1011覆盖在栅极结构1005的侧表面，形成第三侧壁层1019。
步骤120，参见图20，在半导体衬底1001表面、栅极结构1005上表面以及第三侧壁层1019的表面依次沉积二氧化硅1010和氮化硅1011。
步骤121，参见图21，采用干法刻蚀工艺刻蚀氮化硅1011，采用湿法刻蚀工艺刻蚀二氧化硅1010，形成第一侧壁层1013和第二侧壁层1012，第一侧壁层1013为刻蚀后的氮化硅1011，第二侧壁层1012为刻蚀后的二氧化硅1010。
步骤122，参见图22，以第一侧壁层1013、第二侧壁层1012、第三侧壁层1019和栅极结构1005为掩膜，进行离子注入，从而形成PMOS管和NMOS管的漏极和源极。
其中，形成PMOS管和NMOS管的漏极和源极的具体方法可参照上述步骤111至116，此处不再赘述。
步骤123，参见图23，采用干法刻蚀工艺刻蚀第一侧壁层1013，将第一侧壁层1013去除。
去除第一侧壁层1013的原因和方法可参照步骤117中的相关介绍。
至此，本流程结束，后续还包括形成接触孔刻蚀停止层等步骤，与现有技术中第一种半导体器件的制作方法完全相同，故不再详述。
然而，在现有技术中第一种半导体器件的制作方法的步骤117中，当去除第一侧壁层的氮化硅时，用于刻蚀氮化硅的刻蚀气体(例如四氟甲烷和三氟甲烷)通常对氮化硅和硅不具备较高的选择比，也就是说，当刻蚀第一侧壁层的氮化硅时也会将衬底表面过的硅也少量刻蚀，从而使得半导体衬底表面被损伤，使得最终制作的半导体器件发生漏电；另外，在现有技术中第二种半导体器件的制作方法的步骤123中也会发生同样的问题。可见，现有技术中这两种半导体器件的制作方法都有可能使得半导体器件发生漏电。
并且，更进一步地，在现有技术中第二种半导体器件的制作方法的步骤123中，由于第一侧壁层和第三侧壁层都为氮化硅，因此在对第一侧壁层进行刻蚀时，也会对第三侧壁层进行了刻蚀，从而在栅极结构和第二侧壁层之间形成图23中虚线圆圈中所示的空洞，由于空洞的开口非常小，当后续沉积刻蚀阻挡层和介质层时都难以填充空洞，从而无法去除半导体器件的栅极和第二侧壁层之间的空洞，最终有可能因为空洞的存在而导致半导体器件发生短路。
发明内容
有鉴于此，本发明提供一种半导体器件的制作方法，能够避免半导体器件发生漏电。
为达到上述目的，本发明的技术方案是这样实现的：
一种半导体器件的制作方法，该方法包括：
在半导体衬底表面形成栅极结构；
向半导体衬底进行轻掺杂漏LDD注入，在栅极结构两侧的半导体衬底上形成轻掺杂漏极和轻掺杂源极；
分别在栅极结构两侧形成侧壁层，侧壁层包括第一侧壁层和第二侧壁层，第一侧壁层覆盖于第二侧壁层之上，且第一侧壁层为无定形碳；
向半导体衬底进行离子注入，在侧壁层两侧的半导体衬底上形成漏极和源极；
去除第一侧壁层；
在半导体衬底表面以及第二侧壁层表面形成接触孔刻蚀停止层。
所述在栅极结构两侧形成侧壁层的方法包括：
淀积用于形成第二侧壁层的二氧化硅，且用于形成第二侧壁层的二氧化硅覆盖在半导体衬底表面和栅极结构表面；
淀积用于形成第一侧壁层的无定形碳，且用于形成第一侧壁层的无定形碳覆盖在所述二氧化硅之上；
依次刻蚀无定形碳和二氧化硅，形成第一侧壁层和第二侧壁层。
所述淀积用于形成第一侧壁层的无定形碳的方法包括：采用化学气相沉积CVD工艺进行沉积，其中，所述CVD工艺的条件为：温度为650℃至750℃，射频功率为500瓦特至2000瓦特，压力为3托至10托，反应气体为环丙烷C3H6和氦气He。
所述环丙烷的流量为1000标况毫升每分至2000标况毫升每分，所述氦气的流量为200标况毫升每分至1000标况毫升每分。
所述侧壁层进一步包括第三侧壁层；
所述在栅极结构两侧形成侧壁层的方法进一步包括：在淀积用于形成第二侧壁层的二氧化硅之前，在半导体衬底表面和栅极结构表面沉积氮化硅，然后刻蚀氮化硅，刻蚀后的氮化硅覆盖在栅极结构的两侧面，形成第三侧壁层；
则用于形成第二侧壁层的二氧化硅覆盖在半导体衬底表面、栅极结构上表面和栅极结构两侧面的第三侧壁层的表面。
所述在侧壁层两侧的半导体衬底上形成漏极和源极的方法包括：
形成第一光阻胶PR，并进行曝光和显影，曝光和显影后保留的第一PR覆盖在P型金属氧化物半导体PMOS管的表面，N型金属氧化物半导体NMOS管的表面暴露出来；
向半导体衬底进行离子注入，形成NMOS管的漏极和源极；
去除第一PR；
形成第二PR，并进行曝光和显影，曝光和显影后保留的第二PR覆盖在NMOS管的表面，PMOS管的表面暴露出来；
向半导体衬底进行离子注入，形成PMOS管的漏极和源极；
去除第二PR。
所述去除第一PR的方法为：采用二氧化碳CO2对第一PR进行灰化；
所述去除第二PR的方法为：采用二氧化碳CO2对第二PR进行灰化。
所述对第一PR和第二PR灰化时，所述二氧化碳的流量为300标况毫升每分至1000标况毫升每分，所述灰化的压力为10豪托至50豪托，所述灰化的功率为100瓦特至500瓦特，所述灰化的温度为20℃至40℃。
所述去除第一侧壁层的方法为：采用氧气O2对第一侧壁层进行灰化。
当对第一侧壁层进行灰化时，所述氧气的流量为100标况毫升每分至3000标况毫升每分，所述灰化的压力为200豪托至400豪托，所述灰化的功率为1000瓦特至2500瓦特，所述灰化的温度为280℃至430℃。
在本发明所提供的一种半导体器件的制作方法中，在栅极结构两侧形成侧壁层，侧壁层包括第一侧壁层和第二侧壁层，第一侧壁层覆盖于第二侧壁层之上，且第一侧壁层为无定形碳，当后续去除第一壁层时而对无定形碳进行灰化不会对半导体衬底表面的硅造成影响，因此避免了半导体衬底表面被损伤，也避免了最终制作的半导体器件发生漏电。
进一步地，对于侧壁层结构为三层的半导体器件，在栅极结构两侧形成侧壁层，侧壁层包括第一侧壁层、第二侧壁层和第三侧壁层，第三侧壁层位于栅极结构的两侧面，第二侧壁层覆盖第三侧壁层，第一侧壁层覆盖于第二侧壁层之上，且第一侧壁层为无定形碳，当后续去除第一壁层时而对无定形碳进行灰化不会对第三侧壁层造成损伤，避免了在栅极结构和第二侧壁层之间形成空洞，从而避免了半导体器件发生短路。
附图说明
图1～图18为现有技术中半导体器件的第一种制作方法的过程剖面示意图。
图19～图23为现有技术中半导体器件的第二种制作方法的过程剖面示意图。
图24为本发明所提供的一种半导体器件的制作方法的流程图。
图25～图43为本发明所提供的一种半导体器件的制作方法的第一实施例的过程剖面示意图。
图44～图49为本发明所提供的一种半导体器件的制作方法的第二实施例的过程剖面示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明所述方案作进一步地详细说明。
本发明的核心思想为：在栅极结构两侧形成侧壁层，侧壁层包括第一侧壁层和第二侧壁层，第一侧壁层覆盖于第二侧壁层之上，且第一侧壁层为无定形碳，当后续去除第一壁层时而对无定形碳进行灰化不会对半导体衬底表面的硅造成影响，因此避免了半导体衬底表面被损伤，也避免了最终制作的半导体器件发生漏电。
进一步地，对于现有技术中具有三层结构的侧壁层的半导体器件也进行了改进，在PMOS管和NMOS管的栅极结构两侧形成侧壁层，侧壁层包括第一侧壁层、第二侧壁层和第三侧壁层，第三侧壁层位于栅极结构的两侧面，第二侧壁层覆盖第三侧壁层，第一侧壁层覆盖于第二侧壁层之上，且第一侧壁层为无定形碳，当后续去除第一壁层时而对无定形碳进行灰化不会对第三侧壁层造成损伤，避免了在栅极结构和第二侧壁层之间形成空洞，从而避免了半导体器件发生短路。
图24为本发明所提供的一种半导体器件的制作方法的流程图。如图24所示，该方法包括以下步骤：
步骤11，在半导体衬底表面形成栅极结构。
步骤12，向半导体衬底进行LDD注入，在栅极结构两侧的半导体衬底上形成轻掺杂漏极和轻掺杂源极。
步骤13，分别在栅极结构两侧形成侧壁层，侧壁层包括第一侧壁层和第二侧壁层，第一侧壁层覆盖于第二侧壁层之上，且第一侧壁层为无定形碳。
步骤14，向半导体衬底进行离子注入，在侧壁层两侧的半导体衬底上形成漏极和源极。
步骤15，去除第一侧壁层。
步骤16，在半导体衬底表面以及第二侧壁层表面形成接触孔刻蚀停止层。
至此，本流程结束。
下面通过两个实施例对本发明进行详细说明。
第一实施例
图25～图43为本发明所提供的一种半导体器件的制作方法的第一实施例的过程剖面示意图，该方法主要包括：
步骤201，参见图25，提供一半导体衬底1001，在半导体衬底1001上形成N阱1002、P阱1003以及STI 1004。
步骤202，参见图26，在半导体衬底1001表面生长栅氧化层和沉积多晶硅，并利用光刻、刻蚀和离子注入等工艺在P阱1003上方形成NMOS管的栅极结构1005，在N阱1002上方形成PMOS管的栅极结构1005。
本发明所述栅极结构包括由多晶硅构成的栅极和位于栅极下方的栅氧化层。
步骤203，参见图27，旋涂第一PR 1006，在第一PR 1006之上施加第一掩膜版(图未示出)，并进行曝光、显影，从而形成第一光刻图案，其中，曝光、显影后保留的PR 1006覆盖在PMOS管的表面，NMOS管的表面暴露出来。
步骤204，参见图28，向半导体衬底1001进行LDD注入，在NMOS管栅极结构1005两侧的半导体衬底1001上形成轻掺杂漏极1007和轻掺杂源极1008。
步骤205，参见图29，灰化第一PR 1006，将第一光刻图案剥离。
灰化的方法没有具体限定，例如可采用氧气或二氧化碳对第一PR进行灰化。
步骤206，参见图30，旋涂第二PR 1009，在第二PR 1009之上施加第二掩膜版(图未示出)，并进行曝光、显影，从而形成第二光刻图案，其中，曝光、显影后保留的第二PR 1009覆盖NMOS管表面，PMOS管的表面暴露出来。
步骤207，参见图31，向半导体衬底1001进行LDD注入，在PMOS管栅极结构1005两侧的半导体衬底1001上形成轻掺杂漏极1007和轻掺杂源极1008。
步骤208，参见图32，灰化第二PR 1009，将第二光刻图案剥离。
灰化的方法没有具体限定，例如可采用氧气或二氧化碳对第二PR进行灰化。
上述在半导体衬底上形成NMOS管和PMOS管的栅极结构以及轻掺杂漏极和轻掺杂源极的方法与现有技术相同，此处不再赘述。
步骤209，参见图33，淀积用于形成第二侧壁层1012的二氧化硅1010，且用于形成第二侧壁层1012的二氧化硅1010覆盖在半导体衬底1001表面、栅极结构1005上表面和栅极结构1005两侧面。
步骤210，参见图34，淀积用于形成第一侧壁层1013的无定形碳1020，且用于形成第一侧壁层1013的无定形碳1020覆盖在二氧化硅1010之上。
沉积无定形碳的方法为：采用化学气相沉积(CVD)工艺进行沉积，CVD工艺的条件为：温度为650℃至750℃，射频功率为500瓦特至2000瓦特，压力为3托至10托，反应气体为环丙烷(C3H6)和氦气(He)。
其中，环丙烷的流量为1000标况毫升每分(sccm)至2000标况毫升每分(sccm)，氦气的流量为200标况毫升每分(sccm)至1000标况毫升每分(sccm)。
步骤211，参见35，采用干法刻蚀工艺刻蚀无定形碳1020，采用湿法刻蚀工艺刻蚀二氧化硅1010，形成NMOS管和PMOS管的栅极结构1005的侧壁层。
其中，侧壁层包括第一侧壁层1013和第二侧壁层1012，第一侧壁层1013为刻蚀后的无定形碳1020，第二侧壁层1012为刻蚀后的二氧化硅1010。
其中，干法刻蚀无定形碳1020的蚀刻气体可为N2、H2和O2。
步骤212，参见图36，旋涂第三PR 1014，在第三PR 1014之上施加第三掩膜版(图未示出)，并进行曝光、显影，从而形成第三光刻图案，其中，曝光、显影后保留的第三PR 1014覆盖在PMOS管的表面，NMOS管的表面暴露出来。
步骤213，参见图37，进行离子注入，从而形成NMOS管的漏极1015和源极1016。
上述步骤212和213与现有技术相同，此处不予赘述。
步骤214，参见图38，灰化第三PR 1014，将第三光刻图案剥离。
在本步骤中，不可采用氧气对第三PR进行灰化，这是因为氧气为可灰化无定形碳的气体，优选地，采用二氧化碳(CO2)对第三PR进行灰化。
当进行灰化时，二氧化碳的流量为300标况毫升每分(sccm)至1000标况毫升每分(sccm)，灰化的压力为10豪托至50豪托，灰化的功率为100瓦特至500瓦特，灰化的温度为20℃至40℃。
步骤215，参见图39，旋涂第四PR 1017，在第四PR 1017之上施加第四掩膜版(图未示出)，并进行曝光、显影，从而形成第四光刻图案，其中，曝光、显影后保留的第四PR 1017覆盖NMOS管表面，PMOS管的表面暴露出来。
步骤216，参见图40，进行离子注入，从而形成PMOS管的漏极1015和源极1016。
上述步骤214和215与现有技术相同，此处不予赘述。
步骤217，参见图41，灰化第四PR 1017，将第四光刻图案剥离。
步骤217与步骤214相同，采用二氧化碳对第四PR进行灰化，灰化的具体工艺参数可参照步骤214的相关描述。
步骤218，参见图42，灰化第一侧壁层1013，将第一侧壁层1013去除。
在本步骤中，采用氧气(O2)对第一侧壁层进行灰化。
当进行灰化时，氧气的流量为100标况毫升每分(sccm)至3000标况毫升每分(sccm)，灰化的压力为200豪托至400豪托，灰化的功率为1000瓦特至2500瓦特，灰化的温度为280℃至430℃。
需要说明的是，当灰化第一侧壁层时，氧气流不会对半导体衬底表面的硅造成影响，因此避免了半导体衬底表面被损伤，也避免了最终制作的半导体器件发生漏电。
步骤219，参见图43，在半导体衬底1001表面和第二侧壁层1012表面沉积氮化硅，形成接触孔刻蚀停止层1018。
本步骤与现有技术相同，不再详述。
至此，本流程结束。
第二实施例
首先需要说明的是，第二实施例为基于三层结构的侧壁层的半导体器件的制作方法，第二实施例中NMOS管和PMOS管的栅极结构以及轻掺杂漏极和轻掺杂源极的制作方法与上述步骤201至208相同，故不再对第二种制作方法中栅极结构、轻掺杂漏极和轻掺杂源极的制作方法重复说明，下面从侧壁层的制作方法开始进行介绍。
图44～图49为现有技术中半导体器件的第二种制作方法的过程剖面示意图，该方法主要包括：
步骤220，参见图44，在半导体衬底1001表面和栅极结构1005表面沉积氮化硅1011，然后采用干法刻蚀工艺刻蚀氮化硅1011，刻蚀后的氮化硅1011覆盖在栅极结构1005的两侧表面，形成第三侧壁层1019。
步骤221，参见图45，淀积用于形成第二侧壁层1012的二氧化硅1010，且用于形成第二侧壁层1012的二氧化硅1010覆盖在半导体衬底1001表面、栅极结构1005上表面以及第三侧壁层1019的表面。
步骤222，参见图46，淀积用于形成第一侧壁层2013的无定形碳1020，且用于形成第一侧壁层2013的无定形碳1020覆盖在二氧化硅1010的表面。
沉积无定形碳的方法为：采用化学气相沉积(CVD)工艺进行沉积，CVD的条件为：温度为650℃至750℃，射频功率为500瓦特至2000瓦特，压力为3托至10托，反应气体为环丙烷(C3H6)和氦气(He)。
其中，环丙烷的流量为1000标况毫升每分(sccm)至2000标况毫升每分(sccm)，氦气的流量为200标况毫升每分(sccm)至1000标况毫升每分(sccm)。
步骤223，参见图47，采用干法刻蚀工艺刻蚀无定形碳1020，采用湿法刻蚀工艺刻蚀二氧化硅1010，形成第一侧壁层1013和第二侧壁层1012，第一侧壁层1013为刻蚀后的无定形碳1020，第二侧壁层1012为刻蚀后的二氧化硅1010。
步骤224，参见图48，以第一侧壁层1013、第二侧壁层1012、第三侧壁层1019以及栅极结构1005为掩膜，进行离子注入，从而形成PMOS管和NMOS管的漏极和源极。
其中，形成PMOS管和NMOS管的漏极和源极的具体方法可参照上述步骤212至217，此处不再赘述。但是，需要注意的是，灰化第三PR和第四PR采用二氧化碳，不可采用氧气，且灰化第三PR和第四PR的具体工艺参数参照步骤214与217的相关描述
步骤225，参见图49，灰化第一侧壁层1013，将第一侧壁层1013去除。
步骤225与步骤218相同，氧气对第一侧壁层进行灰化，灰化的具体工艺参数可参照步骤218的相关描述。
需要说明的是，当灰化第一侧壁层时，氧气不会对半导体衬底表面的硅造成影响，因此避免了半导体衬底表面被损伤，也避免了最终制作的半导体器件发生漏电。
并且，更进一步地，由于采用氧气流对第一侧壁层进行灰化，虽然第三侧壁层为氮化硅，但是氧气流不会对第三侧壁层造成损伤，避免了在栅极结构和第二侧壁层之间形成空洞，并最终避免了半导体器件发生短路。
至此，本流程结束，后续还包括形成接触孔刻蚀停止层等步骤，与本发明第一实施例完全相同，故不再详述。
根据本发明所提供的技术方案，在栅极结构两侧形成侧壁层，侧壁层包括第一侧壁层和第二侧壁层，第一侧壁层覆盖于第二侧壁层之上，且第一侧壁层为无定形碳，当后续去除第一壁层时而对无定形碳进行灰化不会对半导体衬底表面的硅造成影响，因此避免了半导体衬底表面被损伤，也避免了最终制作的半导体器件发生漏电。
进一步地，对于现有技术中具有三层结构的侧壁层的半导体器件也进行了改进，在栅极结构两侧形成侧壁层，侧壁层包括第一侧壁层、第二侧壁层和第三侧壁层，第三侧壁层位于栅极结构的两侧面，第二侧壁层覆盖第三侧壁层，第一侧壁层覆盖于第二侧壁层之上，且第一侧壁层为无定形碳，当后续去除第一壁层时而对无定形碳进行灰化不会对第三侧壁层造成损伤，避免了在栅极结构和第二侧壁层之间形成空洞，从而避免了半导体器件发生短路。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种半导体器件的制作方法，该方法包括：
在半导体衬底表面形成栅极结构；
向半导体衬底进行轻掺杂漏LDD注入，在栅极结构两侧的半导体衬底上形成轻掺杂漏极和轻掺杂源极；
分别在栅极结构两侧形成侧壁层，侧壁层包括第一侧壁层和第二侧壁层，第一侧壁层覆盖于第二侧壁层之上，且第一侧壁层为无定形碳；
向半导体衬底进行离子注入，在侧壁层两侧的半导体衬底上形成漏极和源极；
去除第一侧壁层；
在半导体衬底表面以及第二侧壁层表面形成接触孔刻蚀停止层；
其中，所述在栅极结构两侧形成侧壁层的方法包括：
淀积用于形成第二侧壁层的二氧化硅，且用于形成第二侧壁层的二氧化硅覆盖在半导体衬底表面和栅极结构表面；
淀积用于形成第一侧壁层的无定形碳，且用于形成第一侧壁层的无定形碳覆盖在所述二氧化硅之上；
依次刻蚀无定形碳和二氧化硅，形成第一侧壁层和第二侧壁层；
所述去除第一侧壁层的方法为：采用氧气O2对第一侧壁层进行灰化。
2.根据权利要求1所述的方法，其特征在于，所述淀积用于形成第一侧壁层的无定形碳的方法包括：采用化学气相沉积CVD工艺进行沉积，其中，所述CVD工艺的条件为：温度为650℃至750℃，射频功率为500瓦特至2000瓦特，压力为3托至10托，反应气体为环丙烷C3H6和氦气He。
3.根据权利要求2所述的方法，其特征在于，所述环丙烷的流量为1000标况毫升每分至2000标况毫升每分，所述氦气的流量为200标况毫升每分至1000标况毫升每分。
4.根据权利要求3述的方法，其特征在于，所述侧壁层进一步包括第三侧壁层；
所述在栅极结构两侧形成侧壁层的方法进一步包括：在淀积用于形成第二侧壁层的二氧化硅之前，在半导体衬底表面和栅极结构表面沉积氮化硅，然后刻蚀氮化硅，刻蚀后的氮化硅覆盖在栅极结构的两侧面，形成第三侧壁层；
则用于形成第二侧壁层的二氧化硅覆盖在半导体衬底表面、栅极结构上表面和栅极结构两侧面的第三侧壁层的表面。
5.根据权利要求1所述的方法，其特征在于，所述在侧壁层两侧的半导体衬底上形成漏极和源极的方法包括：
形成第一光阻胶PR，并进行曝光和显影，曝光和显影后保留的第一PR覆盖在P型金属氧化物半导体PMOS管的表面，N型金属氧化物半导体NMOS管的表面暴露出来；
向半导体衬底进行离子注入，形成NMOS管的漏极和源极；
去除第一PR；
形成第二PR，并进行曝光和显影，曝光和显影后保留的第二PR覆盖在NMOS管的表面，PMOS管的表面暴露出来；
向半导体衬底进行离子注入，形成PMOS管的漏极和源极；
去除第二PR。
6.根据权利要求5所述的方法，其特征在于，
所述去除第一PR的方法为：采用二氧化碳CO2对第一PR进行灰化；
所述去除第二PR的方法为：采用二氧化碳CO2对第二PR进行灰化。
7.根据权利要求6所述的方法，其特征在于，所述对第一PR和第二PR灰化时，所述二氧化碳的流量为300标况毫升每分至1000标况毫升每分，所述灰化的压力为10毫托至50毫托，所述灰化的功率为100瓦特至500瓦特，所述灰化的温度为20℃至40℃。
8.根据权利要求7所述的方法，其特征在于，当对第一侧壁层进行灰化时，所述氧气的流量为100标况毫升每分至3000标况毫升每分，所述灰化的压力为200毫托至400毫托，所述灰化的功率为1000瓦特至2500瓦特，所述灰化的温度为280℃至430℃。
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Citations (3)
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| US6893967B1 (en) * | 2004-01-13 | 2005-05-17 | Advanced Micro Devices, Inc. | L-shaped spacer incorporating or patterned using amorphous carbon or CVD organic materials |
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