CN108615731A - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

Info

Publication number
CN108615731A
CN108615731A CN201611130661.1A CN201611130661A CN108615731A CN 108615731 A CN108615731 A CN 108615731A CN 201611130661 A CN201611130661 A CN 201611130661A CN 108615731 A CN108615731 A CN 108615731A
Authority
CN
China
Prior art keywords
hard mask
mask layer
layer
etching
areas pmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611130661.1A
Other languages
English (en)
Other versions
CN108615731B (zh
Inventor
韩秋华
吴端毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201611130661.1A priority Critical patent/CN108615731B/zh
Publication of CN108615731A publication Critical patent/CN108615731A/zh
Application granted granted Critical
Publication of CN108615731B publication Critical patent/CN108615731B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，所述PMOS区和NMOS区上形成有栅极结构；在所述半导体衬底和所述栅极结构上沉积第一硬掩膜层，并在所述第一硬掩膜层上沉积第二硬掩膜层；执行刻蚀，以去除位于所述PMOS区的第二硬掩膜层；刻蚀位于PMOS区的第一硬掩膜层，以在PMOS区栅极结构侧壁上形成硬掩膜侧墙；以剩余的第一硬掩膜层及第二硬掩膜层为掩膜刻蚀所述PMOS区暴露的半导体衬底，以形成凹槽；在所述凹槽中形成嵌入式锗硅层。本发明提出半导体器件的制造方法，可以避免产生光刻胶的负载效应。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。
背景技术
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。
常规上，CMOS器件制造技术中将PMOS和NMOS分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式锗硅(SiGe)技术由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。嵌入式锗硅工艺一般包括：刻蚀PMOS源/漏极形成源/漏区凹槽，然后在源/漏区凹槽内部外延SiGe层来引入对沟道的压应力，这种应力使得半导体晶体晶格发生畸变，生成沟道区域内的单轴应力，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴的迁移率，从而改善器件的性能。
然而，现有的嵌入式锗硅工艺存在着一定的问题。由于同一晶圆上器件排布密度不同，器件密集区(Dense area)和器件稀疏区(ISO area)的源/漏区凹槽密度不同，因而会造成光刻胶的负载效应，降低器件密集区的刻蚀精度。
因此，有必要提出一种半导体器件及其制造方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，所述PMOS区和NMOS区上形成有栅极结构；
在所述半导体衬底和所述栅极结构上沉积第一硬掩膜层，并在所述第一硬掩膜层上沉积第二硬掩膜层；
执行刻蚀，以去除位于所述PMOS区的第二硬掩膜层；
刻蚀位于PMOS区的第一硬掩膜层，以在PMOS区栅极结构侧壁上形成硬掩膜侧墙；
以剩余的第一硬掩膜层及第二硬掩膜层为掩膜刻蚀所述PMOS区暴露的半导体衬底，以形成凹槽；
在所述凹槽中形成嵌入式锗硅层。
示例性地，去除位于所述PMOS区的第二硬掩膜层的步骤包括：
在所述第二硬掩膜层上形成图案化的光刻胶层，所述光刻胶层的窗口暴露所述PMOS区的位置；
以所述图案化的光刻胶层为掩膜执行干法刻蚀，以去除位于所述PMOS区的第二硬掩膜层；以及
执行灰化工艺，以去除所述光刻胶层。
示例性地，所述第一硬掩膜层为氮化硅层。
示例性地，所述第一硬掩膜层的厚度为5-20nm。
示例性地，所述第二硬掩膜层为氧化物层。
示例性地，所述第二硬掩膜层的厚度为5-10nm。
示例性地，形成所述凹槽的方法包括：
使用干法刻蚀在半导体衬底中形成碗状凹槽；以及
使用湿法刻蚀扩展蚀刻所述碗状凹槽以形成∑状凹槽。
示例性地，所述湿法刻蚀的刻蚀剂为TMAH。
示例性地，在所述凹槽中形成嵌入式锗硅层之后还包括在所述PMOS区和NMOS区的栅极结构侧壁上形成主侧墙的步骤。
示例性地，形成所述主侧墙的步骤之后还包括执行源/漏离子注入的步骤。
本发明还提供一种采用上述方法制备的半导体器件。
与现有工艺相比，本发明提出半导体器件的制造方法，可以避免产生光刻胶的负载效应。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据本发明的方法依次实施的步骤的流程图。
图2a-2g为根据本发明的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
嵌入式锗硅源漏技术通过在沟道中产生单轴压应力来提高PMOS的空穴迁移率，从而提高晶体管的电流驱动能力。现有的嵌入式锗硅工艺存在着一定的问题。由于同一晶圆上器件排布密度不同，器件密集区(Dense area)和器件稀疏区(ISO area)的源/漏区凹槽密度不同，因而会造成光刻胶的负载效应，即在光刻过程中，器件密集区的光刻胶在刻蚀过程中产生大量的聚合物并附着在器件表面，从而降低刻蚀的精度，影响源漏区凹槽的位置。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，所述PMOS区和NMOS区上形成有栅极结构；
在所述半导体衬底和所述栅极结构上沉积第一硬掩膜层，并在所述第一硬掩膜层上沉积第二硬掩膜层；
执行刻蚀，以去除位于所述PMOS区的第二硬掩膜层；
刻蚀位于PMOS区的第一硬掩膜层，以在PMOS区栅极结构侧壁上形成硬掩膜侧墙；
以剩余的第一硬掩膜层及第二硬掩膜层为掩膜刻蚀所述PMOS区暴露的半导体衬底，以形成凹槽；
在所述凹槽中形成嵌入式锗硅层。去除位于所述PMOS区的第二硬掩膜层的步骤包括：在所述第二硬掩膜层上形成图案化的光刻胶层，所述光刻胶层的窗口暴露所述PMOS区的位置；以所述图案化的光刻胶层为掩膜执行干法刻蚀，以去除位于所述PMOS区的第二硬掩膜层；以及执行灰化工艺，以去除所述光刻胶层。
所述第一硬掩膜层为氮化硅层。所述第一硬掩膜层的厚度为5-20nm。
所述第二硬掩膜层为氧化物层。所述第二硬掩膜层的厚度为5-10nm。
形成所述凹槽的方法包括：
使用干法刻蚀在半导体衬底中形成碗状凹槽；以及
使用湿法刻蚀扩展蚀刻所述碗状凹槽以形成∑状凹槽。
所述湿法刻蚀的刻蚀剂为TMAH。
在所述凹槽中形成嵌入式锗硅层之后还包括在所述PMOS区和NMOS区的栅极结构侧壁上形成主侧墙的步骤。形成所述主侧墙的步骤之后还包括执行源/漏离子注入的步骤。
与现有工艺相比，本发明提出半导体器件的制造方法，可以避免产生负载效应。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例一]
下面将参照图1以及图2a～图2g对本发明一实施方式的半导体器件的制造方法做详细描述。
首先执行步骤101，如图2a所示，提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，所述PMOS区和NMOS区上形成有栅极结构。
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
在半导体衬底200中形成有隔离结构203，作为示例，隔离结构203为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。本实施例中隔离结构203为浅沟槽隔离结构。隔离结构203将半导体衬底200分为NMOS区201和PMOS区202。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在所述PMOS区和NMOS区上形成有栅极结构204，作为示例，栅极结构包括依次层叠的栅极介电层204a、栅电极层204b以及栅极硬掩蔽层204c。栅极介电层204a包括氧化物层，例如二氧化硅(SiO2)层。栅电极层204b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。本实施例中，栅电极层204b为多晶硅层。栅极硬掩蔽层204c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。栅极介电层204a、栅极材料层204b以及栅极硬掩蔽层204c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
接着，对所述PMOS区和所述NMOS区分别进行LDD离子注入。其中，LDD离子注入以在源/漏区形成轻掺杂漏(LDD)结构可以降低电场，并可以显著改进热电子效应。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD离子注入的离子类型根据将要形成的半导体器件的电性决定。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成，注入的能量以及剂量可以根据实际需要继续选择，在此不再赘述。
接着，执行步骤102，在所述半导体衬底和所述栅极结构上沉积第一硬掩膜层，并在所述第一硬掩膜层上沉积第二硬掩膜层。作为示例，第一硬掩膜层205可以为氮化硅层，厚度为5-20nm；第二硬掩膜层206为可以为氧化物层，厚度为5-10nm。所述第一硬掩膜层205和第二硬掩膜层206的沉积方法可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如，化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及外延生长中的一种。
接着，执行步骤103，执行刻蚀，以去除位于所述PMOS区的第一硬掩膜层，如图2b所示。首先，在器件表面形成图案化的光刻胶层207。具体地，在所述第二硬掩膜层上旋涂一层光刻胶层，并经过曝光、显影等光刻工艺图案化所述光刻胶，使其窗口暴露出PMOS区的位置。接着，以所述光刻胶层为掩膜执行刻蚀，去除位于所述PMOS区的第一硬掩膜层。刻蚀方法为各向异性的干法刻蚀，例如等离子干法刻蚀或者反应离子刻蚀等。由于负载效应的影响，使得在刻蚀过程中对光刻胶的蚀刻率产生很大的变化，器件密集区域中大量等离子体蚀刻光刻胶，以至于产生大量聚合物并附着在器件表面。之后，可利用氧气等离子灰化等常规工艺去除所述光刻胶层207。在该步骤中，刻蚀过程中产生的聚合物同时被去除，因此不会影响后续的刻蚀步骤。
接着，执行步骤104，如图2c所示，刻蚀位于PMOS区的第一硬掩膜层，以在PMOS区栅极结构侧壁上形成硬掩膜侧墙。即去除第一硬掩膜层位于PMOS区栅极结构侧壁以外的部分，以在PMOS区栅极结构侧壁上形成硬掩膜侧墙。示例性地，以所述第二硬掩膜层为掩膜执行干法刻蚀，将PMOS区的栅极结构顶部以及半导体衬底上的第一硬掩膜层刻蚀去除，而保留PMOS区的栅极结构侧壁上的第一硬掩膜层，以作为后续刻蚀SiGe凹槽的硬掩膜层。刻蚀的方法可以使用本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀等方法。
接下来，执行步骤105，如图2d所示，以所述第一硬掩膜层及第二硬掩膜层为掩膜刻蚀所述PMOS区暴露的半导体衬底，以形成凹槽208。
作为示例，首先，以所述第一硬掩膜层及第二硬掩膜层为掩膜，采用各向异性的干法蚀刻在露出的位于PMOS区的半导体衬底200中形成碗状凹槽，蚀刻气体包括HBr、Cl2、He和O2，不含有氟基气体。接下来，采用湿法蚀刻工艺蚀刻所述碗状凹槽，利用湿法蚀刻的蚀刻剂在半导体衬底200的构成材料的不同晶向上的蚀刻速率不同的特性(100晶向和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述碗状凹槽以形成∑状凹槽。作为示例，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵(TMAH)溶液，温度为30℃-60℃，持续时间依据∑状凹槽的期望尺寸而定，一般为100s-300s。由于采用硬掩膜层为掩膜刻蚀形成SiGe凹槽，因而避免了光刻胶的负载效应。
接着，还包括对所述凹槽208进行后续外延生长的预清洗。所述预清洗包括去除表面的氧化层、表面沾污和表面钝化，清洗液一般选用DI-O3(含臭氧的去离子水)、SC-1(标准1号液，氨水、双氧水和去离子水的混合溶液)和HF酸等。
接着，执行步骤106，如图2e所示，在所述凹槽中形成嵌入式锗硅层208’。示例性地，首先在凹槽208中外延生长SiGe种子层。Ge含量较低的SiGe种子层的晶格常数更接近衬底中硅的晶格常数，作为选择性外延生长Ge含量较高的SiGe外延层过程中的缓冲层，有利于得到高质量的SiGe外延层。接着，在种子层上外延生长SiGe主体层，SiGe主体层中的含Ge浓度高于种子层。为了确保对半导体器件的沟道区施加适当的应力，所述SiGe层通常都会高于所述半导体衬底200的上表面。接着，在所述主体层上在主体层上外延生长一层Si盖帽层(Si cap)，其中，盖帽层的材料包括但不限于SiB,SiGe,SiGeB,SiC,SiCB等。所述外延生长工艺包括低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
接着，如图2f所示，刻蚀所述NMOS区的第一硬掩膜层，以在所述NMOS区的栅极结构侧壁上形成硬掩膜侧墙。具体地，首先去除位于NMOS区的第二硬掩膜层，接着去除第一硬掩膜层位于NMOS区栅极结构侧壁以外的部分，以在NMOS区栅极结构侧壁上形成硬掩膜侧墙。可以使用本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀等方法，将NMOS区的栅极结构顶部以及半导体衬底上的第一硬掩膜层刻蚀去除，而保留NMOS区的栅极结构侧壁上的第一硬掩膜层。
接着，如图2g所示，在所述NMOS区及PMOS区的栅极结构侧壁上形成主侧墙209。具体地，沉积主侧墙材料层，以覆盖所述PMOS区和NMOS区，接着执行刻蚀，以在所述NMOS区及PMOS区的栅极结构侧壁上形成主侧墙209，作为后续源/漏极离子注入的保护层。所述主侧墙材料层可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，所述主侧墙材料层为氧化硅、氮化硅共同组成。
接着，进行源/漏极离子注入，以在所述NMOS区及PMOS区中形成源/漏极(未示出)。其中源/漏极离子注入的注入离子类型以及掺杂的浓度均可以选用本领域常用范围。在执行离子注入后，还可进行退火处理以激活所述源/漏极中注入的离子。所述退火处理可以为尖峰退火(spike anneal)工艺，所述尖峰退火工艺采用的退火温度范围可根据实际工艺进行适当调整。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行，退火步骤高温来活化源漏极中掺杂的掺杂离子。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
与现有工艺相比，本发明提出半导体器件的制造方法，可以避免产生负载效应。
[示例性实施例二]
参照图2g，其中示出了根据本发明提供的制造方法获得的半导体器件的示意性剖面图。本实施例中的半导体器件包括半导体衬底200，所述半导体衬底包括NMOS区201和PMOS区202，所述PMOS区和NMOS区上形成有栅极结构204。所述栅极结构204的侧壁上形成有硬掩膜侧墙205，所述硬掩膜侧墙205上形成有主侧墙206。所述PMOS区的栅极结构两侧的衬底中形成有嵌入式锗硅源漏结构208’。在所述半导体衬底200中还形成有隔离结构203。
示例性地，所述半导体衬底200可以是单晶硅衬底。所述隔离结构203为浅沟槽隔离(STI)结构。所述栅极结构包括依次层叠的栅极介电层204a、栅电极层204b以及栅极硬掩蔽层204c。所述硬掩膜侧墙205形成于栅极结构的侧壁上，其材料为氮化硅，其厚度为5～20nm。所述PMOS区的栅极结构两侧的衬底中形成有嵌入式锗硅源漏结构208’。在所述硬掩膜侧墙上形成有主侧墙209，作为后续源漏离子注入的保护层。所述半导体器件的具体结构可以参照上文中相应部分的描述，这里为了简洁，不再赘述。
与现有工艺相比，本发明提出半导体器件的制造方法，可以避免产生负载效应。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，所述PMOS区和NMOS区上形成有栅极结构；
在所述半导体衬底和所述栅极结构上沉积第一硬掩膜层，并在所述第一硬掩膜层上沉积第二硬掩膜层；
执行刻蚀，以去除位于所述PMOS区的第二硬掩膜层；
刻蚀位于PMOS区的第一硬掩膜层，以在PMOS区栅极结构侧壁上形成硬掩膜侧墙；
以剩余的第一硬掩膜层及第二硬掩膜层为掩膜刻蚀所述PMOS区暴露的半导体衬底，以形成凹槽；
在所述凹槽中形成嵌入式锗硅层。
2.根据权利要求1所述的方法，其特征在于，去除位于所述PMOS区的第二硬掩膜层的步骤包括：
在所述第二硬掩膜层上形成图案化的光刻胶层，所述光刻胶层的窗口暴露所述PMOS区的位置；
以所述图案化的光刻胶层为掩膜执行干法刻蚀，以去除位于所述PMOS区的第二硬掩膜层；以及
执行灰化工艺，以去除所述光刻胶层。
3.根据权利要求1所述的方法，其特征在于，所述第一硬掩膜层为氮化硅层。
4.根据权利要求3所述的方法，其特征在于，所述第一硬掩膜层的厚度为5-20nm。
5.根据权利要求1所述的方法，其特征在于，所述第二硬掩膜层为氧化物层。
6.根据权利要求5所述的方法，其特征在于，所述第二硬掩膜层的厚度为5-10nm。
7.根据权利要求1所述的方法，其特征在于，形成所述凹槽的方法包括：
使用干法刻蚀在半导体衬底中形成碗状凹槽；以及
使用湿法刻蚀扩展蚀刻所述碗状凹槽以形成∑状凹槽。
8.根据权利要求7所述的方法，其特征在于，所述湿法刻蚀的刻蚀剂为TMAH。
9.根据权利要求1所述的方法，其特征在于，在所述凹槽中形成嵌入式锗硅层之后还包括在所述PMOS区和NMOS区的栅极结构侧壁上形成主侧墙的步骤。
10.根据权利要求9所述的方法，其特征在于，形成所述主侧墙的步骤之后还包括执行源/漏离子注入的步骤。
11.一种半导体器件，其特征在于，所述半导体器件采用权利要求1-10中任一项所述的方法制成。
CN201611130661.1A 2016-12-09 2016-12-09 一种半导体器件及其制造方法 Active CN108615731B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611130661.1A CN108615731B (zh) 2016-12-09 2016-12-09 一种半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611130661.1A CN108615731B (zh) 2016-12-09 2016-12-09 一种半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN108615731A true CN108615731A (zh) 2018-10-02
CN108615731B CN108615731B (zh) 2022-02-08

Family

ID=63657284

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611130661.1A Active CN108615731B (zh) 2016-12-09 2016-12-09 一种半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN108615731B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599762A (zh) * 2020-05-28 2020-08-28 上海华力集成电路制造有限公司 嵌入式锗硅外延层的制造方法
US20210257260A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Mannufacturing Co., Ltd. Semiconductor Device and Method
CN113725221A (zh) * 2021-08-30 2021-11-30 上海华虹宏力半导体制造有限公司 闪存器件的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120211838A1 (en) * 2011-02-17 2012-08-23 Globalfoundries Inc. Complementary Transistors Comprising High-K Metal Gate Electrode Structures and Epitaxially Formed Semiconductor Materials in the Drain and Source Areas
CN103681501A (zh) * 2012-09-12 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120211838A1 (en) * 2011-02-17 2012-08-23 Globalfoundries Inc. Complementary Transistors Comprising High-K Metal Gate Electrode Structures and Epitaxially Formed Semiconductor Materials in the Drain and Source Areas
CN103681501A (zh) * 2012-09-12 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210257260A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Mannufacturing Co., Ltd. Semiconductor Device and Method
CN111599762A (zh) * 2020-05-28 2020-08-28 上海华力集成电路制造有限公司 嵌入式锗硅外延层的制造方法
CN111599762B (zh) * 2020-05-28 2023-04-07 上海华力集成电路制造有限公司 嵌入式锗硅外延层的制造方法
CN113725221A (zh) * 2021-08-30 2021-11-30 上海华虹宏力半导体制造有限公司 闪存器件的制造方法
CN113725221B (zh) * 2021-08-30 2024-04-26 上海华虹宏力半导体制造有限公司 闪存器件的制造方法

Also Published As

Publication number Publication date
CN108615731B (zh) 2022-02-08

Similar Documents

Publication Publication Date Title
US9224865B2 (en) FinFET with insulator under channel
CN104241250B (zh) 用于形成接触件的掺杂保护层
US9570589B2 (en) FINFET semiconductor device and fabrication method
TW201533890A (zh) 使用互補式金氧半導體製造流程以製造電荷捕獲閘極堆疊的方法
CN105448984B (zh) 一种FinFET及其制备方法
CN102832128B (zh) 一种半导体器件的制造方法
CN107919387A (zh) 一种半导体器件及其制造方法
CN100362637C (zh) 制造凸出源漏mosfet的方法以及由此制造的器件
CN108615731A (zh) 一种半导体器件及其制造方法
CN103545185B (zh) 一种采用伪栅极制造半导体器件的方法
US8114732B2 (en) Method for manufacturing twin bit structure cell with Al2O3/nano-crystalline Si layer
CN107464741A (zh) 一种半导体器件及其制造方法、电子装置
CN104779148B (zh) 一种制作半导体器件的方法
US20120034749A1 (en) Method for manufacturing a strained semiconductor device
CN107799470A (zh) 一种半导体器件及其制造方法、电子装置
US9425311B2 (en) MOS transistors and fabrication methods thereof
CN103151258B (zh) 一种半导体器件的制造方法
US20150017774A1 (en) Method of forming fins with recess shapes
CN102915971B (zh) 一种半导体器件的制造方法
CN108172547B (zh) 一种半导体器件的制造方法
CN108630609A (zh) 一种半导体器件的制造方法
CN108074870A (zh) 晶体管及其形成方法
CN106981424A (zh) 一种半导体器件及其制造方法、电子装置
US7989300B2 (en) Method of manufacturing semiconductor device
CN105206576B (zh) 用于形成嵌入式锗硅源/漏结构的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant