CN108630609A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，在核心区的第一器件区的半导体衬底上设置有第一鳍片，在输入输出区的半导体衬底上设置有第二鳍片，在半导体衬底上设置有横跨所述第一鳍片和所述第二鳍片的伪栅极结构；去除伪栅极结构位于所述核心区的部分，以形成凹槽；在凹槽中露出的第一鳍片表面形成第一材料层，所述第一材料层中包括第一导电类型掺杂杂质；进行退火，以使第一材料层中的所述第一导电类型掺杂杂质扩散进入所述第一鳍片内，从而调节阈值电压；去除输入输出区内的伪栅极材料层；去除第一材料层。本发明的方法热预算更低，使得掺杂杂质的灵敏度更高，并且掺杂少量的掺杂杂质，器件的载流子迁移率更高。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
目前阈值电压(Vt)对于FINFET来说是一个非常大的挑战，在FinFET器件制备过程中通常需要进行阈值电压离子注入以调节FinFET器件的阈值电压，然而在阈值电压离子注入之后，较高的热预算，例如掺杂杂质峰值退火(spike anneal)、流体化学气相沉积(FCVD)退火、轻掺杂漏区(LDD)的峰值退火、源/漏(S/D)峰值退火等将导致阈值电压离子注入后的许多掺杂杂质损失到STI内或向外扩散，这将降低阈值电压掺杂杂质的灵敏度(sensitivity)，因此为了达到阈值电压VT的目标值，需要掺杂更多的掺杂杂质，这将导致晶格损伤和载流子迁移率降低，进而影响器件性能。其中一种解决上述问题的方法是减少热预算，但这将带来可靠性问题，因此这种方法不是理想的解决方法。
对于包括核心区(CORE)和输入输出区(IO)的器件来说，往往在核心区和输出输入区分别执行热氧化和双栅工艺等形成各自的栅极氧化层，而阈值电压离子注入的灵敏度(sensitivity)还受到输入输出区的氧化工艺的影响，氧化物(例如原位水蒸气氧化形成的氧化物(ISSG oxide))厚度的基线(Base line)为30埃时，低阈值电压(LVT)器件的阈值电压约为90mV，其高于超低阈值电压(ULVT)器件的阈值电压，这样才符合目标值，一旦氧化物的厚度大于30埃，例如35埃或者38埃，则无法实现LVT器件比ULVT器件更高的约90mV的阈值电压，并且通过高温形成氧化物的过程降低了ULVT的阈值电压和LVT的阈值电压之间的差值ΔVt(delta-Vt)，使得阈值电压失配，另外通常在IO区形成氧化物界面层(或介电层)时需要更高的热预算，高的热预算对阈值电压离子注入的灵敏度造成负面影响。
为了解决上述问题，必须增加掺杂杂质的灵敏度，因此可以用较少的掺杂杂质获得更高的阈值电压，并得到更高的载流子迁移率是比较理想的效果。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括核心区和输入输出区，其中，所述核心区包括第一器件区，在所述第一器件区的半导体衬底上设置有第一鳍片，在所述输入输出区的半导体衬底上设置有第二鳍片，在所述半导体衬底上设置有横跨所述第一鳍片和所述第二鳍片的伪栅极结构，所述伪栅极结构包括自下而上层叠的伪栅极介电层和伪栅极材料层；
去除所述伪栅极结构位于所述核心区的部分，以形成凹槽；
在所述凹槽中露出的第一鳍片表面形成第一材料层，所述第一材料层中包括第一导电类型掺杂杂质；
进行退火，以使所述第一材料层中的所述第一导电类型掺杂杂质扩散进入所述第一鳍片内，从而调节阈值电压；
去除所述输入输出区内的所述伪栅极材料层；
去除所述第一材料层。
进一步，所述核心区还包括第二器件区，在所述第二器件区的半导体衬底上设置有第三鳍片，所述伪栅极结构横跨所述第一鳍片、所述第二鳍片和所述第三鳍片，在形成所述第一材料层之后，所述退火之前，还包括以下步骤：
在所述凹槽中露出的第三鳍片表面形成第二材料层，所述第二材料层中包括第二导电类型掺杂杂质，并且所述退火使所述第二材料层中的所述第二导电类型掺杂杂质扩散进入所述第三鳍片内，从而调节阈值电压。
进一步，在去除所述伪栅极材料层之后，去除所述第一材料层之前，还包括：去除所述第二材料层的步骤。
进一步，所述第一器件区为NMOS器件区，所述第二器件区为PMOS器件区，所述第一导电类型掺杂杂质为P型掺杂杂质，所述第二导电类型掺杂杂质为N型掺杂杂质，或者，所述第一器件区为PMOS器件区，所述第二器件区为PMOS器件区，所述第一导电类型掺杂杂质为N型掺杂杂质，所述第二导电类型掺杂杂质为P型掺杂杂质。
进一步，在形成所述第一材料层之前还包括在所述凹槽中露出的所述第一鳍片的表面形成第一保护层的步骤。
进一步，使用化学氧化法形成所述第一保护层。
进一步，形成所述第一材料层的方法包括以下步骤：
在所述凹槽的底部和侧壁上以及所述输入输出区的所述伪栅极结构的顶面上形成所述第一材料层；
去除所述第一材料层位于所述第二器件区内的部分。
进一步，在形成所述第一材料层之后，形成所述第二材料层之前，还包括在所述凹槽中露出的第三鳍片的表面形成第二保护层的步骤，所述第三鳍片上的所述第二材料层形成在所述第二保护层的表面上。
进一步，在所述输入输出区的所述伪栅极结构的顶面上形成有所述第一材料层，所述第二材料层形成在所述凹槽的底部和侧壁上以及所述伪栅极结构顶面上的所述第一材料层上，其中，所述第二材料层位于所述第一器件区内的部分覆盖所述第一材料层。
进一步，去除所述输入输出区内的所述伪栅极材料层的步骤包括：
形成光刻胶层，以填充所述凹槽；
回蚀刻去除部分所述第二材料层和所述第一材料层，以露出所述伪栅极材料层的顶面；
去除所述光刻胶层；
去除所述输入输出区内的所述伪栅极材料层。
进一步，在去除所述光刻胶层之后，去除所述伪栅极材料层之前，还包括步骤：去除部分所述第二材料层，以减薄所述第二材料层的厚度。
进一步，在去除所述伪栅极材料层、所述第二材料层和所述第一材料层之后形成栅极沟槽，其中，在去除所述第二材料层和所述第一材料层之后还包括以下步骤：
在所述第一鳍片和所述第三鳍片的表面形成界面层；
在所述栅极沟槽的底部和侧壁上形成高k介电层，其中所述高k介电层横跨所述第一鳍片、所述第二鳍片和所述第三鳍片。
进一步，所述第一器件区为NMOS器件区，则所述第一材料层的材料包括硼硅酸玻璃，所述第二器件为PMOS器件，则所述第二材料层的材料包括磷硅酸玻璃，或者，所述第一器件区为PMOS器件区，则所述第一材料层的材料包括磷硅酸玻璃，所述第二器件区为NMOS器件，则所述第二材料层的材料包括硼硅酸玻璃。
进一步，所述界面层的厚度小于所述伪栅极介电层的厚度。
本发明的制造方法，在所述凹槽中露出的第一鳍片表面形成第一材料层，所述第一材料层中包括第一导电类型掺杂杂质；进行退火，以使所述第一材料层中的所述第一导电类型掺杂杂质扩散进入所述第一鳍片内，从而调节阈值电压，本发明的方法无需使用阈值电压离子注入的方式来调节器件的阈值电压，因此可以避免离子注入对器件的损伤，有效改善器件的性能，另外，本发明的方法热预算更低，使得掺杂杂质的灵敏度更高，并且掺杂少量的掺杂杂质，器件的载流子迁移率更高，而且本发明的方法无需引入额外的掩膜即可实现，因此，本发明的制造方法，提高了器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1M示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图；
图2示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决前述的技术问题，本发明提供一种半导体器件的制造方法，如图2所示，主要包括以下步骤：
步骤S1，提供半导体衬底，所述半导体衬底包括核心区和输入输出区，其中，所述核心区包括第一器件区，在所述第一器件区的半导体衬底上设置有第一鳍片，在所述输入输出区的半导体衬底上设置有第二鳍片，在所述半导体衬底上设置有横跨所述第一鳍片和所述第二鳍片的伪栅极结构，所述伪栅极结构包括自下而上层叠的伪栅极介电层和伪栅极材料层；
步骤S2，去除所述伪栅极结构位于所述核心区的部分，以形成凹槽；
步骤S3，在所述凹槽中露出的第一鳍片表面形成第一材料层，所述第一材料层中包括第一导电类型掺杂杂质；
步骤S4，进行退火，以使所述第一材料层中的所述第一导电类型掺杂杂质扩散进入所述第一鳍片内，从而调节阈值电压；
步骤S5，去除所述输入输出区内的所述伪栅极材料层；
步骤S6，去除所述第一材料层。
本发明的制造方法，在所述凹槽中露出的第一鳍片表面形成第一材料层，所述第一材料层中包括第一导电类型掺杂杂质；进行退火，以使所述第一材料层中的所述第一导电类型掺杂杂质扩散进入所述第一鳍片内，从而调节阈值电压，本发明的方法无需使用阈值电压离子注入的方式来调节器件的阈值电压，因此可以避免离子注入对器件的损伤，有效改善器件的性能，另外，本发明的方法热预算更低，使得掺杂杂质的灵敏度更高，并且掺杂少量的掺杂杂质，器件的载流子迁移率更高，而且本发明的方法无需引入额外的掩膜即可实现，因此，本发明的制造方法，提高了器件的性能和良率。
下面，参考图1A至图1M对本发明的半导体器件的制造方法做详细描述，其中，图1A至图1M示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图。
作为示例，本发明的半导体器件的制造方法包括以下步骤：
首先，执行步骤一，提供半导体衬底，提供半导体衬底，所述半导体衬底包括核心区和输入输出区，其中，所述核心区包括第一器件区，所述第一器件区的半导体衬底上设置有第一鳍片，所述输入输出区的半导体衬底上设置有第二鳍片，在所述半导体衬底上设置有横跨所述第一鳍片和所述第二鳍片的伪栅极结构。
具体地，如图1A所示，半导体衬底100其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
示例性地，半导体衬底100中形成有核心区(Core)和输入输出区(IO)。
进一步地，所述核心区包括第一器件区和第二器件区，其中第一器件区可以为NMOS器件区，第二器件区可以为PMOS器件区，或者，第一器件区为PMOS器件区，第二器件区为NMOS器件区，NMOS器件区和PMOS器件区在图示中分别用NCORE和PCORE来表示。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在一个示例中，所述核心区还可以包括PMOS器件区和NMOS器件区中的至少一个。
本实施例中，主要以所述核心区的所述半导体衬底包括NMOS器件区和PMOS器件区的情况为例对本发明的方法进行详细描述。
示例性地，如图1A所示，本发明的半导体器件包括FinFET器件，所述核心区的NMOS器件区的半导体衬底上设置有第一鳍片1011，在所述核心区的PMOS器件区的半导体衬底上设置有第三鳍片1013，在所述输入输出区的半导体衬底上形成有第二鳍片1012，在所述半导体衬底100上设置有横跨所述第一鳍片1011、第三鳍片1013、和所述第二鳍片1012的伪栅极结构，所述伪栅极结构包括自下而上层叠的伪栅极介电层1031和伪栅极材料层1032。
在一个示例中，为了获得如图1A所示的结构，可以执行以下步骤A1至A7：
首先，执行步骤A1，在半导体衬底上形成多个鳍片，例如，所述核心区的NMOS器件区的半导体衬底上设置有第一鳍片1011，在所述核心区的PMOS器件区的半导体衬底上设置有第三鳍片1013，在所述输入输出区的半导体衬底上形成有第二鳍片1012，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组，鳍片的长度也可不相同。
具体地，所述鳍片的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片。
随后，还可执行步骤A2，沉积隔离材料层，以覆盖前述的所有鳍片。
具体地，沉积隔离材料层，以完全填充鳍片之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺(FCVD)实施所述沉积。使用FCVD工艺则还可以选择性的对沉积的隔离材料层进行退火处理。隔离材料层的材料也可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
然后回蚀刻所述隔离材料层，至所述鳍片的目标高度，以形成隔离结构，所述隔离结构102的顶面低于第一鳍片1011、所述第二鳍片1012和第三鳍片1013的顶面。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片，进而形成具有特定高度的鳍片。
接着，执行步骤A3，在所述半导体衬底100上形成横跨所述第一鳍片1011、第三鳍片1013、和所述第二鳍片1012的伪栅极结构，所述伪栅极结构包括自下而上层叠的伪栅极介电层1031和伪栅极材料层1032。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片(例如第一鳍片、第二鳍片等)的伪栅极结构(或者栅极结构)，是指在鳍片的部分的上表面和侧面均形成有伪栅极结构，并且该伪栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，可先在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。
其中，所述伪栅极介电层1031可以选用常用的氧化物或氮氧化物，例如氧化物可以包括SiO2，可以使用热氧化、化学气相沉积、物理气相沉积、原子层沉积等方法形成所述伪栅极介电层1031。
所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述伪栅极介电层和伪栅极材料层，以形成所述伪栅极结构。具体地，在所述伪栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述伪栅极材料层，最后去除光刻胶层。
之后，还可选择性地，在所述伪栅极结构的侧壁上形成偏移侧墙。
具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。
可选地，对伪栅极结构两侧执行LDD离子注入步骤并退火活化。
LDD离子注入以在源/漏区形成轻掺杂漏(LDD)结构可以降低电场，并可以显著改进热电子效应。
对核心区的NMOS器件区内的伪栅极结构两侧的第一鳍片进行LDD离子注入进行LDD离子注入，以形成N型轻掺杂漏(LDD)，其注入离子可以为任意适合的N型掺杂杂质，包括但不限于磷(P)离子、砷(As)离子。
对核心区的PMOS器件区内的伪栅极结构两侧的第三鳍片进行LDD离子注入，以形成P型轻掺杂漏(LDD)，其注入离子可以为任意的P型掺杂杂质，包括但不限于硼(B)离子、铟(In)离子。
示例性地，使用例如峰值退火的方法进行退火，以活化掺杂杂质。
可选地，在所述伪栅极结构的偏移侧墙上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
接着，执行步骤A4，进行源/漏离子注入，分别在相应的器件区形成其各自的源区和漏区。
示例性地，对核心区的NMOS器件区内的伪栅极结构两侧的第一鳍片进行源/漏离子注入，该源/漏离子注入通常为重掺杂离子注入工艺，以形成重掺杂的N型源区和漏区，其注入离子可以为任意适合的N型掺杂杂质，包括但不限于磷(P)离子、砷(As)离子。
示例性地，对核心区的PMOS器件区内的伪栅极结构两侧的第三鳍片进行源/漏离子注入，该源/漏离子注入通常为重掺杂离子注入工艺，以形成重掺杂的P型源区和漏区，其注入离子可以为任意的P型掺杂杂质，包括但不限于硼(B)离子、铟(In)离子。
还包括在IO区形成其源区和漏区的步骤，在此不一一赘述。
还可选择性地，执行退火的步骤，以活化源区和漏区中的掺杂杂质。可以使用本领域技术人员熟知的任何适用的退火方法，在此不一一赘述。
接着，执行步骤A5，形成覆盖伪栅极结构和隔离结构102的层间介电层104，执行化学机械研磨研磨层间介电层104，直至露出伪栅极结构的顶面。
形成层间介电层104可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。层间介电层104可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
最终形成的层间介电层104的顶面和伪栅极结构的顶面齐平。
至此，经过上述步骤获得如图1A所述的结构。
之后，执行步骤二，去除所述伪栅极结构位于所述核心区的部分，以形成凹槽。
具体地，如图1B和图1C所示，去除所述伪栅极结构位于所述核心区的部分，以形成凹槽10。
示例性地，可先在伪栅极结构上形成图案化的光刻胶层，该图案化的光刻胶层覆盖所述输入输出区，暴露所述核心区，再通过蚀刻工艺去除所述核心区内的伪栅极结构，例如，先蚀刻去除核心区内的所述伪栅极材料层1032，再去除伪栅极介电层1031，以露出所述第一鳍片1011和所述第三鳍片1013，最后通过例如灰化的方法将所述光刻胶层去除。
其中，可以使用干法蚀刻或者湿法蚀刻的方法依次去除所述伪栅极材料层和伪栅极介电层，较佳地，可以使用干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
接着，执行步骤三，在所述凹槽中露出的第一鳍片表面形成第一材料层，所述第一材料层中包括第一导电类型掺杂杂质。
在一个示例中，如图1D所示，在形成所述第一材料层之前，可首先在所述凹槽中露出的第一鳍片1011的表面形成第一保护层1051的步骤，并且该第一保护层1051也同时形成在所述第三鳍片1013露出的表面上。
示例性地，所述第一保护层1051的材料包括氧化物，例如氧化硅。
可以使用任意适合的方法形成所述第一保护层1051，其中本实施例中，较佳地使用化学氧化法形成所述第一保护层。
其中，所述第一保护层1051的厚度可以根据实际的工艺进行合理设定，例如厚度范围可以为5埃～20埃。
使用化学氧化法形成第一保护层的目的在于使之后形成的第一材料层(例如玻璃层)能够均匀的生长，并且化学氧化法形成的氧化层具有均匀的界面，可以确保后续的掺杂杂质能够扩散进入衬底，。值得一提的是，后续在形成第二材料层之前也形成类似的第二保护层，第二保护层具有相同的作用。
在一个示例中，形成所述第一材料层的方法包括以下步骤：
首先，如图1E所示，在所述凹槽10的底部和侧壁上以及所述输入输出区的所述伪栅极结构的顶面上形成所述第一材料层1061，所述第一材料层1061还进一步地覆盖所述层间介电层104的表面。
示例性地，所述第一鳍片形成在核心区的NMOS器件区的半导体衬底上，所述第一材料层1061中包括P型掺杂杂质，所述P型掺杂杂质可以包括硼，进一步地，所述第一材料层1061为玻璃层，较佳地为硼硅酸玻璃(BSG)。
在一个示例中，第一材料层1061的材料包括硼硅酸玻璃，可以使用本领域技术人员熟知的任何方法沉积形成所述硼硅酸玻璃，例如化学气相沉积和原子层沉积等方法。在一个示例中，在400～600℃的温度下，使用正硅酸乙酯(TEOS)、乙硼烷或硅烷为源气体沉积硼硅酸玻璃。
其中，硼硅酸玻璃中硼的浓度可以为任意适合的浓度例如，2％～6％(质量百分数)，也可以为其他适合的浓度，该浓度的范围要确保之后扩散进入衬底的硼确实能够起到对阈值电压的调节作用。
在一个示例中，所述第一材料层1061的厚度可以为本领域技术人员熟知的任何适合的厚度，例如厚度范围为50埃～500埃。
接着，如图1F所示，去除所述第一材料层1061位于所述核心区的PMOS器件区内的部分。
示例性地，可首先形成图案化的光刻胶层，该光刻胶层覆盖核心区的NMOS器件区和输入输出区，露出核心区的所述PMOS器件区，再以所述光刻胶层为掩膜，蚀刻去除所述核心区的所述PMOS器件区内的所述第一材料层1061和第一保护层，以露出所述第三鳍片1013。该蚀刻方法可以使用干法蚀刻或者湿法蚀刻的方法。
其中，该步骤中，位于所述输入输出区内的伪栅极结构所有表面的第一材料层被保留下来。
值得一提的是，所述第一导电类型和所述第二导电类型为相反的两种导电类型，例如第一导电类型为N型，则第二导电类型为P型。
接着，执行步骤四，在所述凹槽中露出的第三鳍片表面形成第二材料层，所述第二材料层中包括第二导电类型掺杂杂质。
在一个示例中，如图1G所示，在所述凹槽10中露出的第三鳍片1013的表面形成第二保护层1052。
示例性地，所述第二保护层1052的材料包括氧化物，例如氧化硅。
可以使用任意适合的方法形成所述第二保护层1052，其中本实施例中，较佳地使用化学氧化法形成所述第一保护层。
其中，所述第二保护层1052的厚度可以根据实际的工艺进行合理设定，例如厚度范围可以为5埃～20埃。
其中，第二保护层1052所起的作用与前述第一保护层1031的作用相似，其为了后续的第二材料层能够很好的形成在第三鳍片表面。
在一个示例中，如图1G所示，在所述凹槽10中露出的第三鳍片1013表面形成第二材料层1062，所述第二材料层1062中包括第二导电类型掺杂杂质，其中，所述第三鳍片1013形成在核心区的PMOS器件区，所述第二导电类型掺杂杂质为P型掺杂杂质，例如磷或者砷等。
进一步地，所述第二材料层1062为玻璃层，较佳地为磷硅酸玻璃(PSG)。
在一个示例中，第二材料层1062的材料包括磷硅酸玻璃(PSG)，可以使用本领域技术人员熟知的任何方法沉积形成所述磷硅酸玻璃(PSG)，例如化学气相沉积和原子层沉积等方法。在一个示例中，在400～600℃的温度下，使用正硅酸乙酯(TEOS)或硅烷为源气体并伴随引入适量的含磷的源气体，以沉积磷硅酸玻璃(PSG)。
其中，磷硅酸玻璃中磷的浓度可以为任意适合的浓度例如，2％～6％(质量百分数)，也可以为其他适合的浓度，该浓度的范围要确保之后扩散进入衬底的磷确实能够起到对阈值电压的调节作用。
在一个示例中，所述第二材料层1062的厚度可以为本领域技术人员熟知的任何适合的厚度，例如厚度范围为50埃～500埃。
示例性地，所述第三鳍片1013上的所述第二材料层1062形成在所述第二保护层1052的表面上。
在一个示例中，如图1G所示，在所述输入输出区的所述伪栅极结构的顶面上形成有所述第一材料层1061，所述第二材料层1062形成在所述凹槽10的底部和侧壁上以及所述伪栅极结构顶面上的所述第一材料层1061表面上，其中，所述第二材料层1062位于所述核心区的NMOS器件区的部分覆盖所述第一材料层1061。
为了节省掩膜，本实施例中，并未将核心区的NMOS器件区内的第二材料层去除，而也可以通过光刻工艺和刻蚀工艺将NMOS器件区内的第二材料层去除，而保留位于所述核心区的PMOS器件区内的第二材料层。
值得一提的是，步骤三和步骤四的顺序还可以进行调换，同样也能实现相同的功能。
接着，执行步骤五，进行退火，以使所述第一材料层中的所述第一导电类型掺杂杂质扩散进入所述第一鳍片内，从而调节阈值电压，并且所述退火使所述第二材料层中的所述第二导电类型掺杂杂质扩散进入所述第三鳍片内，从而调节阈值电压。
在一个示例中，可选择性的本步骤的退火处理，以活化第一材料层1061的N型掺杂杂质以及所述第二材料层1062中掺杂的P型掺杂杂质。
该退火处理可以为激光退火(laser anneal)工艺，所述激光退火工艺采用的退火温度范围为500℃～1050℃，退火时间为10s～60min，具体可根据实际工艺进行适当调整。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行，退火步骤高温来活化P型掺杂杂质和N型掺杂杂质。
在本发明中的退火处理步骤还可以选用以下几种方式中的一种：炉管退火、峰值退火、脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
示例性地，在本步骤的退火过程中，所述第一材料层1061(例如硼硅酸玻璃)中的所述第一导电类型掺杂杂质(例如N型掺杂杂质硼)扩散进入其下方的所述第一鳍片1011内，由于第一材料层1061覆盖的为第一鳍片1011作为沟道区的部分，因此，第一材料层中的第一导电类型掺杂杂质扩散进入第一鳍片1011的沟道区内，进而实现对阈值电压的调节。
同样，在本步骤的退火过程中，所述第二材料层1062(例如磷硅酸玻璃)中的所述第二导电类型掺杂杂质(例如P型掺杂杂质磷)扩散进入其下方的所述第三鳍片1013内，由于第二材料层1062覆盖的为第三鳍片1013作为沟道区的部分，因此，第二材料层1062中的第二导电类型掺杂杂质扩散进入第三鳍片1013的沟道区内，进而实现对阈值电压的调节。
因此，通过扩散的方式即可实现现有技术中通过阈值电压离子注入所能实现的对阈值电压的调节作用，并且本发明的方法无需使用离子注入的方法，可以避免离子注入对器件的损伤，有效改善器件的性能。
接着，执行步骤六，去除所述输入输出区内的伪栅极材料层。
在一个示例中，如图1H至图1K所示，去除所述输入输出区内的伪栅极材料层的方法包括以下步骤：
首先，如图1H所示，形成光刻胶层107，以填充所述凹槽。
示例性地，可通过旋涂的方法在所述凹槽中填充光刻胶层107，所述光刻胶层107对于其覆盖的第二材料层具有保护作用。
其中，所述光刻胶层107的顶面可以与伪栅极结构的顶面齐平，而露出伪栅极结构顶面以上的第一材料层1061和第二材料层1062。
在一个示例中，在形成所述光刻胶层之前，还可以选择性地去除部分所述第一材料层和第二材料层，例如去除层间介电层表面上的部分厚度的第二材料层，或者去除部分第二材料层，以使第二材料层的厚度变薄等。
接着，继续如图1H所示，回蚀刻去除部分所述第二材料层1062和所述第一材料层1061，以露出所述伪栅极材料层1032的顶面。
示例性地，可以使用任何适合的干法蚀刻或者湿法蚀刻的方法实施本步骤的回蚀刻。
较佳地使用干法蚀刻，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
同时，在本步骤中，还将位于层间介电层104表面上的第二材料层和第一材料层去除。
接着，如图1I所示，去除所述光刻胶层。可以使用本领域技术人员熟知的任何合适的去除光刻胶层的方法，包括但不限于灰化的方法或者湿法蚀刻的方法。
接着，如图1J所示，还可选择性地去除部分所述第二材料层1062，以减薄所述第二材料层1062的厚度。
可以使用本领域技术人员熟知的任何合适的干法蚀刻或者湿法蚀刻的方法去除部分所述第二材料层1062。
接着，如图1K所示，去除所述输入输出区内的所述伪栅极材料层，露出所述第二鳍片1012表面上的伪栅极介电层1031。
其中，可以使用干法蚀刻或者湿法蚀刻的方法依次去除所述伪栅极材料层，较佳地，可以使用干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。
接着，执行步骤七，去除所述第二材料层和所述第一材料层。
如图1L所示，可以使用本领域技术人员熟知的任何适合的蚀刻方法去除所述第二材料层和所述第一材料层，包括但不限于干法蚀刻或者湿法蚀刻。
其中，本实施例中，较佳地使用湿法蚀刻的方法去除所述第二材料层和第一材料层，例如，湿法蚀刻可以使用包括稀释的氢氟酸(DHF)作为蚀刻剂，来去除所述第二材料层和第一材料层。
其中，蚀刻还具有对第二材料层和第一材料层高的蚀刻速率，而对输入输出区的伪栅极介电层以及鳍片和层间介电层等材料层具有低的蚀刻速率，或者甚至对该些膜层不造成任何蚀刻的湿法蚀刻的方法。
示例性地，本步骤中，输入输出区的第二鳍片上的伪栅极介电层1031被保留下来。
示例性地，在本步骤，还同时将第一鳍片上的第一保护层和第三鳍片上的第二保护层去除，露出所述第一鳍片和第三鳍片。
示例性地，在去除所述伪栅极材料层、所述第二材料层和所述第一材料层之后形成栅极沟槽108。
随后，在去除所述第二材料层和所述第一材料层之后还包括以下步骤：
首先，如图1M所示，在所述第一鳍片1011和所述第三鳍片1013的表面形成界面层109。
示例性地，可以使用化学氧化的方法形成该界面层109，形成的界面层109的材料可以包括氧化硅。
特别的使用SC-1或臭氧(Ozone)处理液的方法来化学氧化形成该界面层109。
在使用SC-1的实施例中，SC-1是由NH4OH-H2O2-H2O组成，其比例可以是(1:1:5)-(1:2:7)，反应的温度可以是50-80摄氏度。
在使用Ozone处理液的实施例中，反应条件包括使用O3和去离子水反应可以是在常温下进行。
由于使用化学氧化的方法，并且化学氧化在低温下进行，与热氧化相比显著降低了热预算。
示例性地，由于前述步骤中形成的位于输入输出区内的伪栅极介电层1031并未被去除，因此其可以作为输入输出区的界面层。
其中，界面层109的厚度小于输入输出区的伪栅极介电层1031的厚度。
在一个示例中，若在前述步骤中，输入输出区的伪栅极介电层被去除了，则可以同时进行化学氧化步骤，而需在输入输出区的第二鳍片上化学氧化形成厚度大于界面层109的界面层。
在一个示例中，在形成界面层109之后，还可选择性地进行另一退火步骤，以活化的掺杂杂质。
该退火步骤可以为峰值退火或其他适合的退火，退火温度和退火时间可以为本领技术人员熟知的任何适合的工艺条件，在此不做具体限定。
随后，进行常规的金属栅极工艺，包括：在所述栅极沟槽108的底部和侧壁上形成高k介电层110，其中所述高k介电层110横跨所述第一鳍片1011、所述第二鳍片1012和所述第三鳍片1013。
高k介电层110的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成高k介电层110。
高k介电层110的厚度范围为10埃至30埃，也可以为其他适合的厚度。
随后进行还包括在高k介电层上形成覆盖层、扩散阻挡层、P型功函数层、N型功函数层以及填充栅电极层的步骤，在此不做一一赘述。
由于第一材料层和第二材料层中的分别扩散进入第一鳍片和第三鳍片中实现对阈值电压的调节后，并未再执行其他的额外的退火工艺，因此热预算显著降低，因此掺杂杂质的灵敏度更高。
至此完成了对本发明的半导体器件的制造方法的关键步骤的介绍，对于完整的器件的制备还需其他的步骤，在此不做一一赘述。
本发明的制造方法，在核心区的NMOS器件区的第一鳍片上形成硼硅酸玻璃，在核心区的PMOS器件区的第三鳍片上形成磷硅酸玻璃，并通过退火使硼硅酸玻璃中的硼向下扩散进入第一鳍片内，以及使磷硅酸玻璃中的磷向下扩散进入第三鳍片内，从而调节阈值电压，本发明的方法无需使用阈值电压离子注入的方式来调节器件的阈值电压，因此可以避免离子注入对器件的损伤，有效改善器件的性能，另外，本发明的方法热预算更低，使得掺杂杂质的灵敏度更高，并且通过本发明的方法可以很好的控制掺杂杂质的量，很少量的掺杂杂质的掺杂即可实现对阈值电压的调节作用，因此也不会对器件的载流子迁移率造成负面影响，器件的载流子迁移率更高，而且本发明的方法无需引入额外的掩膜即可实现，因此，本发明的制造方法，提高了器件的性能和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括核心区和输入输出区，其中，所述核心区包括第一器件区，在所述第一器件区的半导体衬底上设置有第一鳍片，在所述输入输出区的半导体衬底上设置有第二鳍片，在所述半导体衬底上设置有横跨所述第一鳍片和所述第二鳍片的伪栅极结构，所述伪栅极结构包括自下而上层叠的伪栅极介电层和伪栅极材料层；
去除所述伪栅极结构位于所述核心区的部分，以形成凹槽；
在所述凹槽中露出的第一鳍片表面形成第一材料层，所述第一材料层中包括第一导电类型掺杂杂质；
进行退火，以使所述第一材料层中的所述第一导电类型掺杂杂质扩散进入所述第一鳍片内，从而调节阈值电压；
去除所述输入输出区内的所述伪栅极材料层；
去除所述第一材料层。
2.如权利要求1所述的制造方法，其特征在于，所述核心区还包括第二器件区，在所述第二器件区的半导体衬底上设置有第三鳍片，所述伪栅极结构横跨所述第一鳍片、所述第二鳍片和所述第三鳍片，在形成所述第一材料层之后，所述退火之前，还包括以下步骤：
在所述凹槽中露出的第三鳍片表面形成第二材料层，所述第二材料层中包括第二导电类型掺杂杂质，并且所述退火使所述第二材料层中的所述第二导电类型掺杂杂质扩散进入所述第三鳍片内，从而调节阈值电压。
3.如权利要求2所述的制造方法，其特征在于，在去除所述伪栅极材料层之后，去除所述第一材料层之前，还包括：去除所述第二材料层的步骤。
4.如权利要求2所述的制造方法，其特征在于，所述第一器件区为NMOS器件区，所述第二器件区为PMOS器件区，所述第一导电类型掺杂杂质为P型掺杂杂质，所述第二导电类型掺杂杂质为N型掺杂杂质，或者，所述第一器件区为PMOS器件区，所述第二器件区为PMOS器件区，所述第一导电类型掺杂杂质为N型掺杂杂质，所述第二导电类型掺杂杂质为P型掺杂杂质。
5.如权利要求1所述的制造方法，其特征在于，在形成所述第一材料层之前还包括在所述凹槽中露出的所述第一鳍片的表面形成第一保护层的步骤。
6.如权利要求5所述的制造方法，其特征在于，使用化学氧化法形成所述第一保护层。
7.如权利要求2所述的制造方法，其特征在于，形成所述第一材料层的方法包括以下步骤：
在所述凹槽的底部和侧壁上以及所述输入输出区的所述伪栅极结构的顶面上形成所述第一材料层；
去除所述第一材料层位于所述第二器件区内的部分。
8.如权利要求2所述的制造方法，其特征在于，在形成所述第一材料层之后，形成所述第二材料层之前，还包括在所述凹槽中露出的第三鳍片的表面形成第二保护层的步骤，所述第三鳍片上的所述第二材料层形成在所述第二保护层的表面上。
9.如权利要求2所述的制造方法，其特征在于，在所述输入输出区的所述伪栅极结构的顶面上形成有所述第一材料层，所述第二材料层形成在所述凹槽的底部和侧壁上以及所述伪栅极结构顶面上的所述第一材料层上，其中，所述第二材料层位于所述第一器件区内的部分覆盖所述第一材料层。
10.如权利要求2所述的制造方法，其特征在于，去除所述输入输出区内的所述伪栅极材料层的步骤包括：
形成光刻胶层，以填充所述凹槽；
回蚀刻去除部分所述第二材料层和所述第一材料层，以露出所述伪栅极材料层的顶面；
去除所述光刻胶层；
去除所述输入输出区内的所述伪栅极材料层。
11.如权利要求10所述的制造方法，其特征在于，在去除所述光刻胶层之后，去除所述伪栅极材料层之前，还包括步骤：去除部分所述第二材料层，以减薄所述第二材料层的厚度。
12.如权利要求3所述的制造方法，其特征在于，在去除所述伪栅极材料层、所述第二材料层和所述第一材料层之后形成栅极沟槽，其中，在去除所述第二材料层和所述第一材料层之后还包括以下步骤：
在所述第一鳍片和所述第三鳍片的表面形成界面层；
在所述栅极沟槽的底部和侧壁上形成高k介电层，其中所述高k介电层横跨所述第一鳍片、所述第二鳍片和所述第三鳍片。
13.如权利要求2所述的制造方法，其特征在于，所述第一器件区为NMOS器件区，则所述第一材料层的材料包括硼硅酸玻璃，所述第二器件为PMOS器件，则所述第二材料层的材料包括磷硅酸玻璃，或者，所述第一器件区为PMOS器件区，则所述第一材料层的材料包括磷硅酸玻璃，所述第二器件区为NMOS器件，则所述第二材料层的材料包括硼硅酸玻璃。
14.如权利要求12所述的制造方法，其特征在于，所述界面层的厚度小于所述伪栅极介电层的厚度。
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