CN108346697A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，所述方法包括：提供半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底上形成有第一栅极结构，在所述第一栅极结构两侧的所述PMOS器件区内的源/漏极区域中形成有应力层；在所述应力层的表面上形成金属硅化物，其中，在所述金属硅化物与所述应力层的界面处掺杂有第一离子。本发明的制造方法，在PMOS器件区内的源/漏极区域的所述应力层的表面上形成金属硅化物，其中，在所述金属硅化物与所述应力层的界面处掺杂有第一离子，形成金属分离肖特基，从而降低肖特基势垒高度，进而降低接触电阻，提高器件的性能。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
随着半导体器件集成度不断增大，半导体器件相关的临界尺寸不断减小，相应的出现了很多问题，如器件源漏区的表面电阻和接触电阻相应增加，导致器件的响应速度降低，信号出现延迟。因此，低电阻率的互连结构成为制造高集成度半导体器件的一个关键要素。
为了降低器件源漏区的接触电阻，引入了金属硅化物的工艺方法，通常金属硅化物形成在器件源漏区的表面上，所述金属硅化物具有较低的电阻率，可以显著减小源漏区的接触电阻。金属硅化物和自对准金属硅化物及形成工艺已被广泛地用于降低器件源极和漏极的表面电阻和接触电阻，从而降低电阻电容延迟时间。
随着晶体管特征尺寸的不断缩小和集成电路集成度的不断增大，晶体管的外部寄生电阻(parasitic external resistance，简称Rext)成为了限制晶体管和集成电路性能的主要因素。在组成Rext的五个电阻成分中，源极/漏极区域的接触电阻(Rc)由于金属/半导体接触面积的缩小而增大，使得接触电阻成为了外部寄生电阻的主要组成部分。在14nm及其以下节点时，Rext会显著降低半导体器件的性能，除非源、漏极(S/D)区域的比接触电阻率(Specific Contact Resistivity,ρc)减小。
比接触电阻率可以通过下述的方程式定义：
其中，ρc表示金属硅化物/Si的接触电阻率(silicide/Si contactresisitivity)，φBn表示肖特基势垒高度(the Schottky barrier height)，ND表示n型杂质掺杂浓度(n-type doping concentration)，εr表示相对介电常数(the relativepermittivity)，m*表示电子有效质量(effective mass of electrons)，表示约化普朗克常量(Planck’s constant)，q表示电子电荷(elctronic charge)。由上述公式可以看出降低肖特基势垒高度是降低接触电阻的有效方法之一。
因此，有必要提出一种新的半导体器件的制造方法，以进一步降低接触电阻。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明一方面提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底上形成有第一栅极结构，在所述第一栅极结构两侧的所述PMOS器件区内的源/漏极区域中形成有应力层；
在所述应力层的表面上形成金属硅化物，其中，在所述金属硅化物与所述应力层的界面处掺杂有第一离子。
示例性地，形成所述金属硅化物的方法包括以下步骤：
在所述应力层的表面上形成覆盖层；
对所述覆盖层进行预非晶化离子注入，所述预非晶化离子注入的注入离子包括第一离子；
对所述覆盖层进行第一金属离子注入；
进行退火步骤，以使所述第一金属离子注入的金属离子与所述覆盖层反应生成所述金属硅化物，同时使所述预非晶化离子注入的所述第一离子扩散进入所述金属硅化物与所述应力层的界面处。
示例性地，所述半导体衬底还包括NMOS器件区，在所述NMOS器件区的所述半导体衬底上形成有第二栅极结构，在所述第一金属离子注入步骤之后，所述退火步骤之前，还包括以下步骤：
对所述NMOS器件区内的源/漏极区域进行第二金属离子注入，以在所述半导体衬底中形成注入区；
对所述NMOS器件区内的源/漏极区域进行离子注入；
其中，在所述退火步骤中，由所述第二金属离子注入的步骤注入到所述注入区内的金属离子与部分半导体衬底反应，以在所述NMOS器件区内的源/漏极区域中形成合金层，对所述NMOS器件区内的源/漏极区域进行的所述离子注入的第二离子扩散到所述合金层与所述半导体衬底的界面处。
示例性地，所述第一离子包括In、C、N和Ge中的至少一种。
示例性地，第一金属离子注入的金属离子包括Pt、Ni中的至少一种。
示例性地，所述第二金属离子注入的金属离子包括Co、Al、Ni和Pt中的至少一种，对所述NMOS器件区内的源/漏极区域进行的所述离子注入的第二离子包括Sb、Se、S和Cl中的至少一种。
示例性地，所述预非晶化离子注入的能量范围为100eV～3KeV，掺杂剂量范围为1E15/cm2～1E16/cm2。
示例性地，所述第二金属离子注入的能量范围为100eV～3KeV，掺杂剂量范围为1E15/cm2～1E16/cm2，对所述NMOS器件区内的源/漏极区域进行的所述离子注入的能量范围为100eV～1KeV，掺杂剂量范围为1E14/cm2～1E15/cm2。
示例性地，所述覆盖层为Si半导体材料层。
示例性地，在所述预非晶化离子注入的步骤之前，形成所述覆盖层之后，还包括以下步骤：
形成层间介电层，以覆盖所述半导体衬底、所述覆盖层、所述第一栅极结构和所述第二栅极结构，其中，所述层间介电层的顶面高于所述第一栅极结构的顶面和所述第二栅极结构的顶面。
示例性地，在所述预非晶化离子注入之前，形成所述层间介电层之后，还包括以下步骤：
形成贯穿所述层间介电层并露出所述覆盖层的第一接触孔，其中，所述第一接触孔的底部位于所述覆盖层中；
在所述NMOS器件区内的源/漏极区域上方形成第二接触孔，所述第二接触孔贯穿所述层间介电层并露出所述半导体衬底的部分表面。
示例性地，所述第一金属离子注入的金属离子注入深度为注入到所述覆盖层表面以下1/5厚度处至4/5厚度处。
本发明另一方面提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括PMOS器件区；
第一栅极结构，形成在所述PMOS器件区的所述半导体衬底上；
应力层，形成在所述第一栅极结构两侧的所述PMOS器件区内的源/漏极区域中；
金属硅化物，形成在所述应力层的表面上，其中，在所述金属硅化物和所述应力层的界面处掺杂有第一离子。
示例性地，所述半导体衬底还包括NMOS器件区，所述半导体器件还包括：
第二栅极结构，形成在所述NMOS器件区的所述半导体衬底上，
合金层，形成在所述第二栅极结构两侧的所述NMOS器件区内的源/漏极区域中，并且在所述合金层与所述半导体衬底的界面处掺杂有第二离子。
示例性地，所述金属硅化物为PtSi或者NiSi，所述第一离子包括In、C、N和Ge中的至少一种。
示例性地，所述合金层由包括Co、Al、Ni和Pt元素中的至少一种与其周围的沟道材料反应生成，所述第二离子包括Sb、Se、S和Cl中的至少一种。
示例性地，还包括：
层间介电层，覆盖所述半导体衬底、所述金属硅化物、所述合金层、所述第一栅极结构和所述第二栅极结构，其中，所述层间介电层的顶面高于所述第一栅极结构和所述第二栅极结构的顶面；
第一接触孔结构，贯穿所述层间介电层并与所述金属硅化物电连接，其中，所述第一接触孔结构的底部位于所述金属硅化物中；
第二接触孔结构，贯穿所述层间介电层并与所述合金层电连接；
第三接触孔结构，贯穿所述层间介电层并与所述第一栅极结构电连接；
第四接触孔结构，贯穿所述层间介电层并与所述第二栅极结构电连接。
本发明再一方面提供一种电子装置，所述电子装置包括前述的半导体器件。
本发明的制造方法，在PMOS器件区内的源/漏极区域的所述应力层的表面上形成金属硅化物，其中，在所述金属硅化物与所述应力层的界面处掺杂有第一离子，形成金属分离肖特基(Metal segregated Schottky，简称MSS)，从而降低肖特基势垒高度(SBH)，进而降低接触电阻，提高器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1J示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图；
图2示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图3示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
为了解决前述的技术问题，本发明提供一种半导体器件的制造方法，如图2所述，主要包括以下步骤：
步骤S1，提供半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底上形成有第一栅极结构，在所述第一栅极结构两侧所述PMOS器件区内的源/漏极区域形成有应力层；
步骤S2，在所述应力层的表面上形成金属硅化物，其中，在所述金属硅化物与所述应力层的界面处掺杂有第一离子。
本发明的制造方法，在PMOS器件区内的源/漏极区域的所述应力层的表面上形成金属硅化物，其中，在所述金属硅化物与所述应力层的界面处掺杂有第一离子，形成金属分离肖特基(Metal segregated Schottky，简称MSS)，从而降低肖特基势垒高度(SBH)，进而降低接触电阻，提高器件的性能。
下面，参考图1A至图1J对本发明的半导体器件的制造方法做详细描述，其中，图1A至图1J示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图。
首先，执行步骤一，提供半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底上形成有第一栅极结构。
具体地，如图1A所示，半导体衬底100为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，所述半导体衬底包括NMOS器件区和PMOS器件区，其中，在所述PMOS器件区的半导体衬底上形成有第一栅极结构1021，在所述NMOS器件区的半导体衬底上形成有第二栅极结构1022。
示例性地，所述PMOS器件区内的第一栅极结构1021下方的沟道材料包括元素半导体，其中，元素半导体材料可以为本领域技术人员熟知的任何使用的元素半导体，包括但不限于Ge或者Si或者SiGe，所述NMOS器件区内的第二栅极结构1022下方的沟道材料可以包括III-V族化合物半导体，例如，III-V族二元或者三元化合物半导体，本实施例中，所述III-V族化合物半导体为InGaAs，本实施例中，所述元素半导体为Ge，使用III-V族化合物半导体作为NMOS器件的沟道，而使用元素半导体作为PMOS器件的沟道，可以提高载流子迁移率。
示例性地，本发明的半导体器件为FinFET器件，在每个所述PMOS器件区的半导体衬底上形成有第一鳍片结构，则在所述NMOS器件区的半导体衬底上形成有第二鳍片结构，所述第一栅极结构1021横跨所述第一鳍片结构，第二栅极结构1022横跨所述第二鳍片结构。
在一个示例中，以FinFET器件为例，为了获得如图1A所示的结构，可以执行以下步骤A1至A8：
首先，执行步骤A1，在半导体衬底上形成多个鳍片结构，例如，在所述半导体衬底上的所述PMOS器件区和所述NMOS器件区内分别形成有第一鳍片结构和第二鳍片结构，鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。
具体地，所述鳍片结构的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片结构。
随后，还可执行步骤A2，沉积隔离材料层，以覆盖前述的所有鳍片结构。
具体地，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
然后回蚀刻所述隔离材料层，至所述鳍片结构的目标高度，以形成隔离结构，所述隔离结构的顶面低于第一鳍片结构和所述第二鳍片结构的顶面。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片结构，进而形成具有特定高度的鳍片结构。
接着，执行步骤A3，形成横跨所述第一鳍片结构的第一伪栅极结构和横跨第二鳍片结构的第二伪栅极结构，其中伪栅极结构均包括伪栅极介电层和伪栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的伪栅极结构(或者栅极结构)，是指在鳍片结构的部分的上表面和侧面均形成有伪栅极结构，并且该伪栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，可先在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。
其中，所述伪栅极介电层可以选用常用的氧化物，例如SiO2，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述伪栅极介电层和伪栅极材料层，以形成所述第一伪栅极结构和第二伪栅极结构。具体地，在所述伪栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述伪栅极材料层，最后去除光刻胶层。
之后，还可选择性地，在所述第一伪栅极结构和第二伪栅极结构的侧壁上形成偏移侧墙。
具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。
可选地，对第一伪栅极结构以及第二伪栅极结构两侧分别执行LDD离子注入步骤并退火活化。
LDD离子注入以在源/漏区形成轻掺杂漏(LDD)结构可以降低电场，并可以显著改进热电子效应。
对PMOS器件区内的第一伪栅极结构两侧的第一鳍片结构进行LDD离子注入，以形成P型轻掺杂漏(LDD)，其注入离子可以为任意的P型掺杂离子，包括但不限于硼(B)离子、铟(In)离子。
对NMOS器件区内的第二伪栅极结构两侧的第二鳍片结构进行LDD离子注入进行LDD离子注入，以形成N型轻掺杂漏(LDD)，其注入离子可以为任意适合的N型掺杂离子，包括但不限于磷(P)离子、砷(As)离子。
可选地，在所述伪栅极结构的偏移侧墙上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
执行源/漏注入，并在前述的伪栅极结构的两侧的第一鳍片结构和第二鳍片结构中分别形成各自的源/漏极。
对于PMOS器件区，对第一伪栅极结构两侧的第一鳍片结构进行P型源/漏极离子注入，以在所述PMOS器件区中形成源/漏极(未示出)。
本实施例中，执行的为P型掺杂离子的重掺杂工艺，形成的为重掺杂源/漏极。P型掺杂离子包括但不限于硼离子、铟离子或者它们的组合。
对于NMOS器件区，对第二伪栅极结构两侧的第二鳍片结构进行N型源/漏极离子注入，以在所述NMOS器件区中形成源/漏极(未示出)。
本实施例中，执行的为N型掺杂离子的重掺杂工艺，形成的为重掺杂源/漏极。N型掺杂离子包括但不限于磷、砷或者它们的组合。
随后还包括进行退火处理的步骤，以活化掺杂离子，可以使用本领域常用的热退火工艺，在此不做赘述。
值得一提的是，形成源/漏极的步骤还可在后续的应力层形成之后，覆盖层形成之前进行。
接着，执行步骤A4，在第一伪栅极结构两侧的所述PMOS器件区内的源/漏极区域形成应力层103，在CMOS晶体管中，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将压应力作用于PMOS来提高。在PMOS晶体管中通常选用SiGe作为压应力层。
较佳地，在形成所述SiGe层时，通常在所述衬底中形成凹槽，然后在所述凹槽中沉积形成SiGe层。更优选，在所述衬底中形成“∑”形凹槽。
在本实施例中，仅在PMOS器件区内形成应力层，而不在NMOS器件区内形成应力层，可以简化工艺过程，且对于器件性能不会有负面影响。
进一步地，所述应力层103形成于所述第一鳍片结构中。
随后，执行步骤A5，所述应力层103的表面上形成覆盖层104。
在一个示例中，所述覆盖层104的材料可以为Si半导体材料层，也可以为其他适合的材料。
示例性地，覆盖层104的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成Si半导体材料层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100立方厘米/分钟～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700摄氏度～750摄氏度；反应腔内压力可为250毫米汞柱～350毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5升/分钟～20升/分钟(slm)，如8slm、10slm或15slm。
其中，所述覆盖层104的厚度范围可以为4埃～10埃，具体可根据实际器件的工艺进行合理选择，例如，本实施例中，所述覆盖层104的厚度可以为6埃左右。
示例性地，可首先形成覆盖层覆盖整个半导体衬底的表面，再通过光刻工艺以及蚀刻工艺对覆盖层进行图案化，仅保留位于所述应力层103表面上的覆盖层104。
执行步骤A6，形成接触孔蚀刻停止层105，以覆盖所述覆盖层104。
具体地，所述接触孔蚀刻停止层105覆盖整个半导体衬底的表面，包括覆盖层以及第一伪栅极结构和第二伪栅极结构。
采用共形沉积工艺形成接触孔蚀刻停止层105，以使形成的接触孔蚀刻停止层105具有良好的阶梯覆盖特性，接触孔蚀刻停止层105的材料优选氮化硅。
接着，执行步骤A7，沉积第一层间介电层101并平坦化，以填充各个伪栅极结构之间的间隙。
具体地，沉积第一层间介电层101并平坦化，平坦化所述对层间介电层101至第一伪栅极结构和第二伪栅极结构的顶部。
其中，所述层间介电层101可以选用本领域中常用的介电材料，例如各种氧化物等，在该实施例中层间介电层可以选用SiO2，其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
之后，去除第一伪栅极结构和第二伪栅极结构，包括依次去除伪栅极介电层和伪栅极材料层，以在PMOS器件区的半导体衬底100上形成栅极沟槽，在NMOS器件区的半导体衬底100上形成栅极沟槽，该PMOS器件区内的栅极沟槽在所述第一鳍片结构的延伸方向上露出部分所述第一鳍片结构，NMOS器件区的栅极沟槽在所述第二鳍片结构的延伸方向上露出部分所述第二鳍片结构。
随后，执行步骤A8，在所述PMOS器件区内的栅极沟槽中形成第一栅极结构1021，在所述NMOS器件区内的栅极沟槽中形成第二栅极结构1022。
其中，第一栅极结构1021和第二栅极结构1022均为金属栅极叠层结构。
示例性地，第一栅极结构1021包括形成在所述PMOS器件区内的栅极沟槽底部的界面层，依次形成在栅极沟槽的底部和侧壁上并位于所述界面层上方的高k介电层、第一扩散阻挡层、P型功函数层、N型功函数和第二扩散阻挡层，以及填充所述栅极沟槽的栅电极层。
示例性地，所述第二栅极结构1022包括形成在所述NMOS器件区内的栅极沟槽底部的界面层，依次形成在栅极沟槽的底部和侧壁上并位于所述界面层上方的高k介电层、第一扩散阻挡层、N型功函数和第二扩散阻挡层，以及填充所述栅极沟槽的栅电极层。
其中，可以使用本领域技术人员熟知的任何适合的方法形成所述第一栅极结构和第二栅极结构，在此不做一一赘述。
值得一提的是，本发明的所述第一栅极结构1021和第二栅极结构1022还可以为其他类型的栅极结构，例如栅极结构包括自下而上依次层叠的栅极介电层和栅极层，栅极介电层可以为氧化硅等介电材料，栅极层可以为多晶硅等材料。
至此，经过上述步骤获得如图1A所述的结构。
之后，执行步骤二，在所述第一层间介电层以及所述第一栅极结构和所述第二栅极结构的表面上形成第二层间介电层。
具体地，如图1B所示，所述第二层间介电层106覆盖所述第一层间介电层101以及所述第一栅极结构1021和所述第二栅极结构1022的表面。
所述第二层间介电层106可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
所述第二层间介电层106的厚度可以为任意适合的数值，在此不做具体限定，第二层间介电层106的顶面高于所述第一栅极结构1021和第二栅极结构1022的顶面。
接着，执行步骤三，形成贯穿所述层间介电层并露出所述覆盖层的第一接触孔，其中，所述第一接触孔的底部位于所述覆盖层中，以及，在所述NMOS器件区内的源/漏极区域上方形成第二接触孔，所述第二接触孔贯穿所述层间介电层并露出所述半导体衬底的部分表面。
在一个示例中，形成所述第一接触孔和所述第二接触孔的方法包括以下步骤：
首先，如图1C所示，蚀刻所述层间介电层(包括第二层间介电层106和第一层间介电层101)停止于所述接触孔蚀刻停止层105中，以形成第一接触孔1071，还可同时形成第二接触孔1072，其贯穿所述层间介电层并露出所述NMOS器件区内的源/漏极区域的半导体衬底100的表面。
具体地，可首先在第二层间介电层106的表面上形成图案化的光刻胶层，该光刻胶层定义预定形成的第一接触孔和第二接触孔的位置和尺寸等，再以该图案化的光刻胶为掩膜依次蚀刻第二层间介电层和第一层间介电层，以形成第一接触孔和第二接触孔。
接着，如图1D所示，蚀刻所述第一接触孔1071中露出的所述接触孔蚀刻停止层105停止于所述覆盖层104的表面上。
接着，如图1E所示，蚀刻去除所述第一接触孔1071中露出的部分所述覆盖层104，以使所述第一接触孔1071的底部位于所述覆盖层104中。
在本实施例中，由于NMOS器件区内的沟道材料与覆盖层的材料不同，可以使用对覆盖层具有高蚀刻速率而对NMOS器件区内的沟道材料，例如InGaAs具有低的蚀刻速率的蚀刻方法实现本步骤的蚀刻。
示例性地，可以使所述第一接触孔底部以下的所述覆盖层的厚度范围为1埃～6埃，也即使剩余的第一接触孔底部下方的覆盖层的厚度范围为1埃～6埃，较佳地，例如厚度为3埃左右，而NMOS器件区内的由第二接触孔露出的半导体衬底的表面几乎没有任何损失，不会被蚀刻。
示例性地，还可使形成的第一接触孔的宽度小于覆盖层的宽度。
可以使用本领域技术人员熟知的干法蚀刻或者湿法蚀刻的工艺进行上述步骤中的蚀刻工艺，较佳地使用干法蚀刻。
随后，去除图案化的光刻胶层，例如使用灰化的方法去除所述光刻胶层。
接着，执行步骤四，对所述覆盖层104进行预非晶化离子注入(PAI)。
在一个示例中，如图1F所示，首先形成图案化的光刻胶层108，以覆盖所述NMOS器件区，其中，在图案化的光刻胶层108位于所述第二层间介电层106上以及所述第二接触孔中。
以所述图案化的光刻胶层为掩膜108，对所述PMOS器件区内露出的覆盖层进行预非晶化离子注入。
其中，所述预非晶化离子注入的注入离子包括In、C、N和Ge中的至少一种，或者也可以为其他适合的离子，本实施例中，较佳地所述预非晶化离子注入的注入离子为In。
示例性地，所述预非晶化离子注入的能量范围为100eV～3KeV，掺杂剂量范围为1E15/cm2～1E16/cm2，上述参数仅作为示例，对于其他适合的数值范围也可以适用于本发明。
可选地，预非晶化离子注入形成的无定形态的覆盖层的厚度范围为1埃～6埃，较佳地，例如厚度为3埃左右。
通过高能量离子流对所述覆盖层进行离子轰击使其非晶化，从而将覆盖层转变为无定形态(也即非晶态)，例如，所述覆盖层的材料为Si，则经预非晶化离子注入将所述Si转变为无定形硅(a-Si)。
非晶化的覆盖层在之后的离子注入时，有利于注入离子在覆盖层中均匀扩散，防止在硅化物形成的过程中，硅化物会沿着位错快速向里面扩散，可能会穿过节导致节的失效的问题的出现，也即防止形成管道(piping)。
随后，执行步骤五，对所述覆盖层进行第一金属离子注入。
具体地，继续参考图1F，继续以图案化的光刻胶层108为掩膜，对所述覆盖层进行第一金属离子注入。其中，可选地，所述第一金属离子注入的金属离子包括Pt、Ni中的至少一种，或者其他适合的能够与覆盖层反应生成金属硅化物的金属离子。
在本步骤中，控制第一金属离子注入的金属离子注入深度，使其注入到所述覆盖层105表面以下1/5厚度处至4/5厚度处，较佳地，使其注入到覆盖层105表面以下1/3厚度处，而使其不会被注入到覆盖层下方的应力层104中，以防止注入的金属离子(例如Pt)，扩散进入应力层104中而形成管道(piping)，进而避免在硅化物形成的过程中，硅化物会沿着位错快速向里面扩散，可能会穿过节导致节的失效的问题的出现。
在执行完上述步骤五和步骤六之后，去除图案化的光刻胶层，例如使用灰化的方法去除所述光刻胶层。
随后，执行步骤七，对所述NMOS器件区内的源/漏极区域进行第二金属离子注入，以在所述半导体衬底中形成注入区。
在一个示例中，如图1G所示，首先形成图案化的光刻胶层109，以覆盖所述PMOS器件区，其中，在图案化的光刻胶层109位于所述第二层间介电层106上以及所述第一接触孔1071中。
以所述图案化的光刻胶层109为掩膜，对所述NMOS器件区内的源/漏极区域进行第二金属离子注入，以在所述半导体衬底中形成注入区110，也即对从所述第二接触孔1072中露出的半导体衬底进行第二金属离子注入。
进一步地，所述第二金属离子注入的金属离子包括Co、Al、Ni和Pt中的至少一种，或者其他适合的金属离子，该金属离子用于和其周围的半导体衬底反应生成合金层。本实施例中，较佳地，所述第二金属离子注入的金属离子为Al。
其中，所述第二金属离子注入的能量范围为100eV～3KeV，掺杂剂量范围为1E15/cm2～1E16/cm2，也可为其他适合的数值范围，在此不做具体限定。
其中，形成的注入区110的顶面贴近所述第二接触孔1072的底部。
随后，执行步骤八，对所述NMOS器件区内的源/漏极区域进行离子注入。
具体地，继续参考图1G，继续以图案化的光刻胶层109为掩膜，对所述NMOS器件区内的源/漏极区域进行离子注入。所述离子注入的第二离子包括Sb、Se、S和Cl中的至少一种。
其中，本步骤中的离子注入的能量小于第二金属离子注入的能量，以使离子注入的注入离子在注入区110内，而不会进入到注入区以外的半导体衬底中。
可选地，所述离子注入的能量范围为100eV～1KeV，掺杂剂量范围为1E14/cm2～1E15/cm2。
随后，去除图案化的光刻胶层109，可以使用本领域技术人员熟知的任何适用的方法去除该光刻胶层，例如灰化的方法。
值得一提的是，对于上述步骤，也可先执行步骤七和步骤八，再执行步骤五和步骤六，仍然能实现相同的效果。
随后，执行步骤九，在所述层间介电层中形成第三接触孔和第四接触孔，其中，所述第三接触孔露出所述第一栅极结构的顶面，所述第四接触孔露出所述第二栅极结构的顶面。
具体地，如图1G所示，在所述层间介电层中形成第三接触孔1111和第四接触孔1112，其中，所述第三接触孔1111露出所述第一栅极结构1021的顶面，所述第四接触孔1112露出所述第二栅极结构1022的顶面。
示例性地，在第二层间介电层106上形成图案化的光刻胶层(未示出)，该图案化的光刻胶层定义的第三接触孔和第四接触孔的位置、尺寸和图案等参数，再以图案化的光刻胶层为掩膜，蚀刻所述第二层间介电层106停止于第一栅极结构和第二栅极结构的表面上，以形成所述第三接触孔1111和第四接触孔1112。
随后，可以使用例如灰化的方法去除该光刻胶层。
随后，执行步骤十，在所述第一接触孔、第二接触孔、第三接触孔和第四接触孔的底部和侧壁上形成扩散阻挡层。
在一个示例中，在形成扩散阻挡层之前，可首先进行预清洗步骤，以去除自然氧化物。
该预清洗可以使用本领域技术人员熟知的任何适合的方法，例如使用包括氢氟酸的清洗液等。
之后，在所述第一接触孔1071、第二接触孔1072、第三接触孔1111和第四接触孔1112的底部和侧壁上形成扩散阻挡层。
其中扩散阻挡层的制备方法可选用物理气相沉积(PVD)，阻挡层可于介于-40℃～400℃的温度与约介于0.1毫托(mTorr)～100毫托(mTorr)的压力下形成。扩散阻挡层材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，扩散阻挡层亦可能包括多个膜层，本实施例中，所述扩散阻挡层包括依次层叠的Ti层112和TiN层113。
随后，执行步骤十一，进行退火步骤。
该退火步骤可以使用任何适合的退火方法，例如炉管退火、激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火。本实施例中，较佳地，退火处理使用激光退火(laser anneal)。
其中，退火的温度范围可以为800℃～1100℃，较佳地，退火的温度为900℃。退火时间可以为任意适合的时间，例如，退火时间范围可以为400μs～800μs，该退火时间也即使用激光退火时的停留时间(Dwell time)。
在PMOS器件区内，在此步骤的退火过程中，使所述第一金属离子注入的金属离子(例如，Pt)与所述覆盖层(例如Si)反应生成金属硅化物104a(例如，PtSi)，同时所述预非晶化离子注入的离子(例如，In)扩散进入所述金属硅化物与所述应力层的界面处，例如，In扩散进入PtSi金属硅化物和SiGe应力层的界面处，形成金属分离肖特基(Metal segregatedSchottky，简称MSS)，注入离子在金属硅化物中的溶解度小于其在应力层中的溶解度，其在金属硅化物/应力层的界面分离，In最终扩散进入的为界面处金属硅化物一侧，在SiGe应力层中几乎没有In扩散进入，进而改变了金属硅化物的功函数，从而降低了PMOS器件区内肖特基势垒高度，进一步降低了源极/漏极区域的接触电阻(Rc)，使得晶体管的外部寄生电阻也相应降低，提高了器件性能。
同样，对于NMOS器件区，在此步骤的退火过程中，由所述第二金属离子注入注入到所述注入区内的金属离子(例如，Al)与其周围的部分所述半导体衬底(主要指沟道材料，例如，InGaAs)反应，在所述NMOS器件区内的源/漏极区域中形成合金层110a，所述离子注入的注入离子扩散到所述合金层与所述半导体衬底的界面处，形成金属分离肖特基(Metalsegregated Schottky)，例如，注入区内注入的为Al，则Al与其周围的InGaAs反应，在所述NMOS器件区内的源/漏极区域中形成Al-InGaAs合金层，所述离子注入的注入离子，例如，Sb、Se、S和Cl中的至少一种扩散到Al-InGaAs合金层与InGaAs的界面处。该些离子位于界面处的Al-InGaAs合金层中，而几乎很少有离子扩散进入InGaAs中。进而改变了合金层的功函数，从而降低了NMOS器件区内肖特基势垒高度，进一步降低了源极/漏极区域的接触电阻(Rc)，使得晶体管的外部寄生电阻也相应降低，提高了器件性能。
值得一提的是，本实施例中，主要以NMOS器件区的沟道材料为InGaAs为例进行说明，其中，NMOS器件区的沟道材料还可以为普通的Si等半导体材料，在此也可适用，则第二金属离子注入的金属离子与硅反应生成金属硅化物。
另外，对使用InGaAs沟道的NMOS器件，Al-InGaAs合金对NMOS来说更好，其eSBH更小，而对PMOS来说，使用PtSi金属硅化物更好，能够获得更小的pSBH。
值得注意的是，还可将步骤十一中的退火步骤在形成扩散阻挡层之前，步骤八中的离子注入之后进行。
之后，执行步骤十二，形成金属层填充所述第一接触孔、第二接触孔、第三接触孔和第四接触孔，以分别形成第一接触孔结构、第二接触孔结构、第三接触孔结构和第四接触孔结构。
具体地，如图1I所示，形成金属层114填充所述第一接触孔、第二接触孔、第三接触孔和第四接触孔并进行平坦化，以分别形成第一接触孔结构、第二接触孔结构、第三接触孔结构和第四接触孔结构。
所述第一接触孔结构与所述PMOS器件区内的源/漏极电连接，所述第二接触孔结构与所述NMOS器件区内的源/漏极电连接，所述第三接触孔结构电连接所述第一栅极结构，所述第四接触孔结构电连接所述第二栅极结构。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。所述平坦化停止于所述第二层间介电层106的表面上。
可选地，所述金属层的材料可以使用本领域技术人员熟知的任何适合的金属材料，包括但不限于Cu、W或Al等，本实施例中，较佳地，金属层的材料为W。
可以采用CVD、ALD或者PVD等适合的工艺形成沉积形成所述金属层。
至此完成了对本发明的半导体器件的制造方法的关键步骤的介绍，对于完整的器件的制备还需其他的步骤，在此不做一一赘述。
综上所述，根据本发明的制造方法，在PMOS器件区内的源/漏极区域内的应力层上形成覆盖层，通过对覆盖层依次进行预非晶化离子注入和第一金属离子注入，并退火步骤，以使所述第一金属离子注入的金属离子与所述覆盖层反应生成金属硅化物，同时在所述预非晶化离子注入的离子扩散进入所述金属硅化物与所述应力层的界面处，形成金属分离肖特基(Metal segregated Schottky，简称MSS)，从而降低肖特基势垒高度(SBH)，进而降低接触电阻，提高器件的性能。
在NMOS器件区内，依次对NMOS器件区内的源/漏极区域进行第二金属离子注入和离子注入，再经过退火，由所述第二金属离子注入注入到所述注入区内的金属离子(例如，Al)与其周围的所述半导体衬底(例如，InGaAs)反应，在所述NMOS器件区内的源/漏极区域中形成合金层，所述离子注入的第二离子扩散到所述合金层与所述半导体衬底的界面处，形成金属分离肖特基，从而降低肖特基势垒高度(SBH)，进而降低接触电阻，提高器件的性能。
另外，为了实现第一金属离子注入，本发明的制造方法无需引入额外的掩膜，使用现有的P+掺杂剂分离肖特基(dopant segregated Schottky，简称DSS)注入掩膜即可实现。
实施例二
本发明还提供一种半导体器件，所述半导体器件由前述的实施例一中的制造方法制备获得。
下面参考图1J对本发明的半导体器件的结构做详细描述。其中，本实施例中主要以FinFET器件为例。
具体地，如图1J所示，本发明的半导体器件包括：半导体衬底100，所述半导体衬底包括PMOS器件区和NMOS器件区。
在一个示例中，所述半导体衬底100包括NMOS器件区和PMOS器件区，其中，在所述PMOS器件区中的半导体衬底100上形成有第一栅极结构1021，在所述NMOS器件区中的半导体衬底100上形成有第二栅极结构1022。
示例性地，本发明的半导体器件为FinFET器件，在每个所述PMOS器件区内的半导体衬底上形成有第一鳍片结构，则在所述NMOS器件区内的半导体衬底上形成有第二鳍片结构，所述第一栅极结构1021横跨所述第一鳍片结构，第二栅极结构1022横跨所述第二鳍片结构。
其中，第一栅极结构1021和第二栅极结构1022均为金属栅极叠层结构。
示例性地，第一栅极结构1021包括形成在所述PMOS器件区内的栅极沟槽底部的界面层，依次形成在栅极沟槽的底部和侧壁上并位于所述界面层上方的高k介电层、第一扩散阻挡层、P型功函数层、N型功函数和第二扩散阻挡层，以及填充所述栅极沟槽的栅电极层。
示例性地，所述第二栅极结构1022包括形成在所述NMOS器件区内的栅极沟槽底部的界面层，依次形成在栅极沟槽的底部和侧壁上并位于所述界面层上方的高k介电层、第一扩散阻挡层、N型功函数和第二扩散阻挡层，以及填充所述栅极沟槽的栅电极层。
值得一提的是，本发明的所述第一栅极结构1021和第二栅极结构1022还可以为其他类型的栅极结构，例如栅极结构包括自下而上依次层叠的栅极介电层和栅极层，栅极介电层可以为氧化硅等介电材料，栅极层可以为多晶硅等材料。
示例性地，所述PMOS器件区内的第一栅极结构1021下方的沟道材料包括元素半导体，其中，元素半导体材料可以为本领域技术人员熟知的任何使用的元素半导体，包括但不限于Ge或者Si或者SiGe，所述NMOS器件区内的第二栅极结构1022下方的沟道材料可以包括III-V族化合物半导体，例如，III-V族二元或者三元化合物半导体，本实施例中，所述III-V族化合物半导体为InGaAs，本实施例中，所述元素半导体为Ge，使用III-V族化合物半导体作为NMOS器件的沟道，而使用元素半导体作为PMOS器件的沟道，可以提高载流子迁移率。
进一步地，在所述第一栅极结构两侧的所述PMOS器件区内的源/漏极区域中形成有应力层103。
在CMOS晶体管中，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将压应力作用于PMOS来提高。在PMOS晶体管中通常选用SiGe作为压应力层。
较佳地，在形成所述SiGe层时，通常在所述衬底中形成凹槽，然后在所述凹槽中沉积形成SiGe层。更优选，在所述衬底中形成“∑”形凹槽。
在本实施例中，仅在PMOS器件区内形成有应力层，而在NMOS器件区内未形成有应力层。
在一个示例中，以FinFET器件为例，在所述第一栅极结构和第二栅极结构的侧壁上均形成有偏移侧墙(Spacer)，在偏移侧墙上形成间隙壁。
所述第一栅极结构和第二栅极结构两侧的第一鳍片结构和第二鳍片结构中分别形成各自的源/漏极。
对于PMOS器件区，对第一伪栅极结构两侧的第一鳍片结构进行P型源/漏极离子注入，以在所述PMOS器件区中形成源/漏极(未示出)。
本实施例中，执行的为P型掺杂离子的重掺杂工艺，形成的为重掺杂源/漏极。P型掺杂离子包括但不限于硼离子、铟离子或者它们的组合。
对于NMOS器件区，对第二伪栅极结构两侧的第二鳍片结构进行N型源/漏极离子注入，以在所述NMOS器件区中形成源/漏极(未示出)。
进一步地，在所述应力层的表面上形成金属硅化物104a，其中，在所述金属硅化物104a和所述应力层103的界面处掺杂有第一离子，形成金属分离肖特基(Metal segregatedSchottky，简称MSS)，从而降低肖特基势垒高度(SBH)，进而降低接触电阻，提高器件的性能。
其中，所述第一离子主要位于所述金属硅化物104a与所述应力层103界面处的所述金属硅化物104a一侧。
其中，所述金属硅化物104a可以为PtSi或者NiSi，也可以为其他适合的材料，所述第一离子包括In、C、N和Ge中的至少一种。
进一步地，在所述第二栅极结构两侧的所述NMOS器件区内的源/漏极区域中形成有合金层110a，并且在所述合金层110a与所述半导体衬底100的界面处掺杂有第二离子，形成金属分离肖特基，从而降低肖特基势垒高度(SBH)，进而降低接触电阻，提高器件的性能。
其中，所述第二离子主要位于所述合金层110a与所述半导体衬底100的界面处的所述合金层110a的一侧。
所述合金层110a由包括Co、Al、Ni或Pt元素中的至少一种与所述NMOS器件区内的部分半导体衬底(例如沟道材料)反应生成，所述第二离子包括Sb、Se、S和Cl中的至少一种。
例如，在沟道材料为InGaAs时，合金层110a可以为Co、Al、Ni或Pt元素中的至少一种与所述InGaAs的合金。
进一步地，所述半导体器件还包括层间介电层，其覆盖所述半导体衬底、所述金属硅化物、所述合金层、所述第一栅极结构和所述第二栅极结构，其中，所述层间介电层的顶面高于所述第一栅极结构和所述第二栅极结构的顶面。
具体地，所述层间介电层包括依次层叠的第一层间介电层101和第二层间介电层106，其中，所述第一层间介电层101的顶面和所述第一栅极结构和所述第二栅极结构的顶面齐平，所述第二层间介电层106覆盖所述第一层间介电层101以及所述第一栅极结构1021和所述第二栅极结构1022的表面。
在一个示例中，在所述层间介电层和部分所述金属硅化物之间还设置有接触孔蚀刻停止层105。
进一步地，所述半导体器件还包括：贯穿所述层间介电层并与所述金属硅化物104a电连接的第一接触孔结构，其中，所述第一接触孔结构的底部位于所述金属硅化物104a中；
进一步地，所述半导体器件还包括：贯穿所述层间介电层并与所述合金层110a电连接的第二接触孔结构；
进一步地，所述半导体器件还包括：贯穿所述层间介电层并与所述第一栅极结构1021电连接的第三接触孔结构；
进一步地，所述半导体器件还包括：贯穿所述层间介电层并与所述第二栅极结构1022电连接的第四接触孔结构。
其中，每个所述接触孔结构均包括位于接触孔底部和侧壁上的扩散阻挡层，以及填充接触孔的金属层114。
扩散阻挡层材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，扩散阻挡层亦可能包括多个膜层，本实施例中，所述扩散阻挡层包括依次层叠的Ti层112和TiN层113。
可选地，所述金属层的材料可以使用本领域技术人员熟知的任何适合的金属材料，包括但不限于Cu、W或Al等，本实施例中，较佳地，金属层的材料为W。
至此完成了对本发明的半导体器件的关键结构的介绍，对于完整的器件还可能包括其他的构件，在此不做一一赘述。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。
本发明的半导体器件具有低的肖特基势垒高度，低的接触电阻，因此其外部寄生电容也更低，具有更高的器件性能。
实施例三
本发明的另一个实施例提供一种电子装置，其包括半导体器件，该半导体器件为前述实施例二中的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
由于包括的半导体器件具有更高的性能，该电子装置同样具有上述优点。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述实施例二的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括PMOS器件区；
第一栅极结构，形成在所述PMOS器件区的所述半导体衬底上；
应力层，形成在所述第一栅极结构两侧的所述PMOS器件区内的源/漏极区域中；
金属硅化物，形成在所述应力层的表面上，其中，在所述金属硅化物和所述应力层的界面处掺杂有第一离子。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (18)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底上形成有第一栅极结构，在所述第一栅极结构两侧的所述PMOS器件区内的源/漏极区域中形成有应力层；
在所述应力层的表面上形成金属硅化物，其中，在所述金属硅化物与所述应力层的界面处掺杂有第一离子。
2.如权利要求1所述的制造方法，其特征在于，形成所述金属硅化物的方法包括以下步骤：
在所述应力层的表面上形成覆盖层；
对所述覆盖层进行预非晶化离子注入，所述预非晶化离子注入的注入离子包括第一离子；
对所述覆盖层进行第一金属离子注入；
进行退火步骤，以使所述第一金属离子注入的金属离子与所述覆盖层反应生成所述金属硅化物，同时使所述预非晶化离子注入的所述第一离子扩散进入所述金属硅化物与所述应力层的界面处。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述半导体衬底还包括NMOS器件区，在所述NMOS器件区的所述半导体衬底上形成有第二栅极结构，在所述第一金属离子注入步骤之后，所述退火步骤之前，还包括以下步骤：
对所述NMOS器件区内的源/漏极区域进行第二金属离子注入，以在所述半导体衬底中形成注入区；
对所述NMOS器件区内的源/漏极区域进行离子注入；
其中，在所述退火步骤中，由所述第二金属离子注入的步骤注入到所述注入区内的金属离子与部分半导体衬底反应，以在所述NMOS器件区内的源/漏极区域中形成合金层，对所述NMOS器件区内的源/漏极区域进行的所述离子注入的第二离子扩散到所述合金层与所述半导体衬底的界面处。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一离子包括In、C、N和Ge中的至少一种。
5.如权利要求2所述的半导体器件的制造方法，其特征在于，第一金属离子注入的金属离子包括Pt、Ni中的至少一种。
6.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第二金属离子注入的金属离子包括Co、Al、Ni和Pt中的至少一种，对所述NMOS器件区内的源/漏极区域进行的所述离子注入的第二离子包括Sb、Se、S和Cl中的至少一种。
7.如权利要求2所述的半导体器件的制造方法，其特征在于，所述预非晶化离子注入的能量范围为100eV～3KeV，掺杂剂量范围为1E15/cm2～1E16/cm2。
8.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第二金属离子注入的能量范围为100eV～3KeV，掺杂剂量范围为1E15/cm2～1E16/cm2，对所述NMOS器件区内的源/漏极区域进行的所述离子注入的能量范围为100eV～1KeV，掺杂剂量范围为1E14/cm2～1E15/cm2。
9.如权利要求2所述的半导体器件的制造方法，其特征在于，所述覆盖层为Si半导体材料层。
10.如权利要求3所述的半导体器件的制造方法，其特征在于，在所述预非晶化离子注入的步骤之前，形成所述覆盖层之后，还包括以下步骤：
形成层间介电层，以覆盖所述半导体衬底、所述覆盖层、所述第一栅极结构和所述第二栅极结构，其中，所述层间介电层的顶面高于所述第一栅极结构的顶面和所述第二栅极结构的顶面。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述预非晶化离子注入之前，形成所述层间介电层之后，还包括以下步骤：
形成贯穿所述层间介电层并露出所述覆盖层的第一接触孔，其中，所述第一接触孔的底部位于所述覆盖层中；
在所述NMOS器件区内的源/漏极区域上方形成第二接触孔，所述第二接触孔贯穿所述层间介电层并露出所述半导体衬底的部分表面。
12.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一金属离子注入的金属离子注入深度为注入到所述覆盖层表面以下1/5厚度处至4/5厚度处。
13.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括PMOS器件区；
第一栅极结构，形成在所述PMOS器件区的所述半导体衬底上；
应力层，形成在所述第一栅极结构两侧的所述PMOS器件区内的源/漏极区域中；
金属硅化物，形成在所述应力层的表面上，其中，在所述金属硅化物和所述应力层的界面处掺杂有第一离子。
14.如权利要求13所述的半导体器件，其特征在于，所述半导体衬底还包括NMOS器件区，所述半导体器件还包括：
第二栅极结构，形成在所述NMOS器件区的所述半导体衬底上；
合金层，形成在所述第二栅极结构两侧的所述NMOS器件区内的源/漏极区域中，并且在所述合金层与所述半导体衬底的界面处掺杂有第二离子。
15.如权利要求13所述的半导体器件，其特征在于，所述金属硅化物为PtSi或者NiSi，所述第一离子包括In、C、N和Ge中的至少一种。
16.如权利要求14所述的半导体器件，其特征在于，所述合金层由包括Co、Al、Ni和Pt元素中的至少一种与其周围的沟道材料反应生成，所述第二离子包括Sb、Se、S和Cl中的至少一种。
17.如权利要求14所述的半导体器件，其特征在于，还包括：
层间介电层，覆盖所述半导体衬底、所述金属硅化物、所述合金层、所述第一栅极结构和所述第二栅极结构，其中，所述层间介电层的顶面高于所述第一栅极结构和所述第二栅极结构的顶面；
第一接触孔结构，贯穿所述层间介电层并与所述金属硅化物电连接，其中，所述第一接触孔结构的底部位于所述金属硅化物中；
第二接触孔结构，贯穿所述层间介电层并与所述合金层电连接；
第三接触孔结构，贯穿所述层间介电层并与所述第一栅极结构电连接；
第四接触孔结构，贯穿所述层间介电层并与所述第二栅极结构电连接。
18.一种电子装置，其特征在于，所述电子装置包括权利要求13-17之一所述的半导体器件。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216278A (zh) * 2017-07-03 2019-01-15 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN112735949A (zh) * 2019-10-29 2021-04-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101442005A (zh) * 2007-11-22 2009-05-27 上海华虹Nec电子有限公司 金属硅化物的制备方法
CN103247687A (zh) * 2012-02-08 2013-08-14 国际商业机器公司 到iii-v材料的自对准接触及其制造方法、fet器件及制造方法
CN103377948A (zh) * 2012-04-29 2013-10-30 中国科学院微电子研究所 半导体器件制造方法
CN104821277A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US20160049477A1 (en) * 2012-05-09 2016-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Iii-v compound semiconductor device having dopant layer and method of making the same
CN108257916A (zh) * 2016-12-28 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101442005A (zh) * 2007-11-22 2009-05-27 上海华虹Nec电子有限公司 金属硅化物的制备方法
CN103247687A (zh) * 2012-02-08 2013-08-14 国际商业机器公司 到iii-v材料的自对准接触及其制造方法、fet器件及制造方法
CN103377948A (zh) * 2012-04-29 2013-10-30 中国科学院微电子研究所 半导体器件制造方法
US20160049477A1 (en) * 2012-05-09 2016-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Iii-v compound semiconductor device having dopant layer and method of making the same
CN104821277A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN108257916A (zh) * 2016-12-28 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216278A (zh) * 2017-07-03 2019-01-15 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN112735949A (zh) * 2019-10-29 2021-04-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112735949B (zh) * 2019-10-29 2023-06-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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