CN108447826A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有第一栅极沟槽，并在所述第一栅极沟槽两侧的半导体衬底中设置有第一源区和第一漏区；在所述第一栅极沟槽的底部和下侧的侧壁上形成N型功函数层；在所述第一栅极沟槽中填充栅电极层，以形成第一金属栅极结构；形成共享接触孔，其中，所述共享接触孔覆盖部分所述第一金属栅极结构的表面以及部分所述第一漏区的表面，或者，所述共享接触孔覆盖部分所述第一金属栅极结构的表面以及部分所述第一源区的表面。本发明的制造方法，使共享接触孔和第一金属栅极结构的接触面积增大，提高了器件的AC性能，并提高了器件的良品率。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
随着半导体器件尺寸的不断缩小，沟道长度变得越来越小，金属栅极沟槽的填充变得越来越具有挑战性。如何沟槽填充不好，栅极接触电阻将变大，这将降低器件的交流(Alternating Current，AC)性能，尤其是自对准接触工艺。
目前，对于沟道长度小于30nm的器件，W金属栅极沟槽填充窗口几乎变为零，没有W填充到PMOS器件的栅极沟槽中，因此栅极电阻变大，这将增加反相器(inverter)的延迟时间(delay time)。
SRAM(Static Random Access Memory，静态随机存储器)是任何一个半导体逻辑制程中不可缺少的部分，SRAM的一个重要指标就是其面积。为了节约面积，90nm以下工艺代中，普遍采用了共享接触孔(share contact)这一技术，通过缩短连线以达到节约面积的目的。如图1所示，共享接触孔101与普通接触孔的大小不同，其俯视形状通常为长方形，其把栅极结构102和有源区103(源/漏区)直接相连。SRAM的共享接触孔101重叠到栅极结构102的中间，即使重叠的好，也仅有一半的栅极结构被连接，因此，器件的AC性能降低，甚至还会降低器件的良率。
因此，本发明提出一种新的半导体器件及其制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明一方面提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有第一栅极沟槽，并在所述第一栅极沟槽两侧的半导体衬底中设置有第一源区和第一漏区；
在所述第一栅极沟槽的底部和下侧的侧壁上形成N型功函数层；
在所述第一栅极沟槽中填充栅电极层，以形成第一金属栅极结构；
形成共享接触孔，其中，所述共享接触孔覆盖部分所述第一金属栅极结构的表面以及部分所述第一漏区的表面，或者，所述共享接触孔覆盖部分所述第一金属栅极结构的表面以及部分所述第一源区的表面。
进一步，在形成所述N型功函数层之前，还包括以下步骤：
在所述第一栅极沟槽的底部和侧壁上依次形成高k介电层和P型功函数层。
进一步，形成所述N型功函数层的方法包括以下步骤：
在所述第一栅极沟槽的底部和侧壁上形成有N型功函数层；
去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层；
进一步，去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层的方法包括以下步骤：
形成牺牲材料层，以填充所述第一栅极沟槽；
回蚀刻去除部分所述牺牲材料层；
回蚀刻去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层，使剩余的所述牺牲材料层和剩余的所述N型功函数层的顶面齐平；
去除剩余的所述牺牲材料层。
进一步，在去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层的步骤之后，填充所述栅电极层的步骤之前，还包括以下步骤：
在位于所述第一栅极沟槽侧壁上的露出的所述P型功函数层的表面上以及剩余的所述N型功函数层的表面上形成扩散阻挡层。
进一步，所述共享接触孔下方的所述栅电极层包括具有第一宽度的顶部部分和位于所述顶部部分下方的具有第二宽度的底部部分，所述第一宽度大于所述第二宽度。
进一步，在形成所述第一金属栅极结构之后，形成所述共享接触孔之前，还包括以下步骤：
去除部分厚度的所述第一金属栅极结构，以形成凹槽；
在所述凹槽中形成耐蚀刻层。
进一步，在所述半导体衬底的表面上形成有层间介电层，所述第一栅极沟槽形成在所述层间介电层中，其中，形成所述共享接触孔的方法包括以下步骤：
在所述层间介电层以及所述耐蚀刻层的表面形成硬掩膜层；
蚀刻位于所述第一金属栅极结构上方的部分所述硬掩膜层和部分所述耐蚀刻层，以及位于所述第一金属栅极结构外侧的部分所述硬掩膜层和所述层间介电层，以形成共享接触孔开口；
在所述共享接触孔开口中填充导电层；
进行平坦化步骤，停止于所述耐蚀刻层的表面，以形成所述共享接触孔。
进一步，所述凹槽位于所述N型功函数层的顶面以上。
进一步，所述半导体衬底包括PMOS器件区，所述第一栅极沟槽形成在所述PMOS器件区的所述半导体衬底上。
进一步，所述半导体衬底还包括NMOS器件区，在所述NMOS器件区的所述半导体衬底上形成有第二栅极沟槽，所述N型功函数层还形成在所述第二栅极沟槽的底部和侧壁上，以及还包括以下步骤：
在去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层的步骤中，同时去除位于所述第二栅极沟槽侧壁上的部分所述N型功函数层；
在所述第二栅极沟槽中填充栅电极层，以形成第二金属栅极结构。
进一步，形成所述N型功函数层之前，在所述第一栅极沟槽的侧壁上形成有间隙壁，所述共享接触孔位于所述第一源区或所述第一漏区表面上的部分紧邻一侧的所述间隙壁。
本发明另一方面提供一种半导体器件，包括：
半导体衬底，在所述半导体衬底上形成有第一栅极沟槽；
第一源区和第一漏区，设置在所述第一栅极沟槽两侧的半导体衬底中；
第一金属栅极结构，形成在所述第一栅极沟槽中，包括：
形成在所述第一栅极沟槽的底部和下侧的侧壁上的N型功函数层，
填充在所述第一栅极沟槽中的栅电极层；
共享接触孔，覆盖部分所述第一金属栅极结构的表面以及部分所述第一漏区的表面，或者，覆盖部分所述第一金属栅极结构的表面以及部分所述第一源区的表面。
进一步，所述第一金属栅极结构还包括：设置在所述第一栅极沟槽的底部和侧壁上、所述N型功函数下方的自下而上依次层叠的高k介电层和P型功函数层。
进一步，所述第一金属栅极结构还包括：设置在所述栅电极层和所述N型功函数层之间以及所述栅电极层和所述P型功函数层之间的扩散阻挡层。
进一步，所述共享接触孔下方的所述栅电极层包括具有第一宽度的顶部部分和位于所述顶部部分下方的具有第二宽度的底部部分，所述第一宽度大于所述第二宽度。
进一步，在所述共享接触孔的外侧、部分所述第一金属栅极结构的表面上形成有耐蚀刻层。
进一步，在所述半导体衬底的表面上形成有层间介电层，所述共享接触孔和所述第一栅极沟槽形成在所述层间介电层中，其中，所述耐蚀刻层的顶面、所述共享接触孔的顶面和所述层间介电层的顶面齐平。
进一步，所述第一金属栅极结构填充部分高度的所述第一栅极沟槽，并且所述N型功函数层的顶面低于所述栅电极层的顶面。
进一步，在所述第一金属栅极结构的侧壁上形成有间隙壁，所述共享接触孔位于所述第一源区或所述第一漏区表面上的部分紧邻一侧的所述间隙壁。
进一步，所述半导体衬底包括PMOS器件区，所述第一栅极沟槽形成在所述PMOS器件区的所述半导体衬底上。
进一步，所述半导体衬底还包括NMOS器件区；
在所述NMOS器件区的所述半导体衬底上形成有第二栅极沟槽；
所述第二栅极沟槽中形成有第二金属栅极结构，其中，所述第二金属栅极结构包括：
形成在所述第二栅极沟槽的底部和下侧的侧壁上的N型功函数层，以及
填充在所述第二栅极沟槽中的栅电极层，其中，所述第二栅极沟槽中的所述栅电极层顶部部分的宽度大于底部部分的宽度。
本发明再一方面提供一种电子装置，所述电子装置包括前述的半导体器件。
本发明的制造方法，在所述第一栅极沟槽的底部和下侧的侧壁上形成N型功函数层，以增大第一栅极沟槽顶部开口的尺寸，使之后填充的栅电极层能够很好地填充到第一栅极沟槽中，增加了栅电极层的填充能力，同时，还扩大了位于顶部的栅电极层的面积，使共享接触孔和第一金属栅极结构的接触面积增大，提高了器件的AC性能，并提高了器件的良品率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有的一种SRAM的共享接触孔的剖面示意图；
图2A至图2I示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图；
图3示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图4示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
为了解决前述的技术问题，本发明提供一种半导体器件的制造方法，如图3所述，主要包括以下步骤：
步骤S1，提供半导体衬底，在所述半导体衬底上形成有第一栅极沟槽，并在所述第一栅极沟槽两侧的半导体衬底中设置有第一源区和第一漏区；
步骤S2，在所述第一栅极沟槽的底部和下侧的侧壁上形成N型功函数层；
步骤S3，在所述第一栅极沟槽中填充栅电极层，以形成第一金属栅极结构；
步骤S4，形成共享接触孔，其中，所述共享接触孔覆盖部分所述第一金属栅极结构的表面以及部分所述第一漏区的表面，或者，所述共享接触孔覆盖部分所述第一金属栅极结构的表面以及部分所述第一源区的表面。
本发明的制造方法，在所述第一栅极沟槽的底部和下侧的侧壁上形成N型功函数层，以增大第一栅极沟槽顶部开口的尺寸，使之后填充的栅电极层能够很好地填充到第一栅极沟槽中，增加了栅电极层的填充能力，同时，还扩大了位于顶部的栅电极层的面积，使共享接触孔和第一金属栅极结构的接触面积增大，提高了器件的AC性能，并提高了器件的良品率。
下面，参考图2A至图2I对本发明的半导体器件的制造方法做详细描述，其中，图2A至图2I示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图。
首先，执行步骤一，提供半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底上形成有第一栅极沟槽，并在所述第一栅极沟槽两侧的半导体衬底中设置有第一源区和第一漏区。
具体地，如图2A所示，半导体衬底200为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，所述半导体衬底包括PMOS器件区和NMOS器件区，在所述PMOS器件区的所述半导体衬底200上形成有第一栅极沟槽2021，并在所述第一栅极沟槽2021两侧的半导体衬底中设置有第一源区和第一漏区，在所述NMOS器件区的所述半导体衬底200上形成有第二栅极沟槽2022，在所述第二栅极沟槽2022两侧的半导体衬底200中设置有第二源区和第二漏区。
作为进一步的优选，所述半导体衬底200可以包含各种有源器件，例如SRAM器件，用于形成SRAM器件的区域在此定义为存储器件区，在本发明的一具体地实施方式中在所述半导体衬底上形成包含多个SRAM存储单元的存储阵列，例如其中所述每个SRAM存储单元包含至少一个下拉晶体管(Pull down NMOS)、一个上拉晶体管(Pull up PMOS)以及一个传输门晶体管(PG)。作为优选，所述下拉晶体管为NMOS晶体管，所述上拉晶体管为PMOS晶体管。
本实施例中，主要以PMOS器件区用于制备上拉晶体管的情况为例，其中，PMOS晶体管为FinFET器件，也可以为其他类型的CMOS器件。
在一个示例中，以上拉晶体管为FinFET器件为例，为了获得如图2A所示的结构，可以执行以下步骤A1至A8：
首先，执行步骤A1，在半导体衬底上形成多个鳍片结构，例如，在所述半导体衬底上的所述PMOS器件区和所述NMOS器件区内分别形成有第一鳍片结构和第二鳍片结构，鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。
具体地，所述鳍片结构的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片结构。
随后，还可执行步骤A2，沉积隔离材料层，以覆盖前述的所有鳍片结构。
具体地，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
然后回蚀刻所述隔离材料层，至所述鳍片结构的目标高度，以形成隔离结构，所述隔离结构的顶面低于第一鳍片结构和所述第二鳍片结构的顶面。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片结构，进而形成具有特定高度的鳍片结构。
接着，执行步骤A3，形成横跨所述第一鳍片结构的第一伪栅极结构和横跨第二鳍片结构的第二伪栅极结构，其中伪栅极结构均包括自下而上依次层叠的伪栅极介电层和伪栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的伪栅极结构(或者栅极结构)，是指在鳍片结构的部分的上表面和侧面均形成有伪栅极结构，并且该伪栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，可先在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。
其中，所述伪栅极介电层可以选用常用的氧化物，例如SiO2，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述伪栅极介电层和伪栅极材料层，以形成所述第一伪栅极结构和第二伪栅极结构。具体地，在所述伪栅极材料层上硬掩膜层，在所述硬掩膜层上形成光刻胶层，然后曝光显影，以形成定义有第一伪栅极结构和第二伪栅极结构图案化的图案化的光刻胶层，然后以所述光刻胶层为掩膜依次蚀刻所述硬掩膜层、伪栅极材料层和伪栅极介电层，以形成所述第一伪栅极结构和第二伪栅极结构，最后去除光刻胶层和硬掩膜层。
之后，还可选择性地，在所述第一伪栅极结构和第二伪栅极结构的侧壁上形成偏移侧墙(未示出)。
具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。
可选地，对第一伪栅极结构以及第二伪栅极结构两侧分别执行LDD离子注入步骤并退火活化。
LDD离子注入以在源/漏区形成轻掺杂漏(LDD)结构可以降低电场，并可以显著改进热电子效应。
对PMOS器件区内的第一伪栅极结构两侧的第一鳍片结构进行LDD离子注入，以形成P型轻掺杂漏(LDD)，其注入离子可以为任意的P型掺杂离子，包括但不限于硼(B)离子、铟(In)离子。
对NMOS器件区内的第二伪栅极结构两侧的第二鳍片结构进行LDD离子注入进行LDD离子注入，以形成N型轻掺杂漏(LDD)，其注入离子可以为任意适合的N型掺杂离子，包括但不限于磷(P)离子、砷(As)离子。
可选地，在所述伪栅极结构的偏移侧墙上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
接着，执行步骤A4，在第一伪栅极结构两侧所述PMOS器件区内的预定形成第一源区和第一漏区的区域形成第一应力层2031。
在一个示例中，形成第一应力层2031的方法包括：蚀刻所述第一伪栅极结构两侧的部分所述第一鳍片结构，以在预定形成第一源区和第一漏区的区域形成第一凹槽；再在所述第一凹槽中选择性外延生长所述第一应力层2031。更优选，第一凹槽还可以为“∑”形凹槽。
第一应力层2031的材料可以包括SiGe或其他可提供压应力的适合的材料。
在PMOS内形成具有压应力的应力层，CMOS器件的性能可以通过将压应力作用于PMOS来提高。
进一步地，所述第一应力层2031形成于所述第一鳍片结构中，并且所述第一应力层2031的顶面高于所述第一鳍片结构的顶面。
接着，执行步骤A5，在第二伪栅极结构两侧所述NMOS器件区内的预定形成第二源区和第二漏区的区域形成第二应力层。
在所述NMOS区内的第二伪栅极结构两侧的所述第二鳍片结构中的预定形成第二源区和第二漏区的区域形成第二应力层2032。
具体地，形成第二应力层2032的方法包括：蚀刻所述第二伪栅极结构两侧的部分所述第二鳍片结构，以在预定形成NMOS器件的第二源区和第二漏区的区域形成第二凹槽；再在所述第二凹槽中选择性外延生长所述第二应力层2032。
在NMOS中，第二应力层2032通常具有拉应力。第二应力层2032的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为第二应力层2032。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiP，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。
进一步地，所述第二应力层2032形成于所述第二鳍片结构中，并且所述第二应力层2032的顶面高于所述第二鳍片结构的顶面。
值得一提的是，步骤A4和步骤A5的顺序还可以进行调换。
在一个示例中，在所述第一源区和第一漏区中不设置第一应力层，而通过源/漏离子注入的方法，对第一源区和第一漏区进行P型掺杂杂质的掺杂，其中，该源/漏离子注入的方法可以使用本领域技术人员常用的方法，进一步地，可形成重掺杂的第一源区和第一漏区。在所述第二源区和所述第二漏区中不设置第二应力层，而通过源/漏离子注入的方法，对第二源区和第二漏区进行N型掺杂杂质的掺杂，其中，该源/漏离子注入的方法可以使用本领域技术人员常用的方法，进一步地，可形成重掺杂的第二源区和第二漏区。
接着，执行步骤A6，沉积层间介电层201并平坦化，以填充各个伪栅极结构之间的间隙。
具体地，沉积层间介电层201并平坦化，平坦化所述对层间介电层201至第一伪栅极结构和第二伪栅极结构的顶部。
其中，层间介电层201可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层201也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
之后，去除第一伪栅极结构和第二伪栅极结构，包括依次去除伪栅极介电层和伪栅极材料层，以在PMOS器件区的半导体衬底200上形成第一栅极沟槽2021，在NMOS器件区的半导体衬底200上形成第二栅极沟槽2022，第一栅极沟槽2021在所述第一鳍片结构的延伸方向上露出部分所述第一鳍片结构，第二栅极沟槽2022在所述第二鳍片结构的延伸方向上露出部分所述第二鳍片结构。
其中，第一栅极沟槽2021和第二栅极沟槽2022用于形成金属栅极。
随后，执行步骤A7，在所述第一栅极沟槽2021和第二栅极沟槽2022的底部和侧壁上形成高k介电层2041。
高k介电层2041的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层2041的厚度范围为10埃至30埃。
在一个示例中，在形成所述高k介电层之前，还包括在第一栅极沟槽2021和所述第二栅极沟槽2022的底部形成界面层的步骤。
界面层的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层与半导体衬底之间的界面特性。界面层可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
示例性地，还可选择性的在高k介电层上形成覆盖层2042。
覆盖层的材料可以为La2O3、Al2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺沉积形成覆盖层，较佳地，沉积形成所述覆盖层的方法为原子层沉积法。本实施例中，较佳地所述覆盖层2042的材料为TiN。
在一个示例中，在形成所述覆盖层2042之后，还可选择性地进行退火的步骤。
本步骤的退火处理可以为本领域技术人员熟知的任何适合的退火方法，例如快速热退火、炉管退火、峰值退火(spike anneal)等。例如，使用原子层沉积法沉积氧化铪作为高k介电层，为了获得氧化铪的纯结晶结构，需要对高k介电层进行退火处理，例如退火温度范围为600℃～1000℃，例如，650℃、700℃、750℃、800℃、850℃、900℃等，退火时间30s～600s。
在一个示例中，在所述第一栅极沟槽2021和第二栅极沟槽2022内的高k介电层2041上选择性的形成第一扩散阻挡层(未示出)。
第一扩散阻挡层的材料可以选择为TixN1-x、TaN，Ta，TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。第一扩散阻挡层的厚度范围为5埃至40埃。本实施例中，第一扩散阻挡层的材料可以为TiN。
在一个示例中，在所述第一栅极沟槽2021内的覆盖层2042上形成P型功函数层2043。
P型功函数层2043为PMOS功函数金属可调层，P型功函数层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数层2043。P型功函数层2043的厚度范围为10埃至580埃。本实施例中，所述P型功函数层的材料包括TiN。
随后，执行步骤A8，在所述第一栅极沟槽2021和第二栅极沟槽2022的底部和侧壁上形成N型功函数层2044。
示例性地，在所述第一栅极沟槽2021内，所述N型功函数层2044形成在所述P型功函数层2043的表面上，在所述第二栅极沟槽2022内，所述N型功函数层2044形成在所述覆盖层的表面上，其中，在所述覆盖层上设置有所述第一扩散阻挡层时，在所述第二栅极沟槽2022内，所述N型功函数层2044形成在所述第一扩散阻挡层表面上。
N型功函数层(NWF)为NMOS功函数金属可调层，N型功函数层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。N型功函数层的厚度范围为10埃至80埃。本实施例中，N型功函数层的材料包括TiAl。
至此，经过上述步骤获得如图2A所述的结构。
接着，执行步骤二，去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层。
在一个示例中，去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层2044的方法包括以下步骤：
首先，如图2B所示，形成牺牲材料层205，以填充所述第一栅极沟槽。
其中，牺牲材料层205的材料可以为任意适合的作为牺牲层的材料，包括但不限于有机绝缘层(ODL)、底部抗反射涂层(Bottom Anti Reflective Coating，BARC)或者光阻层等。
示例性地，所述牺牲材料层205填充满所述第一栅极沟槽和所述第二栅极沟槽，并溢出到所述层间介电层201的表面上。
可对牺牲材料层205进行平坦化，使牺牲材料层205的表面与所述层间介电层201的表面齐平。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械研磨(CMP)方法。
接着，如图2C所示，回蚀刻去除第一栅极沟槽和所述第二栅极沟槽内的所述部分所述牺牲材料层205。
可使用本领域技术人员熟知的任何适合的干法蚀刻或者湿法蚀刻或者其他适合的方法去除部分牺牲材料层205。其中，预定去除的牺牲材料层的厚度可以根据预定去除的N型功函数层的厚度而定。
剩余的牺牲材料层205在之后去除部分N型功函数层时，对其覆盖的N型功函数层起到保护作用。
接着，继续如图2C所示，回蚀刻去除位于所述第一栅极沟槽和所述第二栅极沟槽侧壁上的部分所述N型功函数层2044，使剩余的所述牺牲材料层205和剩余的所述N型功函数层2044的顶面齐平。
其中，本步骤的回蚀刻具有对N型功函数层2044高的蚀刻速率，而对牺牲材料层205等膜层低的蚀刻速率。
回蚀刻工艺可以采用湿法蚀刻或者干法蚀刻。在本发明的一具体实施例中，可以采用干法蚀刻执行回蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。回蚀刻在本发明的一具体实施例中，采用干法蚀刻工艺，在通入氯化硼和氯气的蚀刻条件下，对N型功函数层2044进行蚀刻，反应室内压力可为5～20毫托(mTorr)；功率：300-800W；时间：5-15s；所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
其中，去除位于所述第一栅极沟槽和第二栅极沟槽侧壁上的部分所述N型功函数层，可以增大栅极沟槽顶部开口的尺寸，使之后填充的栅电极层能够很好地填充到栅极沟槽中，以增加了栅电极层的填充能力。
去除的N型功函数层2044位于第一栅极沟槽和第二栅极沟槽侧壁上的高度可根据实际工艺器件的需要进行合理设定，在此不做具体限制。
接着，如图2D所示，去除剩余的牺牲材料层。
可以根据具体使用的牺牲材料层的材料选择合适的方法去除所述牺牲材料层，例如可以使用湿法蚀刻或者干法蚀刻的方法蚀刻去除所述牺牲材料层。
接着，执行步骤三，在所述第一栅极沟槽中填充栅电极层，以形成第一金属栅极结构。
在一个示例中，如图2E所示，在形成所述栅电极层之前，在位于所述第一栅极沟槽侧壁上的露出的所述P型功函数层2043的表面上以及剩余的所述N型功函数层2044的表面上形成扩散阻挡层2045，并同时在位于所述第二栅极沟槽侧壁上的露出的所述覆盖层2042或者第一扩散阻挡层的表面上以及剩余的所述N型功函数层2044的表面上形成所述扩散阻挡层2045。
扩散阻挡层2045的制备方法可选用物理气相沉积(PVD)，阻挡层可于介于-40℃～400℃的温度与约介于0.1毫托(mTorr)～100毫托(mTorr)的压力下形成。扩散阻挡层材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，扩散阻挡层亦可能包括多个膜层，本实施例中，所述扩散阻挡层包括TiN层。扩散阻挡层2045的厚度范围为5埃至40埃。
在一个示例中，在所述第一栅极沟槽中填充栅电极层2046，以形成第一金属栅极结构，在所述第二栅极沟槽中填充同时填充所述栅电极层2046，以形成第二金属栅极结构。
其中，栅电极层2046填充满栅极沟槽，栅电极层2046的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成栅电极层2046。
在一个示例中，在所述第一栅极沟槽中的所述栅电极层2046部分填充所述第一栅极沟槽，在第一栅极沟槽的底部留有空洞。
在另一个示例中，所述第一栅极沟槽中的所述栅电极层2046完全填充所述第一栅极沟槽。
其中，本步骤中在第一栅极沟槽和第二栅极沟槽中填充的栅电极层2046其位于顶部的部分的宽度大于位于底部的部分的宽度。
接着，执行步骤四，形成共享接触孔，其中，所述共享接触孔覆盖部分所述第一金属栅极结构的表面以及部分所述第一漏区的表面，或者，所述共享接触孔覆盖部分所述第一金属栅极结构的表面以及部分所述第一源区的表面。
在一个示例中，在形成所述共享接触孔之前，形成所述第一金属栅极结构和第二金属栅极结构之后，还包括以下步骤：
首先，如图2F所示，去除部分厚度的所述第一金属栅极结构，以形成凹槽，还包括同时去除部分厚度的所述第二金属栅极结构，以在NMOS器件区内形成凹槽的步骤。
示例性地，所述第一金属栅极结构包括层叠的高k介电层2041、覆盖层2042、P型功函数层2043、N型功函数层2044、所述扩散阻挡层2045和栅电极层2046；所述第二金属栅极结构包括高k介电层2041、覆盖层2042、N型功函数层2044、所述扩散阻挡层2045和栅电极层2046。
其中，去除的第一金属栅极结构和第二金属栅极结构的厚度可以根据实际工艺需要合理设定，较佳地，所述凹槽位于剩余的所述N型功函数层的顶面以上，去除的第一金属栅极结构和第二金属栅极结构的厚度可以保证使得剩余的栅电极层包括具有第一宽度的顶部部分和位于所述顶部部分下方的具有第二宽度的底部部分，所述第一宽度大于所述第二宽度。
接着，如图2G所示，在所述凹槽中形成耐蚀刻层206。
示例性地，在所述第一金属栅极结构上方的凹槽中和所述第二金属栅极结构上方的凹槽中均形成耐蚀刻层206。
进一步地，所述耐蚀刻层206的表面和所述层间介电层201的表面齐平。
其中，耐蚀刻层206的材料包括但不限于SiON或者SiN，或者其他适合的材料。
示例性地，可首先沉积形成耐蚀刻层206以填充所述凹槽，并覆盖所述层间介电层201的表面，再对耐蚀刻层206进行平坦化，停止于所述层间介电层201的表面。
可以采用CVD、ALD或者PVD等适合的工艺沉积形成耐蚀刻层206。
在一个示例中，如图2H和图2I所示，形成所述共享接触孔的方法包括以下步骤：
首先，如图2H所示，在所述层间介电层201以及所述耐蚀刻层206的表面形成硬掩膜层207。
其中，可以使用本领域技术人员熟知的任何合适的硬掩膜材料作为硬掩膜层207，例如SiCN、SiN、SiC、SiOF、SiON等，本实施例中，所述硬掩膜层207为氮化硅，其厚度可以为200埃至2000埃。
接着，在所述硬掩膜层207上形成图案化的光刻胶层，可通过光刻工艺的曝光显影等步骤形成所述图案化的光刻胶层，其中，所述图案化的光刻胶层中定义有预定形成的共享接触孔、分别电连接所述第二源区和第二漏区的第一接触孔以及电连接所述第二金属栅极结构的第二接触孔的图案和尺寸等。
接着，以所述图案化的光刻胶层为掩膜，蚀刻位于所述第一金属栅极结构上方的部分所述硬掩膜层207和部分所述耐蚀刻层206，以及位于所述第一金属栅极结构外侧的部分所述硬掩膜层207和层间介电层201，以形成共享接触孔开口208a，所述共享接触孔开口露出部分所述第一金属栅极结构的表面，并露出部分所述第一源区或第一漏区，并同步蚀刻所述NMOS器件区的部分硬掩膜层207和层间介电层201，以形成分别露出所述第二源区和所述第二漏区的第一接触孔开口209a，以及蚀刻位于所述第二金属栅极结构上方的部分所述硬掩膜层207和所述耐蚀刻层206，以形成露出所述第二金属栅极结构部分表面的第二接触孔开口210a。
在一个示例中，在所述第一源区和所述第一漏区中形成有第一应力层2031，其中，对所述第一源区或第一漏区的上方的硬掩膜层207和层间介电层201的蚀刻停止于所述第一应力层2031中。
示例性地，在所述第二源区和所述第二漏区中形成有第二应力层2032，则第一接触孔口的底部位于所述第二应力层2032中。
其中，在本步骤的蚀刻中，所述耐蚀刻层具有相对所述第一层间介电层低的蚀刻速率，即使在第一金属栅极结构和第二金属栅极结构上的耐蚀刻层206小于位于源/漏区上的层间介电层的厚度，也可以几乎同时完成蚀刻，形成共享接触孔开口、第一接触孔开口和第二接触孔开口。
进一步地，所述共享接触孔开口露出一侧的所述间隙壁，该侧的间隙壁靠近从所述共享接触孔开口露出的所述第一源区或第一漏区。
在一个示例中，在所述第一金属栅极结构的侧壁上形成有间隙壁时，在形成共享接触孔开口时还包括蚀刻靠近预定从所述共享接触孔开口中露出的第一源区或第一漏区的间隙壁的步骤，使该侧间隙壁的顶面与栅电极层的表面齐平。
随后去除所述光刻胶层和所述硬掩膜层，可以使用灰化的方法去除所述光刻胶层，其中，硬掩膜层207也可在后续平坦化导电层的步骤中去除。
接着，如图2I所示，在所述共享接触孔开口中填充导电层，进行平坦化步骤，停止于所述耐蚀刻层206的表面上，以形成所述共享接触孔208。
在一个示例中，首先，沉积导电层填充所述共享接触孔开口、所述第一接触孔开口和所述第二接触孔开口，在进行平坦化步骤，停止于所述耐蚀刻层206的表面(也即层间介电层的表面)，以形成所述共享接触孔208、第一接触孔209和第二接触孔210，其中，还可在该平坦化的过程中一并去除前述的硬掩膜层。
导电层的材料可以为具有导电性的任何适合的材料，例如金属材料，可选地，导电层的材料可以使用本领域技术人员熟知的任何适合的金属材料，包括但不限于钴(Co)、钼(Mo)、氮化钛(TiN)、Cu、W或Al等，本实施例中，较佳地，导电层的材料为W。
可以采用CVD、ALD或者PVD等适合的工艺形成沉积形成所述导电层。
其中，所述共享接触孔208电连接所述第一金属栅极结构和所述第一源区或第一漏区，所述第一接触孔209分别电连接所述第二源区和第二漏区，所述第二接触孔210电连接所述第二金属栅极结构。
在一个示例中，所述共享接触孔208位于所述第一源区或所述第一漏区表面上的部分紧邻一侧的所述间隙壁。
进一步地，所述共享接触孔208覆盖所述第一金属栅极结构的部分所述栅电极层2046的表面，例如覆盖至少二分之一宽度的所述栅电极层2046。
示例性地，所述共享接触孔208下方的所述栅电极层2046包括具有第一宽度的顶部部分和位于所述顶部部分下方的具有第二宽度的底部部分，所述第一宽度大于所述第二宽度。
示例性地，所述第二金属栅极结构中的所述栅电极层2046的顶部部分的宽度大于底部部分的宽度。
示例性地，所述第二接触孔210的宽度小于所述第二金属栅极结构中的栅电极层2046顶部的宽度。
进一步地，所述共享接触孔208覆盖部分所述第一金属栅极结构并延伸到第一金属栅结构的外侧所述第一源区或第一漏区的上方，再向所述层间介电层中延伸直到与所述第一源区或第一漏区接触。
由于栅电极层位于顶部的部分宽度增大，因此可以使得共享接触孔208和第一金属栅极结构的接触面积增大，进而提高器件的AC性能，同理，在NMOS器件区中的第二金属栅极结构的栅电极层的顶部宽度增大，因此，可以使得第二接触孔和第二金属栅极结构的栅电极层的顶部宽度增大，进而提高器件的AC性能。
综上所述，根据本发明的制造方法，去除位于所述栅极沟槽侧壁上的部分所述N型功函数层，以增大栅极沟槽顶部开口的尺寸，使之后填充的栅电极层能够很好地填充到栅极沟槽中，增加了栅电极层的填充能力，同时，还扩大了位于顶部的栅电极层的面积，使共享接触孔和第一金属栅极结构的接触面积增大，提高了器件的AC性能，并提高了器件的良品率。
实施例二
本发明还提供一种半导体器件，所述半导体器件由前述的实施例一中的制造方法制备获得。
下面参考图2I对本发明的半导体器件的结构做详细描述。其中，本实施例中主要以FinFET器件为例。
具体地，如图2I所示，本发明的半导体器件包括：半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底上形成有第一栅极沟槽，并在所述第一栅极沟槽两侧的半导体衬底中设置有第一源区和第一漏区。
具体地，半导体衬底200为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
作为进一步的优选，所述半导体衬底200可以包含各种有源器件，例如SRAM器件，用于形成SRAM器件的区域在此定义为存储器件区，在本发明的一具体地实施方式中在所述半导体衬底上形成包含多个SRAM存储单元的存储阵列，例如其中所述每个SRAM存储单元包含至少一个下拉晶体管(Pull down NMOS)、一个上拉晶体管(Pull up PMOS)以及一个传输门晶体管(PG)。作为优选，所述下拉晶体管为NMOS晶体管，所述上拉晶体管为PMOS晶体管。
本实施例中，主要以PMOS器件区用于上拉晶体管的情况为例，其中，PMOS晶体管为FinFET器件，也可以为其他类型的CMOS器件。
在一个示例中，所述半导体衬底包括PMOS器件区和NMOS器件区，在所述PMOS器件区的所述半导体衬底200上形成有第一栅极沟槽，在所述第一栅极沟槽中设置有第一金属栅极结构，并在所述第一金属栅极结构两侧的半导体衬底中设置有第一源区和第一漏区，在所述NMOS器件区的所述半导体衬底200上形成有第二栅极沟槽，在所述第二栅极沟槽中设置有第二金属栅极结构，在所述第二金属栅极结构两侧的半导体衬底200中设置有第二源区和第二漏区。
在一个示例中，以上拉晶体管为FinFET器件为例，在半导体衬底200上形成多个鳍片结构，例如，在所述半导体衬底上的所述PMOS器件区和所述NMOS器件区内分别形成有第一鳍片结构和第二鳍片结构，鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。
在一个示例中，所述第一金属栅极结构横跨第一鳍片结构，所述第二金属栅极结构横跨第二鳍片结构。
在一个示例中，在所述半导体衬底200的表面上形成有层间介电层201，所述第一栅极沟槽和所述第二栅极沟槽形成在所述层间介电层201中。
在一个示例中，在所述第一金属栅极结构的侧壁上形成有间隙壁。
所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
在一个示例中，在第一金属栅极结构两侧所述PMOS器件区内的第一源区和第一漏区的区域形成有第一应力层2031。
第一应力层2031的材料可以包括SiGe或其他可提供压应力的适合的材料。
在PMOS内形成具有压应力的应力层，CMOS器件的性能可以通过将压应力作用于PMOS来提高。
进一步地，所述第一应力层2031形成于所述第一鳍片结构中，并且所述第一应力层2031的顶面高于所述第一鳍片结构的顶面。
在一个示例中，在第二金属栅极结构两侧所述NMOS器件区内的第二源区和第二漏区的区域形成有第二应力层2032。
在NMOS中，第二应力层2032通常具有拉应力。第二应力层2032的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为第二应力层2032。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiP，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。
进一步地，所述第二应力层2032形成于所述第二鳍片结构中，并且所述第二应力层2032的顶面高于所述第二鳍片结构的顶面。
在一个示例中，在所述第一源区和第一漏区中不设置第一应力层，而通过源/漏离子注入的方法，对第一源区和第一漏区进行P型掺杂杂质的掺杂，其中，该源/漏离子注入的方法可以使用本领域技术人员常用的方法，进一步地，可形成重掺杂的第一源区和第一漏区。在所述第二源区和所述第二漏区中不设置第二应力层，而通过源/漏离子注入的方法，对第二源区和第二漏区进行N型掺杂杂质的掺杂，其中，该源/漏离子注入的方法可以使用本领域技术人员常用的方法，进一步地，可形成重掺杂的第二源区和第二漏区。
在一个示例中，在所述第一栅极沟槽中形成有第一金属栅极结构，其中，所述第一金属栅结构包括：形成在所述第一栅极沟槽的底部和下侧的侧壁上的N型功函数层2044，填充在所述第一栅极沟槽中的栅电极层2046。
进一步地，所述第一金属栅极结构填充部分高度的所述第一栅极沟槽，并且所述N型功函数层的顶面低于所述栅电极层的顶面。
示例性地，所述第一金属栅极结构还包括：所述第一金属栅极结构还包括：设置在所述第一栅极沟槽的底部和侧壁上、所述N型功函数2044下方的自下而上依次层叠的高k介电层2041和P型功函数层2043。
在一个示例中，在所述高k介电层2041和所述P型功函数层2043之间还可选择性的依次设置覆盖层2042和第一扩散阻挡层(未示出)。
在一个示例中，所述第一金属栅极结构还包括：设置在所述栅电极层2046和所述N型功函数层2044之间以及所述栅电极层2046和所述P型功函数层2043之间的扩散阻挡层2045。
在一个示例中，在所述第一栅极沟槽中的所述栅电极层2046部分填充所述第一栅极沟槽，在第一栅极沟槽的底部留有空洞。
在另一个示例中，所述第一栅极沟槽中的所述栅电极层2046完全填充所述第一栅极沟槽。
进一步地，所述半导体器件还包括共享接触孔208，其覆盖部分所述第一金属栅极结构的表面以及部分所述第一漏区的表面，或者，覆盖部分所述第一金属栅极结构的表面以及部分所述第一源区的表面。
在一个示例中，所述共享接触孔208形成在所述层间介电层201中。
示例性地，所述共享接触孔208覆盖部分所述第一金属栅极结构并延伸到第一金属栅结构的外侧所述第一源区或第一漏区的上方，再向所述层间介电层201中(也可以指向半导体衬底200的表面)延伸直到与所述第一源区或第一漏区接触，例如，延伸到设置在所述第一源区和所述第一漏区中的第一应力层2031中。
进一步地，所述共享接触孔208下方的所述栅电极层2046包括具有第一宽度的顶部部分和位于所述顶部部分下方的具有第二宽度的底部部分，所述第一宽度大于所述第二宽度。
在一个示例中，所述共享接触孔208位于所述第一源区或所述第一漏区表面上的部分紧邻一侧的所述间隙壁。
进一步地，所述共享接触孔208覆盖所述第一金属栅极结构的部分所述栅电极层2046的表面，例如覆盖至少二分之一宽度的所述栅电极层2046。
所述共享接触孔208中填充有导电层，导电层的材料可以为具有导电性的任何适合的材料，例如金属材料，可选地，导电层的材料可以使用本领域技术人员熟知的任何适合的金属材料，包括但不限于钴(Co)、钼(Mo)、氮化钛(TiN)、Cu、W或Al等，本实施例中，较佳地，导电层的材料为W。
在一个示例中，在所述共享接触孔208的外侧、部分所述第一金属栅极结构的表面上形成有耐蚀刻层206。
其中，耐蚀刻层206的材料包括但不限于SiON或者SiN，或者其他适合的材料。
进步一地，所述耐蚀刻层的顶面、所述共享接触孔的顶面和所述层间介电层齐平。
在一个示例中，所述第二金属栅极结构包括：依次设置在所述第二栅极沟槽底部和侧壁上的高k介电层2041、覆盖层2042和N型功函数层2044，其中N型功函数层2044顶面低于所述高k介电层2041的顶面，N型功函数层形成在所述第二栅极沟槽的底部和下侧的侧壁上。
在一个示例中，所述第二金属栅极结构还包括：在所述N型功函数层2044上方所述第二栅极沟槽中填充的栅电极层2046，其中，在所述栅电极层2046和覆盖层2042之间以及在所述N型功函数层2044和所述栅电极层2046之间还设置有扩散阻挡层2045。
示例性地，所述第二金属栅极结构的所述栅电极层2046的顶部部分的宽度大于底部部分的宽度。
在一个示例中，第二金属栅极结构填充部分高度的所述第二栅极沟槽。
其中，在部分所述第二金属栅极结构的顶面上形成有耐蚀刻层206。
示例性地，在所述耐蚀刻层206中设置有于所述第二金属栅极结构电连接的第二接触孔210，其中，第二接触孔210的底部位于所述栅电极层2046的表面。
在一个示例中，在所述层间介电层中还设置有第一接触孔209，其分别电连接所述第二源区和第二漏区，例如，其底部位于设置所述第二应力层2032中。
示例性地，所述第二接触孔210的宽度小于所述第二金属栅极结构中的栅电极层2046顶部的宽度。
其中，所述共享接触孔208电连接所述第一金属栅极结构和所述第一源区或第一漏区，所述第一接触孔209分别电连接所述第二源区和第二漏区，所述第二接触孔210电连接所述第二金属栅极结构。
由于栅电极层位于顶部的部分宽度增大，因此可以使得共享接触孔208和第一金属栅极结构的接触面积增大，进而提高器件的AC性能，同理，在NMOS器件区中的第二金属栅极结构的栅电极层的顶部宽度增大，因此，可以使得第二接触孔和第二金属栅极结构的栅电极层的顶部宽度增大，进而提高器件的AC性能。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件，所述半导体器件根据实施例一所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图4示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括实施例二所述的半导体器件，所述半导体器件包括：
半导体衬底，在所述半导体衬底上形成有第一栅极沟槽；
第一源区和第一漏区，设置在所述第一栅极沟槽两侧的半导体衬底中；
第一金属栅极结构，形成在所述第一栅极沟槽中，包括：
形成在所述第一栅极沟槽的底部和下侧的侧壁上的N型功函数层，
填充在所述第一栅极沟槽中的栅电极层；
共享接触孔，覆盖部分所述第一金属栅极结构的表面以及部分所述第一漏区的表面，或者，覆盖部分所述第一金属栅极结构的表面以及部分所述第一源区的表面。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (23)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有第一栅极沟槽，并在所述第一栅极沟槽两侧的半导体衬底中设置有第一源区和第一漏区；
在所述第一栅极沟槽的底部和下侧的侧壁上形成N型功函数层；
在所述第一栅极沟槽中填充栅电极层，以形成第一金属栅极结构；
形成共享接触孔，其中，所述共享接触孔覆盖部分所述第一金属栅极结构的表面以及部分所述第一漏区的表面，或者，所述共享接触孔覆盖部分所述第一金属栅极结构的表面以及部分所述第一源区的表面。
2.如权利要求1所述的制造方法，其特征在于，在形成所述N型功函数层之前，还包括以下步骤：
在所述第一栅极沟槽的底部和侧壁上依次形成高k介电层和P型功函数层。
3.如权利要求1所述的制造方法，其特征在于，形成所述N型功函数层的方法包括以下步骤：
在所述第一栅极沟槽的底部和侧壁上形成有N型功函数层；
去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层。
4.如权利要求3所述的制造方法，其特征在于，去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层的方法包括以下步骤：
形成牺牲材料层，以填充所述第一栅极沟槽；
回蚀刻去除部分所述牺牲材料层；
回蚀刻去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层，使剩余的所述牺牲材料层和剩余的所述N型功函数层的顶面齐平；
去除剩余的所述牺牲材料层。
5.如权利要求2所述的制造方法，其特征在于，在去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层的步骤之后，填充所述栅电极层的步骤之前，还包括以下步骤：
在位于所述第一栅极沟槽侧壁上的露出的所述P型功函数层的表面上以及剩余的所述N型功函数层的表面上形成扩散阻挡层。
6.如权利要求1所述的制造方法，其特征在于，所述共享接触孔下方的所述栅电极层包括具有第一宽度的顶部部分和位于所述顶部部分下方的具有第二宽度的底部部分，所述第一宽度大于所述第二宽度。
7.如权利要求1所述的制造方法，其特征在于，在形成所述第一金属栅极结构之后，形成所述共享接触孔之前，还包括以下步骤：
去除部分厚度的所述第一金属栅极结构，以形成凹槽；
在所述凹槽中形成耐蚀刻层。
8.如权利要求7所述的制造方法，其特征在于，在所述半导体衬底的表面上形成有层间介电层，所述第一栅极沟槽形成在所述层间介电层中，其中，形成所述共享接触孔的方法包括以下步骤：
在所述层间介电层以及所述耐蚀刻层的表面形成硬掩膜层；
蚀刻位于所述第一金属栅极结构上方的部分所述硬掩膜层和部分所述耐蚀刻层，以及位于所述第一金属栅极结构外侧的部分所述硬掩膜层和所述层间介电层，以形成共享接触孔开口；
在所述共享接触孔开口中填充导电层；
进行平坦化步骤，停止于所述耐蚀刻层的表面，以形成所述共享接触孔。
9.如权利要求7所述的制造方法，其特征在于，所述凹槽位于所述N型功函数层的顶面以上。
10.如权利要求1所述的制造方法，其特征在于，所述半导体衬底包括PMOS器件区，所述第一栅极沟槽形成在所述PMOS器件区的所述半导体衬底上。
11.如权利要求10所述的制造方法，其特征在于，所述半导体衬底还包括NMOS器件区，在所述NMOS器件区的所述半导体衬底上形成有第二栅极沟槽，所述N型功函数层还形成在所述第二栅极沟槽的底部和侧壁上，以及还包括以下步骤：
在去除位于所述第一栅极沟槽侧壁上的部分所述N型功函数层的步骤中，同时去除位于所述第二栅极沟槽侧壁上的部分所述N型功函数层；
在所述第二栅极沟槽中填充栅电极层，以形成第二金属栅极结构。
12.如权利要求1所述的制造方法，其特征在于，形成所述N型功函数层之前，在所述第一栅极沟槽的侧壁上形成有间隙壁，所述共享接触孔位于所述第一源区或所述第一漏区表面上的部分紧邻一侧的所述间隙壁。
13.一种半导体器件，其特征在于，包括：
半导体衬底，在所述半导体衬底上形成有第一栅极沟槽；
第一源区和第一漏区，设置在所述第一栅极沟槽两侧的半导体衬底中；
第一金属栅极结构，形成在所述第一栅极沟槽中，包括：
形成在所述第一栅极沟槽的底部和下侧的侧壁上的N型功函数层，
填充在所述第一栅极沟槽中的栅电极层；
共享接触孔，覆盖部分所述第一金属栅极结构的表面以及部分所述第一漏区的表面，或者，覆盖部分所述第一金属栅极结构的表面以及部分所述第一源区的表面。
14.如权利要求13所述的半导体器件，其特征在于，所述第一金属栅极结构还包括：设置在所述第一栅极沟槽的底部和侧壁上、所述N型功函数下方的自下而上依次层叠的高k介电层和P型功函数层。
15.如权利要求14所述的半导体器件，其特征在于，所述第一金属栅极结构还包括：设置在所述栅电极层和所述N型功函数层之间以及所述栅电极层和所述P型功函数层之间的扩散阻挡层。
16.如权利要求13所述的半导体器件，其特征在于，所述共享接触孔下方的所述栅电极层包括具有第一宽度的顶部部分和位于所述顶部部分下方的具有第二宽度的底部部分，所述第一宽度大于所述第二宽度。
17.如权利要求13所述的半导体器件，其特征在于，在所述共享接触孔的外侧、部分所述第一金属栅极结构的表面上形成有耐蚀刻层。
18.如权利要求17所述的半导体器件，其特征在于，在所述半导体衬底的表面上形成有层间介电层，所述共享接触孔和所述第一栅极沟槽形成在所述层间介电层中，其中，所述耐蚀刻层的顶面、所述共享接触孔的顶面和所述层间介电层的顶面齐平。
19.如权利要求13所述的半导体器件，其特征在于，所述第一金属栅极结构填充部分高度的所述第一栅极沟槽，并且所述N型功函数层的顶面低于所述栅电极层的顶面。
20.如权利要求14所述的半导体器件，其特征在于，在所述第一金属栅极结构的侧壁上形成有间隙壁，所述共享接触孔位于所述第一源区或所述第一漏区表面上的部分紧邻一侧的所述间隙壁。
21.如权利要求13所述的半导体器件，其特征在于，所述半导体衬底包括PMOS器件区，所述第一栅极沟槽形成在所述PMOS器件区的所述半导体衬底上。
22.如权利要求21所述的半导体器件，其特征在于，
所述半导体衬底还包括NMOS器件区；
在所述NMOS器件区的所述半导体衬底上形成有第二栅极沟槽；
所述第二栅极沟槽中形成有第二金属栅极结构，其中，所述第二金属栅极结构包括：
形成在所述第二栅极沟槽的底部和下侧的侧壁上的N型功函数层，以及
填充在所述第二栅极沟槽中的栅电极层，其中，所述第二栅极沟槽中的所述栅电极层顶部部分的宽度大于底部部分的宽度。
23.一种电子装置，其特征在于，所述电子装置包括权利要求13至22之一所述的半导体器件。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634800A (zh) * 2019-09-06 2019-12-31 上海华力集成电路制造有限公司 金属栅极的形成方法
US11563109B2 (en) 2021-02-19 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101800192A (zh) * 2009-02-03 2010-08-11 台湾积体电路制造股份有限公司 集成电路的制造方法
CN102237399A (zh) * 2010-04-22 2011-11-09 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN104851802A (zh) * 2014-02-14 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN105097689A (zh) * 2014-05-12 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN105097690A (zh) * 2014-05-12 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101800192A (zh) * 2009-02-03 2010-08-11 台湾积体电路制造股份有限公司 集成电路的制造方法
CN102237399A (zh) * 2010-04-22 2011-11-09 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN104851802A (zh) * 2014-02-14 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN105097689A (zh) * 2014-05-12 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN105097690A (zh) * 2014-05-12 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634800A (zh) * 2019-09-06 2019-12-31 上海华力集成电路制造有限公司 金属栅极的形成方法
US11563109B2 (en) 2021-02-19 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same

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