CN109427899A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种用于制造半导体器件的方法，在沟道层和隔离绝缘层上方形成栅极结构。在栅极结构的侧面上形成第一侧壁间隔件层。牺牲层形成为使得从牺牲层暴露具有第一侧壁间隔物件层的栅极结构的上部，并且具有第一侧壁间隔件层的栅极结构的底部嵌入到牺牲层中。通过去除第一侧壁间隔件层的至少部分，在栅极结构的底部和牺牲层之间形成间隔。在去除第一侧壁间隔件层之后，通过在栅极结构上方形成第二侧壁间隔件层，在栅极结构的底部和牺牲层之间形成气隙。本发明的实施例还涉及半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明涉及制造半导体集成电路的方法，并且更特别地涉及制造包括鳍式场效应晶体管(FinFET)的半导体器件的方法，以及半导体器件。
背景技术
随着半导体产业引入具有更高性能和更大功能的新一代集成电路(IC)，增加了形成IC的元件的密度，同时减小了IC的组件或元件之间的尺寸和间隔，这导致了各种问题。例如，对于任何两个相邻的导电部件，当导电部件之间的距离减小时，所产生的电容(寄生电容)增加。增加的电容导致功耗的增加和电阻-电容(RC)时间常数的增加，即信号延迟的增加。两个相邻的导电部件之间的电容是填充在导电部件之间的间隔中的绝缘材料的介电常数(k值)的函数(也是，导电部件之间的距离和导电部件的侧面的尺寸之间的函数)。因此，半导体IC性能和功能的持续改进取决于开发具有低k值的绝缘(介电)材料。由于具有最低介电常数的物质是空气(k＝1.0)，因此形成气隙以进一步降低导电层的有效k值。
发明内容
本发明的实施例提供了一种用于制造半导体器件的方法，所述方法包括：在沟道层和隔离绝缘层上方形成栅极结构；在所述栅极结构的侧面上形成第一侧壁间隔件层；形成牺牲层，使得具有所述第一侧壁间隔件层的所述栅极结构的上部从所述牺牲层暴露，并且具有所述第一侧壁间隔件层的所述栅极结构的底部嵌入到所述牺牲层中；通过去除所述第一侧壁间隔件层的至少一部分，在所述栅极结构的底部和所述牺牲层之间形成间隔；以及在去除所述第一侧壁间隔件层之后，通过在所述栅极结构上方形成第二侧壁间隔件层来在所述栅极结构的底部和所述牺牲层之间形成气隙。
本发明的另一实施例提供了一种用于制造半导体器件的方法，所述方法包括：在鳍结构的沟道层和隔离绝缘层上方形成栅极结构；在所述栅极结构的侧面上形成第一侧壁间隔件层，所述第一侧壁间隔件层包括主层；在所述第一侧壁间隔件层上方形成衬垫层，形成牺牲层，使得具有所述第一侧壁间隔件层和所述衬垫层的所述栅极结构的上部从所述牺牲层暴露，并且具有所述第一侧壁间隔件层和所述衬垫层的所述栅极结构的底部嵌入到所述牺牲层中；通过去除所述第一侧壁间隔件层的所述主层在所述栅极结构的底部和所述衬垫层之间形成间隔；以及在去除所述第一侧壁间隔件层之后，通过形成第二侧壁间隔件层在所述栅极结构的底部和所述衬垫层之间形成气隙。
本发明的又一实施例提供了一种半导体器件，包括：栅电极，设置在沟道层和隔离结缘层上方；以及侧壁间隔件层，设置在所述栅电极的相对的主侧面上和所述隔离绝缘层上方，其中：所述侧壁间隔件层包括下层和设置在所述下层上的上层，以及所述下层包括气隙。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A示出根据本发明的实施例的具有与栅电极相邻的气隙的半导体器件的立体图。图1B和图1C示出根据本发明的实施例的具有与栅电极相邻的气隙的半导体器件的截面图和侧视图的混合图。图1D是对应于图1B的区域A1的放大图。
图2A至图2C示出了根据本发明的实施例的半导体器件制造工艺的各个阶段。图2A示出平面(顶部)图，图2B示出对应于图2A的线X1-X1的截面图，并且图2C示出对应于图2A的线Y1-Y1的截面图。
图3A示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图3B示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图3C示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图3D示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图3E示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图3F示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图4A示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图4B示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图4C示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图4D示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图4E示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图4F示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图4G示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图4H示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图5A示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图5B示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图5C示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图5D示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图5E示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图5F示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图5G示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图5H示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图6A示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图6B示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图6C示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图6D示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图6E示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图6F示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图6G示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图6H示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图6I示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图7A示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图7B示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图7C示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图7D示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图8A示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图8B示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图8C示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
图8D示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个阶段。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚，可以以不同的尺寸任意地绘制各个部件。在附图中，为了简明，可省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。
所公开的实施例涉及在场效应晶体管(FET)的栅电极的侧壁间隔件中具有气隙的半导体及其制造方法。在一些实施例中，FET是鳍式场效应晶体管(FinFET)。诸如本文所公开的实施例不仅适用于FinFET，而且还适用于双栅极、环栅极、Ω栅极或全环栅极(GAA)晶体管、2维FET和/或纳米线晶体管，或者具有栅极侧壁间隔件的任何合适的器件。
图1A至图1D示出根据本发明的实施例的具有气隙的半导体器件的各个图。图1A示出根据本发明的实施例的具有与栅电极相邻的气隙的半导体器件的立体图。图1B和图1C示出根据本发明的实施例的具有与栅电极相邻的气隙的半导体器件的截面图和侧视图的混合图。图1D是对应于图1B的区域A1的放大图。在以下实施例中，可以存在诸如层、部分、区域或面积的一个或多个额外的元件，为了简明，未示出。
图1A至图1D示出在实施形成FinFET结构的各个制造操作之后的结构。如图1A至图1C所示，在衬底10上方形成源极/漏极结构60和包括栅电极层44和栅极介电层42的栅极40。在图1A至图1D中，半导体器件包括具有一个或多个鳍结构20(例如两个鳍结构)的衬底10。应当理解，为了说明的目的示出了两个鳍结构，但是其他实施例可以包括任意数量的鳍结构。在一些实施例中，一个或多个伪鳍结构形成为与有源FinFET的鳍结构相邻。鳍结构20在X方向上延伸，并且在z方向上从设置在衬底上方的隔离绝缘层30(浅沟槽隔离(STI))突出，同时栅极40在Y方向上延伸。
根据设计要求(例如，p型衬底或n型衬底)，该衬底10可以包括各个掺杂区。在一些实施例中，掺杂区可以掺杂有p型掺杂剂或n型掺杂剂。例如，掺杂区可掺杂诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂和/或它们的组合。掺杂区可配置为用于n型FinFET，或者可选地配置为用于P型FinFET。
在一些实施例中，衬底10可以由诸如硅、金刚石或锗的合适的元素半导体；诸如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化铟镓(GaInP)等)的合适的合金或化合物半导体，或任何其他合适的材料制成。此外，衬底10可以包括外延层(epi层)，外延层可以被应变以用于增强性能，和/或可以包括绝缘体上硅(SOI)结构。
在鳍结构20的部分上方设置栅极结构40。在未被栅极结构40覆盖的鳍结构上方形成源极/漏极外延层60。栅极结构40包括栅电极层44和栅极介电层42。在一些实施例中，栅电极层44包括从由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr构成的组选择的金属材料。在一些实施例中，栅电极层44包括从由TiN、WN、TaN和Ru构成的组中选择的金属。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta等金属合金和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、镀或它们的组合的合适工艺来形成栅电极层44。
在本发明的特定实施例中，栅电极层44包括设置在栅极介电层42上的一个或多个功函数调整层(未示出)。功函数调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种或多种的多层的导电材料制成。对于n沟道FinFET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，而对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。
栅极介电层42包括一个或多个高k介电层(例如，具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括金属氧化物或Hf、Al、Zr的硅酸盐、它们的组合的一层或多层和它们的多层。其他合适的材料包括金属氧化物、金属合金氧化物形式的La、Mg、Ba、Ti、Pb、Zr以及它们的组合。示例性的材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy和LaAlO3等。栅极介电层42的形成方法包括分子束沉积(MBD)、ALD、PVD等。在一些实施例中，栅极介电层42具有约0.5nm至约5nm的厚度。
如图1A所示，栅极结构40还包括侧壁间隔件层51。侧壁间隔件51包括上部56和下部53。下部还包括第一部分52、第二部分54以及设置在第一部分52和第二部分54之间的气隙50。第一部分52设置为比第二部分54更靠近栅电极44。上部56大致为侧壁间隔件51的整个高度的上部25％，并且不包括气隙。
图1B是在X方向上切割栅极结构而不切割鳍结构20的截面图和示出源极/漏极外延层60的侧面的侧视图的混合图。如图1B所示，半导体器件还包括蚀刻停止层(ESL)62。ESL62覆盖源极/漏极外延层60并且设置在隔离绝缘层30上。省略设置在源极/漏极外延层60的侧面上的ESL。
如图1B所示，栅极结构40(或侧壁间隔层51的高度)具有从隔离绝缘层30的上表面测量的高度H2。在一些实施例中，从隔离绝缘层30测量的气隙的最上部分的高度H1为H2的约20-70％。在其他实施例中，H1是H2的约30-60％。如上所述，上部56不具有气隙。换言之，本发明的半导体器件通常包括位于侧壁间隔件的底部中的气隙。
在一些实施例中，H1等于或大于源极/漏极外延层60的高度H5。在其他实施例中，H1小于H5。
图1C示出具有栅极帽绝缘层48的栅极结构40。在该结构中，在栅电极层44和栅极帽绝缘层48的侧壁上设置侧壁间隔件51。在这样的情况下，在一些实施例中，从隔离绝缘层30测量的气隙的最上部分的高度H1是从隔离绝缘层30的上表面测量的栅电极层44的高度H3的约20％。在一些实施例中，气隙50的最上部分低于栅电极44的最上部分，即H1<H3。在特定实施例中，H1是H3的约50-90％。
如图1D所示，在一些实施例中，在气隙50的底部与隔离绝缘层30之间设置底部绝缘层56。在一些实施例中，底部绝缘层56的厚度H4在从约0.5nm至约2.0nm的范围内。在其他实施例中，气隙50的底部暴露于(直接接触)隔离绝缘层30的上表面。在一些实施例中，气隙的宽度W1(X方向上的最大宽度)在从约0.5nm至约8.0nm的范围内。在其他实施例中，W1在从约1.0nm至约5.0nm的范围内。气隙50是形成在侧壁间隔件中的一个连续的间隔，并且应当区分于多孔材料中的孔。在一些实施例中，H1在从约10nm至约70nm的范围内。在一些实施例中，气隙50的高宽比(H1/W1)在从约2至约200的范围内。
在一些实施例中，如图1C所示，气隙50的截面形状是薄的椭圆形。
图2A至图3F示出根据本发明的实施例的半导体器件制造工艺的各个阶段。应该理解，可以在方图2A至图3F所示的工艺之前、期间和/或之后提供额外的步骤，并且对于本发明的额外的实施例，可以替换或消除以下所描述的一些操作。可以互换操作/工艺的顺序。在下面的实施例中，可以采用与相对于图1A至图1D描述的前述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
图2A示出平面(顶部)图，图2B示出对应于图2A的线X1-X1的截面图，并且图2C示出对应于图2A的线Y1-Y1的截面图，其中，图2C示出在沟道层(鳍结构)上方形成多晶硅栅电极之后的半导体器件结构。在一些实施例中，多晶硅栅电极是伪栅电极，后续用金属栅极替换伪栅电极。
首先，使用例如图案化工艺在衬底110上方形成鳍结构120。可以通过任何合适的方法来图案化鳍结构120。例如，可以使用包括双图案化工艺或多图案化工艺的一个或多个光刻工艺来图案化鳍结构。通常，双图案化工艺或多图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍结构。
形成鳍结构之后，在鳍结构120和衬底110上方设置隔离绝缘层130(STI)。在一些实施例中，在形成隔离绝缘区130之前，在衬底110和鳍结构120的底部的侧壁上方形成一个或多个衬垫层。在一些实施例中，衬垫层包括形成在衬底110和鳍结构120的底部的侧壁上的第一鳍衬垫层，和形成在第一鳍衬垫层上的第二鳍衬垫层。在一些实施例中，每个衬垫层具有在约1nm和约20nm之间的厚度。在一些实施例中，第一鳍衬垫层包括氧化硅并且具有在约0.5nm和约5nm之间的厚度，并且第二鳍衬垫层包括氮化硅并且具有在约0.5nm和约5nm之间的厚度。可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的一个或多个工艺来沉积衬垫层，尽管可以使用任何可接受的工艺。
隔离绝缘层130可以由诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、它们的组合等合适的介电材料制成。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺来形成隔离绝缘层130，尽管可以使用任何可接受的工艺。后续地，使用例如蚀刻工艺、化学机械抛光(CMP)等来去除隔离绝缘层130的在鳍结构120的顶面上方延伸的部分以及衬垫层的位于鳍结构120的顶面上方的部分。此外，凹进隔离绝缘层130以暴露鳍结构120的上部。在一些实施例中，使用单蚀刻工艺或多蚀刻工艺来凹进隔离绝缘层130。在其中隔离绝缘层130由氧化硅制成的一些实施例中，蚀刻工艺可以是例如干蚀刻、化学蚀刻或湿清洁工艺。例如，化学蚀刻可以使用诸如稀氢氟酸(dHF)的含氟化学品。也可以使用其他材料、工艺和尺寸。
在形成鳍结构120之后，在暴露的鳍结构120(后续用作沟道层)上方形成包括伪栅极介电层和伪栅电极层的伪栅极142。伪栅极介电层和伪栅电极层后续用于限定并形成源极/漏极区。在一些实施例中，通过沉积并图案化形成在暴露的鳍结构120上方的伪介电层和位于伪栅极介电层上方的伪电极层来形成伪栅极介电层和伪栅电极层。可以通过热氧化、CVD、溅射或用于形成伪介电层的本领域已知和使用的任何其他方法来形成伪介电层。在一些实施例中，伪介电层可以由诸如氧化硅、氮化硅、SiCN、SiON、和SiN、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物等或它们的组合中的一种或多种合适的介电材料制成。在一个实施例中，使用SiO2。
后续地，在伪栅极介电层上方形成伪栅电极层。在一些实施例中，伪栅电极层是导电材料，并且选自包括非晶硅、多晶硅、非晶锗、多晶锗、非晶硅锗、多晶硅锗、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过PVD、CVD、溅射沉积或本领域已知和使用的用于沉积导电材料的其他技术来沉积伪电极层。可以使用导电和非导电的其他材料。在一个实施例中，可以使用多晶硅。
可以在伪栅电极层上方形成掩模图案以帮助图案化。掩模图案包括第一掩模层144和设置在第一掩模层144上的第二掩模层146。掩模图案包括SiO2、SiCN、SiON、Al2O3、SiN或其他合适的材料的一层或多层。在一些实施例中，第一掩模层144包括SiCN或SiOCN，并且第二掩模层146包括氧化硅。通过使用掩模图案作为蚀刻掩模，将伪电极层图案化为伪栅电极142。在一些实施例中，还图案化伪介电层以限定伪栅极介电层。因此，如图2A至图2C所示，形成伪栅极结构140。鳍结构120在X方向上延伸，并且伪栅极结构140在与X方向大致垂直的Y方向上延伸。在图2A至2C中，示出了两个鳍结构和两个伪栅结构。但是，鳍结构和伪栅极结构的数量不限于两个。
图3A至图3F示出根据本发明的实施例的半导体器件制造工艺的各个阶段。图3A至图3F示出从图2A的Y2的方向的侧视图以及对应于图2A的X2-X2的截面图的混合图。在图3A至图3F中，示出共享相同的鳍结构120的用于p型FinFET的区域pF和用于n型FinFET的区域nF。然而，这些区域不一定设置为彼此相邻。在两个鳍结构之间可以存在共享或不共享鳍结构的额外的部件。
如图3A所示，形成用于p型FinFET和n型FinFET的鳍结构。然后，如图3B所示，在伪栅极结构140、鳍结构120以及隔离绝缘层130上方形成侧壁间隔件层150，接着在侧壁间隔件层150上方形成保护层160。
侧壁间隔件层150包括一个或多个介电层。在一个实施例中，如图4A所示，侧壁间隔件层150包括三层，其中，该三层为设置在伪栅极结构140上的第一子层152、设置在第一子层152上的主层154以及设置在主层154上的第二子层156。在另一实施例中，如图5A所示，侧壁间隔件层150包括两层，其中，该两层为设置在伪栅极结构140上的第一子层152和设置在第一子层152上的主层154。在其他实施例中，如图6A所示，侧壁间隔件层150包括一个层，主层154。
主层154由与第一子层152和第二子层156不同的材料制成。在一些实施例中，主层154、第一子层152和第二子层156包括氧化硅、SiN、SiOCN、SiCN、AlO、AlCO或AlCN或任何其他合适的介电材料。在特定的实施例中，第一子层152和第二子层156包括SiOCN，并且主层154包括氮氧化硅。在一些实施例中，第一子层152的厚度在从约1nm至约5nm的范围内，主层154的厚度在从约2nm至约10nm的范围内，并且第二子层156的厚度在从约1nm至约5nm的范围内。因此，在一些实施例中，侧壁间隔件层150的厚度在从约2nm至约25nm的范围内。在特定实施例中，侧壁间隔件层150的总厚度在从约5nm至约15nm的范围内。可以通过CVD、PVD或ALD形成侧壁间隔件层150的每层。在一些实施例中，保护层160由与侧壁间隔件层150不同的材料制成，并且由SiN制成。
如图3C所示，在形成保护层160之后，覆盖层162覆盖n型FET区域nF。在一些实施例中，覆盖层162是光刻胶图案。然后，如图3D所示，去除未被伪栅极结构和覆盖层162覆盖的设置在鳍结构120的源极/漏极区上方的保护层160及侧壁间隔件层150。之后，如图3E所示，在去除覆盖层162之后，在鳍结构120的暴露的源极/漏极区上方形成源极/漏极外延层170。如图3F所示，在形成用于p型FinFET的源极/漏极外延层170之后，去除n型区中的保护层160。在一些实施例中，还形成n型源极/漏极外延层，从而用于n型FinFET，同时如上所述，覆盖层覆盖p型区。
可以针对n型和p型FinFET而改变用于源极/漏极外延层170的材料，从而使得用于n型FinFET的一种类型的材料可以在沟道区中施加拉伸应力，并且用于p型FinFET的另一种类型的材料可以施加压缩应力。例如，可以使用SiP或SiC来形成n型FinFET，并且可以使用SiGe或Ge来形成p型FinFET。也可以使用其他材料。在一些实施例中，源极/漏极外延层170包括具有不同的组成和/或不同的掺杂剂浓度的两个或多个外延层。
图4A至图4H示出根据本发明的实施例的半导体器件制造工艺的各个阶段。应当理解，可以在图4A-图4H所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或者消除下面描述的一些操作。可以互换操作/工艺的顺序。在下面的实施例中可以采用与参考图1A至图3F描述的前述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
图4A至图4H示出采用三层侧壁间隔件层的实施例。在图4A至图4H中，示出三个伪栅极结构和两个源极/漏极外延层170，但是该配置不限于此。图4A至4H示出类似于图3A至图3F的侧视图和截面图的混合图。
如图4A所示，在形成源极/漏极外延层170之后，实施蚀刻操作以去除保护层160。
然后，如图4B所示，在伪栅极结构上方共形地形成接触蚀刻停止层(CESL)180。在一些实施例中，CESL 180包括SiN、SiOCN、SiOC或氧化硅，并且可以由CVD和/或ALD形成。在一些实施例中，SiN用作CESL180。还在源极/漏极外延层170和隔离绝缘层130上方形成CESL180。在一些实施例中，CSEL 180的厚度在从约1nm至约5nm的范围内。
后续地，在伪栅极结构上方形成牺牲层185。然后，如图4C所示，实施诸如回蚀刻工艺或CMP工艺的平坦化操作，直到暴露第一掩模层144。牺牲层185包括非晶硅、非晶锗、非晶碳或诸如氧化硅的介电材料。在一些实施例中，低k材料或旋涂玻璃(SOG)用作牺牲层185。
然后，如图4D所示，通过合适的蚀刻工艺凹进牺牲层185以暴露伪栅极结构的上部。在一些实施例中，牺牲层185没有足够凹进到暴露位于源极/漏极外延层170上的CESL180。
接下来，如图4E所示，通过一个或多个合适的蚀刻操作去除设置在伪栅极结构的暴露的上部上的CESL 180以及侧壁间隔件150的第二子层156和主层154。此外，还去除设置在伪栅极结构的底部上的主层154。由于主层154由与第一子层152和第二子层156(例如，SiOCN)不同的材料(例如氮氧化硅)制成，因此可以从侧壁间隔件150选择性地去除主层154。通过去除主层154，在伪栅极结构的底部处的第一子层152和第二子层156之间形成间隔155。由于仅在伪栅极结构的底部处形成间隔155，因此与在伪栅极结构的大致整个侧面处形成间隔(或气隙)的情况相比，可以更容易且完全地去除主层154。
如图4F所示，在形成间隔155之后，通过形成上部侧壁间隔件层190来密封间隔155。上部侧壁间隔件层190包括SiCN、SiOCN或SiOC，并且可以通过ALD和/或CVD来形成。在一些实施例中，上部侧壁间隔件层190由与第一子层152和第二子层156相同的材料制成。如图4F所示，通过形成上部侧壁间隔件层190，形成气隙200。在特定实施例中，在形成上部侧壁间隔件层190之前，在间隔155内共形地形成薄的衬垫层。薄层的材料可以与上部侧壁间隔件层190的材料相同。通过调整沉积条件，填充间隔155的上部开口比在间隔155中形成层更快。
如图4G所示，在形成气隙200之后，实施各向异性蚀刻以形成上部侧壁间隔件190。后续地，如图4H所示，去除牺牲层，然后形成层间介电(ILD)层205。ILD层205包括氧化硅、SiCN、SiOC、SiCN或任何合适的介电材料。
图5A至5H示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段。应当理解，可以在图5A至图5H所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或者消除下面描述的一些操作。可以互换操作/工艺的顺序。在下面的实施例中可以采用与参考图1A至图4H描述的前述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
图5A至图5H示出采用双层侧壁间隔件层的实施例。在图5A至图5H中，示出三个伪栅极结构和两个源极/漏极外延层170，但是该配置不限于此。图5A-图5H示出类似于图3A至图4H的侧视图和截面图的混合图。
如图5A所示，在形成源极/漏极外延层170之后，实施蚀刻操作以去除保护层160。
然后，如图5B所示，在伪栅极结构上方共形地形成接触蚀刻停止层(CESL)180。在一些实施例中，CESL 180包括SiN、SiOCN、SiOC或氧化硅，并且可以通过CVD和/或ALD来形成。在一些实施例中，SiN用作CESL 180。还在源极/漏极外延层170和隔离绝缘层130上方形成CESL180。
后续地，在伪栅极结构上方形成牺牲层185。然后，如图5C所示，实施诸如回蚀刻工艺或CMP工艺的平坦化操作，直到暴露第一掩模层144。牺牲层185包括非晶硅、非晶锗、非晶碳或诸如氧化硅的介电材料。可以使用低k材料或旋涂玻璃(SOG)作为牺牲层185。
然后，如图5D所示，通过合适的蚀刻工艺凹进牺牲层185以暴露伪栅极结构的上部。在一些实施例中，牺牲层185没有足够凹进到暴露位于源极/漏极外延层170上的CESL180。
接下来，如图5E所示，通过一个或多个合适的蚀刻操作来去除设置在伪栅极结构的暴露的上部上的CESL 180和侧壁间隔件150的主层154。而且，还去除设置在伪栅极结构的底部上的主层154。由于主层154由与第一子层152(例如，SiOCN)和CESL 180(例如，SiN)不同的材料(例如，氮氧化硅)制成，可以从侧壁间隔件150选择性地去除主层154。通过去除主层154，在伪栅极结构的底部处的第一子层152和CESL 180之间形成间隔155。
如图5F所示，在形成间隔155之后，通过形成上部侧壁间隔件层190来密封间隔155。上部侧壁间隔件层190包括SiCN、SiOCN或SiOC，并且可以通过ALD和/或CVD形成。在一些实施例中，上部侧壁间隔件层190由与第一子层152相同的材料制成。如图5F所示，通过形成上部侧壁间隔件层190，形成气隙200。在特定实施例中，在形成上部侧壁间隔件层190之前，在间隔155内共形地形成薄的衬垫层。薄层的材料可以与上部侧壁间隔件层190的材料相同。
如图5G所示，在形成气隙200之后，实施各向异性蚀刻以形成上部侧壁间隔件190。后续地，如图5H所示，去除牺牲层，然后形成层间介电(ILD)层205。ILD层205包括氧化硅、SiOC、SiCN或任何合适的介电材料。
图6A至图6I示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段。应当理解，可以在图6A至图6I所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或者消除下面描述的一些操作。可以互换操作/工艺的顺序。在下面的实施例中可以采用与参考图1A至图5H描述的前述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
图6A至图6I示出采用一层侧壁间隔件层的实施例。在图6A至图6I中，示出三个伪栅极结构和两个源极/漏极外延层170，但是该配置不限于此。图6A至图6I示出类似于图3A至图5H的侧视图和截面图的混合图。
如图6A所示，在形成源极/漏极外延层170之后，实施蚀刻操作以去除保护层160。
然后，如图6B所示，在伪栅极结构上方共形地形成接触蚀刻停止层(CESL)180。在一些实施例中，CESL 180包括SiN、SiOCN、SiOC或氧化硅，并且可以通过CVD和/或ALD来形成。在一些实施例中，SiN用作CESL 180。还在源极/漏极外延层170和隔离绝缘层130上方形成CESL180。
后续地，在伪栅极结构上方形成牺牲层185。然后，如图6C所示，实施诸如回蚀刻工艺或CMP工艺的平坦化操作，直到暴露第一掩模层144。牺牲层185包括非晶硅、非晶锗、非晶碳或诸如氧化硅的介电材料。可以使用低k材料或旋涂玻璃(SOG)作为牺牲层185。
然后，如图6D所示，通过适当的蚀刻工艺凹进牺牲层185以暴露伪栅极结构的上部。在一些实施例中，牺牲层185没有足够凹进到暴露位于源极/漏极外延层170上的CESL180。
接下来，如图6E所示，通过一个或多个合适的蚀刻操作来去除设置在伪栅极结构的暴露的上部上的CESL 180和侧壁间隔件150的主层154。而且，还去除设置在伪栅极结构的底部上的主层154。由于主层154由与CESL180(例如，SiN)不同的材料(例如氮氧化硅)制成，因此可以选择性地去除主层154。通过去除主层154，在伪栅极结构的底部处的伪栅电极142和CESL 180之间形成间隔155。
在一些实施例中，如图6F所示，在间隔155和伪栅极结构的上部内共形地形成薄的衬垫层192。薄的衬垫层192的材料可以是SiOCN或SiOC，并且可以由ALD和/或CVD形成。在一些实施例中，薄的衬垫层192的厚度在从约1nm至约5nm的范围内。
然后，如图6G所示，通过形成上部侧壁间隔件层190来密封间隔155。上部侧壁间隔件层190包括SiCN、SiOCN或SiOC，并且可以通过ALD和/或CVD来形成。在一些实施例中，上部侧壁间隔件层190由与薄的衬垫层192相同的材料制成。如图6G所示，通过形成上部侧壁间隔件层190，形成气隙200。
如图6H所示，形成气隙200之后，实施各向异性蚀刻以形成上部侧壁间隔件190。后续地，如图6I所示，去除牺牲层，并且然后形成层间介电(ILD)层205。ILD层205包括氧化硅、SiOC、SiCN或任何合适的介电材料。
图7A至图7D示出根据本发明的实施例的半导体器件制造工艺的各个阶段。应当理解，可以在图7A至图7D所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或者消除下面描述的一些操作。可以互换操作/工艺的顺序。在下面的实施例中可以采用与参考图1A至图6I描述的前述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
图7A至图7D示出通过利用栅极替换技术形成金属栅极结构的各个阶段。图7A至图7D示出类似于图3A至图6I的侧视图和截面图的混合图。
如图7A所示，在形成如图4H、图5H或图6I所示的结构之后，实施诸如CMP的平坦化操作以去除第一掩模层144。图7A示出侧壁间隔件层150包括三层的情况。然而，下面描述的栅极替代技术对于其他情况(两层或一层侧壁间隔件层)大致相同，并且通过使用三层的情况来解释金属栅极形成操作。
然后，如图7B所示，去除伪栅极142(伪栅电极和伪栅极介电层)，从而形成栅极间隔149。去除工艺可以包括一个或多个蚀刻工艺。例如，在一些实施例中，去除工艺包括使用干蚀刻或湿蚀刻的选择性蚀刻。当使用干蚀刻时，工艺气体可以包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或它们的组合。可以可选地使用诸如N2、O2或Ar的稀释气体。当使用湿蚀刻时，蚀刻溶液(蚀刻剂)可以包括NH4OH：H2O2：H2O(APM)、NH2OH、KOH、HNO3：NH4F：H2O等。可以使用诸如稀释的HF酸的湿蚀刻工艺来除去伪栅极介电层。可使用其他工艺和材料。
然后，如图7C所示，在栅极间隔中形成栅极介电层225和金属栅电极220。栅极介电层225的形成方法包括分子束沉积(MBD)、ALD、PVD等。在一些实施例中，可以在形成栅极介电层225之前，形成界面层(未示出)，并且在界面层上方形成栅极介电层225。界面层有助于缓冲后续形成的高k介电层与下面的半导体材料。在一些实施例中，界面层是可以通过化学反应形成的化学氧化硅。例如，可以使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法形成化学氧化硅。其他实施例可以利用用于界面层的不同的材料或工艺。在一个实施例中，界面层具有约0.2nm至约1nm的厚度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成栅电极层220。可以实施诸如CMP的平坦化工艺，以去除多余的材料。
在一些实施例中，如图7D所示形成栅极盖绝缘层230。凹进金属栅电极220和栅极介电层225，并且然后形成绝缘材料层。实施诸如CMP的平坦化工艺以去除多余的绝缘材料。在一些实施例中，栅极盖绝缘层包括SiO2、SiCN、SiON、SiN、Al2O3、La2O3、它们的组合等，但是还可以使用其他合适的介电膜。
在形成金属栅极结构之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各种部件。
图8A至图8D示出根据本发明的实施例的半导体器件制造工艺的各个阶段。应当理解，可以在图8A至图8D所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或者消除下面描述的一些操作。可以互换操作/工艺的顺序。在下面的实施例中可以采用与参考图1A至图7D描述的前述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。图8A至图8D示出类似于图3A至图7D的侧视图和截面图的混合图。
在前述实施例中，在形成金属栅极结构(栅极替换工艺)之前形成气隙。在以下实施例中，在形成金属栅极结构之后形成气隙。
如图8A所示，在形成图4B(或图5B或图6B)的结构之后，形成层间介电层186，并且实施诸如CMP的平坦化操作以暴露伪栅极142的上表面。在一些实施例中，ILD层186可以是与牺牲层185类似的牺牲层。图8A示出侧壁间隔件层150包括三层的情况。然而，下面描述的操作对于其他情况(两层或一层侧壁间隔件层)大致相同，并且通过使用三层的情况来说明气隙形成操作。
然后，如图8B所示，类似于图7B，去除伪栅极142，并且类似于图7D，形成具有栅极介电层226、金属栅极221和栅极盖绝缘层231的金属栅极结构。
接下来，如图8C所示，类似于图4E，通过一个或多个合适的蚀刻操作去除设置在栅极结构的暴露的上部上的CESL 180以及侧壁间隔件150的第二子层156和主层154。而且，还去除设置在伪栅极结构的底部上的主层154。通过去除主层154，在伪栅极结构的底部处的第一子层152和第二子层156之间形成间隔155。
然后，如图8D所示，通过类似于图4F和图4G的操作，形成气隙200和上部侧壁间隔件190。如果层185是ILD层，则后续在ILD层185上形成额外的ILD层。如果层185是牺牲层，则去除牺牲层185并形成新的ILD层。
在形成气隙之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各个部件。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
例如，在本发明中，在栅电极的底部处的侧壁间隔件层中形成气隙，可以减小侧壁间隔件的有效介电常数，这可以减小寄生电容。因此，可以改善半导体器件的高频性能。此外，仅在栅电极的底部处设置气隙，并且侧壁间隔件的上部不包括气隙。因此，当在栅电极和/或源极/漏极外延层上形成接触件时，即使接触件与栅电极和/或源极/漏极外延层之间发生失配，接触件的材料也不会渗入气隙。
根据本发明的一个方面，在用于制造半导体器件的方法中，在沟道层和隔离绝缘层上方形成栅极结构。在栅极结构的侧面上形成第一侧壁间隔件层。牺牲层形成为使得从牺牲层暴露具有第一侧壁间隔件层的栅极结构的上部，并且具有第一侧壁间隔件层的栅极结构的底部嵌入到牺牲层中。通过去除第一侧壁间隔件层的至少一部分，在栅极结构的底部和牺牲层之间形成间隔。在去除第一侧壁间隔件层之后，通过在栅极结构上方形成第二侧壁间隔件层，在栅极结构的底部和牺牲层之间形成气隙。在一个或多个前述或以下实施例中，在栅极结构的上部的侧面上不形成气隙。在一个或多个前述或以下实施例中，在形成牺牲层之前，还在第一侧壁间隔件层上方形成衬垫层。在衬垫层和栅极结构的底部之间形成间隔。在一个或多个前述或以下实施例中，在形成气隙之后，去除牺牲层并形成层间介电层。在一个或多个前述或以下实施例中，牺牲层包括从由非晶硅、非晶碳和非晶锗构成的组中选择的至少一种。在一个或多个前述或以下实施例中，在形成第二侧壁间隔件层之前，至少在该间隔中形成侧壁衬垫层以便不完全填充该间隔。在一个或多个前述或以下实施例中，第一侧壁间隔件层包括SiOCN。
根据本发明的另一方面，在用于制造半导体器件的方法中，在鳍结构的沟道层和隔离绝缘层上方形成栅极结构。在栅极结构的侧面上形成第一侧壁间隔件层，第一侧壁间隔件层包括主层。在第一侧壁间隔件层上方形成衬垫层。牺牲层形成为使得从牺牲层暴露具有第一侧壁间隔件层和衬垫层的栅极结构的上部，并且具有第一侧壁间隔件层和衬垫层的栅极结构的底部嵌入到牺牲层中。通过去除第一侧壁间隔件层的主层，在栅极结构的底部与衬垫层之间形成间隔。在去除第一侧壁间隔件层之后，通过形成第二侧壁间隔件层，在栅极结构的底部和衬垫层之间形成气隙。在一个或多个前述或以下实施例中，牺牲层形成为使得鳍结构也嵌入到牺牲层中。在一个或多个前述或以下实施例中，第一侧壁间隔件层还包括一个或多个子层，每个子层由与主层不同的材料制成，在栅极结构的侧面上形成一个或多个子层中的一个并且在设置在栅极结构的底部上的一个或多个子层中的一个和衬垫层之间形成间隔。在一个或多个前述或以下实施例中，主层比一个或多个子层中的每个更厚或更薄。在一个或多个前述或以下实施例中，主层由选自由氧化硅、氮化硅、SiOCN和绝缘金属氧化物构成的组中的一种制成。在一个或多个前述或以下实施例中，一个或多个子层由SiOCN制成。在一个或多个前述或以下实施例中，第一侧壁间隔件件层还包括设置在栅极结构上的第一子层和第二子层，第一子层和第二子层中的每个由与主层不同的材料制成的，其中，主层设置在第一子层和第二子层之间，并且在设置在栅极结构的底部上的第一子层和衬垫层之间形成间隔。在一个或多个前述或以下实施例中，第一侧壁间隔件层由主层构成。在一个或多个前述或以下实施例中，在形成第二侧壁间隔件层之前，至少还在该间隔中形成侧壁衬垫层以便不完全填充该间隔。在一个或多个前述或以下实施例中，当形成间隔时，还去除从牺牲层暴露的衬垫层的上部。在一个或多个前述或下述实施例中，栅极结构是伪栅极结构，并且该方法还包括：在形成气隙之后，形成层间介电层，去除伪栅极结构，从而形成栅极间隔；在栅极间隔中形成金属栅极结构。在一个或多个前述或以下实施例中，在形成层间介电层之前，去除牺牲层。
根据本发明的另一方面，在用于制造半导体器件的方法中，在鳍结构的沟道层和隔离绝缘层上方形成栅极结构。在未被栅极结构覆盖的鳍结构上方形成源极外延层和漏极外延层。在栅极结构的侧面上形成第一侧壁间隔件层。形成牺牲层，从而使得从牺牲层暴露具有第一侧壁间隔件层的栅极结构的上部，并且具有第一侧壁间隔件层的栅极结构的底部以及源极和漏极外延层嵌入到牺牲层中。通过去除第一侧壁间隔件层的至少部分，在栅极结构的底部和牺牲层之间形成间隔，从而使得隔离绝缘层的上表面的部分暴露于该间隔。在去除第一侧壁间隔件层之后，通过在栅极结构上方形成第二侧壁间隔件层，在栅极结构的底部和牺牲层之间形成气隙。
根据本发明的一个方面，一种半导体器件包括设置在沟道层和隔离绝缘层上方的栅电极，以及设置在栅电极的相对的主侧面上和隔离绝缘层上方的侧壁间隔件层。侧壁间隔件层包括下层和设置在下层上的上层，并且下层包括气隙。在一个或多个前述或以下实施例中，上层不包括气隙。在一个或多个前述或以下实施例中，气隙的最上部分与隔离绝缘层的距离为侧壁间隔件层的高度的20-70％。在一个或多个前述或以下实施例中，气隙的最上部分与隔离绝缘层的距离为栅电极的高度的20-90％。在一个或多个前述或以下实施例中，侧壁间隔件由SiOCN制成。在一个或多个前述或以下实施例中，在气隙的底部和隔离绝缘层之间设置绝缘层。在一个或多个前述或以下实施例中，绝缘层的厚度在从0.5nm至2.0nm的范围内。在一个或多个前述或以下实施例中，上层由与下层不同的材料制成。在一个或多个前述或以下实施例中，气隙的宽度在从0.5nm至8.0nm的范围内。在一个或多个前述或以下实施例中，半导体器件还包括设置在下层上的衬垫层。在一个或多个前述或以下实施例中，衬垫层由与下层不同的材料制成。
根据本发明的另一方面，一种半导体器件包括：栅极结构，设置在沟道层和隔离绝缘层上方并具有栅电极层和绝缘帽层；以及侧壁间隔件层，设置在栅极结构的相对的主侧面上和隔离绝缘层上方。侧壁间隔件层包括下层和设置在下层上的上层，并且下层包括气隙。在一个或多个前述或以下实施例中，上层不包括气隙。在一个或多个前述或以下实施例中，气隙的最上部分与隔离绝缘层的距离为侧壁间隔件层的高度的20-70％。在一个或多个前述或以下实施例中，气隙的最上部分低于栅电极的最上部分。在一个或多个前述或以下实施例中，半导体器件进一步包括源极外延层和漏极外延层，并且气隙的最上部分等于或高于源极或漏极外延层的最上部分。在一个或多个前述或以下实施例中，气隙的最上部分与隔离绝缘层的距离为栅电极的高度的50-90％。在一个或多个前述或以下实施例中，侧壁间隔件由SiOCN制成。在一个或多个前述或以下实施例中，气隙的宽度在从约0.5nm至约8.0nm的范围内。
根据本发明的另一方面，一种半导体器件包括：栅极结构，设置在一个或多个鳍结构和隔离绝缘层上方，其中，一个或多个鳍结构的底部嵌入到隔离绝缘层中；以及侧壁间隔件层，设置在栅极结构的相对的主侧面上和隔离绝缘层上方。侧壁间隔件层包括位于栅极结构的底部处的气隙。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于制造半导体器件的方法，所述方法包括：
在沟道层和隔离绝缘层上方形成栅极结构；
在所述栅极结构的侧面上形成第一侧壁间隔件层；
形成牺牲层，使得具有所述第一侧壁间隔件层的所述栅极结构的上部从所述牺牲层暴露，并且具有所述第一侧壁间隔件层的所述栅极结构的底部嵌入到所述牺牲层中；
通过去除所述第一侧壁间隔件层的至少一部分，在所述栅极结构的底部和所述牺牲层之间形成间隔；以及
在去除所述第一侧壁间隔件层之后，通过在所述栅极结构上方形成第二侧壁间隔件层来在所述栅极结构的底部和所述牺牲层之间形成气隙。
2.根据权利要求1所述的方法，其中，在所述栅极结构的上部的侧面上不形成气隙。
3.根据权利要求1所述的方法，还包括：在形成所述牺牲层之前，在所述第一侧壁间隔件层上方形成衬垫层，
其中，在所述衬垫层和所述栅极结构的底部之间形成所述间隔。
4.根据权利要求1所述的方法，还包括在形成所述气隙之后：
去除所述牺牲层；以及
形成层间介电层。
5.根据权利要求1所述的方法，其中，所述牺牲层包括非晶硅。
6.根据权利要求1所述的方法，还包括：在形成所述第二侧壁间隔件层之前，至少在所述间隔中形成侧壁衬垫层，以便不完全填充所述间隔。
7.据权利要求1所述的方法，其中，所述第一侧壁间隔件层包括SiOCN。
8.一种用于制造半导体器件的方法，所述方法包括：
在鳍结构的沟道层和隔离绝缘层上方形成栅极结构；
在所述栅极结构的侧面上形成第一侧壁间隔件层，所述第一侧壁间隔件层包括主层；
在所述第一侧壁间隔件层上方形成衬垫层，
形成牺牲层，使得具有所述第一侧壁间隔件层和所述衬垫层的所述栅极结构的上部从所述牺牲层暴露，并且具有所述第一侧壁间隔件层和所述衬垫层的所述栅极结构的底部嵌入到所述牺牲层中；
通过去除所述第一侧壁间隔件层的所述主层在所述栅极结构的底部和所述衬垫层之间形成间隔；以及
在去除所述第一侧壁间隔件层之后，通过形成第二侧壁间隔件层在所述栅极结构的底部和所述衬垫层之间形成气隙。
9.根据权利要求8所述的方法，其中，形成所述牺牲层，使得所述鳍结构也嵌入到所述牺牲层中。
10.一种半导体器件，包括：
栅电极，设置在沟道层和隔离结缘层上方；以及
侧壁间隔件层，设置在所述栅电极的相对的主侧面上和所述隔离绝缘层上方，其中：
所述侧壁间隔件层包括下层和设置在所述下层上的上层，以及
所述下层包括气隙。
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