KR102011936B1 - 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 - Google Patents

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KR102011936B1
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Abstract

비휘발성 메모리(NVM) 셀은 선택 게이트 부분 및 제어 게이트 부분을 포함한 반도체 와이어를 포함한다. NVM 셀은 선택 게이트 부분으로 형성된 선택 트랜지스터 및 제어 게이트 부분으로 형성된 제어 트랜지스터를 포함한다. 선택 트랜지스터는 선택 게이트 부분 둘레에 배치된 게이트 유전체층 및 게이트 유전체층 상에 배치된 선택 게이트 전극을 포함한다. 제어 트랜지스터는 제어 게이트 부분 둘레에 배치된 적층형 유전체층, 적층형 유전체층 상에 배치된 게이트 유전체층, 및 게이트 유전체층 상에 배치된 제어 게이트 전극을 포함한다. 적층형 유전체층은 제어 게이트 부분 상에 배치된 제 1 실리콘 산화물층, 제 1 실리콘 산화물 상에 배치된 전하 트래핑층, 및 전하 트래핑층 상에 배치된 제 2 실리콘 산화물층을 포함한다.

Description

반도체 디바이스를 제조하는 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMOCONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
본 발명은 반도체 집적 회로를 제조하는 방법에 관한 것이고, 보다 구체적으로는 비휘발성 메모리를 포함하는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 위해서 나노미터 기술 공정 노드로 진보됨에 따라 3차원 설계의 개발에서 제조 및 설계 모두로부터의 도전 과제가 발생하였다. 반도체 디바이스의 더 높은 기능성을 달성하기 위해서 반도체 디바이스 내의 비휘발성 메모리 집적이 요구되었다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1a는 본 발명개시의 실시예에 따른 비휘발성 메모리 셀의 사시도이다. 도 1b는 도 1a의 X1-X1 선을 따른 평면 PXY에 대응하는 단면도이고, 도 1c는 도 1a의 Y2-Y2 선에 대응하는 단면도이고, 도 1d는도 1a의 Y1-Y1 선에 대응하는 단면도이다. 도 1e는 본 발명개시의 실시예에 따른 비휘발성 메모리 셀의 사시도이다.
도 2는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 3은 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 4는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 5는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 단면도로 예시한다.
도 6은 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 확대도로 예시한다.
도 7은 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 8은 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 9는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 10는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 11은 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 12는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 13은 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 확대도로 예시한다.
도 14는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 15는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 16은 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 17은 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 18은 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 19는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 20은 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 21은 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 단면도로 예시한다.
도 22는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 단면도로 예시한다.
도 23은 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 24는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 25는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 26은 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 27은 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 28은 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 확대도로 예시한다.
도 29는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 30a는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다. 도 30b는 도 30a의 X1-X1 선을 따른 평면 PXY에 대응하는 단면도이고, 도 30c는 도 30a의 영역 A2의 확대도이고, 도 30d는 도 30a의 영역 A1의 확대도이다.
이하의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공함이 이해되어야 한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배치의 구체적인 실시예 또는 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 엘리먼트의 치수는 개시된 범위 또는 값들에 한정되지 않지만, 공정 조건 및/또는 디바이스의 원하는 특성에 의존될 수 있다. 또한, 다음의 상세한 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 다양한 피처들이 단순화 및 명료화를 위해 상이한 스케일로 임의로 그려질 수 있다. 첨부된 도면에서, 일부 층/피처들은 간략함을 위해 생략될 수 있다.
또한, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 디바이스는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다. 추가적으로, "~로 이루어진"이란 용어는 "~를 포함하는" 또는 "~ 로 구성된"을 의미할 수 있다. 또한, 다음의 제조 공정에서, 기술된 동작들 내에/사이에 하나 이상의 추가 동작들이 있을 수 있고, 동작의 순서가 변경될 수 있다.
본 실시예에 있어서, 반도체 디바이스는 반도체-산화물-질화물-산화물-반도체(semiconductor-oxide-nitride-oxide-semiconductor; SONOS) 타입 비휘발성 메모리(non-volatile memory; NVM) 셀과 같은 NVM 셀을 포함한다. 특히, 본 실시예는 게이트-올-라운드(gate-all-around; GAA) 구조를 이용하는 2트랜지스터(2T) SONOS NVM 셀에 관한 것이다.
도 1a 내지 도 1d는 본 발명개시의 일부 실시예에 따른 2T SONOS NVM의 구조물을 예시한다. 도 1b는 도 1a의 X1-X1 선을 따른 평면 PXY에 대응하는 단면도이고, 도 1c는 도 1a의 Y2-Y2 선에 대응하는 단면도이고, 도 1d는도 1a의 Y1-Y1 선에 대응하는 단면도이다.
도 1a 내지도 1d를 참조하면, 2T SONOS NVM 셀은 둘 다 GAA 전계 효과 트랜지스터(field effect transistor; FET) 인 제어 트랜지스터(100) 및 선택 트랜지스터(110)를 포함한다. 이들 트랜지스터는 기판(10) 상에 배치된 절연층(20) 위에 배치된다.
선택 트랜지스터(110)는 X 방향으로 연장되는 반도체 와이어(35S), 반도체 와이어(35S)의 일부 둘레를 감싸는 게이트 유전체층(130), 및 반도체 와이어(35S)의 일부 둘레를 감싸는 게이트 유전체층(130)의 위와 둘레에 형성된 선택 게이트(select gate; SG) 전극(70S)을 포함한다. 선택 트랜지스터(110)는 선택 게이트 전극(70S) 상에 배치된 제 1 측벽 스페이서(54), 및 제 1 측벽 스페이서(54) 옆에 배치된 제 2 측벽 스페이서(56)를 더 포함한다. 일부 실시예에 있어서, 게이트 유전체층(130)은 또한 절연층(20) 상에 배치된다.
제어 트랜지스터(100)는 반도체 와이어(35C), 반도체 와이어(35C)의 일부 둘레를 감싸는 적층형 유전체층(120), 및 반도체 와이어(35C)의 일부 둘레를 감싸는 적층 게이트 유전체층(120)의 위와 둘레에 형성된 제어 게이트(control gate; CG) 전극(70C)을 포함한다. 제어 트랜지스터(110)는 제어 게이트 전극(70C) 상에 배치된 제 1 측벽 스페이서(54), 및 제 1 측벽 스페이서(54) 옆에 배치된 제 2 측벽 스페이서(56)를 더 포함한다. 일부 실시 예에 있어서, 게이트 유전체층(130)은 또한 적층형 유전체층(120)과 제어 게이트 전극(70C) 사이, 및 절연층(20) 상에 배치된다.
반도체 와이어(35S 및 35C)는 하나의 와이어 구조물로 형성되고, 각각 앵커 부분(30S 및 30C)을 가진다. 반도체 와이어(35S 및 35C)는 실리콘 또는 게르마늄과 같은 적절한 기본 반도체; IV족 화합물 반도체[실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 실리콘 게르마늄 탄화물(SiGeC), GeSn, SiSn, SiGeSn), III-V족 화합물 반도체(예를 들어, 갈륨 비소, 인듐 갈륨 비소, 인듐 비소, 인듐 인화물, 인듐 안티몬화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물)과 같은 적합한 합금 또는 화합물 반도체 등으로 제조될 수 있다. 반도체 와이어(35S 및 35C)는 불순물로 적절하게 도핑된다. 일부 실시예에 있어서, 반도체 와이어(35S)의 도핑 농도는 반도체 와이어(35C)의 도핑 농도와는 상이하다. 일부 실시예에 있어서, 반도체 와이어(35S 및 35C)의 두께(T1, T2)는 약 3nm 내지 50nm의 범위 내에 있고, 반도체 와이어(35S 및 35C)의 폭(W1, W2)은 약 3nm 내지 30nm의 범위 내에 있다. 일부 실시예에 있어서, 반도체 와이어(35S 및 35C)의 단면 형상은 실질적으로 둥근 모서리를 갖는 정사각형, 둥근 모서리를 갖는 직사각형, 타원형 또는 원형일 수 있다.
일부 실시예에 있어서, 게이트 유전체층(130)은 SiO2의 유전 상수보다 큰 유전 상수를 갖는 하나 이상의 고k 유전체층을 포함한다. 예를 들어, 게이트 유전체층(130)은 Hf, Al, Zr의 실리사이드 또는 금속 산화물의 하나 이상의 층, 이들의 조합, 및 이들의 다중 층을 포함 할 수 있다. 다른 적합한 재료는 금속 산화물, 금속 합금 산화물 및 이들의 조합의 형태의 La, Mg, Ba, Ti, Pb, Zr을 포함한다. 예시적인 재료로는 MgOx, BaTixOy, BaSrxTiyOz, SrTiO3, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Ta2O5, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy 및 LaAlO3 등을 포함한다. 일부 실시예에 있어서, 게이트 유전체층(130)은 약 0.5nm 내지 약 5nm의 두께(T3, T5)를 가진다.
적층형 유전체층(120)은 반도체 와이어(35C)의 위와 둘레에 배치된 제 1 유전체층(121), 제 1 유전체층(121) 상에 배치된 제 2 유전체층(122), 및 제 2 유전체층 상에 배치된 제 3 유전체층 (123)을 포함한다. 일부 실시예에 있어서, 제 1 및 제 3 유전체층(121, 123)은 SiO2 또는 다른 적절한 금속 산화물 유전체로 제조된다. 적층형 유전체층(120)은 일부 실시예에서 약 5nm 내지 약 20nm의 두께(T4)를 가진다. 일부 실시예에 있어서, (FN 터널링층으로서의) 제 1 유전체층은 약 1nm 내지 약 10nm의 두께를 가지고, 제 3 유전체층은 약 1nm 내지 약 10nm의 두께를 가진다. NVM 셀의 전하 트래핑(trapping)층으로서 기능하는 제 2 유전체층(122)은 SiN, SiON, HfO2, ZrO2 또는 다른 적절한 유전체 재료 중 하나 이상으로 제조된다. Si-도트(Si-dot)는 전하 트래핑층으로서 사용될 수 있다. 일부 실시예에 있어서, 제 2 유전층(122)은 약 3nm 내지 약 12nm의 두께를 가진다.
게이트 전극(70S, 70C)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt 및 Zr으로 이루어진 그룹으로부터 선택된 금속일 수 있다. 일부 실시 예에서, 게이트 전극(70S, 70C)은 TiN, WN, TaN 및 Ru로 이루어진 그룹으로부터 선택된 도전성 재료를 포함한다. 게이트 전극을 위해, Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta와 같은 금속 합금이 사용될 수 있고/있거나 WNx, TiNx, MoNx, TaNx 및 TaSixNy과 같은 금속 질화물이 사용될 수 있다. 본 발명개시의 특정 실시예에 있어서, 게이트 전극(70S, 70C)은 게이트 유전체층(130) 상에 배치된 하나 이상의 일 함수 조정층을 포함한다. 일 함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층 또는 이들 재료 중 둘 이상의 다중 층과 같은 도전성 재료로 제조된다. n채널 FinFET에 대해, 일 함수 조정층으로서 TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 사용되고, p채널 FinFET에 대해, 일 함수 조정층으로서 TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 사용된다.
일부 실시예에 있어서, 선택 게이트 전극(70S)의 폭(L1)은 약 5nm 내지 약 50nm의 범위 내에 있고, 선택 게이트 전극(70C)의 폭 (L2)은 약 5nm 내지 약 50nm의 범위 내에 있다. 폭 (L1)은 폭 (L2)과 동일하거나 상이할 수 있다. 일부 실시예에 있어서, 선택 게이트 전극(70S)과 제어 게이트 전극(70C) 사이의 피치(S1)는 약 30㎚ 내지 약 200㎚의 범위 내에 있다.
일부 실시예에 있어서, 기판(10)은 실리콘, 다이아몬드 또는 게르마늄과 같은 적절한 반도체; IV족 화합물 반도체[실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 실리콘 게르마늄 탄화물(SiGeC), GeSn, SiSn, SiGeSn), III-V족 화합물 반도체(예를 들어, 갈륨 비소, 인듐 갈륨 비소, 인듐 비소, 인듐 인화물, 인듐 안티몬화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물)과 같은 적합한 합금 또는 화합물 반도체 등으로 제조될 수 있다. 절연층(20)은 SiO2 또는 다른 적절한 절연 재료로 제조될 수 있다.
또한, 도 1a를 참조하면, 저부 에칭 정지층(bottom etch-stop-layer; BESL)(60)과 층간 유전체(ILD)층 (62)이 형성된다. BESL(60)은 SiN 및/또는 SiON 또는 임의의 다른 적절한 유전체 재료로 제조될 수 있고, ILD층(62)은 SiO2, SiOC 및/또는 SiCN 또는 임의의 다른 적절한 유전체 재료로 제조된다.
도 1e는 본 발명개시의 실시예에 따른 비휘발성 메모리 셀의 사시도이다. 도 1e에서, 2개 이상의 반도체 와이어(35)가 기판(10) 위에 배치되고, 선택 게이트 전극(70S) 및 제어 게이트 전극(70C)은 2개 이상의 반도체 와이어 위에 배치된다.
도 2 내지 도 17은 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계들을 예시한다. 도 2 내지 도 17에 나타낸 공정들 이전, 동안, 그리고 이후에 추가의 공정들이 제공될 수 있고, 이하 설명된 동작들의 일부는 방법의 추가의 실시예를 위해 대체 또는 제거될 수 있다는 것이 이해된다. 동작들/공정들의 순서는 상호교환될 수 있다.
도 2를 참조하면, 기판(10), 절연층(20) 및 상부 반도체층(29)을 포함하는 반도체-절연체-반도체 구조물이 준비된다. 일부 실시예에 있어서, 반도체-절연체-반도체 구조물는 실리콘-온-절연체(silicon-on-insulator; SOI) 웨이퍼이다. 일부 실시예에서 절연층(20)의 두께는 약 100nm 내지 3000nm의 범위 내에 있다. 일부 실시예에 있어서, 상부 반도체층(29)의 두께는 약 10nm 내지 200nm의 범위 내에 있다.
도 3에 도시된 바와 같이, 선택 게이트 영역 및 제어 게이트 영역 내의 상부 반도체층(29)에 각각 불순물을 도입함으로써, 선택 게이트(SG) 웰(well)층(29S) 및 제어 게이트(CG) 웰층(29C)을 형성한다. B(BF2), In 및 As 또는 다른 적절한 원소와 같은 불순물이 적절한 포토리소그래피 동작과 함께 이온 주입 동작에 의해 도입된다. 일부 실시예에 있어서, 선택 게이트 웰층(29S)의 도핑 농도는 약 1×1012 내지 약 1×1014㎝-3의 범위 내에 있고, 제어 게이트 웰층(29C)의 도핑 농도는 약 1×1012 내지 약 1×1014cm-3의 범위 내에 있다. 일부 실시예에 있어서, SG 웰 및 CG 웰에 대한 주입 동작은 제조 동작의 이 단계에서 수행되지 않고, 오히려 이후 단계에서 수행된다.
도 4에 도시된 바와 같이, 마스크 패턴(40)이 선택 게이트 웰층(29S) 및 제어 게이트 웰층(29C) 위에 형성된다. 마스크 패턴(40)은 SiO2 및 SiN의 하나 이상의 층 또는 임의의 다른 적절한 재료에 의해 형성된 하드 마스크 패턴 또는 포토 레지스트 패턴일 수 있다. 상기 마스크 패턴(40)은 메인 부분과 메인 부분의 양 단부에 배치된 앵커 부분을 갖는 "I" 형상을 가질 수 있다.
다음으로, 도 5에서 단면도로 도시된 바와 같이, 마스크 패턴(40)을 에칭 마스크로서 사용함으로써 상부 반도체층(29)[선택 게이트 웰층(29S) 및 제어 게이트 웰층(29C)]이 패터닝되고, 절연층(20)이 드라이 에칭 및/또는 습식 에칭에 의해 리세스된다. 이 리세스 에칭에 의해, 도 5에 도시된 바와 같이, 상부 반도체층(29)의 "I" 형상의 메인 부분 아래의 절연층(20)이 제거됨으로써 반도체 와이어(35S 및 35C) 및 앵커 부분(30S 및 30C)이 형성된다. 일부 실시예에 있어서, SG 웰 및 CG 웰에 대한 주입 동작은 와이어 구조물이 형성된 이후에 수행된다. 상부 반도체층(29)을 패터닝한 이후에, 마스크 패턴(40)이 제거된다.
반도체 와이어가 형성된 이후에, 도 6에 도시 된 바와 같이, 적층형 유전체층(120)이 반도체 와이어 둘레를 둘러싸도록, 그리고 기판 위의 남아있는 부분 상에 형성된다. 제 1 내지 제 3 유전체층(121, 122, 123)을 포함하는 적층형 유전체층(120)은 열 산화, 화학 기상 증착(chemical vapor deposition; CVD), 물리 기상 증착(physical vapor deposition; PVD) 또는 원자층 증착(atomic layer deposition; ALD)에 의해 형성될 수 있다.
다음으로, 도 7에 도시된 바와 같이, 적층형 유전체층(120)은 리소그래피 및 에칭 작업을 사용하여 패터닝됨으로써 SG 영역에서 적층형 유전체층(120)을 제거한다.
또한, 도 8에 도시된 바와 같이, 게이트 유전체층(130)은 반도체 와이어(35C) 둘레에 형성된 적층형 유전체층(120) 및 반도체 와이어(35S) 둘레를 감싸도록, 그리고 기판 위의 다른 남아있는 부분 상에 형성된다. 게이트 유전체층(130)은 일부 실시예에서 고k 유전체층이고, 계면 산화물층은 고k 게이트 유전체층(130)을 형성하기 이전에 반도체 와이어(35S) 상에 형성된다. 게이트 유전체층(130)은 CVD, PVD 또는 ALD에 의해 형성될 수 있다.
후속하여, 도 9에 도시된 바와 같이, 게이트 유전체층(130) 위에 더미 게이트층(50)이 형성되고, 더미 게이트층(50) 상에 하드 마스크층(52)이 또한 형성된다. 더미 게이트층(50)은 폴리실리콘 또는 비정질 실리콘일 수 있고, 하드 마스크층(52)은 SiO2 및 SiN의 하나 이상의 층으로 이루어질 수 있다.
다음으로, 도 10에 도시된 바와 같이, 리소그래피 및 에칭 공정을 이용하여, 더미 게이트층(50) 및 하드 마스크층(52)은 캡(cap)층(57S)을 가지고 더미 선택 게이트(55S)와 캡층(57C)을 가지고 더미 제어 게이트(55C)로 패터닝된다. 도 10에 도시된 바와 같이, CG 영역 내의 적층형 유전체층(120)은 제거되지 않으면서, 더미 유전체 아래의 영역을 제외하고 게이트 유전체층(130)이 또한 에칭된다. 일부 실시예에 있어서, 제 1 내지 제 3 유전체층[예를 들어, 제 3 유전체층(123)] 중 하나 이상이 제거될 수 있다.
더미 게이트가 형성된 이후에, 제 1 측벽 스페이서(54)는 도 11에 도시된 바와 같이 더미 선택 게이트(55S) 및 더미 제어 게이트(55C)의 대향하는 주면(major face)들 상에 형성된다. 제 1 측벽 스페이서(54)는 SiO2, SiN, SiON, SiOCN 또는 다른 적절한 유전체 재료 중 하나 이상의 층을 포함할 수 있고, 막 형성 및 이방성 에칭에 의해 형성될 수 있다. 앵커 부분(30S 및 30C) 또는 다른 부분 상에도 측벽이 또한 형성될 수 있지만, 그러한 측벽은 도 11에 도시되지 않는다. 일부 실시예에 있어서, 제 1 측벽 스페이서(54)의 두께는 약 5nm 내지 약 50nm의 범위 내에 있다.
또한, 도 12에 도시된 바와 같이, 제 1 측벽 스페이서(54)가 형성된 이후에, 도 11에 도시된 바와 같이 제어 게이트 구조물로부터 노출된(즉, 더미 제어 게이트 전극 및 제 1 측벽 스페이서에 의해 덮이지 않은) 적층형 유전체층(120)은 건식 및/또는 습식 에칭에 의해 제거된다. 후속하여, 도 13에 나타낸 바와 같이, 제 1 측벽 스페이서 상에 제 2 측벽 스페이서(56)가 형성된다. 측벽 스페이서(56)는 SiO2, SiN, SiON, SiOCN 또는 다른 적절한 유전체 재료의 하나 이상의 층을 포함할 수 있고, 막 형성 및 이방성 에칭 동작에 의해 형성될 수 있다. 앵커 부분(30S 및 30C) 또는 다른 부분 상에도 측벽이 또한 형성될 수 있지만, 그러한 측벽은 간략함을 위해 도 13에 도시되지 않는다. 제 1 측벽 스페이서(54)의 재료는 제 2 측벽 스페이서(56)의 재료와 동일하거나 상이할 수 있다. 일부 실시예에 있어서, 제 2 측벽 스페이서(56)의 두께는 약 5nm 내지 약 50nm의 범위 내에 있다. 도 13에 도시된 바와 같이, 제어 게이트 영역에서, 제 1 측벽 스페이서(54)는 더미 게이트층(55C), 게이트 유전체층(130) 및 적층형 유전체층(120)과 접촉하고, 제 2 측벽 스페이서(56)는 제 1 측벽 스페이서(54) , 적층형 유전체층(120) 및 절연층(20)과 접촉한다. 선택 게이트 영역에서, 제 1 측벽 스페이서(54)는 더미 게이트층(55C) 및 게이트 유전체층(130)과 접촉하고, 제 2 측벽 스페이서(56)는 제 1 측벽 스페이서(54), 게이트 유전체층(130) 및 절연층(20)과 접촉한다. 후속하여, 도 14에 도시된 바와 같이, 화학 기계적 연마(chemical mechanical polishing; CMP)와 같은 평탄화 공정 및/또는 에칭 공정을 이용하여 캡층(57S 및 57C)이 제거된다. 일부 실시예에 있어서, 캡층(57S 및 57C)은 제조 동작의 이 단계에서 제거되지 않고, 오히려 이후 단계에서 제거된다.
다음으로, 도 15에 도시된 바와 같이, BESL(60)은 도 14의 구조물 위에 형성되고, 또한 BESL(60) 상에 ILD층(62)이 형성된다. 일부 실시예에 있어서, BESL(60)의 두께는 약 5nm 내지 약 30nm의 범위 내에 있다.
또한, 도 16에 도시된 바와 같이, CMP 등의 평탄화 공정이 수행되어 더미 게이트 전극(55S 및 55C)의 상면을 노출시킨 후, 건식 및/또는 습식 에칭에 의해 더미 게이트 전극(55S 및 55C)이 제거됨으로써, 게이트 유전체층(130)이 노출되는, 게이트 스페이스(65S 및 65C)를 형성한다. 제거 공정은 하나 이상의 에칭 공정을 포함할 수 있다. 예를 들어 일부 실시예에 있어서, 제거 공정은 건식 에칭 또는 습식 에칭을 사용하여 선택적으로 에칭하는 것을 포함한다. 건식 에칭이 사용되는 경우, 공정 가스는 CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 또는 이들의 조합을 포함 할 수 있다. N2, O2 또는 Ar과 같은 희석 가스가 선택적으로 사용될 수 있다. 습식 에칭이 사용되는 경우, 에칭액(에천트)은 NH4OH:H2O2:H2O(APM), NH2OH, KOH, HNO3:NH4F:H2O 등을 포함할 수 있다. 일부 실시예에 있어서, 캡층(57S 및 57C)은 이 단계에서 CMP에 의해 제거된다.
그 후, 도 17에 도시된 바와 같이, 게이트 스페이스(65S 및 65C) 내에 하나 이상의 도전성 재료가 형성됨으로써, 금속 게이트 전극(70S, 70C)이 형성된다. 금속 게이트 전극(70S 및 70C)은 ALD, CVD, PVD, 도금 또는 이들의 조합과 같은 적절한 공정을 사용하여 형성될 수 있다. 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
금속 게이트 전극(70S 및 70C)을 형성한 이후에, 추가의 층간 유전체층, 콘택/비아, 상호접속 금속층 및 패시베이션층 등과 같은 다양한 피처를 형성하기 위해 추가의 CMOS 공정이 수행된다.
도 18 내지 도 22는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계들을 예시한다. 도 18 내지 도 22에 나타낸 공정들 이전, 동안, 그리고 이후에 추가의 공정들이 제공될 수 있고, 이하 설명된 동작들의 일부는 방법의 추가의 실시예를 위해 대체 또는 제거될 수 있다는 것이 이해된다. 동작들/공정들의 순서는 상호교환될 수 있다. 도 1a 내지 도 17와 관련하여 기술된 것과 동일하거나 유사한 재료, 구성, 공정 및/또는 동작이 다음의 실시예에 적용될 수 있고, 그 상세한 설명은 불필요한 중복을 피하기 위해 생략될 수 있다. 또한, 도 18 내지 도 22는 반도체 와이어를 형성하기 위한 또 다른 공정을 도시한다.
도 18에 도시된 바와 같이, 기판(예를 들어, Si 웨이퍼)(10')가 준비된다. 기판(10')은 Ge, IV족 화합물 반도체 또는 III-V족 화합물 반도체 등으로 제조될 수 있다. 그 후, 도 3의 동작과 유사하게, 도 19에 도시된 바와 같이, 선택 게이트 영역 및 제어 게이트 영역 내에 각각 불순물이 도입됨으로써, 선택 게이트(SG) 웰층(29S') 및 제어 게이트(CG) 웰층(29C')이 형성된다. 도 4와 유사하게, 도 20에 도시된 바와 같이, 마스크 패턴(40)이 선택 게이트 웰층(29S') 및 제어 게이트 웰층(29C') 위에 형성된다.
그 후, 도 21에 도시된 바와 같이, 웰층(29S' 및 29C') 및 기판(10')이 에칭되어 반도체 와이어(35S' 및 35C') 및 앵커 부분(30S' 및 30C')을 형성한다. 반도체 와이어를 형성하기 위해, 이방성 및 등방성 에칭의 조합이 사용된다. 이방성 에칭에서, SF6을 사용한 실리콘의 등방성 에칭 동작과 C4F8을 사용한 측벽 패시베이션 단계의 조합이 이용된다. 이 두 단계가 반복되어 수직 리세스가 형성되고, SF6을 사용한 등방성 에칭이 후속된다. SF6을 사용한 에칭은 수직 방향뿐만 아니라 측면 방향을 따라 진행하기 때문에, 마스크 패턴 아래의(형성될 반도체 와이어 아래의) 기판(10')의 부분이 제거됨으로써, 기판(10')으로부터 반도체 와이어를 릴리스(release)한다. 일부 실시예에 있어서, 도 21에 단면도로 도시된 바와 같이, 반도체 와이어(35S' 및 35C') 아래에 돌출부(19)가 형성될 수 있다.
후속하여, 도 22에 도시된 바와 같이, 리세스된 기판(10') 내에 절연층(20')이 형성된다. 격리 절연층(20')은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 글래스(FSG)과 같은 적합한 유전체 재료, 탄소 도핑된 산화물과 같은 저k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저k 유전체, 폴리이미드와 같은 폴리머, 또는 이들의 조합 등으로 제조될 수 있다. 일부 실시예에 있어서, 격리 절연층(20')은 CVD, 유동성 FCVD(flowable CVD) 또는 스핀-온-글래스 공정과 같은 공정을 통해 형성되지만, 임의의 허용가능한 공정이 이용될 수도 있다. 후속하여, 격리 절연층(20')의 불필요한 부분은, 예를 들어 에칭 공정, 화학 기계적 연마(CMP) 등을 사용하여 제거된다. 절연층(20')이 형성된 이후에, 도 6 내지 도 17과 함께 설명된 NVM 셀 구조물을 형성하기 위한 동작들이 수행된다.
도 23 내지 도 26은 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계들을 예시한다. 도 23 내지 도 26에 나타낸 공정들 이전, 동안, 그리고 이후에 추가의 공정들이 제공될 수 있고, 이하 설명된 동작들의 일부는 방법의 추가의 실시예를 위해 대체 또는 제거될 수 있다는 것이 이해된다. 동작들/공정들의 순서는 상호교환될 수 있다. 도 1a 내지 도 22와 관련하여 기술된 것과 동일하거나 유사한 재료, 구성, 공정 및/또는 동작이 다음의 실시예에 적용될 수 있고, 그 상세한 설명은 불필요한 중복을 피하기 위해 생략될 수 있다. 도 23 내지 도 26은 반도체 와이어를 형성하기 위한 또 다른 공정을 도시한다.
도 23에 도시된 바와 같이, 기판(10") 상에 제 1 반도체층(11)이 에피택셜 형성되고, 제 1 반도체층(11) 상에 제 2 반도체층(12)이 에피택셜 형성된다. 일부 실시예에 있어서, 기판(10")은 Si이고, 제 1 반도체층(11)은 SiGe로 제조되고, 제 2 반도체층(12)은 Si로 제조된다.
그 후, 도 3의 동작과 유사하게, 도 24에 도시된 바와 같이, 선택 게이트 영역 및 제어 게이트 영역 내에 각각 불순물이 도입됨으로써, 선택 게이트(SG) 웰층(29S") 및 제어 게이트(CG) 웰층(29C")이 형성된다. 도 4와 유사하게, 도 25에 도시된 바와 같이, 마스크 패턴(40)이 선택 게이트 웰층(29S") 및 제어 게이트 웰층(29C") 위에 형성된다.
그 후, 도 26에 도시된 바와 같이, 웰층(29S" 및 29C") 및 기판(10")이 에칭되어 반도체 와이어(35S" 및 35C") 및 앵커 부분(30S" 및 30C")을 형성한다. 반도체 와이어를 형성하기 위해, 마스크 패턴(40)을 에칭 마스크로서 사용하여 제 2 반도체층(12)이 에칭된 후, 제 1 반도체층(11)의 일부가 제거된다. 제 1 반도체층(11)은 암모늄 수산화물(NH4OH), 테트라메틸암모늄 수산화물(TMAH), 에틸렌다이아민 피로카테콜(EDP) 또는 칼륨 수산화물(KOH) 용액과 같은, 그러나 그것에 한정되지 않는, 습식 에천트를 사용하여 선택적으로 제거될 수 있다.
일부 실시예에 있어서, 도 21에 도시된 돌출부(19)와 유사한 돌출부가 반도체 와이어(35S" 및 35C") 아래에 형성될 수 있다.
후속하여, 도 11과 유사하게, 리세스된 제 1 반도체층(11) 내에 절연층이 형성된다. 일부 실시예에 있어서, 반도체 와이어(35S" 및 35C") 아래의 제 1 반도체층은 기판 (10")을 노출시키기 위해 완전히 제거된다. 절연층이 형성된 이후에, 도 6 내지 도 17과 함께 설명된 NVM 셀 구조물을 형성하기 위한 동작들이 수행된다.
도 27 내지 도 30은 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정의 다양한 단계들을 예시한다. 도 27 내지 도 30에 나타낸 공정들 이전, 동안, 그리고 이후에 추가의 공정들이 제공될 수 있고, 이하 설명된 동작들의 일부는 방법의 추가의 실시예를 위해 대체 또는 제거될 수 있다는 것이 이해된다. 동작들/공정들의 순서는 상호교환될 수 있다. 도 1a 내지 도 26와 관련하여 기술된 것과 동일하거나 유사한 재료, 구성, 공정 및/또는 동작이 다음의 실시예에 적용될 수 있고, 그 상세한 설명은 불필요한 중복을 피하기 위해 생략될 수 있다.
도 27 내지 도 30은 금속 게이트 구조물을 형성하기 위한 또 다른 공정을 도시한다. 도 2 내지 도 17에 관한 실시예에 있어서, 고k 게이트 유전체층(130)이 먼저 형성되고 더미 게이트층이 고k 게이트 유전체층(130) 상에 형성된다. 다음의 실시예에 있어서, 더미 유전체층(135)이 게이트 유전체층(130) 대신에 형성되고, 후속하여 고k 게이트 유전체층(130)이 형성된다.
도 27에 도시된 바와 같이, 도 7의 구조물이 형성된 이후에, 더미 게이트 유전체층(135)이 형성된다. 더미 유전체층은 열 산화, CVD, 스퍼터링, 또는 더미 유전체층을 형성하기 위한 당업계에 공지되고 사용되는 임의의 다른 방법에 의해 형성될 수 있다. 일부 실시예에 있어서, 더미 유전체층은 실리콘 산화물, 실리콘 질화물, SiCN, SiON 및 SiN와 같은 하나 이상의 적합한 유전체 재료, 탄소 도핑된 산화물과 같은 저k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저k 유전체, 폴리이미드와 같은 폴리머 등 또는 이들의 조합으로 제조될 수 있다. 일실시예에 있어서, 더미 게이트 유전체층(135)은, 일부 실시예에서 약 2nm 내지 약 20nm 범위 내의 두께를 가지고 SiO2로 제조된다.
더미 게이트 유전체층(135)이 형성된 이후에, 도 9 내지 도 13과 설명된 동작들이 수행됨으로써, 게이트 유전체층(130) 및 더미 게이트 유전체층(135)을 제외하고는 도 13의 구조물과 실질적으로 동일한, 도 28의 구조물을 형성한다.
그 후, 도 16에 설명된 바와 같은 유사한 동작들에 의해 더미 게이트 전극층(55S 및 55C)이 제거된다. 또한, 더미 게이트 유전체층(135)이 또한 제거됨으로써, 게이트 스페이스(65S 및 65C)을 형성하고, 여기서 적층형 유전체층(120)으로 감싸진 반도체 와이어(35S) 및 반도체 와이어(35C)가 노출된다.
다음으로, 도 30a에 도시된 바와 같이, 게이트 스페이스(65S 및 65C) 내에 고k 게이트 유전체층(130')이 형성되고, 게이트 스페이스(65S 및 65C) 내의 게이트 유전체층(130') 상에 하나 이상의 도전성 재료가 형성됨으로써 금속 게이트 전극(70S 및 70C)를 형성한다. 금속 게이트 전극(70S 및 70C)은 ALD, CVD, PVD, 도금 또는 이들의 조합과 같은 적절한 공정을 사용하여 형성될 수 있다. 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 일부 실시예에서 고k 유전체층(130')을 형성하기 이전에, 계면 산화물층이 반도체 와이어(35S) 상에 형성된다. 게이트 유전체층(130')은 CVD, PVD 또는 ALD에 의해 형성될 수 있다.
도 30b는 도 30a의 X1-X1 선을 따른 평면 PXY에 대응하는 단면도이고, 도 30c는 도 30a의 영역 A2의 확대도이고, 도 30d는 도 30a의 영역 A1의 확대도이다. 도 30b 및 도 30d에 도시된 바와 같이, 잔여 더미 게이트 유전체층(135)은 게이트 유전체층(130'), 제 1 및 제 2 측벽 스페이서(54 및 56), 및 적층형 유전체층(120) 사이에 남는다. 도 30b 및 도 30c에 도시된 바와 같이, 잔여 더미 게이트 유전체층(135)은 게이트 유전체층(130'), 제 1 및 제 2 측벽 스페이서(54 및 56), 및 격리 절연층(20) 또는 반도체 와이어(35S) 사이에 남는다.
모든 이점이 반드시 여기서 논의되지는 않았으며, 모든 실시예 또는 예시에 대해 특정 이점이 요구되지 않고, 다른 실시예 또는 예시가 상이한 장점을 제공할 수 있음을 이해할 것이다.
예를 들어, 본 발명개시에서, 선택 트랜지스터 및 제어 트랜지스터를 갖는 2T-SONOS NVM 셀이 채용되고, 이는 플로팅 게이트를 갖는 NVM 셀에 비해 스케일 다운(scale down)이 더 용이하다. 또한, 게이트-올-어라운드 구조를 채용함으로써, 메모리 동작을 보다 정밀하게 제어할 수 있고, 기입/판독/소거 동작을 향상시킬 수 있다. 또한, 본 발명개시의 게이트-올-어라운드 구성을 사용함으로써 디바이스 크기를 더욱 감소시킬 수 있다.
본 발명개시의 일양상에 따르면, 비휘발성 메모리(non-volatile memory; NVM) 셀을 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 반도체 와이어는 기판 상에 배치된 격리 절연층 위에 형성된다. 반도체 와이어는 선택 게이트 부분 및 제어 게이트 부분을 포함한다. 반도체 와이어의 제어 게이트 부분 둘레에 적층형 유전체층이 형성된다. 반도체 와이어의 선택 게이트 부분 둘레에, 그리고 반도체 와이어의 제어 게이트 부분 둘레에 형성된 적층형 유전체층 상에 게이트 유전체층이 형성된다. 게이트 유전체층 상에 더미 선택 게이트층을 포함하는 더미 선택 게이트 구조물이 형성되고, 게이트 유전체층 상에 더미 제어 게이트층을 포함하는 더미 제어 게이트 구조물이 형성된다. 더미 선택 게이트층 및 더미 제어 게이트층이 각각 금속 선택 게이트층 및 금속 제어 게이트층으로 대체된다. 일실시예에 있어서, 반도체 와이어는, 절연층 상에 배치된 반도체층 상에 마스크 패턴을 형성하는 단계, 마스크 패턴을 에칭 마스크로서 사용함으로써 반도체층을 패터닝하는 단계, 및 절연층의 일부를 제거함으로써 반도체 와이어를 형성하는 단계에 의해 형성된다. 일부 실시예에 있어서, 마스크 패턴을 형성하는 단계 이전에, 하나 이상의 이온 주입 공정에 의해 반도체층 내에 선택 게이트 웰(well)층 및 제어 게이트 웰층이 형성된다. 일부 실시예에 있어서, 반도체 와이어가 형성된 이후에, 선택 게이트 부분 및 제어 게이트 부분이 하나 이상의 이온 주입 공정에 의해 도핑된다. 일부 실시예에 있어서, 반도체 와이어는, 기판 상에 마스크 패턴을 형성하는 단계, 기판을 에칭함으로써 기판 내의 리세스 및 리세스 위에 배치된 반도체 와이어를 형성하는 단계, 리세스 내에 절연층을 형성하는 단계에 의해 형성된다. 일부 실시예에 있어서, 마스크 패턴을 형성하는 단계 이전에, 하나 이상의 이온 주입 공정에 의해 기판 내에 선택 게이트 웰층 및 제어 게이트 웰층이 형성된다. 일부 실시예에 있어서, 반도체 와이어가 형성된 이후에, 선택 게이트 부분 및 제어 게이트 부분이 하나 이상의 이온 주입 공정에 의해 도핑된다. 일부 실시예에 있어서, 적층형 유전체층은 산화물로 이루어지고 반도체 와이어의 제어 게이트 부분 상에 배치된 제 1 유전체층, 제 1 유전체층 상에 배치된 제 2 유전체층, 및 제 2 유전체층 상에 배치된 제 3 유전체층을 포함한다. 일부 실시예에 있어서, 제 2 유전체층은 SiN, SiON, HfO2 및 ZrO2로 이루어진 그룹으로부터 선택된 하나 이상의 재료를 포함한다. 일부 실시예에 있어서, 더미 선택 게이트 구조물 및 더미 제어 게이트 구조물은 더미 선택 게이트층 및 더미 제어 게이트층의 대향하는 측면들 상에 각각 배치된 제 1 측벽 스페이서, 및 제 1 측벽 스페이서 상에 배치된 제 2 측벽 스페이서를 포함한다. 실시예에 있어서, 더미 선택 게이트 구조물 및 더미 제어 게이트 구조물은, 게이트 유전체층 상에 더미 게이트 전극층을 형성하는 단계, 더미 게이트 전극층을 패터닝함으로써 더미 선택 게이트층 및 더미 제어 게이트층을 형성하고 게이트 유전체층을 패터닝하는 단계, 제 1 측벽 스페이서를 형성하는 단계, 및 제 2 측벽 스페이서를 형성하는 단계에 의해 형성된다. 일부 실시예에 있어서, 제 1 측벽 스페이서를 형성하는 단계와 제 2 측벽 스페이서를 형성하는 단계 사이에, 더미 제어 게이트 전극 및 제 1 측벽 스페이서에 의해 덮이지 않은 제어 게이트 부분 상의 적층형 유전체층이 제거된다.
본 발명개시의 다른 양상에 따르면, 비휘발성 메모리(non-volatile memory; NVM) 셀을 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 반도체 와이어는 기판 상에 배치된 격리 절연층 위에 형성되고, 반도체 와이어는 선택 게이트 부분 및 제어 게이트 부분을 포함한다. 반도체 와이어의 제어 게이트 부분 둘레에 적층형 유전체층이 형성된다. 반도체 와이어의 선택 게이트 부분 둘레에, 그리고 반도체 와이어의 제어 게이트 부분 둘레에 형성된 적층형 유전체층 상에 더미 게이트 유전체층이 형성된다. 게이트 유전체층 상에 더미 선택 게이트층을 포함하는 더미 선택 게이트 구조물이 형성되고, 더미 게이트 유전체층 상에 더미 제어 게이트층을 포함하는 더미 제어 게이트 구조물이 형성된다. 더미 게이트 유전체층, 더미 선택 게이트층 및 더미 제어 게이트층이 각각 게이트 유전체층, 금속 선택 게이트층 및 금속 제어 게이트층으로 대체된다. 일부 실시예에 있어서, 게이트 유전체층은 MgOx, BaTixOy, BaSrxTiyOz, SrTiO3, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Ta2O5, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy 및 LaAlO3으로 이루어진 그룹으로부터 선택된 하나 이상의 재료를 포함한다. 일부 실시예에 있어서, 선택 게이트 부분 및 제어 게이트 부분이 하나 이상의 이온 주입 공정에 의해 도핑된다. 일실시예에 있어서, 반도체 와이어는, 절연층 상에 배치된 반도체층 상에 마스크 패턴을 형성하는 단계, 마스크 패턴을 에칭 마스크로서 사용함으로써 반도체층을 패터닝하는 단계, 및 절연층의 일부를 제거함으로써 반도체 와이어를 형성하는 단계에 의해 형성된다. 일부 실시예에 있어서, 반도체 와이어는, 기판 상에 마스크 패턴을 형성하는 단계, 기판을 에칭함으로써 기판 내의 리세스 및 리세스 위에 배치된 반도체 와이어를 형성하는 단계, 리세스 내에 절연층을 형성하는 단계에 의해 형성된다. 일부 실시예에 있어서, 적층형 유전체층은, 산화물로 제조되고 반도체 와이어의 제어 게이트 부분 상에 배치된 제 1 유전체층, 제 1 유전체층 상에 배치된 제 2 유전체층, 및 산화물로 제조되고 제 2 유전체층 상에 배치된 제 3 유전체층을 포함하고, 제 2 유전체층은 SiN, SiON, HfO2 및 ZrO2로 이루어진 그룹으로부터 선택된 하나 이상의 재료를 포함한다. 일부 실시예에 있어서, 더미 선택 게이트 구조물 및 더미 제어 게이트 구조물은 더미 선택 게이트층 및 더미 제어 게이트층의 대향하는 측면들 상에 각각 배치된 제 1 측벽 스페이서, 및 제 1 측벽 스페이서 상에 배치된 제 2 측벽 스페이서를 포함한다.
본 발명개시의 또다른 양상에 따르면, 반도체 디바이스는 비휘발성 메모리(NVM) 셀을 포함한다. NVM 셀은 선택 게이트 부분 및 제어 게이트 부분을 포함한 반도체 와이어를 포함한다. NVM 셀은 선택 게이트 부분에 형성된 선택 트랜지스터 및 제어 게이트 부분에 형성된 제어 트랜지스터를 포함한다. 선택 트랜지스터는 선택 게이트 부분 둘레에 배치된 게이트 유전체층 및 게이트 유전체층 상에 배치된 선택 게이트 전극을 포함한다. 제어 트랜지스터는 제어 게이트 부분 둘레에 배치된 적층형 유전체층, 적층형 유전체층 상에 배치된 게이트 유전체층, 및 게이트 유전체층 상에 배치된 제어 게이트 전극을 포함한다. 적층형 유전체층은 제어 게이트 부분 상에 배치된 제 1 실리콘 산화물층, 제 1 실리콘 산화물 상에 배치된 전하 트래핑층, 및 전하 트래핑층 상에 배치된 제 2 실리콘 산화물층을 포함한다.
실시예
실시예 1. 비휘발성 메모리(non-volatile memory; NVM) 셀을 포함하는 반도체 디바이스를 형성하는 방법에 있어서,
선택 게이트 부분 및 제어 게이트 부분을 포함하는 반도체 와이어를 기판 상에 배치된 격리 절연층 위에 형성하는 단계;
상기 반도체 와이어의 상기 제어 게이트 부분 둘레에 적층형 유전체층을 형성하는 단계;
상기 반도체 와이어의 상기 선택 게이트 부분 둘레에 그리고 상기 반도체 와이어의 상기 제어 게이트 부분 둘레에 형성된 상기 적층형 유전체층 상에 게이트 유전체층을 형성하는 단계;
상기 게이트 유전체층 상의 더미 선택 게이트층을 포함하는 더미 선택 게이트 구조물 및 상기 게이트 유전체층 상의 더미 제어 게이트층을 포함하는 더미 제어 게이트 구조물을 형성하는 단계; 및
상기 더미 선택 게이트층 및 상기 더미 제어 게이트층을 각각 금속 선택 게이트층 및 금속 제어 게이트층으로 대체하는 단계
를 포함하는, 반도체 디바이스 형성 방법.
실시예 2. 실시예 1에 있어서,
상기 반도체 와이어를 형성하는 단계는,
상기 절연층 상에 배치된 반도체층 상에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 에칭 마스크로서 사용함으로써 상기 반도체층을 패터닝하는 단계;
상기 절연층의 일부를 제거함으로써 상기 반도체 와이어를 형성하는 단계
를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 3. 실시예 2에 있어서,
상기 마스크 패턴을 형성하는 단계 이전에, 하나 이상의 이온 주입 공정에 의해 상기 반도체층 내에 선택 게이트 웰(well)층 및 제어 게이트 웰층이 형성되는 것인, 반도체 디바이스 형성 방법.
실시예 4. 실시예 2에 있어서,
상기 반도체 와이어를 형성하는 단계 이후에, 상기 선택 게이트 부분 및 상기 제어 게이트 부분은 하나 이상의 이온 주입 공정에 의해 도핑되는 것인, 반도체 디바이스 형성 방법.
실시예 5. 실시예 1에 있어서,
상기 반도체 와이어를 형성하는 단계는,
상기 기판 상에 마스크 패턴을 형성하는 단계;
상기 기판을 에칭함으로써 상기 기판 내의 리세스 및 상기 리세스 위에 배치된 상기 반도체 와이어를 형성하는 단계; 및
상기 리세스 내에 상기 절연층을 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 6. 실시예 5에 있어서,
상기 마스크 패턴을 형성하는 단계 이전에, 하나 이상의 이온 주입 공정에 의해 상기 기판 내에 선택 게이트 웰층 및 제어 게이트 웰층이 형성되는 것인, 반도체 디바이스 형성 방법.
실시예 7. 실시예 5에 있어서,
상기 반도체 와이어를 형성하는 단계 이후에, 상기 선택 게이트 부분 및 상기 제어 게이트 부분은 하나 이상의 이온 주입 공정에 의해 도핑되는 것인, 반도체 디바이스 형성 방법.
실시예 8. 실시예 1에 있어서,
상기 적층형 유전체층은, 산화물로 제조되고 상기 반도체 와이어의 상기 제어 게이트 부분 상에 배치된 제 1 유전체층, 상기 제 1 유전체층 상에 배치된 제 2 유전체층, 및 산화물로 제조되고 상기 제 2 유전체층 상에 배치된 제 3 유전체층을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 9. 제 8 항에 있어서,
상기 제 2 유전체층은 SiN, SiON, HfO2 및 ZrO2로 이루어진 그룹으로부터 선택된 하나 이상의 재료를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 10. 실시예 1에 있어서,
상기 더미 선택 게이트 구조물 및 상기 더미 제어 게이트 구조물은 상기 더미 선택 게이트층 및 상기 더미 제어 게이트층의 대향하는 측면들 상에 각각 배치된 제 1 측벽 스페이서, 및 상기 제 1 측벽 스페이서 상에 배치된 제 2 측벽 스페이서를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 11. 실시예 10에 있어서,
상기 더미 선택 게이트 구조물 및 상기 더미 제어 게이트 구조물을 형성하는 단계는,
상기 게이트 유전체층 상에 더미 게이트 전극층을 형성하는 단계;
상기 더미 게이트 전극층을 패터닝함으로써 상기 더미 선택 게이트층 및 상기 더미 제어 게이트층을 형성하고, 상기 게이트 유전체층을 패터닝하는 단계;
상기 제 1 측벽 스페이서를 형성하는 단계; 및
상기 제 2 측벽 스페이서를 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 12. 실시예 11에 있어서,
상기 제 1 측벽 스페이서를 형성하는 단계와 상기 제 2 측벽 스페이서를 형성하는 단계 사이에, 상기 더미 제어 게이트 전극 및 상기 제 1 측벽 스페이서에 의해 덮이지 않은 상기 제어 게이트 부분 상의 적층형 유전체층이 제거되는 것인, 반도체 디바이스 형성 방법.
실시예 13. 비휘발성 메모리(non-volatile memory; NVM) 셀을 포함하는 반도체 디바이스를 형성하는 방법에 있어서,
선택 게이트 부분 및 제어 게이트 부분을 포함하는 반도체 와이어를 기판 상에 배치된 격리 절연층 위에 형성하는 단계;
상기 반도체 와이어의 상기 제어 게이트 부분 둘레에 적층형 유전체층을 형성하는 단계;
상기 반도체 와이어의 상기 선택 게이트 부분 둘레에 그리고 상기 반도체 와이어의 상기 제어 게이트 부분 둘레에 형성된 상기 적층형 유전체층 상에 더미 게이트 유전체층을 형성하는 단계;
상기 더미 게이트 유전체층 상의 더미 선택 게이트층을 포함하는 더미 선택 게이트 구조물 및 상기 더미 게이트 유전체층 상의 더미 제어 게이트층을 포함하는 더미 제어 게이트 구조물을 형성하는 단계; 및
상기 더미 게이트 유전체층, 상기 더미 선택 게이트층 및 상기 더미 제어 게이트층을 각각 게이트 유전체층, 금속 선택 게이트층 및 금속 제어 게이트층으로 대체하는 단계
를 포함하는, 반도체 디바이스 형성 방법.
실시예 14. 실시예 13에 있어서,
상기 게이트 유전체층은 MgOx, BaTixOy, BaSrxTiyOz, SrTiO3, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Ta2O5, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy 및 LaAlO3으로 이루어진 그룹으로부터 선택된 하나 이상의 재료를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 15. 실시예 13에 있어서,
상기 선택 게이트 부분 및 상기 제어 게이트 부분은 하나 이상의 이온 주입 공정에 의해 도핑되는 것인, 반도체 디바이스 형성 방법.
실시예 16. 실시예 13에 있어서,
상기 반도체 와이어를 형성하는 단계는,
상기 절연층 상에 배치된 반도체층 상에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 에칭 마스크로서 사용함으로써 상기 반도체층을 패터닝하는 단계;
상기 절연층의 일부를 제거함으로써 상기 반도체 와이어를 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 17. 실시예 13에 있어서, 상기 반도체 와이어를 형성하는 단계는,
상기 기판 상에 마스크 패턴을 형성하는 단계;
상기 기판을 에칭함으로써 상기 기판 내의 리세스 및 상기 리세스 위에 배치된 상기 반도체 와이어를 형성하는 단계; 및
상기 리세스 내에 상기 절연층을 형성하는 단계
를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 18. 실시예 13에 있어서,
상기 적층형 유전체층은, 산화물로 제조되고 상기 반도체 와이어의 상기 제어 게이트 부분 상에 배치된 제 1 유전체층, 상기 제 1 유전체층 상에 배치된 제 2 유전체층, 및 산화물로 제조되고 상기 제 2 유전체층 상에 배치된 제 3 유전체층을 포함하고,
상기 제 2 유전체층은 SiN, SiON, HfO2 및 ZrO2로 이루어진 그룹으로부터 선택된 하나 이상의 재료를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 19. 실시예 13에 있어서,
상기 더미 선택 게이트 구조물 및 상기 더미 제어 게이트 구조물은 상기 더미 선택 게이트층 및 상기 더미 제어 게이트층의 대향하는 측면들 상에 각각 배치된 제 1 측벽 스페이서, 및 상기 제 1 측벽 스페이서 상에 배치된 제 2 측벽 스페이서를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 20. 비휘발성 메모리(non-volatile memory; NVM) 셀을 포함한 반도체 디바이스에 있어서,
상기 NVM 셀은 기판 상에 배치된 격리 절연층 위에 배치된 반도체 와이어 - 상기 반도체 와이어는 선택 게이트 부분 및 제어 게이트 부분을 포함함 - 를 포함하고,
상기 NVM 셀은 상기 선택 게이트 부분에 형성된 선택 트랜지스터 및 상기 제어 게이트 부분에 형성된 제어 트랜지스터를 포함하고,
상기 선택 트랜지스터는 상기 선택 게이트 부분 둘레에 배치된 게이트 유전체층 및 상기 게이트 유전체층 상에 배치된 선택 게이트 전극을 포함하고,
상기 제어 트랜지스터는 상기 제어 게이트 부분 둘레에 배치된 적층형 유전체층, 상기 적층형 유전체층 상에 배치된 게이트 유전체층, 및 상기 게이트 유전체층 상에 배치된 제어 게이트 전극을 포함하고,
상기 적층형 유전체층은 상기 제어 게이트 부분 상에 배치된 제 1 실리콘 산화물층, 상기 제 1 실리콘 산화물 상에 배치된 전하 트래핑(trapping)층, 및 상기 전하 트래핑층 상에 배치된 제 2 실리콘 산화물층을 포함하는 것인, 반도체 디바이스.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들 또는 예시들의 특징들을 약술한다. 당업자는 여기에 개시된 실시예들 또는 예시들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.

Claims (10)

  1. 비휘발성 메모리(non-volatile memory; NVM) 셀을 포함하는 반도체 디바이스를 형성하는 방법에 있어서,
    선택 게이트 부분 및 제어 게이트 부분을 포함하는 반도체 와이어를 기판 상에 배치된 격리 절연층 위에 형성하는 단계;
    상기 반도체 와이어의 상기 제어 게이트 부분 둘레에 적층형 유전체층을 형성하는 단계;
    상기 반도체 와이어의 상기 선택 게이트 부분 둘레에 그리고 상기 반도체 와이어의 상기 제어 게이트 부분 둘레에 형성된 상기 적층형 유전체층 상에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 상의 더미 선택 게이트층을 포함하는 더미 선택 게이트 구조물 및 상기 게이트 유전체층 상의 더미 제어 게이트층을 포함하는 더미 제어 게이트 구조물을 형성하는 단계; 및
    상기 더미 선택 게이트층 및 상기 더미 제어 게이트층을 각각 금속 선택 게이트층 및 금속 제어 게이트층으로 대체하는 단계
    를 포함하고,
    상기 반도체 와이어를 형성하는 단계는,
    상기 기판 상에 마스크 패턴을 형성하는 단계;
    상기 기판을 에칭함으로써 상기 기판 내의 리세스 및 상기 리세스 위에 배치된 상기 반도체 와이어를 형성하는 단계; 및
    상기 리세스 내에 상기 절연층을 형성하는 단계를 포함하는 것인,
    반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 반도체 와이어를 형성하는 단계는,
    상기 절연층 상에 배치된 반도체층 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 에칭 마스크로서 사용함으로써 상기 반도체층을 패터닝하는 단계; 및
    상기 절연층의 일부를 제거함으로써 상기 반도체 와이어를 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  3. 제 2 항에 있어서,
    상기 마스크 패턴을 형성하는 단계 이전에, 하나 이상의 이온 주입 공정에 의해 상기 반도체층 내에 선택 게이트 웰(well)층 및 제어 게이트 웰층이 형성되는 것인, 반도체 디바이스 형성 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 마스크 패턴을 형성하는 단계 이전에, 하나 이상의 이온 주입 공정에 의해 상기 기판 내에 선택 게이트 웰층 및 제어 게이트 웰층이 형성되는 것인, 반도체 디바이스 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 와이어를 형성하는 단계 이후에, 하나 이상의 이온 주입 공정에 의해 상기 선택 게이트 부분 및 상기 제어 게이트 부분이 도핑되는 것인, 반도체 디바이스 형성 방법.
  7. 제 1 항에 있어서,
    상기 적층형 유전체층은, 산화물로 제조되고 상기 반도체 와이어의 상기 제어 게이트 부분 상에 배치된 제 1 유전체층, 상기 제 1 유전체층 상에 배치된 제 2 유전체층, 및 산화물로 제조되고 상기 제 2 유전체층 상에 배치된 제 3 유전체층을 포함하는 것인, 반도체 디바이스 형성 방법.
  8. 비휘발성 메모리(non-volatile memory; NVM) 셀을 포함하는 반도체 디바이스를 형성하는 방법에 있어서,
    선택 게이트 부분 및 제어 게이트 부분을 포함하는 반도체 와이어를 기판 상에 배치된 격리 절연층 위에 형성하는 단계;
    상기 반도체 와이어의 상기 제어 게이트 부분 둘레에 적층형 유전체층을 형성하는 단계;
    상기 반도체 와이어의 상기 선택 게이트 부분 둘레에 그리고 상기 반도체 와이어의 상기 제어 게이트 부분 둘레에 형성된 상기 적층형 유전체층 상에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 상의 더미 선택 게이트층을 포함하는 더미 선택 게이트 구조물 및 상기 게이트 유전체층 상의 더미 제어 게이트층을 포함하는 더미 제어 게이트 구조물을 형성하는 단계; 및
    상기 더미 선택 게이트층 및 상기 더미 제어 게이트층을 각각 금속 선택 게이트층 및 금속 제어 게이트층으로 대체하는 단계
    를 포함하고,
    상기 더미 선택 게이트 구조물 및 상기 더미 제어 게이트 구조물은 상기 더미 선택 게이트층 및 상기 더미 제어 게이트층의 대향하는 측면들 상에 각각 배치된 제 1 측벽 스페이서, 및 상기 제 1 측벽 스페이서 상에 배치된 제 2 측벽 스페이서를 포함하는 것인, 반도체 디바이스 형성 방법.
  9. 비휘발성 메모리(non-volatile memory; NVM) 셀을 포함하는 반도체 디바이스를 형성하는 방법에 있어서,
    선택 게이트 부분 및 제어 게이트 부분을 포함하는 반도체 와이어를 기판 상에 배치된 격리 절연층 위에 형성하는 단계;
    상기 반도체 와이어의 상기 제어 게이트 부분 둘레에 적층형 유전체층을 형성하는 단계;
    상기 반도체 와이어의 상기 선택 게이트 부분 둘레에 그리고 상기 반도체 와이어의 상기 제어 게이트 부분 둘레에 형성된 상기 적층형 유전체층 상에 더미 게이트 유전체층을 형성하는 단계;
    상기 더미 게이트 유전체층 상의 더미 선택 게이트층을 포함하는 더미 선택 게이트 구조물 및 상기 더미 게이트 유전체층 상의 더미 제어 게이트층을 포함하는 더미 제어 게이트 구조물을 형성하는 단계; 및
    상기 더미 게이트 유전체층, 상기 더미 선택 게이트층 및 상기 더미 제어 게이트층을 각각 게이트 유전체층, 금속 선택 게이트층 및 금속 제어 게이트층으로 대체하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  10. 비휘발성 메모리(non-volatile memory; NVM) 셀을 포함한 반도체 디바이스에 있어서,
    상기 NVM 셀은 기판 상에 배치된 격리 절연층 위에 배치된 반도체 와이어 - 상기 반도체 와이어는 선택 게이트 부분 및 제어 게이트 부분을 포함함 - 를 포함하고,
    상기 NVM 셀은 상기 선택 게이트 부분에 형성된 선택 트랜지스터 및 상기 제어 게이트 부분에 형성된 제어 트랜지스터를 포함하고,
    상기 선택 트랜지스터는 상기 선택 게이트 부분 둘레에 배치된 게이트 유전체층 및 상기 게이트 유전체층 상에 배치된 선택 게이트 전극을 포함하고,
    상기 제어 트랜지스터는 상기 제어 게이트 부분 둘레에 배치된 적층형 유전체층, 상기 적층형 유전체층 상에 배치된 게이트 유전체층, 및 상기 게이트 유전체층 상에 배치된 제어 게이트 전극을 포함하고,
    상기 선택 트랜지스터 및 상기 제어 트랜지스터는, 상기 선택 게이트 전극 및 상기 제어 게이트 전극 각각의 대향하는 측벽들 상에 배치된 제1 측벽 스페이서들, 및 상기 제1 측벽 스페이서들 상에 배치된 제2 측벽 스페이서들을 포함하고,
    상기 적층형 유전체층은 상기 제어 게이트 부분 상에 배치된 제 1 실리콘 산화물층, 상기 제 1 실리콘 산화물 상에 배치된 전하 트래핑(trapping)층, 및 상기 전하 트래핑층 상에 배치된 제 2 실리콘 산화물층을 포함하는 것인, 반도체 디바이스.
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