KR102251363B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는, 기판 상에 배치된 핀형 액티브 패턴들과 게이트 전극들, 게이트 전극 양측벽에 배치되는 제1 스페이서 및 제2 스페이서, 게이트 전극 양측에 배치되는 제1 및 제2 불순물 영역들, 제1 불순물 영역과 전기적으로 연결되는 콘택 플러그 및 콘택 플러그를 감싸며, 콘택 플러그의 상부면과 동일한 높이에 상부면을 갖는 제3 스페이서를 포함한다.

Description

반도체 소자{semiconductor device}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로. 더욱 상세하게는 트랜지스터에 전기적으로 연결되는 콘택 플러그 및 이를 제조하는 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 및/또는 고속화에 대한 요구가 점점 심화되고 있다. 특히 반도체 소자의 고집적화에 의해 서로 절연되어야 할 도전 패턴들 사이의 브릿지(bridge)가 발생되거나, 이를 방지하기 위하여 절연물의 두께를 증가시켜 도전 패턴의 저항이 증가하는 등의 문제가 발생되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 신뢰성이 향상된 고집적화된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는: 기판 상에 배치된 핀형 액티브 패턴들; 상기 핀형 액티브 패턴들을 가로지르는 게이트 전극; 상기 게이트 전극 양측벽에 배치되는 제1 스페이서; 상기 제1 스페이서 측면에 배치되며, 상기 제1 스페이서의 상부면과 동일한 높이에 상부면을 갖는 제2 스페이서; 상기 게이트 전극 양측에 배치되는 제1 및 제2 불순물 영역들; 상기 제1 불순물 영역과 전기적으로 연결되는 콘택 플러그; 및 상기 콘택 플러그를 감싸며, 상기 콘택 플러그의 상부면과 동일한 높이에 상부면을 갖는 제3 스페이서를 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자는, 인접한 게이트 전극 사이를 매립하는 제1 층간 절연막; 및 상기 제1 층간 절연막 상에 배치되는 제2 층간 절연막을 더 포함하되, 상기 콘택 플러그는 상기 제1 및 제2 층간 절연막들을 관통할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 콘택 플러그는: 상기 제1 층간 절연막에 배치되는 제1 부분; 및 상기 제2 층간 절연막에 배치되는 제2 부분을 포함하되, 상기 제2 부분은 아래로 갈수록 좁아지는 폭을 가지며, 상기 제2 부분의 가장 좁은 폭은 상기 제1 부분의 평균 폭과 실질적으로 동일하거나 클 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제3 스페이서는 상기 제2 스페이서의 상부와 일부 접할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제3 스페이서는 상기 제1 스페이서의 상부와 일부 접할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 스페이서는 상기 게이트 전극의 연장 방향과 동일한 방향으로 연장하며, 상기 제2 스페이서는 상기 제1 스페이서의 연장 방향과 동일한 방향으로 연장하고, 상기 제3 스페이서는 상기 콘택 플러그의 외측면을 감쌀 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 내지 제3 스페이서들은 각각 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 전극은: 단면이 U자인 제1 게이트 패턴; 및 상기 제1 게이트 패턴의 중앙을 채우는 제2 게이트 패턴을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는, 상기 게이트 전극 상에 배치되는 캡핑 패턴; 및 상기 핀형 액티브 패턴들 및 상기 게이트 전극 사이에 배치되는 게이트 절연 패턴을 더 포함하되, 상기 제1 스페이서의 상부면은 상기 캡핑 패턴의 상부면과 동일 평면일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 절연 패턴은 금속 산화물을 포함하며 U자 단면을 가질 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은: 기판에 제1 방향으로 연장하는 핀형 액티브 패턴들을 형성하는 단계; 상기 핀형 액티브 패턴들을 가로지르도록 상기 제1 방향과 수직인 제2 방향으로 연장하는 제1 스페이서들과 제2 스페이서들을 순차적으로 형성하는 단계; 마주하는 제1 스페이서들 사이에 노출된 핀형 액티브 패턴들 상에 게이트 절연 패턴, 게이트 전극 및 캡핑 패턴을 순차적으로 형성하는 단계; 상기 게이트 전극 양측의 핀형 액티브 패턴들 각각에 제1 및 제2 불순물 영역들을 성장시키는 단계; 상기 제1 및 제2 불순물 영역들 및 상기 제1 및 제2 스페이서들 사이를 채우는 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계; 상기 제1 및 제2 층간 절연막들을 식각하여, 상기 제1 불순물 영역을 노출시키는 콘택 홀을 형성하는 단계; 상기 콘택 홀이 형성된 제1 및 제2 층간 절연막들을 등방성 식각하는 단계; 상기 콘택 홀 내측면을 감싸는 제3 스페이서를 형성하는 단계; 및 상기 제3 스페이서가 형성된 콘택 홀을 도전물로 매립하여, 콘택 플러그를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 내지 제3 스페이서들 각각은 상기 제1 및 제2 층간 절연막들과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 층간 절연막들 각각은 제1 산화물을 포함하며, 상기 콘택 홀이 형성된 제1 및 제2 층간 절연막들은 등방성 식각될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 내지 제3 스페이서들 각각은, 상기 제1 및 제2 층간 절연막들과 일 에천트에 대하여 식각 선택비를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 내지 제3 스페이서들 각각은 상기 제1 산화물과 식각 선택비를 갖는 제2 산화물, 질화물 및 산질화물 중 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 핀형 액티브 패턴들을 가로지르도록 제2 방향으로 연장하는 더미 구조물을 형성하는 단계; 및 상기 더미 구조물 양측에 상기 제1 및 제2 스페이서들과 상기 제1 및 제2 불순물 영역들을 형성한 후, 상기 더미 구조물을 제거하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 불순물 영역들은 상기 핀형 액티브 패턴들 각각으로부터 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제3 스페이서를 형성하는 단계는: 상기 콘택 홀 내측면 및 바닥면을 컨포멀하게 덮는 스페이서막을 형성하는 단계; 상기 콘택 홀의 바닥면에 형성된 스페이서막을 이방성 식각하는 단계; 및 상기 콘택 홀의 내측면에 잔류하는 스페이서막을 등방성 식각하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 스페이서막에 대하여 이방성 식각 및 등방성 식각은 동일한 챔버 내에서 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 콘택 플러그를 형성하기 전에, 상기 콘택 홀 내측면을 세정하는 단계를 더 포함하되, 상기 세정 공정에 의해 상기 제3 스페이서가 일부 식각될 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 콘택 플러그 및 게이트 전극 사이에 절연물로 이루어진 제1 내지 제3 스페이서들이 배치되어, 상기 콘택 플러그 및 상기 게이트 전극 사이의 절연 특성이 우수할 수 있다. 또한, 콘택 홀 내부에 도전물을 매립하기 전, 여러 차례의 식각 공정 및 세정 공정으로 콘택 홀 크기를 증가시켜, 완성되는 콘택 플러그의 저항을 감소시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 1b는 도 1a의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 1c는 도 1a의 반도체 소자를 I-II'으로 절단한 단면도이다.
도 2a 내지 20a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 사시도들이다.
도 2b 내지 도 20b는 도 2a 내지 20a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 2c 내지 도 20c는 도 2a 내지 20a의 반도체 소자를 II-II'으로 절단한 단면도들이다.
도 21a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 21b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이며, 도 1b는 도 1a의 반도체 소자를 I-I'으로 절단한 단면도이고, 도 1c는 도 1a의 반도체 소자를 II-II'으로 절단한 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 소자는, 기판(100) 상에 형성된 소자 분리막(110), 핀형 액티브 패턴들(140), 트랜지스터들 및 콘택 플러그(180)를 포함할 수 있다.
상기 기판(100)은 실리콘 및/또는 게르마늄과 같은 반도체를 포함하거나, SOI(silicon on isolator) 또는 GOI(germanium on isolator)를 포함할 수 있다. 상기 소자 분리막(110)은 상기 기판(100) 상에서 상기 핀형 액티브 패턴들(140)을 정의할 수 있다.
상기 핀형 액티브 패턴들(140) 각각은 상기 기판(100)으로부터 z방향으로 돌출되며, 상기 기판(100)을 x축 방향으로 가로지르도록 연장할 수 있다. 상기 핀형 액티브 패턴들(140)은 서로 평행할 수 있다. 본 발명의 일 실시예에 따르면, 상기 핀형 액티브 패턴들(140) 각각은 상기 소자 분리막(110)보다 높은 상부면을 갖는 제1 부분(142)과, 상기 소자 분리막(110)보다 낮은 상부면을 갖는 제2 부분(144)을 포함할 수 있다. 상기 핀형 액티브 패턴(140)의 제2 부분(144)의 상부면은 상기 소자 분리막(110)의 상부면보다 낮을 수 있다. 일 측면에 따르면, 상기 핀형 액티브 패턴들(140)은 상기 기판(100)과 일체(one body)일 수 있다.
상기 트랜지스터들 각각은, 상기 핀형 액티브 패턴들(140) 및 상기 소자 분리막(110)을 y축 방향으로 가로지르도록 연장하는 게이트 전극(160)과, 상기 게이트 전극(160)과 상기 핀형 액티브 패턴들(140) 사이에 배치되는 게이트 절연 패턴(155)과, 상기 게이트 전극(160)의 양측에 배치되는 제1 및 제2 불순물 영역들(145a, 145b)과, 상기 상기 게이트 전극(160) 상에서 상기 게이트 전극(160)을 보호하는 캡핑 패턴(162)과, 상기 게이트 전극(160) 및 상기 캡핑 패턴(162)의 측면을 덮는 스페이서 구조물을 포함할 수 있다.
상기 게이트 절연 패턴(155)은 상기 핀형 액티브 패턴들(140)의 제1 부분들을 가로지르면서 상기 y축 방향으로 연장할 수 있다. 본 발명의 일 실시예에 따르면, 도 1b의 단면도에서 보는 바와 같이 상기 게이트 절연 패턴(155)은 U자의 단면을 가질 수 있다. 한편, 상기 게이트 절연 패턴(155)은 금속 산화물을 포함할 수 있다. 예컨대, 상기 게이트 절연 패턴(155)은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄산화질화물(HfON), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄늄 산화물(HfLaO), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(TaO2 ,), 지르코늄 실리콘 산화물(ZrSiO), 란타늄 산화물(La2O3) 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(160)은 상기 게이트 절연 패턴(155) 상에서 상기 y축 방향으로 연장할 수 있다. 본 발명의 일 실시예에 따르면, 상기 게이트 전극(160)은 제1 게이트 패턴(157)과, 제2 게이트 패턴(159)을 포함할 수 있다. 상기 제1 게이트 패턴은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo)과 같은 금속과, 상기 금속을 포함하는 질화물(nitride), 탄화물(carbide), 실리콘 질화물(silicon-nitride) 및 실리사이드(silicide)를 포함할 수 있다. 상기 제2 게이트 패턴은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo)과 같은 금속을 포함할 수 있다.
또한, 도 1b의 단면도에서 보는 바와 같이 상기 제1 게이트 패턴(157)은 U자의 단면을 가질 수 있다. 또한, 상기 제2 게이트 패턴(159)은 상기 제1 게이트 패턴(157)의 중앙 부위를 채우며 배치될 수 있다. 상기 제1 게이트 패턴(157)의 상부면과 상기 제2 게이트 패턴(159)의 상부면을 실질적으로 동일 평면일 수 있다.
상기 캡핑 패턴(162)은 상기 게이트 전극(160) 상에서 상기 y축 방향으로 연장할 수 있다. 상기 캡핑 패턴(162)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 스페이서 구조물은 상기 게이트 절연 패턴(155), 상기 게이트 전극(160) 및 상기 캡핑 패턴(162)의 양측면에 접하며 배치되는 제1 스페이서(130)와, 상기 제1 스페이서(130)의 측면에 배치되는 제2 스페이서(135)와, 상기 제2 스페이서(135) 측면에 배치되는 제3 스페이서(175)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 스페이서(130)는 상기 게이트 절연 패턴(155), 상기 게이트 전극(160) 및 상기 캡핑 패턴(162)의 양측면을 덮으며, 상기 y축 방향으로 연장할 수 있다. 상기 제1 스페이서(130)의 상부면은 상기 캡핑 패턴(162)의 상부면과 실질적으로 동일한 평면일 수 있다. 상기 제1 스페이서(130)는 실리콘 질화물을 포함할 수 있다.
상기 제2 스페이서(135)는 상기 제1 스페이서(130)의 측면에 접하며 상기 y축 방향으로 연장할 수 있으며, 상기 제2 스페이서(135)의 상부면은 상기 제1 스페이서(130)의 상부면과 실질적으로 동일한 평면일 수 있다. 상기 제2 스페이서(135)는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 제3 스페이서(175)는 상기 제2 스페이서(135)의 측면에 접하며 배치되며 상기 콘택 플러그(180)의 측면을 감싸며 따라 z축 방향으로 연장할 수 있다. 일 측면에 따르면, 상기 제3 스페이서(175)는 상기 제2 스페이서(135)의 상부면의 적어도 일부와 접할 수 있다. 또한, 상기 제3 스페이서(175)는 상기 제1 스페이서(130)의 상부면의 적어도 일부와 접할 수 있다. 상기 제3 스페이서(175)는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 제1 및 제2 불순물 영역들(145a, 145b)은 상기 게이트 전극(160) 양측의 핀형 액티브 패턴(140)의 제2 부분들(144) 상에 배치될 수 있다. 상기 제1 및 제2 불순물 영역들(145a, 145b) 각각은 상기 핀형 액티브 패턴(140)의 제2 부분들(144)로부터 선택적 에피택시얼 성장(selective epitaxial growth) 공정을 통해 형성되기 때문에 그 단면이 다각형일 수 있다. 상기 제1 및 제2 불순물 영역들(145a, 145b)은 상기 트랜지스터의 소스/드레인 영역들(source/drain regions)로 기능할 수 있다. 일 측면에 따르면, 상기 제1 및 제2 불순물 영역들(145a, 145b) 각각의 상부면은 상기 핀형 액티브 패턴(140)의 제1 부분(142)의 상부면과 실질적으로 동일한 높이일 수 있다.
상기 반도체 소자는, 상기 게이트 전극들(160) 사이를 절연하는 제1 층간 절연막(150)과, 상기 게이트 전극들(160)의 상부를 덮는 제2 층간 절연막(165)을 더 포함할 수 있다. 상기 제1 및 제2 층간 절연막들(150, 165) 각각은 실리콘 산화물을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 내지 제3 스페이서들(130, 135, 175)은 상기 제1 및 제2 층간 절연막들(150, 165)과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 및 제2 층간 절연막들(150, 165)이 제1 실리콘 산화물을 포함하는 경우, 상기 제1 내지 제3 스페이서들(130, 135, 175)은 상기 제1 실리콘 산화물과 식각 선택비를 갖는 제2 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 콘택 플러그(180)는 상기 제1 및 제2 층간 절연막들(150, 165)을 관통하여, 상기 제1 불순물 영역(145a)과 전기적으로 연결될 수 있다. 전술한 바와 같이 상기 콘택 플러그(180)의 측면은 상기 제3 스페이서(175)에 의해 감싸질 수 있다.
본 발명의 일 실시예에 따르면, 상기 콘택 플러그(180)는 상기 제1 층간 절연막(150)을 관통하는 하부(180b)와, 상기 제2 층간 절연막(165)을 관통하는 상부(180a)를 포함할 수 있다. 도 1b에 도시된 바와 같이, 상기 콘택 플러그(180)의 상부(180a)는 아래로 갈수록 좁아지는 폭(WT3)을 가지며, 상기 상부(180a)의 가장 좁은 폭(WT3)은 상기 하부(180b)의 평균 폭(WT4)과 실질적으로 동일하거나 클 수 있다.
상기 콘택 플러그(180)와 상기 게이트 전극(160)이, 상기 제1 내지 제3 스페이서들(130, 135, 175)에 의해 절연되고 있어, 상기 콘택 플러그(180)와 상기 게이트 전극(160) 사이의 전기적 신뢰성이 향상될 수 있다. 또한, 상기 콘택 플러그(180)의 측면을 감싸는 제3 스페이서(175)에 의해 상기 콘택 플러그(180)의 기하학적 구조가 반도체 소자의 전체적 구조에서 재현성을 가질 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 2a 내지 20a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 사시도들이고, 도 2b 내지 도 20b는 도 2a 내지 20a의 반도체 소자를 I-I'으로 절단한 단면도들이며, 도 2c 내지 도 20c는 도 2a 내지 20a의 반도체 소자를 II-II'으로 절단한 단면도들이다.
도 2a 내지 도 2c를 참조하면, 기판(100) 상에 초기 핀 액티브 패턴들(102)을 형성할 수 있다. 상기 초기 액티브 패턴들(102) 각각은 상기 기판(100)의 표면으로부터 위로 향하는 z축 방향으로 돌출될 수 있다. 또한, 상기 초기 핀 액티브 패턴들(102) 상기 제1 기판(100)을 가로지는 x축 방향으로 연장하며 상기 초기 핀 액티브 패턴들(102) 각각은 서로 평행할 수 있다.
일 실시예에 상기 초기 핀 액티브 패턴들(102)의 제조 방법을 간략하게 설명하면, 우선, 초기 기판 상에 제1 마스크(도시되지 않음)를 형성할 수 있다. 상기 제1 마스크를 식각 마스크로 사용하여 상기 초기 기판을 식각하여, 상기 초기 핀 액티브 패턴들(102)을 형성할 수 있다. 또한, 상기 식각 공정으로 상기 초기 핀 액티브 패턴들(102)의 상부면보다 낮은 상부면을 갖는 기판(100)을 형성할 수 있다. 상기 초기 핀 액티브 패턴들(102) 및 상기 기판(100)을 형성한 후, 상기 제1 마스크는 제거될 수 있다.
다른 실시예에 따르면, 상세하게 도시되지는 않았으나 기판(100) 상에 에피택시얼 성장을 통해 핀 액티브 패턴(140)을 성장시킬 수도 있다.
도 3a 내지 도 3c를 참조하면, 상기 초기 핀 액티브 패턴들(102) 사이에 상기 초기 핀 액티브 패턴들(102)의 하부를 덮는 소자 분리막(110)을 형성할 수 있다. 상기 소자 분리막(110)은 실리콘 산화물과 같은 절연물을 포함할 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 초기 핀 액티브 패턴들(102) 및 상기 소자 분리막(110)을 가로지르는 더미 구조물(dummy structure, 120)을 형성할 수 있다.
더욱 구체적으로 설명하면, 상기 초기 핀 액티브 패턴들(102) 및 소자 분리막(110) 상에 절연 박막(도시되지 않음)을 형성하고, 상기 절연 박막 상에 폴리실리콘막(도시되지 않음)을 형성할 수 있다. 상기 폴리실리콘막 상에 제2 마스크(112)를 형성할 수 있다. 상기 제2 마스크(112)는 상기 y축 방향으로 연장할 수 있다.
상기 제2 마스크(112)를 식각 마스크로 사용하여 상기 폴리실리콘막 및 절연 박막을 식각하여, 상기 기판(100) 및 상기 초기 액티브 패턴들(102)을 상기 y축 방향으로 가로지르는 폴리실리콘 패턴들(114) 및 절연 패턴들(116)을 형성할 수 있다. 상기 더미 구조물(120)은 상기 절연 패턴(116), 상기 폴리실리콘 패턴(114) 및 상기 제2 마스크(112)를 포함할 수 있다. 선택적으로 상기 절연 박막은 식각되지 않을 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 더미 구조물(120)의 측면을 덮는 제1 스페이서(130)를 형성할 수 있다. 상기 제1 스페이서(130)는 상기 y축 방향으로 연장할 수 있다.
상기 제1 스페이서(130)는 상기 더미 구조물(120)과 일 에천트에 의해 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제1 스페이서(130)는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 제1 스페이서(130) 측면에 제2 스페이서(135)를 형성할 수 있다. 상기 제2 스페이서(135)는 상기 y축 방향으로 연장할 수 있다. 상기 제2 스페이서(135)는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 제2 스페이서들(135)에 의해 노출된 초기 핀 액티브 패턴들(102)을 식각하여, 핀 액티브 패턴들(140)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 핀 액티브 패턴들(140) 각각은, 상기 더미 구조물(120), 상기 제1 및 제2 스페이서들(130, 135)에 의해 덮인 제1 부분(142)과, 상기 더미 구조물(120), 상기 제1 및 제2 스페이서들(130, 135)에 의해 노출된 제2 부분(144)을 포함할 수 있다.
상기 핀 액티브 패턴(140)의 제1 부분(142)의 상부면은 상기 소자 분리막(110)의 상부면보다 높으며, 상기 초기 기판의 상부면과 실질적으로 동일한 높이일 수 있다. 상기 제2 부분(144)의 상부면은 상기 소자 분리막(110)의 상부면보다 낮은 높이일 수 있다.
선택적으로, 상기 핀 액티브 패턴(140)의 제1 부분(142)의 측면 및 상기 제2 부분(144)의 상부면으로 불순물을 주입하여 불순물 도핑 영역을 형성할 수 있다. 상기 불순물을 주입하는 공정은 상기 기판에 대하여 수행되거나, 상기 더미 구조물(120)을 형성하기 전 초기 핀형 액티브 패턴들(102)에 대하여 수행될 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 핀 액티브 패턴(140)의 제2 부분(144) 상에 제1 및 제2 불순물 영역들(145a, 145b)을 형성할 수 있다.
더욱 상세하게, 상기 핀 액티브 패턴(140)의 제2 부분(144) 상에 선택적 에피택시얼 성장 공정을 수행하여, 상기 제1 및 제2 불순물 영역들(145a, 145b)을 형성할 수 있다. 상기 제1 및 제2 불순물 영역들(145a, 145b)은 상기 핀 액티브 패턴(140) 내 도핑된 불순물과 실질적으로 동일한 불순물을 포함할 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 제1 및 제2 불순물 영역들(145a, 145b)을 덮는 제1 층간 절연막(150)을 형성할 수 있다.
간략하게 설명하면, 상기 더미 구조물(120)과, 상기 제1 및 제2 스페이서들(130, 135)과, 상기 제1 및 제2 불순물 영역들(145a, 145b)을 매립하는 절연 물질막을 형성한 후, 상기 제2 마스크(112)의 상부면이 노출되도록 상기 절연 물질막의 상부면을 연마하여 제1 층간 절연막(150)을 형성할 수 있다. 상기 연마 공정은 에치백 공정 또는 화학 기계적 연마 공정을 이용할 수 있다.
상기 제1 층간 절연막(150)은 상기 더미 구조물(120)에 포함된 물질들과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제1 층간 절연막(150)은 실리콘 산화물을 포함할 수 있다.
도 10a 내지 도 10c를 참조하면, 상기 더미 구조물(120)을 상기 기판(100)으로부터 제거하여, 상기 핀 액티브 패턴들(140)의 제1 부분(142)을 노출시키는 개구(152)를 형성할 수 있다. 상기 개구(152)는 상기 제1 스페이서들(130)에 의해 정의될 수 있다. 상기 개구(152)는 y축 방향으로 연장할 수 있다.
도 11a 내지 도 11c를 참조하면, 상기 개구(152)에 게이트 절연 패턴(155)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 절연 패턴(155)은 금속 산화물을 포함할 수 있다. 예를 들면, 상기 게이트 절연 패턴(155)은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄산화질화물(HfON), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄늄 산화물(HfLaO), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(TaO2 ,), 지르코늄 실리콘 산화물(ZrSiO), 란타늄 산화물(La2O3)으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 절연 패턴(155)은 상기 개구(152)의 바닥면으로부터 상기 제1 스페이서(130)의 하부의 적어도 일부를 덮도록 z축 방향 연장하도록 형성될 수 있다. 또한, 상기 게이트 절연 패턴(155)은 상기 y축 방향으로 연장할 수 있다. 예컨대, 상기 게이트 절연 패턴(155)은 U자 단면을 가질 수 있다.
상세히 도시되지는 않았으나 상기 게이트 절연 패턴(155)을 형성하는 공정을 간략하게 예시적으로 설명하면, 상기 핀형 액티브 패턴(140), 상기 제1 스페이서(130) 및 상기 제1 층간 절연막(150) 상에 컨포멀하게 게이트 절연막(도시되지 않음)을 형성할 수 있다. 상기 게이트 절연막은 상기 개구(152)를 매립하지 않을 수 있다. 이어서, 상기 게이트 절연막이 형성된 개구(152)를 매립하는 희생막(도시되지 않음)을 형성할 수 있다. 상기 희생막 및 게이트 절연막을 상기 제1 층간 절연막(150)의 상부면이 노출될 때까지 연마할 수 있다. 계속해서, 목적하는 구조의 게이트 절연 패턴(155)이 형성될 때까지 상기 희생막 및 게이트 절연막을 함께 식각할 수 있다. 상기 게이트 절연 패턴(155)이 형성된 후, 상기 희생막을 제거될 수 있다.
도 12a 내지 도 12c를 참조하면, 상기 게이트 절연 패턴(155) 상에 게이트 전극(160)을 형성할 수 있다.
상세히 도시되지는 않았으나, 상기 게이트 전극(160)을 형성하는 공정을 간략하게 예시적으로 설명하면, 상기 게이트 절연 패턴(155), 상기 제1 스페이서(130), 상기 제1 층간 절연막(150) 상에 컨포멀하게 제1 도전막(도시되지 않음)을 형성할 수 있다. 상기 제1 도전막은 상기 개구를 매립하지 않을 수 있다. 상기 제1 도전막은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo)과 같은 금속과, 상기 금속을 포함하는 질화물(nitride), 탄화물(carbide), 실리콘 질화물(silicon-nitride) 및 실리사이드(silicide)를 포함할 수 있다. 상기 제1 도전막 상에 상기 개구(152)를 완전하게 매립하는 제2 도전막(도시되지 않음)을 형성할 수 있다. 상기 제2 도전막은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo)과 같은 금속을 포함할 수 있다. 상기 제1 층간 절연막(150)의 상부면이 노출되도록 상기 제1 및 제2 도전막들을 연마할 수 있다. 계속해서, 목적하는 게이트 전극(160)이 형성될 때까지 상기 제1 및 제2 도전막을 함께 식각할 수 있다.
상기 게이트 전극(160)은 상기 y축 방향으로 연장할 수 있다. 상기 게이트 절연 패턴(155) 및 상기 게이트 전극(160)은 상기 개구(152)의 하부를 채우며 형성될 수 있다.
상기 게이트 전극(160)은 U자 단면을 갖는 제1 게이트 패턴(157)과 상기 제1 게이트 패턴의 중앙 부위를 채우며 형성되는 제2 게이트 패턴(159)을 포함할 수 있다. 상기 제1 게이트 패턴(157)의 상부면과 상기 제2 게이트 패턴(159)의 상부면이 실질적으로 동일한 평면일 수 있다.
도 13a 내지 도 13c를 참조하면, 상기 게이트 전극(160) 상에 상기 개구(152) 상부를 덮는 캡핑 패턴(162)을 형성할 수 있다. 상기 캡핑 패턴(162)은 상기 y축 방향으로 연장할 수 있다. 상기 캡핑 패턴(162)의 상부면은 상기 제1 층간 절연막(150)의 상부면과 실질적으로 동일한 평면일 수 있다. 또한, 상기 제1 및 제2 스페이서들(130, 135) 각각의 상부면과 실질적으로 동일한 평면일 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 캡핑 패턴(162) 및 상기 제1 층간 절연막(150) 상에 제2 층간 절연막(165)을 형성할 수 있다. 상기 제2 층간 절연막(165)은 상기 제2 스페이서(135)와 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 층간 절연막(165)은 상기 제1 층간 절연막(150)과 실질적으로 동일한 물질을 포함할 수 있다. 예컨대, 상기 제2 층간 절연막(165)은 실리콘 산화물을 포함할 수 있다.
도 15a 내지 도 15c를 참조하면, 상기 제1 및 제2 층간 절연막들(150, 165)을 식각하여, 상기 제1 불순물 영역(145a)을 노출시키는 콘택 홀(170)을 형성할 수 있다.
더욱 구체적으로 설명하면, 상기 제2 층간 절연막(165) 상에 제3 마스크(도시되지 않음)를 형성한 후, 상기 제3 마스크를 식각 마스크로 사용하여 상기 제2 층간 절연막(165) 및 상기 제1 층간 절연막(150)을 순차적으로 식각할 수 있다. 상기 제2 층간 절연막(165)을 식각한 후, 상기 제1 층간 절연막(150) 내 형성된 제1 및 제2 스페이서들(130, 135)과 상기 캡핑 패턴(162)에 자기 정렬된 콘택 홀(170)을 형성할 수 있다.
상기 제1 층간 절연막(150)에 형성된 콘택 홀(170)의 하부는 상기 제2 스페이서(135)의 측면을 노출시킬 수 있다.
도 16a 내지 도 16c를 참조하면, 상기 제1 및 제2 층간 절연막들(150, 165)을 등방성 식각하여 상기 콘택 홀(170)의 크기를 확장시킬 수 있다.
일 측면에 따르면, 상기 등방성 식각은 COR(chemical oxide removal) 공정을 포함할 수 있다. 전술한 바와 같이 상기 제1 및 제2 층간 절연막들(150, 165)은 산화물을 포함하고 있어, 상기 등방성 식각에 식각될 수 있다. 이와는 다르게 상기 제1 층간 절연막(150) 내에 형성된 콘택 홀(170)의 하부의 일부는 제1 스페이서들(130)에 의해 정의되기 때문에, 상기 등방성 식각에 상기 제1 스페이서들(130)은 상기 제1 또는 제2 층간 절연막들(150, 165)보다 느리게 식각될 수 있다.
상기 등방성 식각의 결과, 상기 제2 층간 절연막(165) 내에 형성된 콘택 홀(170)의 상부의 폭(WT1)이 상기 제1 층간 절연막(150) 내 형성된 콘택 홀(170)의 하부의 폭(WT2)보다 클 수 있다. 또한, 상기 제2 층간 절연막(165) 내에 형성된 콘택 홀(170)의 상부의 폭(WT1)은 아래로 갈수록 좁아질 수 있다.
도 17a 내지 도 17c를 참조하면, 상기 콘택 홀(170)의 내측면 및 바닥면에 스페이서막(174)을 제1 두께(TH1)로 컨포멀하게 형성할 수 있다. 상기 스페이서막(174)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
도 18a 내지 도 18c를 참조하면, 상기 스페이서막(174)을 이방성 식각 및 등방성 식각하여, 상기 제2 스페이서(135) 상에, 상기 제1 두께(TH1)보다 작은 제2 두께(TH2)를 갖는 제3 스페이서(175)를 형성할 수 있다.
상기 제3 스페이서(175)를 형성하는 공정을 간략하게 설명하면, 상기 스페이서막(174)을 이방성 식각하여, 상기 제1 불순물 영역(145a)을 노출시키도록 상기 콘택 홀(170) 바닥면의 스페이서막(174)을 식각하고 상기 콘택 홀(170)의 내측벽의 스페이서막(174)은 잔류할 수 있다. 이어서, 상기 상기 콘택 홀(170)의 내측벽의 잔류한 스페이서막(174)을 등방성 식각하여 상기 스페이서막(174)의 두께보다 얇은 제3 스페이서(175)를 형성할 수 있다.
본 발명의 일 측면에 따르면, 상기 스페이서막(174)에 대한 이방성 식각 및 등방성 식각은 동일한 챔버에서 수행될 수 있다.
도 19a 내지 도 19c를 참조하면, 상기 제3 스페이서(175)가 형성된 콘택 홀(170) 내부를 세정할 수 있다. 상기 세정 공정으로 자연 산화막을 제거하기 위함이지만, 상기 세정 공정으로 상기 제3 스페이서(175)가 일부 식각될 수 있어, 상기 콘택 홀(170)의 전체적인 폭이 커질 수 있다. 상기 콘택 홀(170)의 상부는 제3 폭(WT3)을 가지며, 상기 콘택 홀(170)의 하부는 상기 제3 폭(WT3)보다 좁은 제4 폭(WT4)을 가질 수 있다.
도 20a 내지 도 20c를 참조하면, 상기 콘택 홀(170)을 도전물으로 채워 콘택 플러그(180)를 형성할 수 있다.
상기 콘택 플러그(180)는 상기 제1 및 제2 층간 절연막들(150, 165)을 관통하여, 상기 제1 불순물 영역(145a)과 전기적으로 연결될 수 있다. 전술한 바와 같이 상기 콘택 플러그(180)의 측면은 상기 제3 스페이서(175)에 의해 감싸질 수 있다.
본 발명의 일 실시예에 따르면, 상기 콘택 플러그(180)는 상기 제1 층간 절연막(150)을 관통하는 하부(180b)와, 상기 제2 층간 절연막(165)을 관통하는 상부(180a)를 포함할 수 있다. 도 1b에 도시된 바와 같이, 상기 콘택 플러그(180)의 상부(180a)는 아래로 갈수록 좁아지는 폭(WT3)을 가지며, 상기 상부(180a)의 가장 좁은 폭(WT3)은 상기 하부(180b)의 평균 폭(WT4)과 실질적으로 동일하거나 클 수 있다.
상기 제1 내지 제3 스페이서들(130, 135, 175)에 의해 상기 콘택 플러그(180)와 상기 핀 액티브 패턴(140)과 게이트 전극(160) 사이가 절연되며, 도 17a 내지 도 17c에서 등방성 식각 공정을 통해 상기 콘택 홀(170)의 폭을 넓히고, 상기 스페이서막을 형성한 후 이방성 및 등방성 식각 공정으로 상기 스페이서막보다 작은 두께의 제3 스페이서(175)를 형성함으로써, 상기 콘택 플러그(180)의 크기를 증가시켜 저항값을 낮출 수 있다.
도 21a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 21a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 반도체 소자(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 반도체 소자(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 반도체 소자리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 21b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 21b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 14a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 소자 분리막
130: 제1 스페이서
135: 제2 스페이서
140: 핀형 액티브 패턴
145a, 145b: 제1 및 제2 불순물 영역
150: 제1 층간 절연막
155: 게이트 절연 패턴
160: 게이트 전극
165: 제2 층간 절연막
182: 캡핑 패턴
175: 제3 스페이서
180: 콘택 플러그

Claims (10)

  1. 기판 상에 배치된 핀형 액티브 패턴들;
    상기 핀형 액티브 패턴들을 가로지르는 게이트 전극들;
    상기 게이트들 전극 양측벽에 배치되는 제1 스페이서;
    상기 제1 스페이서 측면에 배치되는 제2 스페이서;
    상기 핀형 액티브 패턴들 및 상기 게이트 전극들 사이로부터 상기 게이트 전극들과 상기 제1 스페이서 사이로 연장되는 게이트 절연 패턴;
    상기 게이트 전극들 사이를 절연하는 층간 절연막;
    상기 게이트 전극들 양측에 배치되는 제1 및 제2 불순물 영역들;
    상기 제1 불순물 영역과 전기적으로 연결되는 콘택 플러그; 및
    상기 콘택 플러그를 감싸며, 상기 콘택 플러그의 상부면과 동일한 높이에 상부면을 갖는 제3 스페이서를 포함하되,
    상기 제1 스페이서의 상부면, 상기 제2 스페이서의 상부면 및 상기 층간 절연막의 상부면은 동일 평면이고,
    상기 콘택 플러그는 상기 층간 절연막 내측의 하부, 및 상기 하부 상에 배치되고 상기 하부보다 넓은 폭을 갖는 상부를 포함하고,
    상기 콘택 플러그의 상기 상부와 하부의 경계는 상기 제1 스페이서의 상기 상부면과 동일한 레벨에 위치하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 전극들 사이를 매립하는 제1 층간 절연막; 및
    상기 제1 층간 절연막 상에 배치되는 제2 층간 절연막을 더 포함하되,
    상기 콘택 플러그는 상기 제1 및 제2 층간 절연막들을 관통하는 반도체 소자.
  3. 제2항에 있어서,
    상기 콘택 플러그는:
    상기 제1 층간 절연막에 배치되는 제1 부분; 및
    상기 제2 층간 절연막에 배치되는 제2 부분을 포함하되,
    상기 제2 부분은 아래로 갈수록 좁아지는 폭을 가지며, 상기 제2 부분의 가장 좁은 폭은 상기 제1 부분의 평균 폭과 실질적으로 동일하거나 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 제3 스페이서는 상기 제2 스페이서의 상부와 일부 접하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제3 스페이서는 상기 제1 스페이서의 상부와 일부 접하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 스페이서는 상기 게이트 전극들의 연장 방향과 동일한 방향으로 연장하며,
    상기 제2 스페이서는 상기 제1 스페이서의 연장 방향과 동일한 방향으로 연장하고,
    상기 제3 스페이서는 상기 콘택 플러그의 외측면을 감싸는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 내지 제3 스페이서들은 각각 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나를 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 게이트 전극은:
    단면이 U자인 제1 게이트 패턴; 및
    상기 제1 게이트 패턴의 중앙을 채우는 제2 게이트 패턴을 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 게이트 전극들 상에 배치되는 캡핑 패턴을 더 포함하되,
    상기 제1 스페이서의 상기 상부면은 상기 캡핑 패턴의 상부면과 동일 평면인 반도체 소자.
  10. 제1항에 있어서,
    상기 게이트 절연 패턴은 금속 산화물을 포함하며 U자 단면을 갖는 반도체 소자.
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