KR102066000B1 - 반도체 소자의 제조하는 방법 - Google Patents

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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자의 제조 방법은, 기판 상에 형성된 제1 마스크 패턴을 이용하여 기판을 식각하여 트렌치를 형성하는 단계, 트렌치를 매립하며, 제1 두께를 각각 갖는 제1 영역 및 제2 영역을 포함하는 예비 소자 분리 패턴을 형성하는 단계, 제1 영역 상에 제2 마스크 패턴을 형성하는 단계, 제2 마스크 패턴에 의해 노출된 제2 영역의 상부 및 제1 마스크 패턴의 일부를 식각하여, 제1 두께보다 작은 제2 두께를 갖는 제2 영역을 형성하는 단계, 제1 및 제2 마스크 패턴들을 제거하는 단계 및 제1 및 제2 영역의 상부를 식각하여, 예비 핀형 액티브 패턴들을 한정하는 소자 분리 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조하는 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 핀형 트랜지스터를 포함하는 반도체 소자 및 이를 제조하는 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판 상에 형성된 제1 마스크 패턴을 이용하여 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하며, 제1 두께를 각각 갖는 제1 영역 및 제2 영역을 포함하는 예비 소자 분리 패턴을 형성하는 단계; 상기 제1 영역 상에 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴에 의해 노출된 상기 제2 영역의 상부 및 상기 제1 마스크 패턴의 일부를 식각하여, 제1 두께보다 작은 제2 두께를 갖는 제2 영역을 형성하는 단계; 상기 제1 및 제2 마스크 패턴들을 제거하는 단계; 및 상기 제1 및 제2 영역의 상부를 식각하여, 예비 핀형 액티브 패턴들을 한정하는 소자 분리 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 마스크 패턴을 제거하는 단계는, 상기 제1 마스크 패턴은 인산 스트립 공정으로 제거되는 것을 포함하되, 상기 제1 마스크 패턴은 질화물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 예비 핀형 액티브 패턴들은 제1 방향으로 연장하도록 형성되며, 상기 제1 방향과, 상기 제1 방향과 수직인 제2 방향으로 서로 이격되도록 형성되고, 상기 예비 소자 분리 패턴의 제1 영역은 상기 제1 방향으로 이격된 예비 핀형 액티브 패턴들 사이에 형성되고, 상기 예비 소자 분리 패턴의 제2 영역은 상기 제2 방향으로 이격된 예비 핀형 액티브 패턴들 사이에 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 마스크 패턴을 제거하는 단계는, 상기 제2 마스크 패턴은 에싱 및/또는 스트립 공정으로 제거되는 것을 포함하되, 상기 제2 마스크 패턴은 포토레지스트 패턴을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 마스크 패턴을 이용하여 상기 제2 영역을 식각하는 것은, 상기 식각된 제2 영역의 상부면이 상기 기판의 상부면보다 높은 레벨에 있도록 식각되는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 식각된 제2 영역의 상부면이 상기 기판의 상부면과 실질적으로 동일한 레벨이 되도록 상기 제2 영역을 추가 식각하는 단계를 더 포함하되, 상기 추가 식각 공정에 의해 상기 제2 영역은 상기 제2 두께보다 작은 제3 두께를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 예비 소자 분리 패턴의 제1 및 제2 영역의 상부를 식각하여, 상기 예비 핀형 액티브 패턴들을 한정하는 상기 소자 분리 패턴을 형성하는 단계는, 상기 예비 소자 분리 패턴의 제1 영역의 상부를 식각하여 상기 소자 분리 패턴의 제1 소자 분리 영역을 형성하는 단계; 및 상기 예비 소자 분리 패턴의 제2 영역의 상부를 식각하여 상기 소자 분리 패턴의 제2 소자 분리 영역을 형성하는 단계를 포함하되, 상기 소자 분리 패턴의 제1 영역은 상기 기판의 상부면과 실질적으로 동일한 레벨의 상부면을 가지며, 상기 소자 분리 패턴의 제2 영역은 상기 기판의 상부면보다 낮은 레벨의 상부면을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제1 소자 분리 영역 상에 제1 패턴 구조물과, 상기 예비 핀형 액티브 패턴들 및 상기 제2 소자 분리 영역을 가로지르는 제2 패턴 구조물을 포함하는 패턴 구조물을 형성하는 단계; 상기 패턴 구조물에 의해 노출된 예비 핀형 액티브 패턴을 식각하여 핀형 액티브 패턴을 형성하는 단계; 및 상기 식각된 핀형 액티브 패턴 상에 불순물 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 패턴 구조물을 형성하는 단계는, 상기 예비 핀형 액티브 패턴들 및 소자 분리 패턴이 형성된 기판 상에 절연막 및 물질막을 형성하는 단계; 상기 물질막의 상부면을 평탄화하는 단계; 상기 물질막 상에 제3 마스크 패턴을 형성하는 단계; 상기 제3 마스크 패턴을 이용하여 상기 물질막 및 절연막을 식각하여, 라인 패턴 및 절연 패턴을 형성하는 단계; 및 상기 라인 패턴 및 상기 절연 패턴 측면에 스페이서를 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 패턴 구조물의 라인 패턴은 상기 제1 소자 분리 영역 상에서 제1 두께로 형성되며, 상기 제2 패턴 구조물의 라인 패턴은, 상기 핀형 액티브 패턴 상에서 상기 제1 두께와 실질적으로 동일한 제2 두께로 형성되며, 상기 제2 소자 분리 영역 상에서 상기 제2 두께보다 두꺼운 제3 두께로 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 패턴 구조물 및 상기 불순물 패턴이 형성된 기판 상에 층간 절연막을 형성하는 단계; 상기 패턴 구조물의 절연 패턴 및 라인 패턴을 제거하여, 상기 소자 분리 패턴 및 상기 핀형 액티브 패턴을 노출시키는 개구를 형성하는 단계; 및 상기 개구 내에 게이트 절연 패턴 및 게이트 전극을 형성하여, 게이트 구조물을 형성하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 기판으로부터 돌출되며 제1 방향으로 연장하며, 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 서로 이격된 다수의 핀형 액티브 패턴들; 상기 제1 방향으로 이격된 핀형 액티브 패턴들 사이를 매립하며 제1 두께를 갖는 제1 소자 분리 영역과, 상기 제2 방향으로 이격된 핀형 액티브 패턴들 사이를 매립하며 상기 제1 두께보다 작은 제2 두께를 갖는 제2 소자 분리 영역을 포함하는 소자 분리 패턴; 상기 제1 소자 분리 영역 상에 상기 제2 방향으로 연장하며, 제1 절연 패턴 및 제1 라인 패턴을 포함하는 제1 패턴 구조물; 상기 핀형 액티브 패턴들 및 상기 제2 소자 분리 영역 상에 상기 제2 방향으로 연장하며, 제2 절연 패턴 및 제2 라인 패턴을 포함하는 제2 패턴 구조물; 및 상기 패턴 구조물 양측에 노출된 핀형 액티브 패턴들 상에 배치되는 불순물 패턴을 포함하되, 상기 제1 라인 패턴의 두께와, 상기 제2 소자 분리 영역 상에 배치된 제2 라인 패턴의 두께가 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 패턴 구조물의 상부면과 상기 제2 패턴 구조물의 상부면은 실질적으로 동일한 레벨일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 소자 분리 영역의 상부면은, 상부에 상기 제1 패턴 구조물이 배치된 핀형 액티브 패턴의 상부면과 실질적으로 동일한 레벨일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 소자 분리 영역의 상부면은, 상부에 상기 제1 패턴 구조물이 배치된 핀형 액티브 패턴의 상부면보다 낮은 레벨일 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 제1 소자 분리 영역 상에 형성된 라인 패턴의 두께가 제2 소자 분리 영역 상에 형성된 라인 패턴의 두께와 실질적으로 동일하여, 상기 제1 소자 분리 영역 상에 형성된 라인 패턴도 게이트 전극으로 사용되기에 충분한 낮은 저항을 가질 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도들이다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도들이다.
도 3a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 11b는 도 3a 내지 도 11a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 3c 내지 도 11c는 도 3a 내지 도 11a의 반도체 소자를 II-II'으로 절단한 단면도들이다.
도 3d 내지 도 11d는 도 3a 내지 도 11a의 반도체 소자를 III-III'으로 절단한 단면도들이다.
도 12a 및 도 13a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 12b 및 도 13b는 도 12a 및 도 13a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 12c 및 도 13c는 도 12a 및 도 13a의 반도체 소자를 II-II'으로 절단한 단면도들이다.
도 12d 및 도 13d는 도 12a 및 도 13a의 반도체 소자를 III-III'으로 절단한 단면도들이다.
도 14a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 14b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자 제1 실시예 )
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 1b는 도 1a의 반도체 소자를 I-I'으로 절단한 단면도이고, 도 1c는 도 1a의 반도체 소자를 II-II'으로 절단한 단면도이며, 도 1d는 도 1a의 반도체 소자를 III-III'으로 절단한 단면도이고, 도 1e는 도 1a의 반도체 소자를 IV-IV'으로 절단한 단면도이다.
도 1a 내지 도 1e를 참조하면, 반도체 소자는 기판(100), 핀형 액티브 패턴(fin type active pattern, 140), 소자 분리 패턴(device isolation pattern, 120), 패턴 구조물(pattern structure, 130) 및 불순물 패턴(150)을 포함할 수 있다.
상기 기판(100)은 벌크 실리콘(bulk silicon) 또는 SOI(silicon-on-insulator)을 포함할 수 있다. 이와 달리, 상기 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄(SiGe), 안티몬화 인듐(InSb), 납 텔루르 화합물(lead telluride), 인듐 비소(InAs), 인듐 인화물(InP), 갈륨 비소(GaAs) 또는 안티몬화 갈륨(GaSb)을 포함할 수 있다. 또는 상기 기판(100)은 베이스 기판(base substrate) 상에 에피택시얼층(epitaxial layer)이 형성된 것일 수도 있다.
상기 핀형 액티브 패턴(140)은 상기 기판(100)으로부터 돌출될 수 있다. 상기 핀형 액티브 패턴(140)은 상기 기판(100)으로부터 제1 두께(AC1)로 돌출된 제1 액티브 영역(140a)과, 상기 기판(100)으로부터 상기 제1 두께(AC1)보다 작은 제2 두께(AC2)로 돌출된 제2 액티브 영역(140b)을 포함할 수 있다. 상기 제2 액티브 영역(140b)은 상기 제1 액티브 영역(140a)에 양측에 배치될 수 있다. 상기 제1 액티브 영역(140a)은 패턴 구조물(160)에 의해 오버랩되며, 상기 제2 액티브 영역(140b)은 불순물 패턴(150)에 의해 오버랩될 수 있다.
일 예로, 상기 핀형 액티브 패턴(140)은 상기 기판(100)의 일부일 수 있다. 다른 예로, 상기 핀형 액티브 패턴(140)은 상기 기판(100)으로부터 성장된 에피택시얼층(epitaxial layer)을 포함할 수 있다.
본 발명의 일 실시예에 따라 도시된 도 1a 내지 도 1e를 참조하면, 상기 기판(100)으로부터 돌출된 핀형 액티브 패턴(140)은 제2 방향(DR2)으로 연장할 수 있다. 다수의 핀형 액티브 패턴(140)들은 상기 제2 방향(DR2)과 수직인 제1 방향(D1)으로 이격되어 배치될 수 있다.
상기 소자 분리 패턴(120)은 상기 다수의 핀형 액티브 패턴(140)들 사이를 매립할 수 있다. 본 발명의 일 실시에 따라 도시된 도 1a 내지 도 1e를 참조하면, 상기 소자 분리 패턴(120)은 상기 제1 방향(DR1)으로 이격된 핀형 액티브 패턴(140)들 사이를 매립하는 제1 소자 분리 영역(120a)과, 상기 제2 방향(DR2)으로 이격된 핀형 액티브 패턴(140)들 사이를 매립하는 제2 소자 분리 영역(120b)을 포함할 수 있다. 상기 제1 소자 분리 영역(120a)은 제1 두께(DI1)를 가지며, 상기 제2 소자 분리 영역(120b)은 상기 제1 두께(DI1)보다 낮은 제2 두께(DI2)를 가질 수 있다. 구체적으로 상기 제1 소자 분리 영역(120a)의 상부면은 상기 제1 액티브 영역(140a)의 상부면과 실질적으로 동일할 수 있다. 상기 제2 소자 분리 영역(120b)의 상부면은 상기 제1 액티브 영역(140a)의 상부면보다 낮을 수 있다. 한편, 상기 소자 분리 패턴(120)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다.
상기 패턴 구조물(130)은 상기 다수의 핀형 액티브 패턴(140)들을 가로지르는 라인 형상을 가질 수 있다. 예컨대, 상기 패턴 구조물(130)은 상기 제2 방향(DR2)으로 연장할 수 있다. 다수의 패턴 구조물들(130)은 상기 제1 방향(DR1)으로 서로 이격될 수 있다.
상기 패턴 구조물(130)은, 절연 패턴(122a, 122b), 라인 패턴(124a, 124b) 및 스페이서(128a, 128b)를 포함할 수 있다. 상기 라인 패턴(124a, 124b)은 상기 제2 방향(DR2)으로 연장할 수 있다. 상기 라인 패턴(124a, 124b)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)를 포함할 수 있다. 이와는 다르게, 상기 라인 패턴(124a, 124b)은 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 상기 라인 패턴(124a, 124b)은 티탄 질화물(TiN), 탄탈 질화물(TaN), 티탄 탄화물(TiC), 탄탈 탄화물(TaC), 텅스텐(W) 및/또는 알루미늄(Al)을 포함할 수 있다.
상기 절연 패턴(122a, 122b)은 상기 라인 패턴(124a, 124b)과, 상기 핀형 액티브 패턴(140) 및 상기 소자 분리 패턴(120) 사이에 배치될 수 있다. 상기 절연 패턴(122a, 122b)은 제2 방향(DR2)으로 연장할 수 있다. 상기 절연 패턴(122a, 122b)은 실리콘 산화물(SixOy)을 포함할 수 있다. 다른 예로, 상기 절연 패턴(122a, 122b)은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 상기 절연 패턴(122a, 122b)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 스페이서(128a, 128b)는 상기 라인 패턴(124a, 124b) 및 상기 절연 패턴(122a, 122b)의 측면에 접하며 배치될 수 있다. 상기 스페이서(128a, 128b)는 질화물 및/또는 산질화물을 포함할 수 있다.
상기 패턴 구조물(130)은 마스크 패턴(mask pattern, 126a, 126b)을 더 포함할 수 있다. 상기 마스크 패턴(126a, 126b)은 상기 라인 패턴(124a, 124b) 상에 배치되어 상기 제2 방향(DR2)으로 연장할 수 있다. 상기 마스크 패턴(126a, 126b)은 질화물 및/또는 산질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 패턴 구조물들(130)은 상기 제1 소자 분리 영역(120a) 상으로 연장하는 제1 패턴 구조물(130a)과, 상기 제1 액티브 영역(140a) 및 제2 소자 분리 영역(120b) 상으로 연장하는 제2 패턴 구조물(130b)을 포함할 수 있다. 일 예로, 상기 제1 패턴 구조물(130a)은 제1 절연 패턴(122a), 제1 라인 패턴(124a) 및 제1 스페이서(128a)를 포함할 수 있다. 상기 제1 라인 패턴(122a)은 실질적으로 동일한 제1 두께(CP1)를 가질 수 있다. 다른 예에 따르면, 상기 제1 패턴 구조물(130a)은 상기 제1 절연 패턴(122a)을 포함하지 않을 수 있다.
상기 제2 패턴 구조물(130b)은 제2 절연 패턴(122b), 제2 라인 패턴(124b) 및 제2 스페이서(128b)를 포함할 수 있다. 상기 제2 라인 패턴(122b)은, 상기 제1 액티브 영역(140a) 상에 제2 두께(CP2)로, 상기 제2 소자 분리 영역(120b) 상에서 제3 두께(CP3)를 가질 수 있다. 상기 제1 라인 패턴(122a)의 제1 두께(CP1)는 상기 제2 라인 패턴(124b)의 제2 두께(CP2)와 실질적으로 동일할 수 있다. 또한, 상기 제2 라인 패턴(124b)의 제3 두께(CP3)는 상기 제2 두께(CP2)보다 클 수 있다. 상기 제1 패턴 구조물(130a)의 상부면과 상기 제2 패턴 구조물(130b)의 상부면은 실질적으로 동일한 레벨일 수 있다.
일 실시예에 따르면, 상기 패턴 구조물(130)의 라인 패턴(124)이 게이트 전극으로 기능할 수 있다. 이 경우, 상기 제1 소자 분리 영역(120a) 상의 제1 라인 패턴(124b)은 그 두께가 충분하여, 완성되는 트랜지스터의 전기 저항이 낮을 수 있다.
상기 불순물 패턴(150)은 상기 액티브 패턴(140)의 제2 액티브 영역(140b) 상에 배치될 수 있다. 일 예로, 상기 반도체 소자가 PMOS 핀형 트랜지스터를 포함하는 경우, 상기 불순물 패턴(150)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 실리콘(Si)에 비해서 격자상수가 큰 물질을 포함할 수 있으며 예를 들어 실리콘 게르마늄(SiGe)일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴(140)에 압축 스트레스를 가하여 채널 영역(channel area)의 캐리어(carrier)의 이동도(mobility)를 향상시킬 수 있다. 또한, 상기 불순물 패턴(150)은 붕소(B)를 불순물로 포함할 수 있다. 상기 불순물 패턴(150)은 상기 붕소의 확산을 억제하기 위하여 탄소(C)를 더 포함할 수 있다.
다른 예로, 상기 반도체 소자가 NMOS 핀형 트랜지스터를 포함하는 경우, 불순물 패턴(150)은 핀형 액티브 패턴(140)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 상기 불순물 패턴(150)은 실리콘(Si)이거나, 실리콘(Si)보다 격자 상수가 작은 물질을 포함할 수 있으며, 예를 들어, 실리콘 탄화물(SiC)일 수 있다. 또한, 상기 불순물 패턴은 인(P) 및/또는 비소(As)를 불순물로 포함할 수 있다.
(반도체 소자 제2 실시예 )
도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2b는 도 2a의 반도체 소자를 I-I'으로 절단한 단면도이고, 도 2c는 도 2a의 반도체 소자를 II-II'으로 절단한 단면도이며, 도 2d는 도 2a의 반도체 소자를 III-III'으로 절단한 단면도이고, 도 2e는 도 1a의 반도체 소자를 IV-IV'으로 절단한 단면도이다.
도 2a 내지 도 2e를 참조하면, 반도체 소자는 기판(100), 핀형 액티브 패턴(140), 소자 분리 패턴(120), 게이트 구조물(gate structure, 160) 및 불순물 패턴(150)을 포함할 수 있다.
상기 게이트 구조물(160)은 상기 핀형 액티브 패턴(140)을 가로지르는 제2 방향(DR2)으로 연장할 수 있다. 또한, 다수의 게이트 구조물들(160)은 상기 제1 방향(DR1)으로 서로 이격될 수 있다.
상기 게이트 구조물(160)은 게이트 절연 패턴(156a, 156b), 게이트 전극(158a, 158b) 및 스페이서(128a, 128b)를 포함할 수 있다.
상기 게이트 전극(158a, 158b)은 다층 구조를 가질 수 있다. 상기 게이트 전극(158a, 158b)이 2개의 층이 적층된 구조일 경우, 하부 게이트 전극(도시되지 않음)은 일함수 조절용으로 티탄 질화물(TiN), 탄탈 질화물(TaN), 티탄 탄화물(TiC) 및 탄탈 탄화물(TaC) 중 적어도 하나를 포함할 수 있으며, 상부 게이트 전극(도시되지 않음)은 텅스텐(W) 및 알루미늄(Al) 중 하나를 포함할 수 있다.
상기 게이트 절연 패턴(156a, 156b)은 상기 게이트 전극(158a, 158b)의 측면 및 하부면을 감싸는 구조를 가지며, 상기 제2 방향(DR2)으로 연장할 수 있다. 일 예로, 상기 게이트 절연 패턴(156a, 156b)은 실리콘 산화물(SixOy)을 포함할 수 있다. 다른 예로, 상기 게이트 절연 패턴(156a, 156b)은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연 패턴은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 게이트 전극(158a, 158b) 및 게이트 절연 패턴(156a, 156b)은 도 1a 내지 도 1d의 라인 패턴(124) 및 절연 패턴(122)을 제거한 후, 리플레이스먼트(replacement) 공정을 통해 형성될 수 있다.
상기 스페이서(128a, 128b)는 도 1a 내지 도 1d에서 설명된 스페이서(128a, 128b)와 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조물(160)은 상기 제1 소자 분리 영역(120a) 상에 제1 게이트 구조물(160a)과, 상기 제2 소자 분리 영역(120b) 및 제1 액티브 영역(140a) 상에 제2 게이트 구조물(160b)을 포함할 수 있다. 상기 제1 게이트 구조물(160a)은 제1 게이트 절연 패턴(156a), 제1 게이트 전극(158a) 및 제1 스페이서(128a)를 포함할 수 있다. 상기 제1 게이트 전극(158a)은 제1 두께(GE1)를 가질 수 있다. 상기 제2 게이트 구조물(160b)은 제2 게이트 절연 패턴(156b), 제2 게이트 전극(158b) 및 제2 스페이서(128b)를 포함할 수 있다. 상기 제2 게이트 전극(156b)은 상기 제1 액티브 영역(140a) 상에서 제2 두께(GE2)를, 상기 제2 소자 분리 영역(120b)에서 제3 두께(GE3)를 가질 수 있다. 상기 제1 게이트 전극(158a)의 제1 두께(GE1)는 상기 제2 게이트 전극(158b)의 제2 두께(GE2)와 실질적으로 동일할 수 있다. 또한, 상기 제2 게이트 전극(158b)의 제3 두께(GE3)는 상기 제2 두께(GE2)보다 클 수 있다. 상기 제1 게이트 구조물(160a)의 상부면과 상기 제2 게이트 구조물(160b)의 상부면을 실질적으로 동일한 레벨일 수 있다.
상기 반도체 소자는 상기 게이트 구조물(160)의 측면을 덮는 층간 절연막(152)을 더 포함할 수 있다. 상기 층간 절연막(152)의 상부면은 상기 게이트 구조물(160)의 상부면과 실질적으로 동일한 높이일 수 있다. 상기 층간 절연막(152)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다.
본 실시예의 기판(100), 핀형 액티브 패턴(140), 소자 분리 패턴(120) 및 불순물 패턴은 도 1a 내지 도 1e에서 설명된 기판(100), 핀형 액티브 패턴(140), 소자 분리 패턴(120) 및 불순물 패턴과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
(반도체 소자의 제조 방법_제1 실시예 )
도 3a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 3b 내지 도 11b는 도 3a 내지 도 11a의 반도체 소자를 I-I'으로 절단한 단면도들이고, 도 3c 내지 도 11c는 도 3a 내지 도 11a의 반도체 소자를 II-II'으로 절단한 단면도들이고, 도 3d 내지 도 11d는 도 3a 내지 도 11a의 반도체 소자를 III-III'으로 절단한 단면도들이다.
도 3a 내지 도 3d를 참조하면, 기판(100)에 예비 핀형 액티브 패턴들(105)을 한정하는 예비 소자 분리 패턴(110)을 형성할 수 있다.
구체적으로, 기판(100) 상에 절연막(102) 및 제1 마스크 패턴들(104)을 순차적으로 형성할 수 있다. 상기 절연막(102)은 실리콘 산화물을 포함하며, 상기 제1 마스크 패턴들(104)은 질화물 및/또는 산질화물을 포함할 수 있다. 상기 제1 마스크 패턴들(104)은 제1 방향(DR1)으로 연장할 수 있다. 다수의 제1 마스크 패턴들(104)은 상기 제1 방향(DR1)으로 이격되며, 상기 제1 방향(DR1)과 수직인 제2 방향(DR2)으로 이격될 수 있다.
상기 제1 마스크 패턴들(104)을 식각 마스크로 이용하는 식각 공정으로, 상기 기판(100)을 식각하여 트렌치(trench, 도시되지 않음)을 형성할 수 있다. 상기 트렌치를 절연물로 매립한 후, 상기 기판(100)의 상부면이 노출되도록 평탄화하여 예비 소자 분리 패턴(110)을 형성할 수 있다.
상기 예비 소자 분리 패턴(110)은 예비 핀형 액티브 패턴들(105)을 한정한다. 상기 예비 핀형 액티브 패턴들(105) 각각은 제1 방향(DR1)으로 연장하며, 상기 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격될 수 있다.
설명의 용이함을 위하여, 상기 제1 방향(DR1)으로 이격된 예비 핀형 액티브 패턴들(105) 사이에 형성된 예비 소자 분리 패턴(110)을 제1 영역(110a)이라 하고, 상기 제2 방향(DR2)으로 이격된 예비 핀형 액티브 패턴들(105) 사이에 형성된 예비 소자 분리 패턴(110)을 제2 영역(110b)이라 한다. 상기 제1 영역(110a) 및 제2 영역(110b)은 각각 제1 두께(DP1)를 가질 수 있다.
도 4a 내지 도 4d를 참조하면, 상기 제1 영역(110a)을 덮는 제2 마스크 패턴(115)을 형성할 수 있다. 상기 제2 마스크 패턴(115)은 포토레지스트 패턴(photoresist pattern)을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 마스크 패턴(115)은 상기 제1 영역(110a)과 상기 제1 영역(110a)에 인접한 예비 핀형 액티브 패턴들(105)의 일부를 덮으며 형성될 수 있다.
도 5a 내지 도 5d를 참조하면, 상기 제2 마스크 패턴(115)을 식각 마스크로 사용하여, 상기 제2 마스크 패턴(115)에 의해 노출된 상기 제1 마스크 패턴(104)의 일부 및 제2 영역(110b)의 일부를 식각할 수 있다.
일 실시예에 따르면, 상기 제1 마스크 패턴(104)은 질화물을 포함하고, 상기 제2 영역(110b)이 산화물을 포함하고, 상기 제2 마스크 패턴(115)이 포토레지스트를 포함하는 경우, 상기 식각 공정은 질화물 및 산화물에 대한 식각 선택비를 갖지 않으며, 포토레지스트에 대하여 식각 선택비를 갖는 에천트(etchant)를 이용하여 수행될 수 있다. 예컨대, 상기 에천트는 불화산화탄소 계열 가스(CHx) 및 옥타플로우르화부텐(C4F8)을 포함할 수 있다.
상기 식각 공정 후, 상기 제1 마스크 패턴(104)의 일부(116)가 잔류할 수 있다. 상기 잔류된 제1 마스크 패턴(104)의 상부면 및 상기 식각된 제2 영역(110b)의 상부면은 동일한 높이를 가질 수 있다. 상기 식각된 제2 영역(110b)은 제1 두께(DP1)보다 작은 제2 두께(DP2)를 가질 수 있다. 한편, 상기 식각 공정 동안 상기 제1 영역(110a)은 상기 제2 마스크 패턴(115)에 의해 보호되어 상기 제1 두께(DP1)를 가질 수 있다.
도 6a 내지 도 6d를 참조하면, 상기 제2 영역(110b)의 일부를 리세스할 수 있다.
구체적으로, 상기 제2 영역(110b)이 산화물을 포함할 때 상기 식각 공정은 산화물을 선택적으로 식각하는 에천트를 사용할 수 있다. 예컨대, 상기 에천트는 불화산화탄소 계열 가스(CHx) 및 옥타플로우르화부텐(C4F8)을 포함할 수 있다. 상기 제2 영역(110b)의 식각되는 두께는 상기 잔류된 제1 마스크 패턴(104)의 두께와 실질적으로 동일할 수 있다.
상기 리세스된 제2 영역(110b)은 상기 제2 두께(DP2)보다 낮은 제3 두께(DP3)를 가질 수 있다. 상기 리세스된 제2 영역(110b)의 상부면은 상기 제1 마스크 패턴(104)의 상부면보다 낮을 수 있다. 일 예로, 상기 리세스된 제2 영역(110b)의 상부면은 상기 절연막(102)의 상부면과 실질적으로 동일한 높이일 수 있다.
한편, 상기 제2 영역(110b)의 일부가 리세스되는 동안, 상기 제1 영역(110a)은 상기 제2 마스크 패턴(115)에 의해 식각되지 않아, 상기 제1 두께(DP1)를 가질 수 있다.
이어서, 상기 제2 마스크 패턴(115)을 제거할 수 있다. 상기 제2 마스크 패턴(115)이 포토레지스트를 포함하는 경우, 상기 제2 마스크 패턴(115)은 에싱(ashing) 공정 및/또는 스트립(strip) 공정에 의해 제거될 수 있다.
도 7a 내지 도 7d를 참조하면, 상기 제1 마스크 패턴(104)을 제거할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 마스크 패턴(104)이 질화물을 포함하는 경우 상기 제1 마스크 패턴(104)은 인산 스트립 공정에 의해 제거될 수 있다. 상기 제1 마스크 패턴(104)이 제거된 후, 상기 절연막(102)이 노출될 수 있다.
상기 제2 영역(110b)의 상부면은 상기 절연막(102)의 상부면과 실질적으로 동일한 높이일 수 있다. 상기 제2 영역(110b)은 제3 두께(DP3)를 가질 수 있다. 한편, 상기 제1 영역(110a)은 제1 두께(DP1)를 가지며 상기 절연막(102)으로부터 돌출될 수 있다.
선택적으로, 상기 예비 핀형 액티브 패턴들(105)로 문턱 전압 조절용 도핑 공정이 수행될 수 있다. 완성되는 반도체 소자가 NMOS 핀형 트랜지스터인 경우, 상기 도핑 공정에 사용되는 불순물은 붕소(B)일 수 있다. 완성되는 반도체 소자가 PMOS 핀형 트랜지스터인 경우, 상기 도핑 공정에 사용되는 불순물은 인(P) 또는 비소(As)일 수 있다.
도 8a 내지 도 8d를 참조하면, 상기 제1 및 제2 영역(110b)을 포함하는 예비 소자 분리 패턴(110)의 상부를 리세스하여, 소자 분리 패턴(120)을 형성할 수 있다. 상기 소자 분리 패턴(120)은 제1 소자 분리 영역(120a) 및 제2 소자 분리 영역(120b)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 예비 소자 분리 패턴(110)의 상부를 리세스하는 것은 등방성 건식 식각 공정을 포함할 수 있다.
상기 예비 소자 분리 패턴(110)의 제1 영역(110a)을 리세스하여, 상기 소자 분리 패턴(120)의 제1 소자 분리 영역(120a)을 형성할 수 있다. 상기 제1 소자 분리 영역(120a)은 제4 두께(DP4)를 가질 수 있다. 상기 제1 소자 분리 영역(120a)의 상부면은 상기 기판(100)의 상부면과 실질적으로 동일하거나 높을 수 있다. 예비 소자 분리 패턴(110)의 제2 영역(110b)을 리세스하여, 상기 소자 분리 패턴(120)의 제2 소자 분리 영역(120b)을 형성할 수 있다. 상기 제2 소자 분리 영역(120b)은 제5 두께(DP5)를 가질 수 있다. 상기 제5 두께(DP5)는 상기 제4 두께(DP4)보다 작을 수 있다.
상기 예비 소자 분리 패턴(110)의 제2 영역(110b)은 제3 두께(DP3)로 제1 영역(110a)의 제1 두께(DP1)보다 작으며, 상기 리세스 공정은 상기 제1 및 제2 영역(110b) 상부면을 동일하게 식각하는 것으로, 상기 소자 분리 패턴(120)의 제2 소자 분리 영역(120b)의 제5 두께(DP5)는 상기 제1 소자 분리 영역(120a)의 제4 두께(DP4)보다 작을 수 있다.
상기 예비 소자 분리 패턴(110)이 산화물을 포함하고, 상기 절연막(102)이 산화물을 포함하는 경우, 상기 예비 소자 분리 패턴(110)의 상부를 리세스하는 동안 상기 절연막(102)은 제거될 수 있다. 또한, 상기 리세스 공정으로, 상기 제2 소자 분리 영역(120b)에 의해 예비 핀형 액티브 패턴(105)의 상부 측면이 노출될 수 있다.
본 발명의 일 실시예에 따르면, 도 4a 내지 4d 및 도 5a 내지 5d에 따라, 상기 제2 마스크 패턴(115)으로 식각한 후, 상기 제1 및 제2 마스크 패턴(115)들을 제거함으로써 예비 소자 분리 패턴(110)이 형성되고, 상기 예비 소자 분리 패턴(110)을 등방성 식각 공정으로 리세스하여, 소자 분리 패턴(120)을 형성하는 동안 상기 예비 핀형 액티브 패턴들(105)은 실질적으로 식각되지 않을 수 있다. 따라서, 완성된 소자 분리 패턴(120)은 예비 핀형 액티브 패턴들(105)에 의해 자기 정렬될(self-aligned) 수 있다.
도 9a 내지 도 9d를 참조하면, 상기 예비 핀형 액티브 패턴들(105)을 가로지르는 패턴 구조물(pattern structure, 130)를 형성할 수 있다.
구체적으로, 상기 예비 핀형 액티브 패턴들(105) 및 소자 분리 패턴(120) 상에 절연 박막(도시되지 않음) 및 물질막(도시되지 않음)을 순차적으로 형성할 수 있다. 상기 절연 박막은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 일 예로, 상기 절연 박막이 실리콘 산화물을 포함하는 경우, 열산화(thermal oxidation) 공정으로 상기 절연 박막을 형성할 수 있다. 이 경우, 상기 소자 분리 패턴(120) 상에는 상기 절연 박막이 형성되지 않을 수 있다. 다른 예로, 상기 절연 박막은 증착 공정에 의해 형성될 수 있으며 이 경우, 상기 소자 분리 패턴(120) 상에도 절연 박막이 형성될 수 있다. 상기 물질막은 폴리실리콘을 포함할 수 있다. 이어서, 상기 물질막의 상부면을 평탄화할 수 있다. 상기 물질막 상에 제2 방향(DR2)으로 연장하는 제3 마스크 패턴들(126a, 126b)을 형성할 수 있다. 상기 제3 마스크 패턴들(126a, 126b)은 질화물 및/또는 산질화물을 포함할 수 있다. 상기 제3 마스크 패턴들(126a, 126b)을 식각 마스크로 사용하여, 상기 노출된 물질막 및 절연 박막을 식각하여 상기 제2 방향(DR2)으로 연장하는 라인 패턴들(124a, 124b) 및 절연 패턴들(122a, 122b)을 형성할 수 있다. 상기 라인 패턴들(124a, 124b) 및 절연 패턴들(122a, 122b)의 측면에 스페이서들(128a, 128b)를 형성할 수 있다. 상기 스페이서들(128a, 128b)는 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 이로써, 상기 예비 핀형 액티브 패턴들(105) 및 소자 분리 패턴(120) 상에 절연 패턴들(122a, 122b), 라인 패턴들(124a, 124b) 및 스페이서들(128a, 128b)를 포함하는 패턴 구조물(130)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 패턴 구조물(130)은 상기 제1 소자 분리 영역(120a)을 가로지르는 제1 패턴 구조물(130a)과, 상기 제2 소자 분리 영역(120b) 및 예비 핀형 액티브 패턴(105)을 가로지는 제2 패턴 구조물(130b)을 포함할 수 있다. 상기 제1 패턴 구조물(130a)은 제1 절연 패턴(122a), 제1 라인 패턴(124a) 및 제1 스페이서(128a)를 포함할 수 있다. 선택적으로 상기 제1 소자 분리 영역(120a) 및 상기 제1 라인 패턴 사이에 제1 절연 패턴(122a)이 형성되지 않을 수 있다. 상기 제1 라인 패턴(124a)은 실질적으로 동일한 제1 두께(CP1)를 가지며 연장될 수 있다.
상기 제2 패턴 구조물(130b)은 제2 절연 패턴(122b), 제2 라인 패턴(124b) 및 제2 스페이서(128b)를 포함할 수 있다. 상기 제2 라인 패턴(124b)은, 상기 예비 핀형 액티브 패턴(105) 상에서 제2 두께(CP2)를, 상기 제2 소자 분리 영역(120b) 상에서 제3 두께(CP3)를 가질 수 있다. 상기 제1 라인 패턴(124a) 의 제1 두께(CP1)는 상기 제2 라인 패턴(124b)의 제2 두께(CP2)와 실질적으로 동일할 수 있다. 한편, 상기 제3 두께(CP3)는 상기 제2 두께(CP2)보다 클 수 있다. 이때, 상기 제1 및 제2 라인 패턴들(124a, 124b)의 상부면들은 실질적으로 동일한 레벨일 수 있다.
선택적으로, 절연 패턴들(122a, 122b)은 게이트 절연 패턴으로 기능하며, 상기 라인 패턴들(124a, 124b)은 게이트 전극으로 기능할 수 있다. 이 경우, 상기 제1 패턴 구조물(130a)의 제1 라인 패턴(124a)이 게이트 전극으로 기능할 경우, 상기 제1 라인 패턴(124a)의 두께는 전기 저항에 있어서 중요할 수 있다. 본 발명의 일 실시예에 따르면, 제1 라인 패턴(124a)의 제1 두께(CP1)는 상기 제2 라인 패턴(124b)의 제2 두께(CP2)와 실질적으로 동일하며, 상기 제1 라인 패턴(124a)의 전기 저항이 상기 제2 라인 패턴(124b)의 전기 저항만큼 낮을 수 있다.
도 10a 내지 도 10d를 참조하면, 상기 패턴 구조물(130)을 식각 마스크로 사용하여, 상기 패턴 구조물들(130a, 130b)에 의해 노출되는 예비 핀형 액티브 패턴들(105)을 식각하여, 핀형 액티브 패턴(140)을 형성할 수 있다.
상기 식각 공정으로 상기 핀형 액티브 패턴(140)은 제1 두께(AC1)의 제1 액티브 영역(140a) 및 상기 제1 두께(AC1)보다 낮은 제2 두께(AC2)의 제2 액티브 영역(140b)을 포함할 수 있다. 상기 제1 액티브 영역(140a)은 상기 패턴 구조물에 의해 덮이며, 상기 제2 액티브 영역(140b)은 후속하여 형성되는 불순물 패턴(150, 도 11a 내지 도 11d 참조)을 위한 자리일 수 있다.
도 11a 내지 도 11d를 참조하면, 상기 제2 액티브 영역(140b) 상에 불순물 패턴(150)을 형성할 수 있다.
구체적으로, 상기 제2 액티브 영역(140b) 상에 선택적 에피택시얼 성장(selective epitaxial growth, SEG)을 통해 불순물 패턴(150)을 형성할 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정을 수행하는 동안 인-시튜(in-situ)로 불순물을 주입하는 공정을 수행할 수 있다. 다른 예로, 상기 선택적 에피택시얼 성장 공정을 수행한 후, 불순물을 주입하는 공정을 수행할 수 있다.
일 실시예에 따르면, 완성되는 반도체 소자가 PMOS 핀형 트랜지스터를 포함하는 경우, 상기 불순물은 붕소(B)를 포함할 수 있다. 선택적으로, 상기 불순물은 탄소(C)를 더 포함할 수 있다. 다른 예로, 완성되는 완성되는 반도체 소자가 NMOS 핀형 트랜지스터를 포함하는 경우, 상기 불순물은 비소(As) 또는 인(P)을 포함할 수 있다.
이로써, 패턴 구조물 및 불순물 패턴(150)을 포함하는 핀형 트랜지스터를 완성할 수 있다. 상기 제1 소자 분리 영역(120a) 상으로 연장하는 제1 패턴 구조물(130a)의 제1 라인 패턴(124a)이 게이트 전극으로 기능할 때, 그 전기 저항이 상기 제2 패턴 구조물(130b)의 제2 라인 패턴(124b)의 전기 저항만큼 낮을 수 있다.
(반도체 소자의 제조 방법_제2 실시예 )
도 12a 및 도 13a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 12b 및 도 13b는 도 12a 및 도 13a의 반도체 소자를 I-I'으로 절단한 단면도들이고, 도 12c 및 도 13c는 도 12a 및 도 13a의 반도체 소자를 II-II'으로 절단한 단면도들이고, 도 12d 및 도 13d는 도 12a 및 도 13a의 반도체 소자를 III-III'으로 절단한 단면도들이다.
도 12a 내지 도 12d를 참조하면, 기판(100)에 핀형 액티브 패턴(140), 소자 분리 패턴(120), 패턴 구조물(130) 및 불순물 패턴(150)을 형성할 수 있다. 상기 핀형 액티브 패턴(140), 상기 소자 분리 패턴(120), 상기 패턴 구조물(130) 및 상기 불순물 패턴(150)을 형성하는 공정은, 도 3a 내지 도 11a, 도 3b 내지 도 11b, 도 3c 내지 도 11c 및 도 3d 내지 도 11d에서 설명된 공정으로 형성될 수 있다. 따라서, 상기에 대한 설명은 생략하기로 한다.
도 12a 내지 도 12d를 참조하면, 상기 패턴 구조물(130) 상에 층간 절연막(152)을 형성한 후, 상기 패턴 구조물(130)의 라인 패턴들(124a, 124b) 및 절연 패턴들(122a, 122b)을 제거할 수 있다.
구체적으로, 상기 패턴 구조물 상에 층간 절연막(152)을 형성한 후, 상기 패턴 구조물(130)의 상부면이 노출되도록 상기 층간 절연막(152)을 평탄화할 수 있다. 상기 패턴 구조물(130)의 라인 패턴들(124a, 124b) 및 절연 패턴들(122a, 122b)을 제거하여, 상기 핀형 액티브 패턴(140) 및 상기 소자 분리 패턴(120)을 부분적으로 노출시키는 개구(154)를 형성할 수 있다.
도 13a 내지 도 13d를 참조하면, 상기 개구(154)에 의해 노출된 핀형 액티브 패턴(140) 및 소자 분리 패턴(120) 상에 게이트 절연 패턴들(156a, 156b) 및 게이트 전극들(158a, 158b)을 형성할 수 있다.
구체적으로, 상기 개구(154)에 의해 노출된 핀형 액티브 패턴(140) 및 소자 분리 패턴(120) 상에 컨포멀하게 게이트 절연막(도시되지 않음)을 형성할 있다. 상기 게이트 절연막은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 상기 게이트 절연막은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 게이트 절연막이 형성된 개구(154)를 매립하는 게이트 전극막(도시되지 않음)을 형성할 수 있다. 도시되지 있지는 않지만, 상기 게이트 전극막은 다층 구조를 가질 수 있다. 예컨대, 상기 게이트 전극막은, 일함수를 조절하고 TiN, TaN, TiC, 및/또는 TaC을 포함하는 하부 전극막과, W 및/또는 Al을 포함하는 상부 전극막을 포함할 수 있다. 상기 층간 절연막(152)의 상부면이 노출될 때까지, 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하여, 게이트 전극들(158a, 158b) 및 게이트 절연 패턴들(156a, 156b)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 게이트 구조물(160)은 상기 제1 소자 분리 영역 (120a) 상의 제1 게이트 구조물(160a)과, 상기 제2 소자 분리 영역(120b) 및 제1 액티브 영역(140a) 상의 제2 게이트 구조물(160b)을 포함할 수 있다. 상기 제1 게이트 구조물(160a)은 제1 게이트 절연 패턴(156a), 제1 게이트 전극(158a) 및 제1 스페이서(128a)를 포함할 수 있다. 상기 제1 게이트 전극(160a)은 제1 두께(GE1)를 가질 수 있다. 상기 제2 게이트 구조물(160b)은 제2 게이트 절연 패턴(156b), 제2 게이트 전극(158b) 및 제2 스페이서(128b)를 포함할 수 있다. 상기 제2 게이트 전극(158b)은 상기 제1 액티브 영역(140a) 상에서 제2 두께(GE2)를, 상기 제2 소자 분리 영역(120b)에서 제3 두께(GE3)를 가질 수 있다. 상기 제1 게이트 전극(158a)의 제1 두께(GE1)는 상기 제2 게이트 전극(158b)의 제2 두께(GE2)와 실질적으로 동일할 수 있다. 또한, 상기 제2 게이트 전극(158b)의 제3 두께(GE3)는 상기 제2 두께(GE2)보다 클 수 있다. 상기 제1 게이트 전극 (158a)의 상부면과 상기 제2 게이트 전극(158b)의 상부면을 실질적으로 동일한 레벨일 수 있다.
이로써, 게이트 구조물(160) 및 불순물 패턴(150)을 포함하는 핀형 트랜지스터를 완성할 수 있다. 상기 제1 소자 분리 영역(120a) 상으로 연장하는 제1 게이트 구조물(160a)의 제1 게이트 전극(158a)의 그 전기 저항이, 상기 제2 게이트 구조물(160b)의 제2 게이트 전극(158b)의 전기 저항만큼 낮을 수 있다.
( 응용예 )
도 14a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 14a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 반도체 소자(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 반도체 소자(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 반도체 소자리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 14b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 14b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 14a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 예비 소자 분리 패턴
120: 소자 분리 패턴
130: 패턴 구조물
140: 핀형 액티브 패턴
150: 불순물 패턴
160: 게이트 구조물

Claims (10)

  1. 기판 상에 형성된 제1 마스크 패턴을 이용하여 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하며, 제1 두께를 각각 갖는 제1 영역 및 제2 영역을 포함하는 예비 소자 분리 패턴을 형성하는 단계;
    상기 제1 영역 상에 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴에 의해 노출된 상기 제2 영역의 상부 및 상기 제1 마스크 패턴의 일부를 식각하여, 제1 두께보다 작은 제2 두께를 갖는 제2 영역을 형성하는 단계;
    상기 제1 및 제2 마스크 패턴들을 제거하는 단계; 및
    상기 제1 및 제2 영역의 상부를 식각하여, 예비 핀형 액티브 패턴들을 한정하는 소자 분리 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 마스크 패턴을 제거하는 단계는,
    상기 제1 마스크 패턴은 인산 스트립 공정으로 제거되는 것을 포함하되, 상기 제1 마스크 패턴은 질화물을 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 예비 핀형 액티브 패턴들은 제1 방향으로 연장하도록 형성되며,
    상기 제1 방향과, 상기 제1 방향과 수직인 제2 방향으로 서로 이격되도록 형성되고,
    상기 예비 소자 분리 패턴의 제1 영역은 상기 제1 방향으로 이격된 예비 핀형 액티브 패턴들 사이에 형성되고,
    상기 예비 소자 분리 패턴의 제2 영역은 상기 제2 방향으로 이격된 예비 핀형 액티브 패턴들 사이에 형성되는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 마스크 패턴을 제거하는 단계는,
    상기 제2 마스크 패턴은 에싱 및/또는 스트립 공정으로 제거되는 것을 포함하되,
    상기 제2 마스크 패턴은 포토레지스트 패턴을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 마스크 패턴을 이용하여 상기 제2 영역을 식각하는 것은,
    상기 식각된 제2 영역의 상부면이 상기 기판의 상부면보다 높은 레벨에 있도록 식각되는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 식각된 제2 영역의 상부면이 상기 기판의 상부면과 실질적으로 동일한 레벨이 되도록 상기 제2 영역을 추가 식각하는 단계를 더 포함하되,
    상기 추가 식각 공정에 의해 상기 제2 영역은 상기 제2 두께보다 작은 제3 두께를 갖는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 예비 소자 분리 패턴의 제1 및 제2 영역의 상부를 식각하여, 상기 예비 핀형 액티브 패턴들을 한정하는 상기 소자 분리 패턴을 형성하는 단계는,
    상기 예비 소자 분리 패턴의 제1 영역의 상부를 식각하여 상기 소자 분리 패턴의 제1 소자 분리 영역을 형성하는 단계; 및
    상기 예비 소자 분리 패턴의 제2 영역의 상부를 식각하여 상기 소자 분리 패턴의 제2 소자 분리 영역을 형성하는 단계를 포함하되,
    상기 소자 분리 패턴의 제1 영역은 상기 기판의 상부면과 실질적으로 동일한 레벨의 상부면을 가지며,
    상기 소자 분리 패턴의 제2 영역은 상기 기판의 상부면보다 낮은 레벨의 상부면을 갖는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 소자 분리 영역 상에 제1 패턴 구조물과, 상기 예비 핀형 액티브 패턴들 및 상기 제2 소자 분리 영역을 가로지르는 제2 패턴 구조물을 포함하는 패턴 구조물을 형성하는 단계;
    상기 패턴 구조물에 의해 노출된 예비 핀형 액티브 패턴을 식각하여 핀형 액티브 패턴을 형성하는 단계; 및
    상기 식각된 핀형 액티브 패턴 상에 불순물 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 패턴 구조물을 형성하는 단계는,
    상기 예비 핀형 액티브 패턴들 및 소자 분리 패턴이 형성된 기판 상에 절연막 및 물질막을 형성하는 단계;
    상기 물질막의 상부면을 평탄화하는 단계;
    상기 물질막 상에 제3 마스크 패턴을 형성하는 단계;
    상기 제3 마스크 패턴을 이용하여 상기 물질막 및 절연막을 식각하여, 라인 패턴 및 절연 패턴을 형성하는 단계; 및
    상기 라인 패턴 및 상기 절연 패턴 측면에 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 패턴 구조물의 라인 패턴은 상기 제1 소자 분리 영역 상에서 제1 두께로 형성되며,
    상기 제2 패턴 구조물의 라인 패턴은, 상기 핀형 액티브 패턴 상에서 상기 제1 두께와 실질적으로 동일한 제2 두께로 형성되며, 상기 제2 소자 분리 영역 상에서 상기 제2 두께보다 두꺼운 제3 두께로 형성되는 반도체 소자의 제조 방법.
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