KR102110771B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

리세스 형성 과정에서 게이트 패턴 하부에 희생막을 형성함으로써, 첨단(tip)이 채널 영역에 근접하는 리세스를 형성할 수 있는 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 기판 상에 상부와 하부를 포함하는 게이트 패턴을 형성하고, 상기 게이트 패턴의 하부와 접촉하는 희생막과 상기 게이트 패턴 상부의 측면에 제1 스페이서를 형성하고, 상기 제1 스페이서를 형성한 후, 상기 희생막을 제거하고, 상기 희생막을 제거한 후, 상기 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating Semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도가 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 스트레인드 실리콘(Strained Si) 공정 중 하나인 내장된 소오스/드레인(embedded source/drain)을 형성하기 전에 진행되는 리세스 형성 과정에서 게이트 패턴 하부에 희생막을 형성함으로써, 첨단(tip)이 채널 영역에 근접하는 리세스를 형성할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양(aspect)은 기판 상에 상부와 하부를 포함하는 게이트 패턴을 형성하고, 상기 게이트 패턴의 하부와 접촉하는 희생막과 상기 게이트 패턴 상부의 측면에 제1 스페이서를 형성하고, 상기 제1 스페이서를 형성한 후, 상기 희생막을 제거하고, 상기 희생막을 제거한 후, 상기 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서는 전체적으로 상기 제1 리세스와 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서를 형성하는 것은 상기 게이트 패턴의 하부와 접촉하고, 상기 게이트 패턴의 상부와 비접촉하는 상기 희생막을 형성하고, 상기 기판 상에 상기 희생막과 상기 게이트 패턴을 덮는 스페이서막을 형성하고, 상기 스페이서막을 식각하여, 상기 희생막을 노출시키는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서를 형성할 때, 상기 노출된 희생막을 제거하여 상기 기판의 상면을 노출시키는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 희생막을 형성하는 것은 방향성 증착법(directional deposition)을 이용하는 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 희생막을 형성하는 것은 클러스터 이온(cluster ion) 소오스를 이용한 이온 임플란트 방법(IIP) 및 바이어스를 인가하여 직진성이 부여된 플라스마 소오스를 이용한 증착 방법 중 적어도 하나의 방법을 이용하여 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 패턴을 형성하는 것은 상기 기판 상에 게이트 적층체를 형성하고, 상기 게이트 적층체의 측면에 제2 스페이서를 형성하는 것을 포함하고, 상기 희생막을 제거하는 것은 상기 제2 스페이서의 일부를 노출시키는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 리세스를 식각하여, 제2 리세스를 형성하고, 상기 제2 리세스 내에 반도체 패턴을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 리세스를 형성하는 것은 등방성 건식 식각을 이용하여 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 다른 태양은 기판의 제1 활성 영역에 상부와 하부를 포함하는 제1 게이트 패턴을 형성하고, 상기 기판의 제2 활성 영역에 상부와 하부를 포함하는 제2 게이트 패턴을 형성하고, 상기 제1 게이트 패턴의 하부와 접촉하는 희생막과 상기 제1 게이트 패턴 상부의 측면에 제1 스페이서를 형성하고, 상기 제1 스페이서를 형성한 후, 상기 희생막을 제거하고, 상기 희생막을 제거한 후, 상기 제1 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서는 전체적으로 상기 제1 리세스와 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서를 형성하는 것은 상기 제1 게이트 패턴의 하부와 접촉하고, 상기 제1 게이트 패턴의 상부와 비접촉하는 상기 희생막을 형성하고, 상기 기판 상에 상기 희생막, 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴을 덮는 스페이서막을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 희생막은 상기 제2 게이트 패턴의 하부와 접촉하고, 상기 제2 게이트 패턴의 상부와 비접촉하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서를 형성하는 것은 상기 스페이서막을 형성한 후, 상기 제2 활성 영역에 블로킹 패턴을 형성하고, 상기 제1 활성 영역의 상기 희생막 및 상기 스페이서를 식각하여, 상기 기판을 노출시키는 것을 포함한다.
본 발명의 몇몇 실시예에서, 제1 스페이서를 형성하는 것은 상기 스페이서막을 식각하여, 상기 제1 활성 영역 및 상기 제2 활성 영역의 상기 희생막을 노출시키고, 상기 희생막을 노출시킨 후, 상기 제2 활성 영역에 블로킹 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 희생막을 형성하는 것은 방향성 증착법을 이용하는 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14는 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 15는 본 발명의 실시예들에 따라 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 16은 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1을 참고하면, 제1 활성 영역(I) 및 제2 활성 영역(II)을 포함하는 기판(100) 상에 제1 게이트 패턴(110) 및 제2 게이트 패턴(210)이 형성된다. 구체적으로, 제1 활성 영역(I)에 복수개의 제1 게이트 패턴(110)이 서로 이격되어 형성되고, 제2 활성 영역(II)에 복수개의 제2 게이트 패턴(210)이 서로 이격되어 형성될 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 기판(100)의 제1 활성 영역(I)은 PMOS 형성 영역이고, 기판(100)의 제2 활성 영역(II)은 NMOS 형성 영역일 수 있으나, 이에 제한되는 것은 아니다.
제1 활성 영역(I)에 형성된 복수개의 제1 게이트 패턴(110)은 제1 게이트 절연막(112), 제1 게이트 전극(114) 및 제1 스페이서(118)를 포함할 수 있다. 제1 게이트 패턴(110)은 제1 게이트 하드마스크(116)를 더 포함할 수 있다. 마찬가지로, 제2활성 영역(II)에 형성된 복수개의 제2 게이트 패턴(210)은 제2 게이트 절연막(212), 제2 게이트 전극(214), 제2 게이트 하드마스크(216) 및 제2 스페이서(218)를 포함할 수 있다. 제1 게이트 패턴(110) 및 제2 게이트 패턴(210)은 게이트 절연막(112, 212)와 게이트 전극(114, 214)이 각각 순차적으로 적층되어 형성될 수 있다. 제1 스페이서(118) 및 제2 스페이서(218)는 각각 제1 게이트 패턴(110) 및 제2 게이트 패턴(210)의 측면에 형성될 수 있다. 게이트 하드마스크(116, 216)가 형성될 경우, 각각의 스페이서(118, 218)는 게이트 절연막(112, 212), 게이트 전극(114, 214) 및 게이트 하드마스크(116, 216)와 접하여 형성될 수 있다.
제1 게이트 패턴(110) 및 제2 게이트 패턴(210)은 전계 효과 트랜지스터의 게이트로 사용될 수 있으나, 이에 제한되는 것은 아니다. 즉, 제1 게이트 패턴(110) 및 제2 게이트 패턴(210)이 더미 게이트 패턴인 경우, 이 후의 공정에서 게이트 패턴의 절연막 및/또는 전극이 다시 형성될 수 있다.
소자 분리막(105)이 형성된 기판(100) 상에 예를 들어, 절연막, 전극막 및 하드마스크막을 순차적으로 형성할 수 있다. 하드마스크막 상에 제1 게이트 패턴(110) 및 제2 게이트 패턴(210)을 형성하기 위한 마스크 패턴이 형성될 수 있다. 마스크 패턴을 마스크로 이용하여 식각하여, 제1 활성 영역(I)에 제1 게이트 적층체(112, 114, 116)가 형성되고, 제2활성 영역(II)에 제2 게이트 적층체(212, 214, 216)가 형성된다. 이 후, 기판(100) 상에 제1 게이트 적층체(112, 114, 116) 및 제2 게이트 적층체(212, 214, 216)를 덮는 스페이서막이 형성될 수 있다. 스페이서막을 방향성 식각하여, 제1 게이트 적층체(112, 114, 116) 및 제2 게이트 적층체(212, 214, 216)의 측벽에 각각 제1 스페이서(118) 및 제2 스페이서(218)가 형성될 수 있다. 이로써, 제1 활성 영역(I)에 제1 게이트 패턴(110)이 형성되고, 제2활성 영역(II)에 제2 게이트 패턴(210)이 형성된다. 제1 스페이서(118) 및 제2 스페이서(218) 형성을 위한 식각 이전에, 제1 게이트 패턴(110) 및 제2 게이트 패턴(210)의 양측에 각각 불순물을 주입하여, 각각 소오스/드레인 확장부가 형성될 수 있다. 제1 게이트 패턴(110) 및 제2 게이트 패턴의 타입에 따라, 주입되는 불순물은 n형 불순물 또는 p형 불순물일 수 있다. 또한, 불순물을 주입하여, 소오스/드레인 확장부에 할로(halo)가 형성될 수 있다.
구체적으로, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 발명에 따른 반도체 소자 제조 방법에서, 기판(100)은 실리콘 기판인 경우를 들어 설명한다. 소자 분리막(105)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 절연막(112) 및 제2 게이트 절연막(212)은 예를 들어, 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 유전막, 이들의 조합물 또는 이들이 차례로 적층된 적층막일 수 있다. 고유전율 유전막은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다. 게이트 절연막(112, 212)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있다. 만약, 게이트 절연막(112, 212)이 고유전율 유전체를 포함할 경우, 게이트 절연막(112, 212)과 게이트 전극(114, 214) 사이에 각각 배리어막이 더 형성될 수 있다. 배리어막은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(114) 및 제2 게이트 전극(214)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si)일 수 있지만, 이에 제한되는 것은 아니다. 즉, 게이트 전극(114, 214)은 금속 물질을 포함하는 금속 전극일 수 있음은 물론이다. 게이트 전극(114, 214)은 예를 들어, 스퍼터링(sputtering), 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 하드마스크(116) 및 제2 게이트 하드마스크(216)은 예를 들어, 질화막, 산화막 및 이들의 조합을 포함할 수 있다. 게이트 하드마스크(116, 216)는 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있다.
제1 스페이서(118) 및 제2 스페이서(218)는 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 실리콘 탄산질화막(SiOCN)을 포함할 수 있다. 스페이서(118, 218)는 예를 들어, 화학 기상 증착법 등을 이용하여 형성될 수 있다. 스페이서(118, 218)는 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제1 활성 영역(I)에 형성된 제1 게이트 패턴(110)은 하부(110a)와 상부(110b)를 포함하고, 제2활성 영역(II)에 형성된 제2 게이트 패턴(210)은 하부(210a)와 상부(210b)를 포함한다. 제1 게이트 패턴(110) 및 제2 게이트 패턴(210)의 각각을 상부와 하부로 나누는 기준은 도 2에서 희생막(10)이 측면에 접촉하여 형성되면 하부이고, 그렇지 않으면 상부이다.
도 2를 참고하면, 제1 게이트 패턴의 하부(110a)와 접촉하고, 제1 게이트 패턴의 상부(110b)와 접촉하지 않는 희생막(10)이 제1 활성 영역(I)에 형성된다. 또한, 희생막(10)은 제2활성 영역(II)에 형성된 제2 게이트 패턴의 하부(210a)와 접촉하지만, 제2 게이트 패턴의 상부(210b)와 접촉하지 않을 수 있다. 또한, 희생막(10)은 제1 게이트 패턴(110)의 상면 및 제2 게이트 패턴(210)의 상면 상에 더 형성된다. 다시 말하면, 희생막(10)은 제1 게이트 패턴(110)의 상면 및 제2 게이트 패턴(210)의 상면 상에는 형성되지만, 제1 게이트 패턴의 상부(110b)의 측면 및 제2 게이트 패턴의 상부(210b)의 측면에는 형성되지 않는다.
희생막(10)은 예를 들어, 방향성 증착법(directional deposition)을 이용하여 형성될 수 있다. 방향성 증착법은 예를 들어, 클러스터 이온(cluster ion) 소오스를 이용한 이온 임플란트 방법(IIP) 및 바이어스를 인가하여 직진성이 부여된 플라스마 소오스를 이용한 증착 방법 중 적어도 하나의 방법일 수 있으나, 이에 제한되는 것은 아니다. 즉, 희생막(10)을 형성하는 방향성 증착법은 막을 증착할 때 직진성을 가지면 충분하므로, 플라즈마 소스와 바이어스를 이용하는 증착 방법이면 충분하다.
직진성을 갖는 방향성 증착법을 이용하여 희생막(10)이 형성되기 때문에, 희생막(10)은 제1 게이트 패턴의 하부(110a) 및 제2 게이트 패턴의 하부(210a)에 접촉하여 형성되고, 제1 게이트 패턴(110)의 상면 및 제2 게이트 패턴(210)의 상면 상에 형성된다. 또한, 직진성을 갖는 방향성 증착법을 이용하여 희생막(10)이 형성되기 때문에, 증착되는 방향과 수직인 면인 제1 게이트 패턴의 상부(110b) 측면 및 제2 게이트 패턴의 상부(210b) 측면에는 희생막(10)이 형성되지 않는다.
희생막(10)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 희생막(10)은 이 후의 제조 과정에서 제거되어야 하기 때문에, 희생막(10)은 제1 스페이서(118)에 대한 식각 선택비를 가질 수 있다. 예를 들어, 제1 스페이서(118)가 실리콘 질화물일 경우, 희생막(10)은 실리콘 산화물일 수 있다.
도 3을 참고하면, 제1 활성 영역(I) 및 제2활성 영역(II)을 포함하는 기판(100) 상에 스페이서막(20)이 형성된다. 스페이서막(20)은 제1 게이트 패턴(110), 제2 게이트 패턴(210) 및 희생막(10)을 덮는다. 스페이서막(20)은 희생막(10)과 달리 기판(100) 상에 형성된 제1 게이트 패턴, 제2 게이트 패턴(210) 및 희생막(10)의 프로파일을 따라 형성된다.
스페이서막(20)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 스페이서막(20)은 예를 들어, 화학 기상 증착법 등에 의해 형성될 수 있다.
도 4를 참고하면, 제2활성 영역(II) 상에 블로킹 패턴(30)이 형성된다. 이 후, 블로킹 패턴(30)을 식각 마스크로 이용하여, 제1 활성 영역(I)에 형성된 스페이서막(20) 및 희생막(10)을 식각할 수 있다. 제1 활성 영역(I)에 형성된 스페이서막(20) 및 희생막(10)을 식각하여, 제1 게이트 패턴의 상부(110b)의 측면에 제3 스페이서(119)가 형성되고, 제1 게이트 패턴의 하부(110a)의 측면에 희생막(10)이 형성된다.
구체적으로, 스페이서막(20)이 형성된 기판(100) 상에 블로킹막이 형성된다. 블로킹막은 예를 들어, 감광막일 수 있으나, 이에 제한되는 것은 아니다. 노광 공정을 통해, 제1 활성 영역(I)의 블로킹막을 제거함으로써, 제2활성 영역(II)에 블로킹 패턴(30)이 형성된다.
이 후, 블로킹 패턴(30)을 식각 마스크로 이용하여, 제1 활성 영역(I)에 형성된 희생막(10) 및 스페이서막(20)을 식각하여 제거한다. 제1 활성 영역(I)에 형성된 희생막(10) 및 스페이서막(20)은 제1 활성 영역(I)의 기판(100)이 노출될 때까지 진행할 수 있다. 즉, 제1 활성 영역(I)에 형성된 희생막(10) 및 스페이서막(20)을 식각하여, 기판(100)이 노출될 수 있다. 제1 활성 영역(I)에 형성된 희생막(10) 및 스페이서막(20)을 식각하는 방법은 예를 들어, 방향성 식각일 수 있다.
방향성 식각을 이용하여, 제1 활성 영역(I)에 형성된 희생막(10) 및 스페이서막(20)을 식각하는 경우, 제1 게이트 패턴의 상부(110b)의 측면에는 스페이서막(20)으로부터 형성된 제3 스페이서(119)가 형성된다. 또한, 희생막(10) 중 제3 스페이서(119)가 식각 마스크 역할을 한 부분은 식각이 되지 않으므로, 희생막(10)의 일부는 남아있게 된다.
다시 말하면, 제1 게이트 패턴의 상부(110b)의 측면에는 제3 스페이서(119)가 형성되고, 제1 게이트 패턴의 하부(110a)의 측면에는 희생막(10)이 형성된다. 제1 게이트 적층체(112, 114, 116)의 측면에는 제1 스페이서(118)가 형성되고, 제1 스페이서(118)를 포함하는 제1 게이트 패턴(110)의 측면에는 희생막(10) 및 제3 스페이서(119)가 순차적으로 적층되어 있을 수 있다. 제1 게이트 패턴(110)의 측면에 형성된 희생막(10) 및 제3 스페이서(119)는 동일 레벨에서 형성된다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제1 활성 영역(I)에 형성된 희생막(10)은 이번 제조 공정을 통해 서로 분리된다. 즉, 각각의 제1 게이트 패턴의 하부(110a)에 희생막(10)은 접촉되어 형성되어 있지만, 희생막(10) 간에는 서로 연결되어 있지 않다. 하지만, 블로킹 패턴(30)에 의해 보호된 제2 활성 영역(II)의 희생막(10)은 인접하는 제2 게이트 패턴(210)을 서로 연결하면서 형성되어 있다.
제1 게이트 패턴의 하부(110a)에 접촉하여 형성된 희생막(10)은 이 후의 제조 공정에서 제거되지만, 제1 스페이서(118) 및 제3 스페이서(119)는 남아있게 된다. 즉, 희생막(10)만을 선택적으로 제거할 필요가 있으므로, 제1 스페이서(118) 및 제3 스페이서(119)는 희생막(10)과 식각 선택비를 갖는 물질일 필요가 있다. 제1 스페이서(118) 및 제3 스페이서(119)가 예를 들어, 실리콘 질화물일 경우, 희생막(10)은 실리콘 질화물에 대해 식각 선택비를 갖는 실리콘 산화물일 수 있으나, 이에 제한되는 것은 아니다.
도 5를 참고하면, 제2활성 영역(II)에 형성된 블로킹 패턴(30)을 제거하고, 제1 활성 영역(I)의 제3 스페이서(119) 하부에 형성된 희생막(10)이 제거된다. 제1 게이트 패턴의 하부(110a)에 접촉하여 형성되고, 제3 스페이서(119) 하부에 위치하는 희생막(10)이 제거된다. 희생막(10)을 제거하는 방법은 예를 들어, 습식 식각 등일 수 있으나, 이에 제한되는 것은 아니다.
구체적으로, 제2활성 영역(II)을 가리고 있던 블로킹 패턴(30)을 제거하여, 제2활성 영역(II)에 형성된 스페이서막(20)을 노출시킨다.
스페이서막(20)을 노출시킨 후, 희생막(10)을 제거하기 위한 식각 공정이 진행된다. 희생막(10)을 제거하기 위한 식각 공정으로 습식 식각을 이용하여도, 희생막(10)에 대해서 식각 선택비를 갖는 스페이서막(20)이 제2활성 영역(II)에 형성된 희생막(10) 상에 형성되어 있으므로, 제1 활성 영역(I)에 있는 희생막(10)만 제거된다.
즉, 도 2의 제조 과정에서 형성된 희생막(10) 중 제1 활성 영역(I)에 형성된 희생막은 제거되고, 제2활성 영역(II)에 형성된 희생막(10)은 스페이서막(20)에 의해 보호됨으로써, 제거되지 않는다.
제1 활성 영역(I)의 희생막(10)이 제거됨으로써, 제1 게이트 패턴(110)의 측면 구체적으로, 제1 게이트 패턴의 상부(110b)의 측면에 형성된 제3 스페이서(119)과 기판(100) 사이에는 공간이 형성된다. 제3 스페이서(119)과 기판(100) 사이에 형성된 공간의 높이는 제거된 희생막(10)의 두께 즉, 도 2의 과정에서 증착된 희생막(10)의 두께와 동일하다.
제1 활성 영역(I)의 희생막(10)이 제거됨으로써, 제1 게이트 패턴의 하부(110a) 즉, 제1 게이트 패턴의 하부(110a)의 측면에 접촉된 층은 없다. 이를 통해, 제1 스페이서(118) 중 일부는 노출된다. 다시 말하면, 제1 스페이서(118)의 하부는 희생막(10)이 제거됨으로써 노출되고, 제1 스페이서(118)의 상부의 측면에는 제3 스페이서(119)이 여전히 형성되어 있다.
도 6을 참고하면, 제1 활성 영역(I)의 제1 게이트 패턴(110) 측면에 제1 리세스(120)가 형성된다. 다시 말하면, 복수의 제1 게이트 패턴(110) 사이, 및 제1 게이트 패턴(110)과 소자 분리막(105) 사이에 제1 리세스(120)가 형성된다.
구체적으로, 복수의 제1 게이트 패턴(110) 사이에 노출된 기판(100)을 식각하여, 제1 리세스(120)가 형성된다. 또한, 제1 게이트 패턴(110) 및 소자 분리막(105) 사이에 노출된 기판(100)을 식각하여, 제1 리세스(120)가 형성된다. 제1 활성 영역(I)에 형성되는 제1 리세스(120)는 식각 공정 등을 이용하여 형성될 수 있고, 예를 들어, 건식 식각 또는 습식 식각을 이용하여 형성될 수 있다. 좀 더 구체적으로, 제1 리세스(120)는 등방성 건식 식각을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 패턴(110)의 측면에 형성된 제3 스페이서(119)의 적어도 일부는 제1 리세스(120)와 오버랩이 될 수 있다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제3 스페이서(119)는 전체적으로 제1 리세스(120)와 오버랩되는 것으로 설명하나, 이에 제한되는 것은 아니다.
등방성 건식 식각 또는 습식 식각에 의해 제1 리세스(120)가 형성될 경우, 도 5에서 희생막(10)을 제거함으로써 노출된 제3 스페이서(119)의 바로 아래쪽에 있는 기판(100)도 식각될 수 있다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제1 활성 영역(I)의 희생막(10)을 제거함으로써 노출된 제3 스페이서(119)의 바로 아래쪽의 기판(100)이 전체적으로 식각되어, 제1 리세스(120) 형성되는 것으로 설명하나, 이에 제한되는 것은 아니다.
제1 리세스(120)의 최상부의 폭은 서로 인접하는 제1 게이트 패턴(110)에 형성되고, 서로 마주보는 제1 스페이서(118) 사이의 폭과 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다. 다시 말하면, 제1 리세스(120)는 제1 스페이서(118)와 제3 스페이서(119)가 만나는 면의 연장선과 기판(100)이 만나는 지점부터 시작하여, 기판(100) 내부로 만입되어 형성될 수 있다. 하지만, 제3 스페이서(119)와 기판(100) 사이의 공간 등을 조절함으로써, 제1 리세스(120)의 최상부의 폭은 조절될 수 있다.
이하에서, 제1 게이트 패턴의 하부(110a)에 접촉되어 형성된 희생막(10)을 제거한 후, 제1 리세스(120)를 형성함으로써 얻을 수 있는 효과에 대해서 설명한다. 만약 제3 스페이서(119)와 기판(100) 사이에 공간이 없이 제3 스페이서(119)가 기판(100)까지 연장되어 형성되었다면, 제1 리세스(120)의 최상부의 폭은 인접하는 제3 스페이서(119) 사이의 폭과 실질적으로 동일할 것이다. 하지만, 제3 스페이서(119) 하부에 형성되었던 희생막(10)을 제거한 후, 제1 리세스(120)를 형성함으로써, 제1 리세스(120)는 제1 게이트 패턴(110)의 채널 영역에 좀 더 접근하여 형성되게 된다. 이를 통해, 이 후의 제조 공정에서 형성되는 리세스의 첨단(tip)이 채널 영역에 좀 더 근접하도록 형성할 수 있어, 반도체 소자의 성능을 개선할 수 있다.
도 7을 참고하면, 제1 게이트 패턴(110)의 측면에 형성된 제1 리세스(120)를 식각하여, 제2 리세스(130)가 형성될 수 있다. 제2 리세스(130)는 예를 들어, 습식 식각에 의해 형성될 수 있다. 습식 식각은 예를 들어, 수산화 암모늄(NH4OH) 등을 이용할 수 있으나, 이에 제한되는 것은 아니다.
제1 리세스(120)를 습식 식각하여, 제1 게이트 패턴(110) 사이뿐만 아니라, 제1 게이트 패턴(110)과 소자 분리막(105) 사이에도 각각 제2 리세스(130)가 형성된다.
제1 리세스(120)의 습식 식각에 의해 형성되는 제2 리세스(130)는 기판(100)의 결정면 예를 들어, 실리콘 기판의 결정면이 드러난다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제2 리세스(130)의 단면은 시그마 형상의 단면을 가질 수 있다.
도 8을 참고하면, 제2 리세스(130) 내에 반도체 패턴(140)이 형성된다. 반도체 패턴(140)은 기판(100)의 상면 즉, 제1 게이트 패턴(110)과 기판(100) 사이의 경계보다 융기되어 형성될 수 있지만, 이에 제한되는 것은 아니다.
기판(100)의 상면 즉, 제1 게이트 패턴(110)과 기판(100) 사이의 경계보다 융기된 반도체 패턴(140)은 제3 스페이서(119)의 측면뿐만 아니라, 제1 스페이서(118)의 측면 일부와도 접할 수 있다. 이는 도 5에서 설명한 내용과 같이, 제3 스페이서(119)와 기판(100) 사이에 위치한 희생막(10)이 제거되었기 때문에, 반도체 패턴(140)은 제1 스페이서(118)과 제3 스페이서(119)에 동시에 접할 수 있다.
다시 말하면, 기판(100)의 상면보다 융기된 반도체 패턴(140)은 제1 부분과 제2 부분을 포함할 수 있다. 제1 부분은 제3 스페이서(119)의 측면과 접하는 부분이고, 제2 부분은 제1 스페이서(118)의 측면과 접하는 부분일 수 있다. 반도체 패턴(140)의 제1 부분의 폭은 w1일 수 있고, 반도체 패턴(140)의 제2 부분의 폭은 w2일 수 있다. 이 때, 반도체 패턴(140)의 제1 부분의 폭(w1)은 반도체 패턴(140)의 제2 부분의 폭(w2)보다 작다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 기판(100)에서 융기된 반도체 패턴(140)은 기판(100)에서 멀어짐에 따라, 반도체 패턴(140)의 폭이 w2에서 w1으로 좁아진다.
도 8에서, 기판(100)에서 융기된 반도체 패턴(140)은 계단과 같은 형상을 가지고 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
반도체 패턴(140)에 의해, 제1 게이트 패턴(110)의 채널 영역에 인장 또는 압축 응력이 가해질 수 있고, 이를 통해 소자의 성능이 향상될 수 있다. 반도체 패턴(140)은 제1 활성 영역(I)에 형성된 트랜지스터의 소오스/드레인이 될 수 있다. 반도체 패턴(140)은 제2 리세스(130) 내에 반도체 물질을 에피택셜(epitaxial) 성장시켜 형성될 수 있다. 즉, 반도체 패턴(140)은 단결정 에피택셜층일 수 있다. 반도체 패턴(140)은 예를 들어, 화학 기상 증착 공정 또는 원자층 증착법으로 형성될 수 있다. 반도체 패턴(140)은 채널 영역에 인장 또는 압축 응력을 주기 위한 것일 경우, 기판(100)과는 다른 격자 상수를 갖는 물질일 수 있으나, 이에 제한되는 것은 아니다.
반도체 소자가 p형의 MOS(PMOS) 트랜지스터인 경우, 정공(hole)에 의해서 반도체 소자가 동작이 되므로, 기판(100)에 압축 응력을 가하는 것이 좋을 수 있다. 반도체 패턴(140)은 기판(100)보다 격자 상수가 큰 물질로 형성될 수 있다. 즉, 실리콘 기판인 경우, 반도체 패턴(140)은 실리콘보다 격자 상수가 큰 실리콘저머늄(SiGe)으로 형성할 수 있다.
반도체 소자가 n형의 MOS(NMOS) 트랜지스터인 경우, 전자(electron)에 의해서 반도체 소자가 동작이 되므로, 기판(100)에 인장 응력을 가하는 것이 좋을 수 있다. 반도체 패턴(140)은 기판(100)보다 격자 상수가 작은 물질로 형성될 수 있다. 즉, 실리콘 기판인 경우, 반도체 패턴(140)은 실리콘보다 격자 상수가 작은 실리콘카바이드(SiC)로 형성할 수 있다. 하지만, 반도체 소자가 n형인 MOS(NMOS) 트랜지스터인 경우, 반도체 패턴(140)은 융기된 실리콘 에피택셜막을 형성할 수 있다.
본 발명의 실시예에 대한 반도체 소자 제조 방법에서, 반도체 패턴(140)은 제1 스페이서(118)의 측면뿐만 아니라, 제3 스페이서(119)의 측면에도 접하는 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 반도체 패턴(140)은 제1 스페이서(118)의 측면에만 접하도록 형성되고, 제3 스페이서(119)의 측면에는 접하지 않도록 형성될 수 있음은 물론이다.
도 1 내지 도 3, 도 9 내지 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다. 본 실시예는 게이트 패턴 사이의 희생막을 제거하는 않는 것을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 9 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9를 참고하면, 제1 활성 영역(I) 및 제2 활성 영역(II)에 있는 스페이서막(20)을 식각하여, 희생막(10)을 노출시킨다. 즉, 희생막(10)의 상면이 노출될 때까지, 스페이서막(20)이 식각될 수 있다. 이를 통해, 제1 게이트 패턴의 상부(110b)의 측벽에는 제3 스페이서(119)가 형성된다. 물론, 제2 활성 영역(II)에 형성된 제2 게이트 패턴(210)의 상부 측면에도 스페이서가 형성된다. 스페이서막(20)을 식각하는 방법은 예를 들어, 방향성 식각일 수 있다.
제1 게이트 패턴의 상부(110b) 측면에 형성되는 제3 스페이서(119)는 제1 게이트 패턴(110)의 측면뿐만 아니라, 이전 공정에서 제1 게이트 패턴(110)의 상부에 형성되었던 희생막(10)의 측면에도 형성될 수 있다.
본 발명의 다른 실시예는 전술한 실시예의 도 4와 달리, 제3 스페이서(119)를 형성한 후, 제1 활성 영역(I) 및 제2 활성 영역(II)에 형성된 제1 게이트 패턴(110) 및 제2 게이트 패턴(210)은 희생막(10)에 의해 서로 연결되어 있다.
도 10을 참고하면, 제2 활성 영역(II)에 블로킹 패턴(30)을 형성하고, 블로킹 패턴(30)을 식각 마스크로 사용하여, 제1 활성 영역(I)에 형성된 희생막(10)이 제거된다. 제1 게이트 패턴의 하부(110a)에 접촉하여 형성되고, 인접하는 제1 게이트 패턴(110)을 연결한 희생막(10)이 제거된다.
제1 게이트 패턴(110)의 측면에 형성된 제3 스페이서(119) 하부에 위치하는 희생막(10)이 제거될 때, 제1 게이트 패턴(110)의 상면 상에 형성되어 있던 희생막(10)도 제거된다. 희생막(10)을 제거하는 방법은 예를 들어, 습식 식각 등일 수 있으나, 이에 제한되는 것은 아니다.
구체적으로, 제3 스페이서(119)가 형성되고, 희생막(10)이 노출된 기판(100) 상에 블로킹막이 형성된다. 블로킹막은 예를 들어, 감광막일 수 있으나, 이에 제한되는 것은 아니다. 노광 공정을 통해, 제1 활성 영역(I)의 블로킹막을 제거함으로써, 제2활성 영역(II)에 블로킹 패턴(30)이 형성된다.
이 후, 블로킹 패턴(30)을 식각 마스크로 이용하여, 제1 활성 영역(I)에 형성된 희생막(10)을 식각하여 제거한다. 제2 활성 영역(II)은 블로킹 패턴(30)에 의해 덮여 있으므로, 제1 활성 영역(I)에 위치한 희생막(10)만이 제거된다. 제1 활성 영역(I)의 희생막(10)이 제거됨으로써, 제1 게이트 패턴의 상부(110b)의 측면에 형성된 제3 스페이서(119)과 기판(100) 사이에는 공간이 형성된다. 이를 통해, 제1 스페이서(118) 중 일부, 구체적으로, 제1 스페이서(118)의 하부는 노출된다.
도 10에서, 제1 게이트 패턴(110) 상면 상에 형성된 희생막(10)이 제거됨으로써, 제3 스페이서(119)는 제1 게이트 패턴(110)의 상면보다 돌출되는 것으로 도시되었으나, 이는 설명을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 11을 참고하면, 제2 활성 영역(II)에 형성된 블로킹 패턴(30)을 제거하고, 제1 게이트 패턴(110)의 측면에 제1 리세스(120)가 형성된다.
구체적으로, 제2활성 영역(II)을 가리고 있던 블로킹 패턴(30)을 제거하여, 제2활성 영역(II)에 형성된 희생막(10)을 노출시킨다.
블로킹 패턴(30)을 제거한 후, 제1 게이트 패턴(110)의 측면에 노출된 기판(100)을 식각하여, 제1 리세스(120)가 형성된다. 제1 리세스(120)는 식각 공정 등을 이용하여 형성될 수 있고, 예를 들어, 건식 식각 또는 습식 식각을 이용하여 형성될 수 있다. 좀 더 구체적으로, 제1 리세스(120)는 등방성 건식 식각을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
등방성 건식 식각 또는 습식 식각에 의해 제1 리세스(120)가 형성될 경우, 도 10에서 희생막(10)을 제거함으로써 노출된 제3 스페이서(119)의 바로 아래쪽에 있는 기판(100)도 식각될 수 있다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제1 활성 영역(I)의 희생막(10)을 제거함으로써 노출된 제3 스페이서(119)의 바로 아래쪽의 기판(100)이 전체적으로 식각되어, 제1 리세스(120) 형성되는 것으로 설명하나, 이에 제한되는 것은 아니다. 이를 통해, 제1 게이트 패턴(110)의 측면에 형성된 제3 스페이서(119) 는 전체적으로 제1 리세스(120)와 오버랩될 수 있다.
도 12를 참고하면, 제1 게이트 패턴(110)의 측면에 형성된 제1 리세스(120)를 식각하여, 제2 리세스(130)가 형성될 수 있다. 제2 리세스(130)는 예를 들어, 습식 식각에 의해 형성될 수 있다.
제1 리세스(120)를 습식 식각하여, 제1 게이트 패턴(110) 사이뿐만 아니라, 제1 게이트 패턴(110)과 소자 분리막(105) 사이에도 각각 제2 리세스(130)가 형성된다.
도 13을 참고하면, 제2 리세스(130) 내에 반도체 패턴(140)이 형성된다. 반도체 패턴(140)은 기판(100)의 상면 즉, 제1 게이트 패턴(110)과 기판(100) 사이의 경계보다 융기되어 형성될 수 있다.
반도체 패턴(140)은 제1 활성 영역(I)에 형성된 트랜지스터의 소오스/드레인이 될 수 있다. 반도체 패턴(140)은 예를 들어, 단결정 에피택셜층일 수 있다. 반도체 패턴(140)은 채널 영역에 인장 또는 압축 응력을 주기 위한 것일 경우, 기판(100)과는 다른 격자 상수를 갖는 물질일 수 있다.
도 14는 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 14를 참조하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 15는 본 발명의 실시예들에 따라 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 15를 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 14에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 16은 본 발명의 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
도 16을 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 희생막 20: 스페이서막
100: 기판 110, 210: 게이트 패턴
118, 119: 스페이서 120, 130: 리세스
140: 반도체 패턴

Claims (10)

  1. 기판 상에 상부와 하부를 포함하는 게이트 패턴을 형성하고, 상기 게이트 패턴은 제1 스페이서를 포함하고,
    상기 게이트 패턴의 하부와 접촉하는 희생막과 상기 게이트 패턴 상부의 측면에 제3 스페이서를 형성하고,
    상기 제3 스페이서를 형성한 후, 상기 제3 스페이서의 하부에 배치된 상기 희생막을 제거하고,
    상기 희생막을 제거한 후, 상기 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제3 스페이서는 전체적으로 상기 제1 리세스와 오버랩되는 반도체 소자 제조 방법.
  3. 제1 항에 있어서,
    상기 제3 스페이서를 형성하는 것은
    상기 게이트 패턴의 하부와 접촉하고, 상기 게이트 패턴의 상부와 비접촉하는 상기 희생막을 형성하고,
    상기 기판 상에 상기 희생막과 상기 게이트 패턴을 덮는 스페이서막을 형성하고,
    상기 스페이서막을 식각하여, 상기 희생막을 노출시키는 것을 포함하는 반도체 소자 제조 방법.
  4. 제1 항에 있어서,
    상기 희생막을 형성하는 것은 방향성 증착법(directional deposition)을 이용하는 형성하는 것을 포함하는 반도체 소자 제조 방법.
  5. 기판의 제1 활성 영역에 상부와 하부를 포함하는 제1 게이트 패턴을 형성하고, 상기 기판의 제2 활성 영역에 상부와 하부를 포함하는 제2 게이트 패턴을 형성하고, 상기 제1 게이트 패턴은 제1 스페이서를 포함하고,
    상기 제1 게이트 패턴의 하부와 접촉하는 희생막과 상기 제1 게이트 패턴 상부의 측면에 제3 스페이서를 형성하고,
    상기 제3 스페이서를 형성한 후, 상기 제3 스페이서의 하부에 배치된 상기 희생막을 제거하고,
    상기 희생막을 제거한 후, 상기 제1 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  6. 제5 항에 있어서,
    상기 제3 스페이서는 전체적으로 상기 제1 리세스와 오버랩되는 반도체 소자 제조 방법.
  7. 제5 항에 있어서,
    상기 제3 스페이서를 형성하는 것은
    상기 제1 게이트 패턴의 하부와 접촉하고, 상기 제1 게이트 패턴의 상부와 비접촉하는 상기 희생막을 형성하고,
    상기 기판 상에 상기 희생막, 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴을 덮는 스페이서막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제7 항에 있어서,
    상기 희생막은 상기 제2 게이트 패턴의 하부와 접촉하고, 상기 제2 게이트 패턴의 상부와 비접촉하는 것을 포함하는 반도체 소자 제조 방법.
  9. 제8 항에 있어서,
    상기 제3 스페이서를 형성하는 것은
    상기 스페이서막을 형성한 후, 상기 제2 활성 영역에 블로킹 패턴을 형성하고,
    상기 제1 활성 영역의 상기 희생막 및 상기 스페이서막을 식각하여, 상기 기판을 노출시키는 것을 포함하는 반도체 소자 제조 방법.
  10. 제8 항에 있어서,
    제3 스페이서를 형성하는 것은
    상기 스페이서막을 식각하여, 상기 제1 활성 영역 및 상기 제2 활성 영역의 상기 희생막을 노출시키고,
    상기 희생막을 노출시킨 후, 상기 제2 활성 영역에 블로킹 패턴을 형성하는 것을 포함하는 반도체 소자 제조 방법.

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10158000B2 (en) * 2013-11-26 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Low-K dielectric sidewall spacer treatment
US10164049B2 (en) 2014-10-06 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with gate stack
CN105810585B (zh) * 2014-12-31 2020-04-07 联华电子股份有限公司 半导体结构的制作方法
US10553495B2 (en) * 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
KR102516879B1 (ko) 2018-08-17 2023-03-31 삼성전자주식회사 다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법
CN117677192B (zh) * 2024-01-31 2024-04-26 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及半导体器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080176378A1 (en) * 2004-09-01 2008-07-24 Micron Technology, Inc. Multiple-depth sti trenches in integrated circuit fabrication
US20080311732A1 (en) * 2003-12-04 2008-12-18 International Business Machines Corporation Method for Forming Non-Amorphous, Ultra-Thin Semiconductor Devices Using Sacrificial Implantation Layer
US20110024840A1 (en) * 2009-07-29 2011-02-03 International Business Machines Corporation Soi transistors having an embedded extension region to improve extension resistance and channel strain characteristics

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346732B1 (en) 1999-05-14 2002-02-12 Kabushiki Kaisha Toshiba Semiconductor device with oxide mediated epitaxial layer
KR100618839B1 (ko) 2004-06-28 2006-09-01 삼성전자주식회사 반도체 소자의 제조 방법
US7696537B2 (en) 2005-04-18 2010-04-13 Toshiba America Electronic Components, Inc. Step-embedded SiGe structure for PFET mobility enhancement
US7579617B2 (en) 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
US8207523B2 (en) 2006-04-26 2012-06-26 United Microelectronics Corp. Metal oxide semiconductor field effect transistor with strained source/drain extension layer
KR20080044750A (ko) * 2006-11-17 2008-05-21 삼성전자주식회사 식각 버퍼층을 사용하는 반도체 소자의 제조 방법
US7800182B2 (en) 2006-11-20 2010-09-21 Infineon Technologies Ag Semiconductor devices having pFET with SiGe gate electrode and embedded SiGe source/drain regions and methods of making the same
KR100942952B1 (ko) 2007-03-26 2010-02-22 주식회사 하이닉스반도체 반도체 소자의 제조방법
DE102007030054B4 (de) * 2007-06-29 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Transistor mit reduziertem Gatewiderstand und verbesserter Verspannungsübertragungseffizienz und Verfahren zur Herstellung desselben
KR20090038158A (ko) 2007-10-15 2009-04-20 삼성전자주식회사 비대칭 스페이서를 갖는 트랜지스터의 제조방법
US20090184341A1 (en) 2008-01-17 2009-07-23 Chartered Semiconductor Manufacturing, Ltd. Elimination of STI recess and facet growth in embedded silicon-germanium (eSiGe) module
DE102008049733B3 (de) 2008-09-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand zum Kanalgebiet und Verfahren zur Herstellung des Transistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080311732A1 (en) * 2003-12-04 2008-12-18 International Business Machines Corporation Method for Forming Non-Amorphous, Ultra-Thin Semiconductor Devices Using Sacrificial Implantation Layer
US20080176378A1 (en) * 2004-09-01 2008-07-24 Micron Technology, Inc. Multiple-depth sti trenches in integrated circuit fabrication
US20110024840A1 (en) * 2009-07-29 2011-02-03 International Business Machines Corporation Soi transistors having an embedded extension region to improve extension resistance and channel strain characteristics

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