KR102455168B1 - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000000463 material Substances 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 229910003697 SiBN Inorganic materials 0.000 claims description 4
- 229910004541 SiN Inorganic materials 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 105
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- -1 HfSiON Inorganic materials 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000006396 nitration reaction Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910017121 AlSiO Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004143 HfON Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910020279 Pb(Zr, Ti)O3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910010252 TiO3 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910006501 ZrSiO Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- NLQFUUYNQFMIJW-UHFFFAOYSA-N dysprosium(III) oxide Inorganic materials O=[Dy]O[Dy]=O NLQFUUYNQFMIJW-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface
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Abstract
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 기판 내에 활성핀을 정의하는 소자 분리막을 형성하되, 상기 활성핀은 게이트 핀 영역을 포함하는 것, 상기 활성핀의 표면을 컨포말하게 덮는 라이너막을 형성하는 것, 상기 게이트 핀 영역 상에 희생패턴을 형성하는 것, 상기 희생패턴의 측벽 상에 스페이서를 형성하는 것, 상기 희생패턴을 제거하여 개구부를 형성하는 것, 및 상기 개구부에 노출된 라이너막을 제거하여, 상기 게이트 핀 영역을 노출하는 라이너 패턴을 형성하는 것을 포함하되, 상기 스페이서는 상기 라이너막과 식각 선택성을 갖는 물질을 포함할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor; Fin-FET)에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 기판 내에 활성핀을 정의하는 소자 분리막을 형성하되, 상기 활성핀은 게이트 핀 영역을 포함하는 것, 상기 활성핀의 표면을 컨포말하게 덮는 라이너막을 형성하는 것, 상기 게이트 핀 영역 상에 희생패턴을 형성하는 것, 상기 희생패턴의 측벽 상에 스페이서를 형성하는 것, 상기 희생패턴을 제거하여 개구부를 형성하는 것, 및 상기 개구부에 노출된 라이너막을 제거하여, 상기 게이트 핀 영역을 노출하는 라이너 패턴을 형성하는 것을 포함하되, 상기 스페이서는 상기 라이너막과 식각 선택성을 갖는 물질을 포함할 수 있다.
상기 소자 분리막을 형성하는 것은, 상기 기판 내에 트렌치를 형성하는 것, 및 상기 트렌치를 차례로 채우는 소자분리 라이너막 및 절연패턴을 형성하는 것을 포함할 수 있다.
상기 소자분리 라이너막은 상기 스페이서와 식각 선택성을 갖는 물질을 포함할 수 있다.
상기 스페이서는 상기 라이너막보다 유전율이 낮은 물질을 포함할 수 있다.
상기 스페이서는 SiOCN, SiCN, SiOC, 및 SiCBN 물질 중 어느 하나를 포함할 수 있다.
상기 라이너막은 SiN, SiON 및 SiBN 물질 중 어느 하나를 포함할 수 있다.
상기 라이너 패턴을 형성한 후에, 상기 개구부 내에 상기 게이트 핀 영역의 상기 활성핀의 표면을 덮는 게이트 절연막을 형성하는 것, 및 상기 개구부를 채워 게이트 패턴을 형성하는 것을 더 포함할 수 있다.
상기 활성핀은 상기 게이트 핀 영역의 양 측에 각각 배치되는 소오스/드레인 영역을 더 포함하되, 상기 개구부를 형성하기 전에, 상기 희생패턴에 노출된 상기 라이너막 및 상기 소오스/드레인 영역의 상기 활성핀을 식각하여 리세스 영역을 형성하는 것, 및 에피택시얼 성장 방법을 수행하여, 상기 리세스 영역 내에 소오스/드레인부를 형성하는 것을 더 포함할 수 있다.
상기 희생패턴을 형성하기 전에, 상기 라이너막을 컨포말하게 덮는 식각 정지막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 기판 내에 활성핀을 정의하는 소자 분리막을 형성하는 것, 상기 활성핀의 표면을 컨포말하게 덮는 라이너막을 형성하는 것, 상기 활성핀을 가로지르는 희생패턴을 형성하는 것, 상기 희생패턴의 측벽 상에 스페이서를 형성하는 것, 상기 희생패턴을 제거하여 개구부를 형성하는 것, 및 상기 개구부에 노출된 라이너막을 상기 스페이서로부터 선택적으로 제거하여, 상기 활성핀의 일부를 노출하는 라이너 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법에서, 스페이서는 제 2 라이너 패턴에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 이에 따라, 게이트 패턴을 형성하기 위해 제 2 라이너 패턴을 식각하는 식각 공정 시 스페이서가 같이 식각되는 것을 방지하여, 반도체 소자의 신뢰성이 보다 향상될 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법에서, 스페이서는 제 2 라이너 패턴 보다 낮은 유전율을 갖는 물질로 형성될 수 있다. 이에 따라, 반도체 소자의 전기적인 특성이 보다 향상될 수 있다.
도 1a 내지 도 7a는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다.
도 1b 내지 도 7b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1a 내지 도 7a의 Ⅰ-Ⅰ' 선 방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도들이다.
도 8은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 9는 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
도 1b 내지 도 7b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1a 내지 도 7a의 Ⅰ-Ⅰ' 선 방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도들이다.
도 8은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 9는 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 7a는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다. 도 1b 내지 도 7b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1a 내지 도 7a의 Ⅰ-Ⅰ' 선 방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 트렌치들(102)을 형성할 수 있다. 기판(100)은 저머늄 기판, 저머늄-온-인슐레이터(germanium on insulator: GOI) 기판, 또는 실리콘-저머늄 기판일 수 있다. 다른 예로, 단결정 실리콘 기판이 에피택시얼 공정에 의해 성장되어, 기판(100)으로 제공될 수 있다. 이 경우, 에피택시얼 성장 공정 동안 저머늄(Ge)이 단결정 실리콘 기판 상에 도핑될 수 있다. 기판(100)이 실리콘 저머늄 기판일 경우에, 실리콘 저머늄 기판 내의 저머늄의 농도는 약 1% 내지 약 100%일 수 있다. 트렌치들(102)은 기판(100)에 이방성 식각 공정을 통해 형성될 수 있다. 상세하게, 기판(100) 상에 마스크 패턴들(미도시)를 형성한 후에 마스크 패턴들에 노출된 기판(100)을 식각하여 트렌치들(102)을 형성할 수 있다.
트렌치들(102) 내에 제 1 라이너막(104) 및 절연패턴(106)을 포함하는 소자 분리막들(108)이 형성될 수 있다. 상세하게, 트렌치들(102)의 바닥면, 내측벽 및 기판(100)의 상부면을 컨포말하게 덮는 제 1 절연막(미도시)과 제 1 절연막 상에 트렌치들(102)을 채우고 제 1 절연막의 상부면을 덮는 제 2 절연막(미도시)을 형성할 수 있다. 그리고, 기판(100)의 상부면이 노출되도록 제 2 절연막 및 제 1 절연막을 식각하여 트렌치들(102) 내에 절연패턴(106) 및 제 1 라이너막(104)을 형성할 수 있다. 이후에, 절연패턴(106) 및 제 1 라이너막(104)의 상부를 식각하여, 절연패턴(106) 및 제 1 라이너막(104)이 기판(100)의 상부면 아래로 리세스할 수 있다.
제 1 라이너막(104)은 원자층 증착(atomic layer deposition, ALD), 저압 화학 기상 증착(LPCVD), 플라즈마 화학기상증착(PECVD), 또는 플라즈마 질화(plasma nitration) 공정에 의해 형성될 수 있다. 제 1 라이너막(104)은 실리콘계 절연 물질을 포함하되, 실질적으로 산소를 포함하지 않을 수 있다. 여기에서, 실질적으로 산소를 포함하지 않는다는 것은 의도적인 산소의 함유를 배제하는 것을 의미할 수 있다. 예를 들어, 제 1 라이너막(104)은 SiN, SiON, 및 SiBN 중 어느 하나를 포함할 수 있다.
절연패턴(106)은 화학 기상 증착법(CVD) 및 물리 기상 증착법(PVD) 중 어느 하나를 사용하여 형성될 수 있다. 절연패턴(106)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
소자 분리막들(108)은 기판(100)의 활성핀(AF)을 정의할 수 있다. 활성핀(AF)은 소자 분리막들(108)로부터 돌출될 수 있다. 복수 개의 활성 핀들(AF)은 제 1 방향(D1)으로 배열되고, 제 1 방향(D1)에 교차하는 제 2 방향(D2)으로 연장될 수 있다.
도 2a 내지 도 2b를 참조하면, 활성핀(AF)의 상부 및 소자 분리막들(108)의 상부를 덮는 제 2 라이너막(112)을 형성할 수 있다. 상세하게, 제 2 라이너막(112)은 활성핀(AF)의 상부면, 측벽들 및 소자 분리막들(108)의 상부면을 컨포말하게 덮을 수 있다. 제 2 라이너막(112)은 원자층 증착(atomic layer deposition, ALD), 저압 화학 기상 증착(LPCVD) 또는 플라즈마 화학기상증착(PECVD) 또는 플라즈마 질화(plasma nitration) 공정에 의해 형성될 수 있다.
일 실시예에 따르면, 제 2 라이너막(112)은 활성핀(AF)의 상부가 산화되는 것을 방지하기 위한 보호막일 수 있다. 상세하게, 후속 공정에서 형성되는 식각 정지막(114)을 형성하기 위해 진행되는 산화 공정(oxidation process)에서, 활성핀(AF)의 상부가 산화될 수 있다. 이 경우, 식각 정지막(114)을 형성하기 전에 제 2 라이너막(112)을 형성함으로써 활성핀(AF)의 상부가 산화되는 것을 방지할 수 있다. 제 2 라이너막(112)은 예를 들어, SiN, SiON, 및 SiBN 중 어느 하나를 포함할 수 있다. 제 2 라이너막(112) 상에 식각 정지막(114)이 형성될 수 있다. 식각 정지막(114)은 제 2 라이너막(112)의 상부면을 컨포말하게 덮을 수 있다. 식각 정지막(114)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 식각 정지막(114) 상에 희생패턴(116)을 형성할 수 있다. 상세하게, 식각 정지막(114) 상에 희생막(미도시) 및 식각 마스크(미도시)를 차례로 형성하고, 식각마스크에 노출된 희생막의 일부분을 식각하여 희생패턴(116)을 형성할 수 있다. 희생패턴(116)은 복수 개의 활성 핀들(AF)을 가로지를 수 있다. 즉, 희생패턴(116)은 제 1 방향(D1)으로 연장될 수 있다. 희생패턴(116)이 배치되는 활성핀(AF)의 일부분은 후술될 게이트 핀(GAF)이 제공될 게이트 핀 영역(GAFR)일 수 있다. 희생패턴(116)의 양 옆에 배치되는 활성핀(AF)의 다른 일부분들은 소오스/드레인 전극 영역들(SDR)일 수 있다. 희생패턴(116)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
기판(100) 상에 스페이서막(118)이 형성될 수 있다. 상세하게, 스페이서막(118)은 희생패턴(116)의 표면 및 식각 정지막(114)의 상부면을 컨포말하게 덮도록 형성될 수 있다. 스페이서막(118)은 제 2 라이너막(114)과 식각 선택성을 갖는 물질을 포함할 수 있다. 또한, 스페이서막(118)은 제 2 라이너막(114)보다 유전율이 낮은 물질을 포함할 수 있다. 예를 들어, 스페이서막(118)은 SiOCN, SiCN, SiOC 및 SiCBN 막 중 어느 하나를 포함할 수 있다. 스페이서막(118)에 포함된 탄소의 농도에 따라서 후속 공정에서 제 2 라이너막(114)을 식각할 때 제 2 라이너막(114)의 식각 소스에 대한 스페이서막(118)의 식각 내성이 달라질 수 있다. 즉, 스페이서막(118)에 포함된 탄소의 농도에 따라서 제 2 라이너막(114)과 스페이서막(118) 간의 식각 선택비가 달라질 수 있다. 예를 들어, 스페이서막(118)에 포함된 탄소의 농도가 클수록 제 2 라이너막(114)에 대한 식각 선택성이 더 클 수 있다.
스페이서막(118)은 원자 층 증착법(Atomic Layer Deposition; ALD), 저압 화학 기상 증착(LPCVD) 및 플라즈마 화학기상증착(PECVD) 중 어느 하나의 공정을 사용하여 형성될 수 있다. 스페이서막(118)은 약 25°C 내지 약 550°C의 공정온도에서 형성될 수 있다. 보다 상세하게 스페이서막(118)은 약 300°C 내지 약 550°C의 공정 온도에서 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 스페이서막(118) 상에 식각 공정을 수행하여 스페이서(119)를 형성할 수 있다. 상세하게, 스페이서막(118) 상에 에치 백(etch-back) 공정을 수행하여, 식각 정지막(114) 및 희생패턴(116)의 상부면이 노출되도록 스페이서막(118)의 일부를 식각하여, 희생패턴(116)의 측벽 상에 스페이서(119)를 형성할 수 있다. 스페이서(119)는 희생패턴(116)의 측벽을 따라 제 1 방향(D1)으로 연장될 있다.
도 5a 및 도 5b를 참조하면, 스페이서(119) 및 희생패턴(116)에 노출된 식각 정지막(114), 제 2 라이너막(112) 및 활성핀(AF)의 소오스 드레인 영역들(DSR)을 식각하여 리세스 영역들(RC)을 형성할 수 있다. 리세스 영역들(RC)이 형성됨에 따라, 게이트 핀(GAF)이 정의될 수 있다. 게이트 핀(GAF)은 게이트 핀 영역(GAFR)을 포함하는 활성핀(AF)의 일부분과 대응될 수 있다. 즉, 제 2 방향(D2)으로 마주보는 한 쌍의 리세스 영역들(RC) 사이에 게이트 핀(GAF)이 제공될 수 있다. 리세스 영역들(RC)의 바닥면은 게이트 핀(GAF)의 상부면보다 아래에 배치될 수 있다.
식각 공정으로 식각 정지막(114) 및 제 2 라이너막(112)의 일부분이 제거되어 식각 정지막(114) 및 제 2 라이너막(112)이 스페이서(119)와 게이트 핀(GAF) 및 희생패턴(116)과 게이트 핀(GAF) 사이에 개재될 수 있다. 다시 말해, 식각 정지막(114) 및 제 2 라이너막(112)은 스페이서(119) 및 희생패턴(116)의 아래 및 게이트 핀(GAF) 상에 제공되어, 게이트 핀(GAF)의 표면 및 소자 분리막(108)의 상부면을 덮을 수 있다.
리세스 영역들(RC)에 에피택시얼 성장 방법을 수행하여, 리세스 영역들(RC) 각각 내에 소오스/드레인부(SD)를 형성할 수 있다. 상세하게, 노출된 기판(100)을 씨드층으로 사용하고, 성장시키고자 하는 물질이 포함된 소오스 가스를 공급하여 리세스 영역(RC)에 노출된 기판(100) 상에 반도체층을 성장시켜 소오스/드레인부(SD)를 형성할 수 있다. 일 예로, 리세스 영역(RC) 내의 반도체층이 게이트 핀(GAF)의 상부면보다 더 위에 위치할 때까지 성장할 수 있다. 다시 말해, 소오스/드레인부(SD)는 게이트 핀(GAF)의 상부면보다 높은 상부면을 가질 수 있다.
소오스 가스는 예를 들어, 실리콘 소오스 가스 또는 실리콘 소오스 가스 및 게르마늄 소오스 가스의 혼합가스를 주입할 수 있다. 에피택시얼 성장을 진행하는 동안 또는 소오스/드레인부(SD)를 형성한 후에, 소오스/드레인부(SD) 내에 불순물들을 주입할 수 있다. 불순물들은 예를 들어, 인(P), 탄소(C), 붕소(B) 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다.
소오스/드레인부(SD)의 표면을 덮는 캐핑패턴(122)이 형성될 수 있다. 캐핑패턴(122)은 기판(100) 또는 소오스/드레인부(SD)와 동일한 반도체 원소를 갖도록 형성될 수 있다. 일 예로, 캐핑패턴(122)은 실리콘 또는 실리콘-저머늄을 포함할 수 있다. 다른 예로, 캐핑패턴(122)은 실리콘 및 실리콘-저머늄의 이중 막(Bi-layer)을 포함할 수 있다. 일 실시예에 따르면, 캡핑패턴(122)은 상기 소오스/드레인부(SD)와 다른 원소로 도핑될 수 있다. 예를 들어, 소오스/드레인 부(SD)가 실리콘-저머늄(embedded SiGe)으로 형성된 경우, 캐핑패턴(122)은 낮은 저머늄 도핑(Low Ge doped) 및 높은 보론 도핑(High B doped)된 막으로 형성될 수 있다. 보론 도핑된 막은 이온 임플란트(Ion Implantation), 플라즈마 도핑(Plasma Doping), 또는 인시츄 도핑(In-situ Doping) 공정을 수행하여 형성될 수 있다. 이로써 캐핑패턴(122) 상에 메탈 콘택(미도시)이 형성될 경우 소오스/드레인부(SD)와의 전기 전도도가 증가될 수 있다.
소오스/드레인부(SD) 상에 층간 절연막(124)이 형성될 수 있다. 층간 절연막(124)은 캐핑패턴(122)을 덮되, 희생패턴(116)의 상부면을 노출할 수 있다. 층간 절연막(124)은 절연물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물일 수 있다.
도 6a 및 도 6b를 참조하면, 희생패턴(116)을 선택적으로 제거하여, 개구부(O)를 형성할 수 있다. 희생패턴(116)은 스페이서(119)와 식각 정지막(114)과 식각 선택성을 갖는 물질을 포함하기 때문에 희생패턴(116)만 선택적으로 제거 가능할 수 있다. 희생패턴(116)이 제거되어, 스페이서(119)의 내측벽 및 식각 식각 정지막(114)의 상부면이 노출될 수 있다. 희생패턴(116)은 건식 식각 또는 습식 식각으로 제거될 수 있다.
개구부(O)에 노출된 식각 정지막(114) 및 제 2 라이너막(112)을 식각하여, 식각 정지패턴(115) 및 제 2 라이너 패턴(113)이 형성될 수 있다. 식각 정지패턴(115) 및 제 2 라이너 패턴(113)은 스페이서(119) 및 게이트 핀(GAF) 사이에 형성될 수 있다. 개구부(O) 내에, 식각 정지막(114) 및 제 2 라이너막(112)이 제거된 부분에는 게이트 핀(GAF)의 표면 및 소자 분리막(108)의 상부면이 노출될 수 있다. 식각 정지막(114) 및 제 2 라이너막(112)의 일부분은 습식 식각 또는 건식 식각으로 제거될 수 있으며, 식각 정지막(114) 및 제 2 라이너막(112) 각각은 서로 다른 물질을 포함하기 때문에 서로 다른 식각 가스 또는 식각 용액을 사용하여 제거될 수 있다. 제 2 라이너 막(112)을 식각하는 동안 스페이서(119)는 같이 식각되지 않을 수 있다. 일 예로, 전술한 바와 같이, 실리콘 질화물을 포함하는 제 2 라이너 패턴(112)에 대하여 SiOCN 물질을 포함하는 스페이서(119)는 높은 식각 선택성을 갖기 때문이다. 즉, 제 2 라이너막(112)은 스페이서(119)로부터 선택적으로 식각될 수 있다. 따라서, 스페이서(119)가 제거됨으로써 후속의 개구부(O) 내에 형성되는 게이트 전극의 크기가 커지는 것을 방지할 수 있다. 더불어, SiN과 대비하여 유전율이 낮은 SiOCN 물질로 스페이서(119)을 형성함으로써, 반도체 소자의 전기적인 특성도 개선될 수 있다.
도 7a 및 도 7b를 참조하면, 개구부(O) 내에 게이트 절연막(126)을 형성할 수 있다. 게이트 절연막(126)은 게이트 핀(GAF)의 표면, 소자 분리막(108)의 상부면, 식각 정지패턴(113)의 측벽, 제 2 라이너 패턴(115)의 측벽 및 스페이서(119)의 내측벽을 컨포말하게 덮도록 형성될 수 있다. 일 예로, 게이트 절연막(126)은 실리콘 함유 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 및 실리콘 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 절연막(126)은 하프늄 계열의 물질(예를 들어, HfSiO, HfSiON, HfON, HfAlO, 또는 HfLaO), 실리케이트 계열의 물질(예를 들어, AlSiO 또는 TaSiO), 지르코늄 계열의 물질(예를 들어, ZrO2 또는 ZrSiO), 란타나이드(lathanides) 계열의 물질(예를 들어, La2O3, Pr2O3, 또는 Dy2O3), 및 4차 산화물(예를 들어, BST((Ba, Sr)TiO3) 또는 PZT(Pb(Zr, Ti)O3)) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
게이트 절연막(126) 상에 게이트 패턴(128)이 형성될 수 있다. 게이트 패턴(128)은 개구부(O)을 채울 수 있다. 게이트 패턴(128)은 도전 물질, 예를 들어, 금속을 포함할 수 있다. 게이트 패턴(128)은 복수의 막들을 포함할 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다.
도 9는 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
도 9를 참조하면, 전자 시스템(도 8의 1100)이 모바일 폰(1200)에 적용되는 예를 도시하고 있다. 그 밖에, 전자 시스템(도 8의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
104: 제 1 라이너막
106: 절연패턴
108: 소자 분리막들
112: 제 2 라이너막
114: 식각 정지막
116: 희생패턴
118: 스페이서막
104: 제 1 라이너막
106: 절연패턴
108: 소자 분리막들
112: 제 2 라이너막
114: 식각 정지막
116: 희생패턴
118: 스페이서막
Claims (10)
- 기판 내에 활성핀을 정의하는 소자 분리막을 형성하되, 상기 활성핀은 게이트 핀 영역을 포함하는 것;
상기 활성핀의 표면을 컨포말하게 덮는 라이너막을 형성하는 것;
상기 라이너막을 컨포말하게 덮는 식각 정지막을 형성하는 것;
상기 게이트 핀 영역 상에 희생패턴을 형성하는 것;
상기 희생패턴의 측벽 상에 스페이서를 형성하는 것;
상기 희생패턴을 제거하여 개구부를 형성하는 것; 및
상기 개구부에 노출된 상기 식각 정지막과 상기 라이너막을 제거하여, 상기 게이트 핀 영역을 노출하는 라이너 패턴을 형성하는 것을 포함하되,
상기 라이너막은 SiN, SiON 및 SiBN 물질 중 어느 하나를 포함하고,
상기 스페이서는 상기 라이너막보다 유전율이 낮은 SiOCN, SiCN, SiOC 및 SiCBN 물질 중 어느 하나를 포함하고,
상기 스페이서는 상기 라이너막과 식각 선택성을 갖는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,
상기 소자 분리막을 형성하는 것은:
상기 기판 내에 트렌치를 형성하는 것; 및
상기 트렌치를 차례로 채우는 소자분리 라이너막 및 절연패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,
상기 소자분리 라이너막은 상기 스페이서와 식각 선택성을 갖는 물질을 포함하는 반도체 소자의 제조 방법.
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- 제 1 항에 있어서,
상기 라이너 패턴을 형성한 후에:
상기 개구부 내에 상기 게이트 핀 영역의 상기 활성핀의 표면을 덮는 게이트 절연막을 형성하는 것; 및
상기 개구부를 채워 게이트 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,
상기 활성핀은 상기 게이트 핀 영역의 양 측에 각각 배치되는 소오스/드레인 영역을 더 포함하되,
상기 개구부를 형성하기 전에:
상기 희생패턴에 노출된 상기 라이너막 및 상기 소오스/드레인 영역의 상기 활성핀을 식각하여 리세스 영역을 형성하는 것; 및
에피택시얼 성장 방법을 수행하여, 상기 리세스 영역 내에 소오스/드레인부를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020150099873A KR102455168B1 (ko) | 2015-07-14 | 2015-07-14 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170008924A KR20170008924A (ko) | 2017-01-25 |
| KR102455168B1 true KR102455168B1 (ko) | 2022-10-18 |
Family
ID=57991035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150099873A KR102455168B1 (ko) | 2015-07-14 | 2015-07-14 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102455168B1 (ko) |
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| US20150162425A1 (en) * | 2013-07-25 | 2015-06-11 | International Business Machines Corporation | III-V Device with Overlapped Extension Regions Using Replacement Gate |
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