KR102065496B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 반도체 기판으로부터 연장된 활성 패턴으로서, 상기 활성 패턴은, 수평적 관점에서, 소오스 및 드레인 영역들과 이들 사이의 채널 영역을 포함하는 것, 수직적 관점에서, 상기 활성 패턴의 상기 채널 영역과 상기 반도체 기판 사이에 국소적으로 형성된 국소 절연 패턴, 상기 국소 절연 패턴의 측벽 및 상기 활성 패턴의 상기 채널 영역을 가로지르는 게이트 전극, 상기 게이트 전극 양측의 측벽 스페이서, 및 상기 게이트 전극의 양측벽들과 상기 측벽 스페이서 사이에 개재되며, 상기 측벽 스페이서에 대해 식각 선택성을 갖는 물질로 형성된 보호 스페이서를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판으로부터 연장된 활성 패턴으로서, 상기 활성 패턴은, 수평적 관점에서, 소오스 및 드레인 영역들과 이들 사이의 채널 영역을 포함하는 것, 수직적 관점에서, 상기 활성 패턴의 상기 채널 영역과 상기 반도체 기판 사이에 국소적으로 형성된 국소 절연 패턴, 상기 국소 절연 패턴의 측벽 및 상기 활성 패턴의 상기 채널 영역을 가로지르는 게이트 전극, 상기 게이트 전극 양측의 측벽 스페이서, 및 상기 게이트 전극의 양측벽들과 상기 측벽 스페이서 사이에 개재되며, 상기 측벽 스페이서에 대해 식각 선택성을 갖는 물질로 형성된 보호 스페이서를 포함한다.
일 실시예에 따르면, 상기 보호 스페이서는 상기 게이트 전극의 양측벽들과 직접 접촉할 수 있다.
일 실시예에 따르면, 상기 보호 스페이서는 금속 산화물로 이루어질 수 있다.
일 실시예에 따르면, 상기 게이트 전극의 최하부면은 상기 국소 절연 패턴의 상부면 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 국소 절연 패턴의 폭은 상기 활성 패턴의 폭과 실질적으로 동일하거나 클 수 있다.
일 실시예에 따르면, 상기 국소 절연 패턴은, 수평적 관점에서, 상기 소오스 및 드레인 전극들 사이에 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판을 패터닝하여 활성 패턴을 형성하는 것, 상기 활성 패턴의 상부 측벽을 덮는 산화 방지 스페이서를 형성하는 것, 상기 활성 패턴 및 상기 산화 방지 스페이서를 가로지르는 더미 게이트 패턴을 형성하는 것, 상기 더미 게이트 패턴의 양측벽들을 덮으며, 상기 산화 방지 스페이서에 대해 식각 선택성을 갖는 물질로 이루어진 보호 스페이서들을 형성하는 것, 상기 더미 게이트 패턴을 제거하여, 상기 보호 스페이서들 사이에서 상기 활성 패턴의 하부 측벽을 노출시키는 게이트 영역을 형성하는 것, 상기 게이트 영역에 노출된 상기 활성 패턴의 하부 측벽을 산화시켜 상기 활성 패턴 내에 국소 절연 패턴을 형성하는 것, 및 상기 게이트 영역 내에 게이트 전극을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 더미 게이트 패턴을 형성하기 전에, 상기 산화 방지 스페이서의 바닥면과 이격되어 상기 활성 패턴의 하부 측벽 일부를 노출시키는 소자 분리 패턴을 형성하는 것을 더 포함한다.
일 실시예에 따르면, 상기 더미 게이트 패턴은 상기 소자 분리 패턴과 상기 산화 방지 스페이서 사이에서 상기 활성 패턴과 직접 접촉할 수 있다.
일 실시예에 따르면, 상기 활성 패턴을 형성하는 것은, 상기 반도체 기판 상에 상기 활성 패턴을 정의하는 마스크 패턴을 형성하는 것, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각함으로써 트렌치들을 형성하는 것, 및 상기 트렌치들 내에 상기 활성 패턴의 상부 측벽을 노출시키는 소자 분리막을 형성하는 것을 포함하되, 상기 산화 방지 스페이서는 상기 소자 분리막 상에 형성될 수 있다.
일 실시예에 따르면, 상기 산화 방지 스페이서를 형성한 후에, 상기 소자 분리막의 상부면을 리세스하여 상기 활성 패턴의 하부 측벽을 노출시키는 소자 분리 패턴을 형성하는 것을 더 포함한다.
일 실시예에 따르면, 상기 게이트 전극은 상기 국소 절연 패턴의 측벽과 직접 접촉할 수 있다.
일 실시예에 따르면, 상기 게이트 전극을 형성하는 것은, 상기 산화 방지 스페이서를 제거하여 상기 활성 패턴의 상부 부분을 노출시키는 것, 및 상기 활성 패턴의 상부가 노출된 상기 게이트 영역 내에 상기 보호 스페이서들과 직접 접촉하는 도전막을 채우는 것을 포함한다.
일 실시예에 따르면, 상기 게이트 영역을 형성하기 전에, 상기 보호 스페이서의 측벽을 덮는 측벽 스페이서를 형성하는 것을 더 포함하되, 상기 측벽 스페이서는 상기 보호 스페이서와 다른 절연 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 더미 게이트 패턴 아래의 채널 영역 및 상기 채널 영역 양측의 소오스 및 드레인 영역들을 포함하되, 상기 게이트 영역을 형성하기 전에, 상기 활성 패턴의 상기 소오스 및 드레인 영역들에 에피택셜층을 형성하는 것을 더 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 채널 영역의 하부에 국소 절연 패턴을 갖는 핀 전계 효과 트랜지스터의 제조 공정에서, 소오스 및 드레인 전극들을 형성한 후에 게이트 전극을 형성할 때, 더미 게이트 패턴의 폭과 게이트 전극의 폭이 달라지는 것을 방지할 수 있다.
또한, 더미 게이트 패턴을 제거한 후에 소자 분리막을 리세스하는 공정이 수행되지 않으므로, 소자 분리막을 리세스하는 공정에 의해 게이트 영역의 높이를 정의하는 층간 절연막의 높이가 감소되는 것을 방지할 수 있다. 따라서, 게이트 전극의 높이가 줄어드는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 2b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2a 내지 도 16a의 I-I', II-II', 및 III-III'선을 따라 자른 단면들이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치의 구조적 특징들을 설명하기 위한 사시도이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 간략히 나타내는 블록도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 및 이에 따라 형성된 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 2a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 2b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2a 내지 도 15a의 I-I', II-II', 및 III-III'선을 따라 자른 단면들이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(100)을 패터닝하여 활성 패턴(101)을 정의하는 트렌치들(103)을 형성한다(S10).
트렌치들(103)을 형성하는 것은, 반도체 기판(100)의 소정 영역들을 노출시키는 마스크 패턴(110)을 형성하는 것과, 마스크 패턴(110)을 식각 마스크로 이용하여 이방성 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 마스크 패턴(110)은 제 1 방향(즉, x축 방향) 연장되는 라인 형태일 수 있으며, 차례로 적층된 산화막 패턴(111) 및 하드 마스크 패턴(113)을 포함한다.
보다 상세하게, 마스크 패턴(110)을 형성하는 것은, 반도체 기판(100) 상에 실리콘 산화막 및 하드 마스크막을 차례로 적층하는 것, 하드 마스크막 상에 활성 패턴(101)을 정의하는 포토레지스트 패턴(미도시)을 형성하는 것, 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여, 반도체 기판(100)의 상면이 노출되도록 하드 마스크막 및 실리콘 산화막을 차례로 이방성 식각하는 것을 포함할 수 있다. 여기서, 포토레지스트 패턴(미도시)은 제 1 방향(즉, x축 방향) 연장되는 라인 형태일 수 있다. 실리콘 산화막은 반도체 기판(100)을 열산화(thermal oxidation)시켜 형성할 수 있으며, 이러한 실리콘 산화막은 반도체 기판(100)과 하드 마스크막 간의 스트레스를 완화시킬 수 있다. 하드 마스크막은 실리콘 질화막, 실리콘 산질화막 및 폴리실리콘막 중에서 선택되는 어느 하나의 물질로 형성될 수 있다. 그리고, 하드 마스크막의 두께는 반도체 기판(100)에 형성되는 트렌치들(103)의 깊이에 따라 달라질 수 있다. 또한, 하드 마스크막은 실리콘 산화막에 비해 두꺼울 수 있다. 일 실시예에 따르면, 마스크 패턴(110)을 형성한 후에 포토레지스트 패턴(미도시)은 제거될 수 있다.
이어서, 마스크 패턴(110)을 식각 마스크로 사용하여, 반도체 기판(100)을 소정 깊이까지 이방성 식각한다. 이에 따라, 활성 패턴(101)을 정의하는 트렌치들이 반도체 기판(100)에 형성될 수 있다. 트렌치들(103)은 제 1 방향(즉, x축 방향)으로 연장된 라인 형태일 수 있으며, 이방성 식각 공정에 의해 상부 폭보다 하부 폭이 작게 형성될 수 있다. 즉, 트렌치들(103)은 하부로 갈수록 폭이 좁아지는 측벽 프로파일을 가질 수 있다.
도 3a, 및 도 3b를 참조하면, 트렌치들(103) 내에 활성 패턴(101)의 상부 측벽을 노출시키는 소자 분리막(105)을 형성한다. 즉, 소자 분리막(105)의 상부면이 활성 패턴(101)의 상부면보다 아래에 위치할 수 있다.
일 실시예에 따르면, 소자 분리막(105)을 형성하는 것은, 트렌치들(103)을 채우는 절연막을 형성하는 것, 절연막을 평탄화하여 마스크 패턴(110)의 상부면을 노출시키는 것, 및 평탄화된 절연막의 상부면을 리세스하여, 활성 패턴(101)의 상부 측벽을 노출시키는 것을 포함한다. 여기서, 트렌치들(103)을 채우는 절연막은 단차 도포성이 우수한 증착 기술을 이용하여 증착될 수 있다. 또한, 절연막은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있으며, 예를 들어, BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 또한, 절연막에 대한 평탄화 공정으로는 에치백(etch back) 방법 및/또는 CMP(chemical mechanical polishing) 방법이 이용될 수 있다. 그리고, 평탄화된 절연막의 상부면을 리세스하는 것은, 활성 패턴(101)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 평탄화된 절연막을 선택적 식각하는 것일 수 있다. 이와 같이 절연막의 상부면을 리세스하는 동안, 마스크 패턴(110)의 두께가 감소될 수도 있다.
도 1, 도 4a, 및 도 4b를 참조하면, 소자 분리막(105) 상에서 활성 패턴(101)의 상부 측벽 덮는 산화 방지 스페이서(117)를 형성한다(S20). 나아가, 산화 방지 스페이서(117)는 마스크 패턴(110)의 측벽을 덮을 수 있다.
산화 방지 스페이서(117)를 형성하는 것은, 활성 패턴(101) 및 마스크 패턴(110)의 표면을 따라 산화 방지막을 컨포말하게 증착하는 것, 및 산화 방지막을 전면 이방성 식각하는 것을 포함한다. 여기서, 산화 방지막에 대한 전면 이방성 식각 공정에 의해, 마스크 패턴(110)의 상면 및 소자 분리막(105)의 상면에서 산화 방지막이 제거될 수 있다.
일 실시예에 따르면, 산화 방지 스페이서(117)는 실리콘 산화막에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다. 일 실시예에서, 산화 방지 스페이서(117)는 마스크 패턴(110)의 하드 마스크 패턴(113)과 동일한 물질로 형성될 수 있다.
한편, 산화 방지 스페이서(117)을 형성하기 전에, 활성 패턴(101)의 상부 측벽을 보호하기 위한 측벽 산화막(115)이 형성될 수 있다. 측벽 산화막(115)은 활성 패턴(101)의 상부 측벽을 열산화시켜 형성할 수 있다.
도 5a, 및 도 5b를 참조하면, 소자 분리막(105)의 상부면을 리세스하여 활성 패턴(101)의 하부 측벽을 노출시키는 소자 분리 패턴(107)을 형성한다.
일 실시예에 따르면, 소자 분리 패턴(107)을 형성하는 것은, 산화 방지 스페이서(117) 및 활성 패턴(101)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 소자 분리막(105)을 선택적 식각하는 것일 수 있다. 여기서, 소자 분리막(105)을 선택적 식각하기 위해, 등방성 건식 또는 습식 식각 방법이 이용될 수 있다. 이에 따라, 소자 분리 패턴(107)의 상부면과 산화 방지 스페이서(117)의 바닥면이 이격될 수 있으며, 소자 분리 패턴(107)과 산화 방지 스페이서(117) 사이에서 활성 패턴(101)의 하부 측벽 일부분이 노출될 수 있다. 즉, 활성 패턴(101)은 산화 방지 스페이서(117)에 의해 측벽이 덮여 있는 제 1 부분(101a), 소자 분리 패턴(107)에 의해 측벽이 덮여 있으며 반도체 기판(100)과 연결되는 제 2 부분(101b), 및 제 1 부분(101a)과 제 2 부분(101b) 사이에 배치되며 측벽이 노출되는 제 3 부분(101c)을 포함할 수 있다.
도 6a, 및 도 6b를 참조하면, 소자 분리 패턴(107)이 형성된 반도체 기판(100) 전면에 더미 게이트막(120)을 형성한다.
더미 게이트막(120)은 소자 분리 패턴(107)이 형성된 트렌치들(103)을 채우면서 마스크 패턴(110) 상에 형성될 수 있다. 트렌치들(103)을 채우는 더미 게이트막(120)은 활성 패턴(101)의 제 3 부분(101c)과 직접 접촉할 수 있다.
더미 게이트막(120)은 소자 분리 패턴(107), 산화 방지 스페이서(117) 및 활성 패턴(101)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 더미 게이트막(120)은 불순물이 도우프된 폴리실리콘막, 언도우프된 폴리실리콘막, 실리콘 게르마늄막, 또는 실리콘 카바이드막으로 형성될 수 있다.
더미 게이트막(120)은 화학적 기상 증착(Chemical Vapor Deposition: CVD) 방법, 물리 기상 증착(Physical Vapor Deposition: PVD) 방법, 또는 원자층 증착(Atomic Layer Deposition: ALD) 방법 등을 통해 형성할 수 있다. 이러한 증착 방법을 이용하여 더미 게이트막(120)을 형성한 후에, 더미 게이트막(120)의 상부면은 평탄화될 수 있다.
도 1, 도 7a, 및 도 7b를 참조하면, 활성 패턴(101)을 가로지르는 더미 게이트 패턴(125)을 형성한다(S30).
더미 게이트 패턴(125)을 형성하는 것은, 더미 게이트막(120) 상에 활성 패턴(101)을 가로지르는 게이트 마스크 패턴(121)을 형성하는 것, 및 게이트 마스크 패턴(121)을 이용하여 더미 게이트막(120)을 이방성 식각하는 것을 포함한다. 여기서, 더미 게이트막(120)에 대한 이방성 식각 공정시, 하드 마스크 패턴(113) 및 소자 분리 패턴(107)이 식각 정지막으로 이용될 수 있다.
더미 게이트 패턴(125)을 형성함에 따라 활성 패턴(101)의 제 1 부분(101a)에 채널 영역(CHR)과 소오스 및 드레인 영역들(SDR)이 정의될 수 있다. 여기서, 채널 영역(CHR)은 더미 게이트 패턴(125) 아래에 위치하는 활성 패턴(101)의 일부분이고, 소오스 및 드레인 영역들(SDR)은 더미 게이트 패턴(125)의 양측에 위치하며 채널 영역(CHR)에 의해 수평적으로 분리된 활성 패턴(101)의 다른 부분들이다.
도 8a, 및 도 8b를 참조하면, 더미 게이트 패턴(125)을 식각 마스크로 이용하여, 마스크 패턴(110)의 일부분을 이방성 식각한다. 이에 따라, 소오스 및 드레인 영역들(SDR)의 활성 패턴(101)을 덮고 있는 산화막 패턴(111)이 노출될 수 있다. 또한, 잔여 하드 마스크 패턴(114) 및 산화 방지 스페이서(117)가 더미 게이트 패턴(125) 아래에 국소적으로 형성될 수 있다.
도 1, 도 9a, 및 도 9b를 참조하면, 더미 게이트 패턴(125)의 양측벽에 보호 스페이서(131) 및 측벽 스페이서(133)를 차례로 형성한다(S40). 보호 스페이서(131)는 더미 게이트 패턴(125)의 측벽과 직접 접촉될 수 있다.
보호 스페이서(131) 및 측벽 스페이서(133)를 형성하는 것은, 더미 게이트 패턴(125)이 형성된 반도체 기판(100) 상에 보호 스페이서막 및 측벽 스페이서막을 컨포말하게 증착하는 것 및 보호 스페이서막 및 측벽 스페이서막을 전면 이방성 식각하는 것을 포함한다.
일 실시예에 따르면, 보호 스페이서(131)는 산화 방지 스페이서(117)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 보호 스페이서(131)는 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST(barium strontium titanate)막 및 PZT(lead zirconate titanate)막과 같은 금속 산화물로 형성될 수 있다.
또한, 측벽 스페이서(133)는 보호 스페이서(131)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 측벽 스페이서(133)는 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
한편, 다른 실시예에 따르면, 보호 스페이서(131) 상에 측벽 스페이서를 형성하는 것은 생략될 수 있으며, 이러한 경우, 보호 스페이서(131)가 층간 절연막(140)과 직접 접촉될 수 있다.
도 1, 도 10a, 및 도 10b를 참조하면, 더미 게이트 패턴(125) 양측의 활성 패턴(101)에 소오스 및 드레인 전극들(135)을 형성한다(S50).
소오스 및 드레인 전극들(135)은 활성 패턴(101)의 소오스/드레인 영역들(SDR)의 위치에 형성될 수 있다. 이에 따라, 활성 패턴(101)의 채널 영역(CHR)은 소오스 및 드레인 전극들(135) 사이에 개재될 수 있다.
일 실시예에 따르면, 소오스 및 드레인 전극들(135)을 형성하는 것은, 소오스/드레인 영역들(SDR)의 활성 패턴(101)을 제거하는 것, 및 에피택셜층을 형성하는 것을 포함할 수 있다. 반도체 장치가 CMOS 구조인 경우, 에피택셜층을 형성하는 것은 NMOSFET의 소오스/드레인 전극을 위한 제 1 에피택셜층을 형성하는 것 및 PMOSFET의 소오스/드레인 전극을 위한 제 2 에피택셜층을 형성하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 제 1 에피택셜층은 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성되고, 제 2 에피택셜층은 압축성 스트레인(compressive strain)를 유발할 수 있도록 구성될 수 있다. 예를 들면, 제 1 에피택셜층은 실리콘 카바이드(SiC)로 형성되고, 제 2 에피택셜층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 이에 더하여, 소오스 및 드레인 전극들(135) 상에 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 니오븀 실리사이드, 또는 탄탈룸 실리사이드와 같은 실리사이드막(미도시)이 형성될 수도 있다.
다른 실시예에 따르면, 소오스 및 드레인 전극들(135)을 형성하는 것은, 더미 게이트 패턴(125)을 이온 주입 마스크로 이용하여 소오스/드레인 영역들(SDR)의 활성 패턴(101) 내에 n형 또는 p형의 불순물을 이온 주입하는 것을 포함할 수 있다.
도 11a, 및 도 11b를 참조하면, 활성 패턴(101) 상에 더미 게이트 패턴(125)의 상부면을 노출시키는 층간 절연막(140)을 형성한다.
층간 절연막(140)을 형성하는 것은, 소오스 및 드레인 전극들(135)이 형성된 결과물을 덮는 절연막을 형성한 후, 더미 게이트 패턴(125)의 상부면이 노출되도록 상기 절연막을 평탄화하는 것을 포함할 수 있다. 층간 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 저유전막들 중의 적어도 하나를 포함할 수 있다.
도 12a, 및 도 12b를 참조하면, 더미 게이트 패턴(125)을 제거하여 보호 스페이서들(131) 사이에 게이트 영역(141)을 형성한다.
더미 게이트 패턴(125)을 제거하는 것은 건식 및 습식 식각 공정을 조합하여 수행될 수 있다. 상세히 설명하면, 층간 절연막(140), 보호 스페이서들(131) 및 산화 방지 스페이서(117)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 더미 게이트 패턴(125)을 습식 식각할 수 있다. 일 실시예에서, 더미 게이트 패턴(125)이 실리콘-게르마늄(SiGe)으로 형성된 경우, 암모니아수 및 과산화수소가 혼합된 식각액을 이용하여 더미 게이트 패턴(125)을 제거할 수 있다. 다른 실시예에서, 더미 게이트 패턴(125)이 폴리실리콘으로 형성된 경우, 질산, 초산 및 불산이 혼합된 식각액을 이용하여 폴리실리콘을 습식 식각할 수 있다.
이와 같이, 더미 게이트 패턴(125)을 제거함에 따라, 게이트 영역(141)에서 활성 패턴(101)의 하부 측벽 일부가 노출될 수 있다. 다시 말해, 활성 패턴(101)의 제 3 부분(103c)이 노출될 수 있다. 그리고, 활성 패턴(101)의 제 1 부분(103a)은 산화 방지 스페이서(117) 및 마스크 패턴(110)에 의해 덮여 있을 수 있다.
일 실시예에 따르면, 활성 패턴(101)의 하부 측벽 일부를 노출시킬 때, 절연 물질로 이루어진 소자 분리 패턴(107)을 리세스하는 공정이 수행되지 않으므로, 층간 절연막(140)의 상부면이 소자 분리 패턴(107)의 상부면과 리세스되는 것을 방지할 수 있다. 따라서, 게이트 영역(141)을 형성한 후에, 층간 절연막(140)의 두께가 감소하는 것을 방지할 수 있다. 다시 말해, 게이트 영역(141)을 형성한 후에, 게이트 영역(141)의 높이를 유지할 수 있다.
도 1, 도 13a, 및 도 13b를 참조하면, 게이트 영역(141)에 노출된 활성 패턴(101)의 하부 측벽을 산화시켜 활성 패턴(101)의 채널 영역에 국소 절연 패턴(151; local insulation pattern)을 형성한다(S60).
일 실시예에 따르면, 국소 절연 패턴(151)을 형성하는 것은 산소 원자들을 포함하는 가스 분위기에서 열처리하는 산화 공정이 수행될 수 있다. 예를 들어, 산화 공정으로는 열산화(thermal oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정이 수행될 수 있으며, 열산화 공정은 산소를 이용한 건식 산화(dry oxidation) 방법, 또는 산화제로 스팀(steam)을 이용한 습식 산화(wet oxidation) 방법이 이용될 수 있다. 산화 공정시 소스 가스로는, O2 가스, H2O(g) 가스(즉, 스팀), H2 및 O2의 혼합 가스, 또는 H2, Cl2 및 O2의 혼합 가스가 사용될 수 있다.
이와 같이 산화 공정을 수행함에 따라, 산소 원자들이 게이트 영역(141)에 노출된 활성 패턴(101)의 제 3 부분(101c)의 실리콘 원자들과 반응하여 실리콘 산화막이 형성될 수 있다. 이와 같이 형성된 국소 절연 패턴(151)의 폭은 활성 패턴(101)의 폭과 실질적으로 같거나 클 수 있다. 그리고, 국소 절연 패턴(151)은 활성 패턴(101)의 양 측벽들에서부터 산화되어 형성되므로, 굴곡진 상부면과 하부면을 가질 수 있다.
도 14a, 및 도 14b를 참조하면, 국소 절연 패턴(151)을 형성한 후, 활성 패턴(101)의 제 1 부분(101a)이 노출될 수 있도록 산화 방지 스페이서(117), 마스크 패턴(110) 및 측벽 산화막(115)이 제거될 수 있다.
산화 방지 스페이서(117), 마스크 패턴(110) 및 측벽 산화막(115)은 보호 스페이서(131)에 대해 식각 선택성을 갖는 식각 레서피를 이용한 식각 공정들을 수행하여 제거될 수 있다. 일 실시예에서, 산화 방지 스페이서(117) 및 잔여 하드 마스크 패턴(114)이 실리콘 질화막으로 형성된 경우, 산화 방지 스페이서(117) 및 잔여 하드 마스크 패턴(114)은 인산을 포함하는 식각액을 이용한 식각 공정에 의해 제거될 수 있다. 그리고, 측벽 산화막(115) 및 산화막 패턴(111)은 HF를 포함하는 식각액을 이용한 식각 공정에 의해 제거될 수 있다.
일 실시예에 따르면, 산화 방지 스페이서(117), 마스크 패턴(110) 및 측벽 산화막(115)을 제거하는 동안, 보호 스페이서(131)에 의해 측벽 스페이서(133)가 손실되는 것이 방지될 수 있다. 따라서, 게이트 영역(141)의 폭을 더미 게이트 패턴(125)의 폭과 실질적으로 동일하게 유지할 수 있다.
계속해서, 도 14a, 및 도 14b를 참조하면, 활성 패턴(101)의 제 1 부분(101a)의 표면을 컨포말하게 덮는 게이트 절연막(153)을 형성한다.
게이트 절연막(153)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막으로 형성될 수 있다. 이러한 게이트 절연막(153)은 원자층 증착 기술을 사용하여 활성 패턴(101)의 측벽들 및 상부면에 컨포말하게 형성될 수 있다. 이와 달리, 게이트 절연막(153)은 게이트 영역(141)에 노출된 활성 패턴(101)의 제 1 부분(101a)의 표면을 열산화하여 형성될 수도 있다.
도 1, 도 15a, 및 도 15b를 참조하면, 게이트 절연막(153)이 형성된 게이트 영역(141) 내에 게이트 전극(160)을 형성한다(S70).
일 실시예에 따르면, 게이트 전극(160)은 활성 패턴(101)을 가로지르는 방향(즉, y축 방향)으로 연장될 수 있다. 게이트 전극(160)은 국소 절연 패턴(151)의 측벽들과 접하도록 형성될 수 있다. 게이트 전극(160)은 활성 패턴(101)의 상부면에서보다 소자 분리 패턴(107)의 상부면에서 두껍게 형성될 수 있다. 게이트 전극(160)은 차례로 형성되는 배리어 금속 패턴(161) 및 금속 패턴(163)을 포함할 수 있다.
배리어 금속 패턴(161)은 보호 스페이서들(131)과 직접 접촉될 수 있다. 배리어 금속 패턴(161)은 소정의 일함수를 갖는 도전성 물질로 형성되어, 상기 채널 영역(CHR)의 문턱 전압을 조절하는데 기여할 수 있다. 실시예들에 따르면, 배리어 금속 패턴(161)은 금속 질화물들 중의 하나로 형성될 수 있다. 예를 들어, 배리어 금속 패턴(161)은 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다.
금속 패턴(163)은 배리어 금속 패턴(161)보다 낮은 비저항을 갖는 물질들 중의 하나로 형성될 수 있다. 예를 들어, 금속 패턴(163)은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
일 실시예에 따르면, 게이트 전극(160)을 형성하는 것은, 게이트 절연막(153)이 형성된 게이트 영역(141) 내에 배리어 금속막 및 금속막을 차례로 증착하는 것, 및 층간 절연막(140)의 상부면이 노출되도록 금속막 및 배리어 금속막을 평탄화하는 것을 포함한다.
여기서, 배리어 금속막 및 금속막은 화학기상증착 기술, 물리적기상증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있다. 배리어 금속막은 게이트 영역(141)의 내벽을 컨포말하게 덮도록 증착될 수 있다. 즉, 배리어 금속막은 게이트 영역(141)에 노출된 게이트 절연막(153) 및 보호 스페이서(131) 상에 균일한 두께로 형성될 수 있다. 그리고, 배리어 금속막 및 금속막에 대한 평탄화 공정으로는 전면 이방성 식각 공정 및/또는 CMP 공정이 이용될 수 있다.
한편, 반도체 장치가 CMOS 구조인 경우, 게이트 전극(160)을 형성하는 것은 NMOSFET의 게이트 전극(160)을 형성하는 것, 및 이와 독립적으로 실시되는 PMOSFET의 게이트 전극(160)을 형성하는 것을 포함할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치의 구조적 특징들을 설명하기 위한 사시도이다.
도 16을 참조하면, 게이트 전극(160)이 반도체 기판(100)으로부터 연장된 활성 패턴(101)을 가로질러 배치될 수 있다.
일 실시예에 따르면, 반도체 기판(100)은 벌크 실리콘 웨이퍼일 수 있으며, 활성 패턴(101)은 일 방향(즉, x축 방향)으로 연장되는 바(bar) 형태를 가질 수 있다. 활성 패턴(101)은, 수평적 관점에서, 게이트 전극(160) 아래의 채널 영역(CHR)과 채널 영역(CHR)들 양측의 소오스 및 드레인 영역들을 포함할 수 있다. 활성 패턴(101)의 소오스 및 드레인 영역들에 소오스 및 드레인 전극들(135)이 배치될 수 있다. 일 실시예에 따르면 소오스 및 드레인 전극들(135)은 활성 패턴(101)으로부터 에피택셜하게 성장된 에피택셜층으로 이루어질 수 있다.
일 실시예에 따르면, 수직적 관점에서, 활성 패턴(101)의 채널 영역(CHR)과 반도체 기판(101) 사이에 국소적으로 형성된 국소 절연 패턴(151)이 배치된다. 국소 절연 패턴(151)은, 수평적 관점에서, 활성 패턴(101)의 소오스 및 드레인 영역들 사이에 배치될 수 있다. 국소 절연 패턴(151)은 실리콘 산화막으로 형성될 수 있으며, 국소 절연 패턴(151)의 폭은 활성 패턴(101)의 폭과 실질적으로 동일하거나 클 수 있다. 나아가, 국소 절연 패턴(151)의 상부면은 소자 분리 패턴의 상부면보다 위에 배치될 수 있으며, 국소 절연 패턴(151)의 측벽이 게이트 전극(160)과 접촉될 수 있다.
일 실시예에 따르면, 게이트 전극(160)은 활성 패턴(101)을 가로지르는 방향(즉, y축 방향)으로 연장될 수 있다. 게이트 전극(160)은 활성 패턴(101)의 상부면에서보다 소자 분리 패턴(107)의 상부면에서 두껍게 형성될 수 있다. 게이트 전극(160)은 국소 절연 패턴(151)의 측벽을 덮으므로, 게이트 전극(160)의 최하부면은 국소 절연 패턴(151)의 상부면 아래에 위치할 수 있다. 또한, 게이트 전극(160)은 차례로 형성되는 배리어 금속 패턴(161) 및 금속 패턴(163)을 포함할 수 있다.
게이트 전극(160)과 채널 영역(CHR) 사이에는 게이트 절연막(153)이 개재될 수 있다. 일 실시예에서, 게이트 절연막(153)은 활성 패턴(101)의 채널 영역(CHR)을 감싸도록 형성될 수 있다. 게이트 절연막(153)은 고유전막들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 게이트 절연막(153)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중의 적어도 하나로 형성될 수 있다.
일 실시예에 따르면, 게이트 전극(160)의 양측벽에 측벽 스페이서(133)가 배치되며, 측벽 스페이서(133)와 게이트 전극(160)의 측벽 사이에 보호 스페이서(131)가 개재될 수 있다.
상세하게, 측벽 스페이서(133)는 뿔 형상을 가질 수 있으며, 절연 물질로 형성될 수 있다. 보호 스페이서(131)는 측벽 스페이서(133)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 게이트 전극(160)의 측벽과 측벽 스페이서(133)의 하부면을 덮는 L자 형태를 가질 수 있다. 예를 들어, 측벽 스페이서(133)는 실리콘 질화물 또는 실리콘 산질화물로 형성될 수 있으며, 보호 스페이서(131)는 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST(barium strontium titanate)막 및 PZT(lead zirconate titanate)막과 같은 금속 산화물로 형성될 수 있다.
도 17 및 도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도들이다.
도 17을 참조하면, 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치는 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 나아가, 본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 기판으로부터 수직적으로 돌출되며, 제 1 방향으로 연장되는 활성 패턴으로서, 상기 활성 패턴은, 수평적 관점에서, 소오스 및 드레인 영역들과 이들 사이의 채널 영역을 포함하는 것;
    수직적 관점에서, 상기 활성 패턴의 상기 채널 영역과 상기 반도체 기판 사이에 국소적으로 형성된 국소 절연 패턴;
    상기 제 1 방향과 교차하는 제 2 방향으로 연장되어 상기 국소 절연 패턴의 측벽 및 상기 활성 패턴의 상기 채널 영역을 가로지르는 게이트 전극;
    상기 게이트 전극 양측의 측벽 스페이서; 및
    상기 게이트 전극의 양측벽들과 상기 측벽 스페이서 사이에 개재되며, 상기 측벽 스페이서에 대해 식각 선택성을 갖는 물질로 형성된 보호 스페이서를 포함하되,
    상기 국소 절연 패턴은 상기 소오스 및 드레인 영역들 사이에서 상기 게이트 전극과 수직적으로 이격되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 보호 스페이서는 상기 게이트 전극의 양측벽들과 직접 접촉하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 보호 스페이서는 금속 산화물로 이루어진 반도체 장치.
  4. 제 1 항에 있어서,
    상기 게이트 전극의 최하부면은 상기 국소 절연 패턴의 상부면 아래에 위치하는 반도체 장치.
  5. 반도체 기판을 패터닝하여 활성 패턴을 형성하되, , 상기 활성 패턴은 상기 반도체 기판과 인접한 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하는 것;
    상기 활성 패턴의 상기 상부 부분의 측벽을 덮는 산화 방지 스페이서를 형성하는 것;
    상기 활성 패턴 및 상기 산화 방지 스페이서를 가로지르는 더미 게이트 패턴을 형성하는 것;
    상기 더미 게이트 패턴의 양측벽들을 덮으며, 상기 산화 방지 스페이서에 대해 식각 선택성을 갖는 물질로 이루어진 보호 스페이서들을 형성하는 것;
    상기 더미 게이트 패턴을 제거하여, 상기 보호 스페이서들 사이에서 상기 활성 패턴의 상기 하부 부분의 측벽을 노출시키는 게이트 영역을 형성하는 것;
    상기 게이트 영역에 노출된 상기 활성 패턴의 하부 측벽을 산화시켜 상기 활성 패턴 내에 국소 절연 패턴을 형성하는 것; 및
    상기 게이트 영역 내에 게이트 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 더미 게이트 패턴을 형성하기 전에,
    상기 산화 방지 스페이서의 바닥면과 이격되어 상기 활성 패턴의 상기 하부 부분의 측벽을 노출시키는 소자 분리 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 더미 게이트 패턴은 상기 소자 분리 패턴과 상기 산화 방지 스페이서 사이에서 상기 활성 패턴과 직접 접촉하는 반도체 소자의 제조 방법.
  8. 제 5 항에 있어서,
    상기 게이트 전극은 상기 국소 절연 패턴의 측벽과 직접 접촉하는 반도체 소자의 제조 방법.
  9. 제 5 항에 있어서,
    상기 게이트 전극을 형성하는 것은,
    상기 산화 방지 스페이서를 제거하여 상기 활성 패턴의 상기 상부 부분을 노출시키는 것; 및
    상기 활성 패턴의 상기 상부 부분이 노출된 상기 게이트 영역 내에 상기 보호 스페이서들과 직접 접촉하는 도전막을 채우는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제 5 항에 있어서,
    상기 게이트 영역을 형성하기 전에, 상기 보호 스페이서의 측벽을 덮는 측벽 스페이서를 형성하는 것을 더 포함하되, 상기 측벽 스페이서는 상기 보호 스페이서와 다른 절연 물질로 형성된 반도체 소자의 제조 방법.
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