KR102276992B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조 방법은 기판 상에 게이트 전극, 상기 게이트 전극의 측벽 상에 제1 스페이서, 상기 제1 스페이서 상에 제2 스페이서를 형성하고, 및 상기 게이트 전극의 상면 상에 제공되고 상기 제1 스페이서 및 상기 제2 스페이서의 상면들 상으로 연장되는 캐핑 패턴을 형성하는 것을 포함한다. 상기 제2 스페이서의 외측벽은 상기 캐핑 패턴의 일 측벽에 정렬된다.

Description

반도체 장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 게이트 전극과 이에 인접하는 콘택 사이의 전기적 단락(short)이 차단되는 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 기판 상에 게이트 전극을 형성하고; 상기 게이트 전극의 측벽 상에 제1 스페이서를 형성하고; 상기 게이트 전극과 상기 제1 스페이서 사이에 게이트 유전 패턴을 형성하고; 상기 제1 스페이서의 외측벽 상에 상기 게이트 전극으로부터 이격되는 제2 스페이서를 형성하고; 그리고 상기 게이트 전극의 상면 상에 제공되고, 상기 제1 스페이서 및 상기 제2 스페이서의 상면들 상으로 연장되는 캐핑 패턴을 형성하는 것을 포함할 수 있다. 상기 제2 스페이서의 외측벽은 상기 캐핑 패턴의 일 측벽에 정렬되고, 상기 제1 스페이서의 상기 외측벽의 하부는 상기 제2 스페이서에 의해 노출될 수 있다. .
일 실시예에 따르면, 상기 게이트 전극, 상기 제1 스페이서 및 상기 제2 스페이서의 상기 상면들은 실질적으로 동일 평면 상에 위치할 수 있다.
일 실시예에 따르면, 상기 캐핑 패턴은 상기 게이트 전극, 상기 제1 스페이서, 및 상기 제2 스페이서의 상면들에 접할 수 있다.
일 실시예에 따르면, 상기 제2 스페이서 및 상기 캐핑 패턴은 동일한 물질을 포함하고, 상기 제1 스페이서는 상기 제2 스페이서 및 상기 캐핑 패턴과 다른 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 스페이서 및 상기 캐핑 패턴 내 산소 농도는, 상기 제1 스페이서 내 산소 농도보다 낮을 수 있다.
일 실시예에 따르면, 상기 제1 스페이서는 SiOCN을 포함하고, 상기 제2 스페이서 및 상기 캐핑 패턴은 SiN을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 유전 패턴은 상기 기판과 상기 게이트 전극 사이로 연장될 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 상기 게이트 전극의 일 측벽에 인접하고 상기 기판에 전기적으로 연결되는 콘택을 형성하는 것을 더 포함할 수 있다. 상기 콘택은 상기 캐핑 패턴의 상기 일 측벽, 및 상기 제2 스페이서의 상기 외측벽, 및 상기 제1 스페이서의 상기 외측벽의 상기 하부와 접할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 더미 게이트 패턴을 형성하는 것; 상기 더미 게이트 패턴의 양 측벽들 상에 제1 스페이서들을 형성하고; 상기 제1 스페이서들 상에 제2 스페이서들을 형성하고; 상기 기판 상에 상기 더미 게이트 패턴, 상기 제1 스페이서들, 및 상기 제2 스페이서들을 덮는 층간 절연막을 형성하고; 상기 더미 게이트 패턴을 제거하여 상기 제1 스페이서들 사이에 갭 영역을 형성하고; 상기 갭 영역의 일부를 채우는 게이트 전극을 형성하고; 상기 제1 스페이서들의 상부들 및 상기 제2 스페이서들의 상부들을 제거하여, 상기 층간 절연막 내에 상기 층간 절연막의 내측벽을 노출하는 리세스 영역을 형성하고; 그리고 상기 리세스 영역 내에 캐핑 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 스페이서들 및 상기 캐핑 패턴은 동일한 물질로 형성되고, 상기 제1 스페이서들은 상기 제2 스페이서들 및 상기 캐핑 패턴과 다른 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 제1 스페이서들의 상기 상부들 및 상기 제2 스페이서들의 상기 상부들을 제거하는 것은, 상기 게이트 전극의 상면, 상기 제1 스페이서들의 상면들, 상기 제2 스페이서들의 상면들이 실질적으로 동일 평면 상에 위치하도록 식각 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 리세스 영역은 영역은 상기 층간 절연막의 상기 내측벽, 상기 게이트 전극의 상면, 상기 제1 스페이서들의 상면들, 및 상기 제2 스페이서들의 상면들에 의해 정의될 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조방법은, 상기 게이트 전극의 일 측벽에 인접한 상기 층간 절연막을 패터닝하여 상기 기판을 노출하는 콘택홀을 형성하는 것을 더 포함할 수 있다. 상기 패터닝 공정은 상기 캐핑 패턴 및 상기 제2 스페이서에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다.
일 실시예에 따르면, 상기 제1 스페이서들의 각각의 외측벽은 상기 제2 스페이서들의 각각의 내측벽과 접하고, 상기 제2 스페이서들의 각각의 외측벽은 상기 캐핑 패턴의 측벽과 정렬될 수 있다..
일 실시예에 따르면, 상기 제1 스페이서들의 각각의 하부 외측벽은 상기 제2 스페이서들의 각각의 상기 외측벽과 정렬될 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 기판으로부터 돌출된 활성 패턴을 정의하는 소자 분리막을 형성하고; 상기 활성 패턴과 소자 분리막을 가로지르는 게이트 전극을 형성하고; 상기 게이트 전극의 양 측벽들 상의 제1 스페이서들을 형성하고; 상기 게이트 전극의 상기 양 측벽들 상에 제공되고, 상기 제1 스페이서들을 사이에 두고 상기 게이트 전극으로부터 이격되는 제2 스페이서들을 형성하고; 및 상기 게이트 전극 상에 제공되고, 상기 제1 스페이서들 및 상기 제2 스페이서들을 덮는 캐핑 패턴을 형성하는 것을 포함할 수 있다. 상기 제1 및 제2 스페이서들, 상기 캐핑 패턴은 상기 활성 패턴과 상기 소자 분리막을 가로지를 수 있다. 상기 제2 스페이서들의 각각은 상기 게이트 전극에 인접하는 내측벽 및 상기 내측벽에 대향하는 외측벽을 가질 수 있다. 상기 제2 스페이서들의 상기 외측벽들은 상기 캐핑 패턴의 양 측벽들에 각각 정렬될 수 있다.
일 실시예에 따르면, 상기 캐핑 패턴은 상기 게이트 전극, 상기 제1 스페이서들, 및 상기 제2 스페이서들의 상면들에 접할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 상기 게이트 전극의 양 측벽들에 인접하여 상기 활성 패턴에 전기적으로 연결되는 콘택들을 형성하는 것을 더 포함할 수 있다. 상기 콘택들은 상기 캐핑 패턴, 상기 제2 스페이서들, 및 상기 제1 스페이서들의 하부들과 접할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 상기 기판 상에 상기 게이트 전극, 상기 제1 스페이서들, 상기 제2 스페이서들, 및 상기 캐핑 패턴을 덮는 층간 절연막을 형성하고; 및 상기 게이트 전극의 양 측벽들에 인접한 상기 층간 절연막을 관통하여 상기 활성 패턴에 전기적으로 연결되는 콘택들을 형성하는 것을 더 포함할 수 있다. 상기 활성 영역 상에서 상기 캐핑 패턴, 상기 제2 스페이서들, 및 상기 제1 스페이서들의 하부들은 상기 콘택들과 접할 수 있다. 상기 소자 분리막 상에서 상기 캐핑 패턴, 상기 제2 스페이서들 및 상기 제1 스페이서들의 상기 하부들은 상기 층간 절연막과 접할 수 있다.
일 실시예에 따르면, 상기 캐핑 패턴은 상기 활성 패턴이 연장되는 방향에 따른 폭을 가질 수 있다. 상기 활성 영역 상에서 상기 캐핑 패턴의 상부의 폭은 상기 캐핑 패턴의 하부의 폭보다 좁을 수 있고, 상기 소자 분리막 상에서 상기 캐핑 패턴의 상기 상부의 상기 폭은 상기 캐핑 패턴의 상기 하부의 상기 폭과 실질적으로 동일할 수 있다.
본 발명의 기술적 사상에 따르면, 게이트 전극 상에 제공되는 캐핑 패턴은, 상기 게이트 전극의 양 측벽들 상에 제공되는 제1 및 제2 스페이서들의 상면들 상으로 연장될 수 있다. 상기 게이트 구조체의 양 측에 콘택 홀들을 형성하는 식각 공정 동안, 상기 제1 스페이서들의 상부들은 상기 캐핑 패턴 및 상기 제2 스페이서들에 의해 덮여 상기 식각 공정에서 이용되는 식각 가스에 노출되지 않을 수 있다. 상기 식각 공정 동안, 상기 캐핑 패턴 및 상기 제2 스페이서들이 상기 제1 스페이서들보다 높은 식각 선택성을 가짐에 따라, 상기 식각 공정 동안 상기 제1 스페이서들의 손실이 최소화될 수 있다. 이에 따라, 상기 식각 공정에 의해 상기 게이트 전극이 노출되는 것이 최소화될 수 있고, 상기 콘택 홀들 내에 형성되는 콘택들과 상기 게이트 전극 사이의 전기적 단락(short)이 최소화될 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자가 제조될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2a 및 도 2b는 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 3a 내지 도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 3b 내지 도 7b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 8 및 도 9는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 전자 장치 및 메모리 시스템을 각각 도식적으로 설명하기 위한 도면들이다.
본 발명의 기술적 사상의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들을 설명한다. 그러나 본 발명 기술적 사상은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 기술적 사상의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 평면도이다. 도 2a 및 도 2b는 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 에 따른 단면도들이다.
도 1, 도 2a, 및 도 2b를 참조하면, 기판(100) 상에 활성 패턴(AP)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 SOI(Silicon On Insulator) 기판일 수 있다. 상기 소자 분리막(ST)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 활성 패턴(AP)은 제1 방향(D1)으로 연장될 수 있다. 일 실시예에 따르면, 상기 활성 패턴(AP)은 상기 소자 분리막(ST)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 포함할 수 있다. 다른 실시예에 따르면, 상기 소자 분리막(ST)의 상면은 상기 활성 패턴(AP)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 기판(100) 상에 상기 활성 패턴(AP)및 소자 분리막(ST)을 가로지르는 게이트 구조체(GS)가 제공될 수 있다. 상기 게이트 구조체(GS)는 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장될 수 있다. 상기 게이트 구조체(GS)는 상기 기판(100) 상에 복수 개로 제공될 수 있다. 이 경우, 상기 게이트 구조체들(GS) 각각은 상기 활성 패턴(AP)을 가로지를 수 있고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다.
상기 게이트 구조체(GS)는 상기 활성 패턴(AP)을 가로지르는 게이트 전극(GE), 상기 게이트 전극(GE)의 양 측벽들 상의 제1 스페이서들(110), 상기 게이트 전극(GE)의 상기 양 측벽들 상에 제공되고 상기 제1 스페이서들(110)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격되는 제2 스페이서들(120), 상기 게이트 전극(GE) 상의 캐핑 패턴(130), 및 상기 게이트 전극(GE)과 상기 기판(100) 사이의 게이트 유전 패턴(132)을 포함할 수 있다.
상기 캐핑 패턴(130)은 상기 게이트 전극(GE)의 상면 상에 제공되어 상기 제1 스페이서들(110)의 상면들 및 상기 제2 스페이서들(120)의 상면들 상으로 연장될 수 있다. 일 실시예에 따르면, 상기 게이트 전극(GE)의 상기 상면, 상기 제1 스페이서들(110)의 상기 상면들, 및 상기 제2 스페이서들(120)의 상기 상면들은 실질적으로 동일 평면 상에 위치할 수 있다. 예를 들면, 상기 게이트 전극(GE)의 상기 상면, 상기 제1 스페이서들(110)의 상기 상면들, 및 상기 제2 스페이서들(120)의 상기 상면들은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 상기 캐핑 패턴(130)은 상기 게이트 전극(GE)의 상기 상면, 상기 제1 스페이서들(110)의 상기 상면들, 및 상기 제2 스페이서들(120)의 상기 상면들과 접할 수 있다.
상기 제2 스페이서들(120)의 각각은 상기 게이트 전극(GE)에 인접하는 내측벽(120i) 및 상기 내측벽(120i)에 대향하는 외측벽(120j)을 가질 수 있다. 일 단면의 관점에서, 상기 제2 스페이서들(120)의 상기 외측벽들(120j)은 상기 캐핑 패턴(130)의 양 측벽들(130s)에에 각각 정렬될 수 있다. 상기 제1 스페이서들(110)의 각각은 상기 게이트 유전 패턴(132)과 접하는 내측벽(110i) 및 상기 내측벽(110i)에 대향하며 상기 제2 스페이서들(120)의 각각의 상기 내측벽(120i)과 접하는 외측벽(110j)를 가질 수 있다. 상기 제1 스페이서들(110)의 각각의 하부 외측벽(110jl)은 상기 제2 스페이서들(120)의 각각에 의해 노출될 수 있다. 상기 제1 스페이서들(110)의 각각의 상기 하부 외측벽(110jl)은 상기 제2 스페이서들(120)의 각각의 상기 외측벽(120j)에 정렬될 수 있다.
일 실시예에 따르면, 상기 게이트 유전 패턴(132)은 상기 게이트 전극(GE)과 상기 제1 스페이서들(110) 사이로 연장될 수 있다. 이 경우, 상기 게이트 유전 패턴(132)의 상면 및 상기 게이트 전극(GE)의 상기 상면은 실질적으로 동일 평면 상에 위치할 수 있다. 예를 들면, 상기 게이트 유전 패턴(132)의 상기 상면 및 상기 게이트 전극(GE)의 상기 상면은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 이 경우, 상기 캐핑 패턴(130)은 상기 게이트 유전 패턴(132)의 상기 상면과 접할 수 있다.
상기 캐핑 패턴(130)은 상기 제2 스페이서들(120)과 동일한 물질을 포함할 수 있다. 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120) 각각 내의 산소 농도는 상기 제1 스페이서들(110) 내의 산소 농도보다 낮을 수 있다. 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)은 실질적으로 산소 원자를 포함하지 않을 수 있다. 일 예로, 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)은 SiN을 포함할 수 있다. 상기 제1 스페이서들(110)은 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)과 다른 물질을 포함할 수 있다. 상기 제1 스페이서들(110)은 산소 원자를 포함할 수 있다. 일 예로, 상기 제1 스페이서들(110)은 SiOCN을 포함할 수 있다. 상기 게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물) 및 금속(일 예로, 알루미늄, 및/또는 텅스텐) 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전 패턴(132)은 실리콘 산화물, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 및/또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다.
상기 게이트 구조체(GS)의 양 측의 상기 활성 패턴(AP) 내에 소스/드레인 영역들(SD)이 제공될 수 있다. 일 실시예에 따르면, 상기 소스/드레인 영역들(SD)은 상기 활성 패턴(AP)의 상기 활성 핀(AF) 내에 한정되어 제공될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 게이트 구조체(GS) 아래에 위치하고, 상기 게이트 구조체(GE)와 중첩하는 상기 활성 패턴(AP)의 부분(일 예로, 상기 활성 핀(AF)의 부분)은 채널 영역으로 이용될 수 있다.
상기 기판(100) 상에 상기 게이트 구조체(GS)를 덮는 하부 층간 절연막(140)이 제공될 수 있다. 상기 캐핑 패턴(130)의 상면은 상기 하부 층간 절연막(140)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 하부 층간 절연막(140)은 일 예로, SiO2을 포함할 수 있다. 상기 하부 층간 절연막(140) 상에 상부 층간 절연막(150)이 제공될 수 있고, 상기 상부 층간 절연막(150)은 상기 캐핑 패턴(130)의 상기 상면을 덮을 수 있다. 상기 상부 층간 절연막(150)은 일 예로, SiO2을 포함할 수 있다.
상기 게이트 구조체(GS)의 양 측에 콘택들(CT)이 제공될 수 있다. 상기 콘택들(CT)은 상기 상부 층간 절연막(150) 및 상기 하부 층간 절연막(140)을 관통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 콘택들(CT)은 상기 게이트 구조체(GS)의 양 측의 상기 소스/드레인 영역들(SD)에 각각 전기적으로 연결될 수 있다. 상기 콘택들(CT)은 일 예로, 도핑된 반도체, 금속, 금속 실리사이드, 및/또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 게이트 구조체(GS)는, 상기 활성 패턴(AP) 상의 제1 부분(P1), 및 상기 소자 분리막(ST) 상의 제2 부분(P2)을 포함할 수 있다. 상기 제1 부분(P1)은 상기 콘택들(CT)에 인접한 부분이고, 상기 제2 부분(P2)은 상기 콘택들(CT)로부터 이격된 부분일 수 있다. 상기 제1 부분(P1)에서, 상기 캐핑 패턴(130)의 상기 측벽들(130s) 및 상기 제2 스페이서들(120)의 상기 외측벽들(120j)은 상기 콘택들(CT)과 접할 수 있다. 또한 상기 제1 스페이서들(110)의 각각의 일부도 상기 콘택들(CT)와 접할 수 있다. 예를 들면, 상기 콘택들(CT)은 상기 제1 스페이서들(110)의 상기 하부 외측벽들(110jl)과 접할 수 있다 상기 캐핑 패턴(130)은 상기 제1 방향(D1)에 따른 폭(W)을 가질 수 있고, 상기 제1 부분(P1)에서 상기 캐핑 패턴(130)의 상부의 폭은 상기 캐핑 패턴(130)의 하부의 폭보다 작을 수 있다. 일 단면의 관점에서, 상기 콘택들(CT)의 각각의 측벽의 일부는 상기 캐핑 패턴(130)의 상기 측벽(130s) 및 상기 제2 스페이서들(120)의 각각의 상기 외측벽(120j)과 공면을 이룰 수 있다. 상기 제2 부분(P2)에서, 상기 캐핑 패턴(130)의 상기 측벽들(130s) 및 상기 제2 스페이서들(120)의 상기 외측벽들(120j)은 상기 하부 층간 절연막(140)과 접할 수 있다. 상기 제2 부분(P2)에서 상기 캐핑 패턴(130)의 상기 폭(W)은 상기 기판(100)으로부터 멀어짐에 따라 실질적으로 동일할 수 있다. 일 실시예에 따르면, 상기 제2 부분(P2)에서, 상기 캐핑 패턴(130)의 상기 양 측벽들(130s)은 상기 기판(100)의 상면에 실질적으로 수직할 수 있다.
상기 상부 층간 절연막(150) 상에 상기 콘택들(CT)과 연결되는 배선들(미도시)이 제공될 수 있다. 상기 배선들은 상기 콘택들(CT)을 통해 상기 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다.
도 3a 내지 도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 3b 내지 도 7b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(100) 상에 활성 패턴(AP)을 정의하는 소자 분리막(ST)이 형성될 수 있다. 상기 소자 분리막(ST)은 일 예로, STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 일 실시예에 따르면, 상기 활성 패턴(AP)은 상기 소자 분리막(ST)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 포함할 수 있다. 상기 활성 패턴(AP)은 상기 제1 방향(D1)으로 연장되도록 형성될 수 있다.
상기 기판(100) 상에 상기 활성 패턴(AP)과 교차하여 상기 제2 방향(D2)으로 연장되는 희생 게이트 패턴(160)이 형성될 수 있다. 상기 희생 게이트 패턴(160)은 상기 소자 분리막(ST)을 가로지를 수 있다. 상기 희생 게이트 패턴(160)은 복수 개로 제공될 수 있다. 이 경우, 상기 희생 게이트 패턴들(160)은 상기 제1 방향(D1)으로 서로 이격되도록 형성될 수 있다. 상기 희생 게이트 패턴(160)을 형성하는 것은, 상기 기판(100) 상에 희생 게이트 막(미도시)을 형성하는 것, 및 상기 희생 게이트 막을 패터닝하는 것을 포함할 수 있다. 상기 희생 게이트 막은 일 예로, 폴리 실리콘을 포함할 수 있다.
상기 희생 게이트 패턴(160)의 양 측벽들 상에 제1 스페이서들(110) 및 제2 스페이서들(120)이 형성될 수 있다. 상기 제1 스페이서들(110) 및 상기 제2 스페이서들(120)은 상기 활성 패턴(AP) 및 상기 소자 분리막(ST)상에 형성될 수 있다. 상기 제1 스페이서들(110)은 상기 희생 게이트 패턴(160)의 상기 양 측벽들 상에 각각 형성될 수 있다. 상기 제2 스페이서들(120)은 상기 희생 게이트 패턴(160)의 상기 양 측벽들 상에 각각 형성될 수 있고, 상기 제1 스페이서들(110)을 사이에 두고 상기 희생 게이트 패턴(160)으로부터 이격될 수 있다. 상기 제1 스페이서들(110) 및 상기 제2 스페이서들(120)은 서로 다른 물질을 포함할 수 있다. 상기 제1 스페이서들(110) 내 산소 농도는 상기 제2 스페이서들(120) 내 산소 농도보다 높을 수 있다. 즉, 상기 제1 스페이서들(110)은 산소 원자를 포함할 수 있고, 상기 제2 스페이서들(120)은 실질적으로 산소 원자를 포함하지 않을 수 있다. 일 예로, 상기 제1 스페이서들(110)은 SiCON을 포함할 수 있고, 상기 제2 스페이서들(120)은 SiN을 포함할 수 있다. 상기 제1 스페이서들(110) 및 상기 제2 스페이서들(120)을 형성하는 것은, 일 예로, 상기 희생 게이트 패턴(160)이 형성된 상기 기판(100) 상에 제1 스페이서막(미도시) 및 제2 스페이서막(미도시)을 차례로 형성하는 것, 및 상기 제1 스페이서막 및 상기 제2 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 이에 따라, 상기 제1 스페이서들(110)의 상면들 및 하부 측벽들은 상기 제2 스페이서들(120)에 의해 노출될 수 있다.
상기 희생 게이트 패턴(160)의 양 측벽들에 인접한 상기 활성 패턴(AP)에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 것은, 일 예로, 상기 희생 게이트 패턴(160)의 양 측벽들에 인접한 상기 활성 패턴(AP)에 에피택시얼 공정을 수행하는 것을 포함할 수 있다. 다른 예로, 상기 소스/드레인 영역들(SD)은 상기 희생 게이트 패턴(160)의 양 측벽들에 인접한 상기 활성 패턴(AP)에 이온 주입 공정을 수행하여 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 기판(100) 상에 상기 희생 게이트 패턴(160) 및 상기 소스/드레인 영역들(SD)을 덮는 하부 층간 절연막(140)이 형성될 수 있다. 상기 하부 층간 절연막(140)은 일 예로, SiO2를 포함할 수 있다. 상기 희생 게이트 패턴(160)의 상면이 노출되도록 상기 하부 층간 절연막(140)이 식각될 수 있다. 이 후, 상기 희생 게이트 패턴(160)을 제거하여, 상기 제1 스페이서들(110) 사이에 갭 영역(142)이 형성될 수 있다. 상기 갭 영역(142)을 형성하는 것은, 상기 하부 층간절연막(140), 상기 제1 스페이서들(110), 및 상기 제2 스페이서들(120)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(160)을 식각하는 것을 포함할 수 있다.
상기 갭 영역(142) 내에 게이트 유전 패턴(132) 및 게이트 전극(GE)이 형성될 수 있다. 상기 게이트 유전 패턴(132) 및 상기 게이트 전극(GE)을 형성하는 것은, 일 예로, 상기 하부 층간 절연막(140) 상에 상기 갭 영역(1420)의 일부를 채우는 게이트 유전막(미도시)을 형성하는 것, 상기 게이트 유전막 상에 상기 갭 영역의 잔부를 채우는 게이트 전극막(미도시)을 형성하는 것, 및 상기 하부 층간 절연막(140)의 상면이 노출될 때까지 상기 게이트 유전막 및 상기 게이트 전극막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 스페이서들(110) 및 상기 제2 스페이서들(120)의 상면들이 노출될 수 있다. 이 후, 상기 게이트 전극막이 상기 갭 영역(142) 내에 원하는 두께로 남을 때까지 상기 게이트 전극막의 상부가 식각되어 상기 게이트 전극(GE)이 형성될 수 있다. 더하여, 상기 게이트 전극(GE)에 의해 덮이지 않은 상기 게이트 유전막의 상부가 식각되어 상기 게이트 유전 패턴(132)이 형성될 수 있다. 상기 게이트 유전 패턴(132)은 상기 게이트 전극(GE)과 상기 기판(100) 사이에 개재될 수 있고, 상기 게이트 전극(GE)과 상기 제1 스페이서들(110) 사이로 연장되어 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 전극(GE)의 상면과 상기 게이트 유전 패턴(132)의 상면은 실질적으로 동일 평면 상에 위치할 수 있다. 예를 들면 , 상기 게이트 전극(GE)의 상기 상면과 상기 게이트 유전 패턴(132)의 상기 상면은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 스페이서들(110) 및 상기 제2 스페이서들(120)의 상부들이 제거되어 상기 하부 층간 절연막(140)의 내측벽을 노출하는 리세스 영역(144)이 형성될 수 있다. 상기 제1 스페이서들(110) 및 상기 제2 스페이서들(120)의 상기 상부들을 제거하는 것은, 상기 하부 층간 절연막(140), 상기 게이트 전극(GE), 및 상기 게이트 유전 패턴(132)에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 일 실시예에 따르면, 상기 식각 공정 후, 상기 제1 스페이서들(110) 및 상기 제2 스페이서들(120)의 상면들은 상기 게이트 전극(GE)의 상기 상면과 실질적으로 동일 평면 상에 위치할 수 있다. 예를 들면, 상기 제1 스페이서들(110) 및 상기 제2 스페이서들(120)의 상기 상면들은 상기 게이트 전극(GE)의 상기 상면과 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 상기 리세스 영역(144)은 상기 하부 층간 절연막(140)의 상기 내측벽, 상기 게이트 전극(GE)의 상기 상면, 상기 게이트 유전 패턴(132)의 상기 상면, 상기 제1 스페이서들(110)의 상기 상면들, 및 상기 제2 스페이서들(120)의 상기 상면들에 의해 정의될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 리세스 영역(144) 내에 캐핑 패턴(130)이 형성될 수 있다. 상기 캐핑 패턴(130)을 형성하는 것은, 상기 하부 층간 절연막(140) 상에 상기 리세스 영역(144)을 채우는 캐핑막(미도시)을 형성하는 것, 및 상기 하부 층간 절연막(140)이 노출될 때까지 상기 캐핑막을 평탄화하는 것을 포함할 수 있다.
상기 제2 스페이서들(120)의 각각은 상기 게이트 전극(GE)에 인접하는 내측벽(120i) 및 상기 내측벽(120i)에 대향하는 외측벽(120j)을 가질 수 있다. 상기 제1 스페이서들(110)의 각각은 상기 게이트 유전 패턴(132)와 접하는 내측벽(110i) 및 상기 내측벽(110i)에 대향하며 상기 제2 스페이서들(120)의 각각의 상기 내측벽(120i)과 접하는 외측벽(110j)를 가질 수 있다. 상기 제1 스페이서들(110)의 각각의 하부 외측벽(110jl)은 상기 제2 스페이서들(120)에 의해 노출될 수 있다. 상기 제1 스페이서들(110)의 각각의 상기 하부 외측벽(110jl)은 상기 제2 스페이서들(120)의 각각의 상기 외측벽(120j)과 정렬될 수 있다.
상기 캐핑 패턴(130)의 양 측벽들(130s)은 상기 제2 스페이서들(120)의 상기 외측벽들(120j)에 각각 정렬될 수 있다. 상기 캐핑 패턴(130)은 상기 제2 스페이서들(120)과 동일한 물질을 포함할 수 있다. 상기 캐핑 패턴(130) 내 산소 농도는 상기 제1 스페이서들(110) 내 산소 농도보다 낮을 수 있다. 상기 캐핑 패턴(130)은 실질적으로 산소를 포함하지 않을 수 있다. 일 예로, 상기 캐핑 패턴(130)은 SiN을 포함할 수 있다. 상기 게이트 전극(GE), 상기 게이트 유전 패턴(132), 상기 제1 스페이서들(110), 상기 제2 스페이서들(120), 및 상기 캐핑 패턴(130)은 게이트 구조체(GS)로 정의될 수 있다.
상기 하부 층간 절연막(140) 상에 상기 게이트 구조체(GS)를 덮는 상부 층간 절연막(150)이 형성될 수 있다. 상기 상부 층간 절연막(150)은 일 예로, SiO2를 포함할 수 있다. 상기 상부 층간 절연막(150) 상에 마스크 패턴들(M)이 형성될 수 있다. 상기 마스크 패턴들(M)은 상기 상부 층간 절연막(150) 및 상기 하부 층간 절연막(140)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 마스크 패턴들(M)은 후술될 콘택들(CT)이 형성될 영역을 정의하는 개구부들(152)을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 마스크 패턴들(M)을 식각 마스크로 상기 상부 층간 절연막(150) 및 상기 하부 층간 절연막(140)을 식각하여 상기 기판을 노출하는 콘택 홀들(H)이 형성될 수 있다. 상기 콘택 홀들(H)은 상기 게이트 구조체(GS)의 양 측의 상기 소스/드레인 영역들(SD)을 노출할 수 있다.
상기 콘택 홀들(H)을 형성하는 상기 식각 공정은, 상기 캐핑 패턴(130), 상기 제1 스페이서들(110), 및 상기 제2 스페이서들(120)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 즉, 상기 식각 공정 동안, 상기 캐핑 패턴(130), 상기 제1 스페이서들(110), 및 상기 제2 스페이서들(120)의 각각의 식각 속도는, 상기 상부 층간 절연막(150) 및 상기 하부 층간 절연막(140)의 각각의 식각 속도보다 느릴 수 있다. 상기 식각 공정 동안, 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120) 각각의 식각 선택성은 상기 제1 스페이서들(110)의 식각 선택성보다 클 수 있다. 즉, 상기 식각 공정 동안, 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)의 각각의 식각 속도는, 상기 제1 스페이서들(110)의 식각 속도보다 느릴 수 있다. 일 예로, 상기 식각 공정은 C4F6의 식각 가스를 이용하는 이방성 식각 공정일 수 있고, 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120) 내 산소 농도는 상기 제1 스페이서들(110) 내 산소 농도보다 낮을 수 있다. 일 예로, 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)은 SiN으로 형성될 수 있고, 상기 제1 스페이서들(110)은 SiOCN으로 형성될 수 있다. 이 경우, 상기 식각 가스(C4F6)와 반응하는 산소 원자의 농도가 상기 제1 스페이서들(110)에서보다 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)에서 낮기 때문에, 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)의 각각의 상기 식각 속도는 상기 제1 스페이서들(110)의 상기 식각 속도보다 느릴 수 있다.
상기 식각 공정 동안, 상기 제1 스페이서들(110)의 상부들은 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)에 의해 덮여 상기 식각 가스에 노출되지 않을 수 있다.
상기 캐핑 패턴(130)이 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(132)의 상면들 상에 한정되어 상기 제1 스페이서들(110)을 덮지 않도록 형성되는 경우, 상기 식각 공정 동안, 상기 제1 스페이서들(110)의 상기 상부들이 상기 식각 가스에 노출될 수 있다. 이 경우, 상기 제1 스페이서들(110) 내의 산소 원자들 때문에 상기 식각 공정 동안 상기 제1 스페이서들(110)이 쉽게 손실될 수 있다. 이에 따라, 상기 식각 공정에 의해 상기 게이트 전극(GE)이 쉽게 노출되어, 상기 콘택홀들(H) 내에 형성될 콘택들(CT)과 상기 게이트 전극(GE) 사이의 전기적 단락(short)이 발생될 수 있다.
본 발명의 기술적 사상에 따르면, 상기 캐핑 패턴(130)은 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(132)의 상기 상면들 상에서 상기 제1 스페이서들(110) 및 상기 제2 스페이서들(120)의 상면들 상으로 연장되어, 상기 제1 스페이서들(110) 및 상기 제2 스페이서들(120)을 덮도록 형성될 수 있다. 이 경우, 상기 식각 공정 동안, 상기 제1 스페이서들(110)의 상부들은 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)에 의해 덮여 상기 식각 가스에 노출되지 않을 수 있다. 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)은, 상기 식각 공정 동안, 상기 제1 스페이서들(110)보다 높은 식각 선택성을 가질 수 있고, 이에 따라, 상기 식각 공정 동안 상기 제1 스페이서들(110)의 손실이 최소화될 수 있다. 이 경우, 상기 식각 공정에 의해 상기 게이트 전극(GE)이 노출되는 것이 방지될 수 있다. 이에 따라, 콘택홀들(H) 내에 형성될 상기 콘택들(CT)과 상기 게이트 전극(GE) 사이의 전기적 단락(short)이 차단될 수 있다.
상기 게이트 구조체(GS)는, 활성 영역(AP) 상의 제1 부분(P1), 및 소자 분리막(ST) 상의 제2 부분(P2)을 포함할 수 있다. 상기 제1 부분(P1)은 상기 콘택홀들(H)에 인접한 부분이고, 상기 제2 부분(P2)은 상기 콘택홀들(H)로부터 이격된 부분일 수 있다. 상기 제1 부분(P1)에서, 상기 캐핑 패턴(130)의 상기 양 측벽들(130s) 및 상기 제2 스페이서들(120)의 상기 외측벽들(120j)은 상기 콘택홀들(H)에 의해 노출될 수 있다. 또한, 상기 제1 스페이서들(110)의 상기 하부 외측벽들(110jl)도 상기 콘택홀들(H)에 의해 노출될 수 있다. 상기 제2 부분(P2)에서, 상기 캐핑 패턴(130)의 상기 양 측벽들(130s), 상기 제2 스페이서들(120)의 상기 외측벽들(120j), 및 상기 제1 스페이서들(110)의 상기 하부 외측벽들(110jl)은 상기 상부 및 하부 층간 절연막들(140, 150)에 의해 덮일 수 있다.
상기 캐핑 패턴(130)은 상기 제1 방향(D1)에 따른 폭(W)을 가질 수 있다. 일 실시예에 따르면, 상기 식각 공정 동안, 상기 캐핑 패턴(130)의 상부가 부분적으로 손실될 수 있고, 이에 따라, 상기 제1 부분(P1)에서 상기 캐핑 패턴(130)의 상기 상부의 폭(W)은 상기 캐핑 패턴(130)의 상기 하부의 폭(W)보다 작을 수 있다. 상기 제2 부분(P2)에서 상기 캐핑 패턴(130)의 상기 상부의 폭(W)과 상기 하부의 폭(W) 실질적으로 동일할 수 있다. 일 실시예에 따르면, 상기 제2 부분(P2)에서, 상기 캐핑 패턴(130)의 상기 양 측벽들(130s)은 상기 기판(100)의 상면에 실질적으로 수직할 수 있다.
도 2a 및 도 2b를 다시 참조하면, 상기 마스크 패턴들(M)이 제거될 수 있다. 상기 마스크 패턴들(M)이 제거된 후, 상기 콘택 홀들(H) 내에 콘택들(CT)이 형성될 수 있다. 상기 콘택들(CT)을 형성하는 것은, 상기 상부 층간 절연막(150) 상에 상기 콘택 홀들(H)을 채우는 도전막을 형성하는 것, 및 상기 상부 층간 절연막(150)이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 콘택들(CT)은 일 예로, 도핑된 반도체, 금속, 금속 실리사이드, 및/또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 단면의 관점에서, 상기 콘택들(CT)의 각각의 일 측벽은 상기 캐핑 패턴(130)의 상기 측벽(130s) 및 상기 제2 스페이서들(120)의 각각의 상기 외측벽(120j)과 공면을 이룰 수 있다. 상기 제1 부분(P1)에서, 상기 캐핑 패턴(130)의 상기 측벽들(130s) 및 상기 제2 스페이서들(120)의 상기 외측벽들(120j)은 상기 콘택들(CT)과 접할 수 있다. 또한 상기 제1 스페이서들(110)의 일부도 상기 콘택들(CT)와 접할 수 있다. 예를 들면, 상기 콘택들(CT)은 상기 제1 스페이서들(110)의 상기 하부 외측벽들(110jl)과 접할 수 있다.
상기 상부 층간 절연막(150) 상에 상기 콘택들(CT)과 연결되는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 콘택들(CT)을 통해 상기 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 따르면, 상기 게이트 전극(GE) 상에 제공되는 상기 캐핑 패턴(130)은, 상기 게이트 전극(GE)의 양 측벽들 상에 제공되는 상기 제1 및 제2 스페이서들(110, 120)의 상면들 상으로 연장될 수 있다. 상기 게이트 구조체(GS)의 양 측에 상기 콘택 홀들(H)을 형성하는 상기 식각 공정 동안, 상기 제1 스페이서들(110)의 상부들은 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)에 의해 덮여 상기 식각 공정에서 이용되는 상기 식각 가스에 노출되지 않을 수 있다. 상기 식각 공정 동안, 상기 캐핑 패턴(130) 및 상기 제2 스페이서들(120)이 상기 제1 스페이서들(110)보다 높은 식각 선택성을 가짐에 따라, 상기 식각 공정 동안 상기 제1 스페이서들(110)의 손실이 최소화될 수 있다. 이에 따라, 상기 식각 공정에 의해 상기 게이트 전극(GE)이 노출되는 것이 방지될 수 있고, 상기 콘택 홀들(H) 내에 형성되는 상기 콘택들(CT)과 상기 게이트 전극(GE) 사이의 전기적 단락(short)이 차단될 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자가 제조될 수 있다.
도 8 및 도 9는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 전자 장치 및 메모리 시스템을 각각 도식적으로 설명하기 위한 도면들이다.
도 8을 참조하면, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 제어기(1310) 및/또는 메모리(1330)은, 상술한 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 9를 참조하면, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410) 및/또는 메모리 컨트롤러(140)는 상술한 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 AP: 활성 패턴
ST: 소자 분리막 AF: 활성 핀
SD: 소스/드레인 영역들 GS: 게이트 구조체
GE: 게이트 전극 132: 게이트 유전 패턴
110: 제1 스페이서들 120: 제2 스페이서들
130: 캐핑 패턴 140, 150: 층간 절연막들
CT: 콘택들

Claims (11)

  1. 기판 상에 게이트 전극을 형성하고;
    상기 게이트 전극의 측벽 상에 제1 스페이서를 형성하고;
    상기 게이트 전극과 상기 제1 스페이서 사이에 게이트 유전 패턴을 형성하고,
    상기 제1 스페이서의 외측벽 상에 상기 게이트 전극으로부터 이격되는 제2 스페이서를 형성하고;
    상기 게이트 전극의 상면 상에 제공되고, 상기 제1 스페이서 및 상기 제2 스페이서의 상면들 상으로 연장되는 캐핑 패턴을 형성하고, 그리고,
    상기 게이트 전극의 상기 측벽에 인접하고 상기 기판에 전기적으로 연결되는 콘택을 형성하는 것을 포함하되,
    상기 캐핑 패턴의 일 측벽은 상기 제2 스페이서의 외측벽에 수직적으로 정렬되고,
    상기 콘택은 상기 캐핑 패턴의 상기 측벽, 상기 제2 스페이서의 상기 외측벽, 및 상기 제1 스페이서의 상기 외측벽의 하부와 직접 접하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제1 스페이서의 상기 외측벽의 상기 하부는 상기 제2 스페이서에 의해 노출되고, 상기 캐핑 패턴의 상기 측벽에 정렬되는 반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 캐핑 패턴은 상기 게이트 전극, 상기 제1 스페이서, 및 상기 제2 스페이서의 상기 상면들에 접하는 반도체 소자의 제조 방법.
  4. 청구항 1에 있어서,
    상기 제2 스페이서 및 상기 캐핑 패턴은 동일한 물질을 포함하고,
    상기 제1 스페이서는 상기 제2 스페이서 및 상기 캐핑 패턴과 다른 물질을 포함하는 반도체 소자의 제조 방법.
  5. 청구항 4에 있어서,
    상기 제2 스페이서 및 상기 캐핑 패턴 내 산소 농도는, 상기 제1 스페이서 내 산소 농도보다 낮은 반도체 소자의 제조 방법.
  6. 청구항 5에 있어서,
    상기 제1 스페이서는 SiOCN을 포함하고, 상기 제2 스페이서 및 상기 캐핑 패턴은 SiN을 포함하는 반도체 소자의 제조 방법.
  7. 청구항 1에 있어서,
    상기 게이트 유전 패턴은 상기 기판과 상기 게이트 전극 사이로 연장되는 반도체 소자의 제조 방법.
  8. 삭제
  9. 기판 상에 더미 게이트 패턴을 형성하고;
    상기 더미 게이트 패턴의 양 측벽들 상에 제1 스페이서들을 형성하고;
    상기 제1 스페이서들의 외측벽들 상에 제2 스페이서들을 형성하고;
    상기 기판 상에 상기 더미 게이트 패턴, 상기 제1 스페이서들, 및 상기 제2 스페이서들을 덮는 층간 절연막을 형성하고;
    상기 더미 게이트 패턴을 제거하여 상기 제1 스페이서들 사이에 갭 영역을 형성하고;
    상기 갭 영역의 일부를 채우는 게이트 전극을 형성하고;
    상기 제1 스페이서들의 상부들 및 상기 제2 스페이서들의 상부들을 제거하여, 상기 층간 절연막 내에 상기 층간 절연막의 내측벽을 노출하는 리세스 영역을 형성하고; 그리고
    상기 리세스 영역 내에 상기 게이트 전극, 상기 제1 스페이서들, 및 상기 제2 스페이서들을 덮는 캐핑 패턴을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  10. 청구항 9에 있어서,
    상기 게이트 전극의 일 측벽에 인접한 상기 층간 절연막을 패터닝하여 상기 기판을 노출하는 콘택홀을 형성하는 것을 더 포함하되,
    상기 층간 절연막을 패터닝하는 것은, 상기 캐핑 패턴 및 상기 제2 스페이서에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행되는 반도체 소자의 제조방법.
  11. 기판으로부터 돌출된 활성 패턴을 정의하는 소자분리막을 형성하고;
    상기 활성 패턴 및 상기 소자분리막을 가로지르는 게이트 전극을 형성하고;
    상기 게이트 전극의 양 측벽들 상에 제1 스페이서들을 형성하고;
    상기 제1 스페이서들의 외측벽들 상에 제2 스페이서들을 형성하되, 상기 제1 스페이서들은 상기 게이트 전극과 상기 제2 스페이서들 사이에 개재되고; 그리고,
    상기 게이트 전극, 상기 제1 스페이서들, 및 상기 제2 스페이서들의 상면들 상에 캐핑 패턴을 형성하는 것을 포함하되,
    상기 제1 및 제2 스페이서들 및 상기 캐핑 패턴은 상기 활성 패턴 및 상기 소자분리막을 가로지르고,
    상기 제2 스페이서들의 각각은 상기 게이트 전극에 인접하는 내측벽 및 상기 내측벽에 대향하는 외측벽을 가지고,
    상기 제2 스페이서의 상기 외측벽들은 상기 캐핑 패턴의 외측벽들에 정렬되는 반도체 소자의 제조방법.
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