KR102343859B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로 기판 상에, 순차적으로 하부 몰드막 및 중간 몰드막을 형성하는 것, 상기 기판은 제1 영역 및 제2 영역을 포함하고; 상기 제1 영역의 상기 중간 몰드막 상에 제1 상부 몰드 패턴들, 및 상기 제2 영역의 상기 중간 몰드막 상에 제1 스페이서들을 각각 형성하는 것, 상기 제1 상부 몰드 패턴들 및 상기 제1 스페이서들은 각각 별도의 공정으로 형성되며; 상기 제1 상부 몰드 패턴들 및 상기 제1 스페이서들을 식각 마스크로 상기 중간 몰드막을 식각하여, 제1 및 제2 중간 몰드 패턴들을 각각 형성하는 것; 상기 제1 및 제2 중간 몰드 패턴들의 측벽들을 덮는 제2 스페이서들을 형성하는 것; 상기 제2 스페이서들을 식각 마스크로 상기 하부 몰드막을 식각하여, 하부 몰드 패턴들을 형성하는 것; 및 상기 하부 몰드 패턴들을 식각 마스크로 상기 기판의 상부를 식각하여, 활성 패턴들을 형성하는 것을 포함할 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
더블 패터닝(double patterning) 기술은 노광 장비의 교체 없이, 상기 노광 장비가 노광 가능한 최소 피치 미만의 간격을 갖는 패턴을 형성할 수 있는 방법이다. 예를 들어, 미세 패턴을 형성하기 위해, 포토리소그래피 공정을 통해 형성된 희생 패턴의 측벽에 스페이서를 형성하고, 상기 희생 패턴을 제거한 뒤, 상기 스페이서만을 마스크로 피식각층을 식각하는 더블 패터닝 기술이 사용될 수 있다. 그러나 반도체 소자가 고집적화됨에 따라 더블 패터닝 기술보다 더욱 미세한 패턴을 형성할 수 있는 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 기판의 서로 다른 영역들 상에 서로 다른 집적도를 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 기판의 서로 다른 영역들 상에 서로 다른 집적도를 갖는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에, 순차적으로 하부 몰드막 및 중간 몰드막을 형성하는 것, 상기 기판은 제1 영역 및 제2 영역을 포함하고; 상기 제1 영역의 상기 중간 몰드막 상에 제1 상부 몰드 패턴들, 및 상기 제2 영역의 상기 중간 몰드막 상에 제1 스페이서들을 각각 형성하는 것, 상기 제1 상부 몰드 패턴들 및 상기 제1 스페이서들은 각각 별도의 공정으로 형성되며; 상기 제1 상부 몰드 패턴들 및 상기 제1 스페이서들을 식각 마스크로 상기 중간 몰드막을 식각하여, 제1 및 제2 중간 몰드 패턴들을 각각 형성하는 것; 상기 제1 및 제2 중간 몰드 패턴들의 측벽들을 덮는 제2 스페이서들을 형성하는 것; 상기 제2 스페이서들을 식각 마스크로 상기 하부 몰드막을 식각하여, 하부 몰드 패턴들을 형성하는 것; 및 상기 하부 몰드 패턴들을 식각 마스크로 상기 기판의 상부를 식각하여, 활성 패턴들을 형성하는 것을 포함할 수 있다.
상기 제1 상부 몰드 패턴들 및 상기 제1 스페이서들을 형성하는 것은: 상기 제1 및 제2 영역들의 상기 중간 몰드막 상에 서로 폭이 다른 제1 및 제2 상부 몰드 패턴들을 각각 형성하는 것; 적어도 하나의 상기 제1 상부 몰드 패턴들을 덮는 식각 방지 패턴을 형성하는 것; 상기 식각 방지 패턴의 측벽들 및 상기 제2 상부 몰드 패턴들의 측벽들을 덮는 상기 제1 스페이서들을 형성하는 것; 및 상기 식각 방지 패턴 및 상기 제2 상부 몰드 패턴들을 제거하는 것을 포함하고, 상기 식각 방지 패턴 및 상기 제2 상부 몰드 패턴들을 제거한 후, 상기 적어도 하나의 제1 상부 몰드 패턴들은 잔류할 수 있다.
상기 식각 방지 패턴은 상기 제2 상부 몰드 패턴들과 식각 선택성이 있는 물질로 형성되고, 상기 제1 스페이서들을 형성하는 것은: 상기 식각 방지 패턴 및 상기 제2 상부 몰드 패턴들을 덮는 제1 스페이서 막을 형성하는 것; 및 상기 식각 방지 패턴의 상면 및 상기 제2 상부 몰드 패턴들의 상면들이 노출될 때까지 상기 제1 스페이서 막을 이방성 식각하는 것을 포함하고, 상기 식각 방지 패턴 및 상기 제2 상부 몰드 패턴들을 제거하는 것은: 상기 상면들이 노출된 상기 제2 상부 몰드 패턴들을 선택적으로 제거하는 것, 상기 제1 상부 몰드 패턴들은 상기 식각 방지 패턴에 의해 식각이 방지되고; 및 상기 제2 상부 몰드 패턴들이 제거된 후, 상기 식각 방지 패턴을 선택적으로 제거하는 것을 포함할 수 있다.
상기 제2 중간 몰드 패턴들을 형성하는 것은, 상기 식각 방지 패턴의 양 측벽들 상의 상기 제1 스페이서들을 식각 마스크로 상기 중간 몰드막을 식각하여, 상기 제1 영역 상에 제2 중간 몰드 패턴들을 형성하는 것을 포함하고, 상기 제2 스페이서들의 일부는 상기 제1 영역 상의 제2 중간 몰드 패턴들의 측벽들을 덮고, 상기 활성 패턴들은, 상기 제1 영역 상의 제2 중간 몰드 패턴들의 측벽들 상의 상기 제2 스페이서들을 통해 형성된 더미 활성 패턴들을 포함할 수 있다.
상기 하부 몰드 패턴들을 형성하는 것은: 상기 제1 및 제2 중간 몰드 패턴들을 제거하는 것; 상기 제1 영역 상의 상기 제2 스페이서들을 식각 마스크로 상기 상기 하부 몰드막을 식각하여, 제1 하부 몰드 패턴들을 형성하는 것; 및 상기 제2 영역 상의 상기 제2 스페이서들을 식각 마스크로 상기 상기 하부 몰드막을 식각하여, 제2 하부 몰드 패턴들을 형성하는 것을 포함하고, 상기 활성 패턴들을 형성하는 것은, 상기 제1 및 제2 하부 몰드 패턴들을 식각 마스크로 상기 기판의 상기 상부를 식각하여, 제1 및 제2 활성 패턴들을 각각 형성하는 것을 포함하며, 상기 제1 및 제2 하부 몰드 패턴들은 동시에 형성되고, 상기 제1 및 제2 활성 패턴들은 동시에 형성될 수 있다.
각각의 상기 제1 상부 몰드 패턴들의 폭은 상기 제1 영역 상의 어느 한 쌍의 상기 활성 패턴들간의 거리와 실질적으로 동일할 수 있다.
각각의 상기 제1 스페이서들의 최대폭은 상기 제2 영역 상의 어느 한 쌍의 상기 활성 패턴들간의 거리와 실질적으로 동일할 수 있다.
상기 제1 상부 몰드 패턴들의 폭들은 상기 제1 스페이서들의 최대폭들보다 더 클 수 있다.
상기 기판은 제3 영역을 더 포함하고, 상기 반도체 소자의 제조 방법은, 상기 제3 영역의 상기 중간 몰드막 상에 제3 상부 몰드 패턴을 형성하는 것, 상기 제3 상부 몰드 패턴은 상기 제1 상부 몰드 패턴들과 동시에 형성되고; 상기 제3 상부 몰드 패턴을 식각 마스크로 상기 중간 몰드막을 식각하여, 제3 중간 몰드 패턴을 형성하는 것; 상기 제3 중간 몰드 패턴을 식각 마스크로 상기 하부 몰드막을 식각하여, 제3 하부 몰드 패턴을 형성하는 것; 및 상기 제3 하부 몰드 패턴을 식각 마스크로 상기 기판의 상부를 식각하여, 키 패턴을 형성하는 것을 더 포함 수 있다.
상기 제2 스페이서들은 상기 제3 중간 몰드 패턴의 측벽들을 덮고,
상기 제3 하부 몰드 패턴을 형성하는 것은, 상기 제3 중간 몰드 패턴 및 상기 제2 스페이서들을 식각 마스크로 상기 하부 몰드막을 식각하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은, 상기 중간 몰드막과 상기 제1 스페이서들 사이, 및 상기 중간 몰드막과 상기 제1 및 제3 상부 몰드 패턴들 사이에 개재된 중간 마스크막을 형성하는 것을 더 포함하고, 상기 제3 중간 몰드 패턴의 폭은, 각각의 상기 제1 및 제2 중간 몰드 패턴들의 폭보다 더 크며, 상기 제1 내지 제3 중간 몰드 패턴들을 형성하는 것은: 상기 제1 스페이서들 및 상기 제1 및 제3 상부 몰드 패턴들을 식각 마스크로 상기 중간 마스크막 및 상기 중간 몰드막을 순차적으로 식각하여, 제1 내지 제3 중간 몰드 패턴들 및 이들의 상에 각각 배치된 제1 내지 제3 중간 마스크 패턴들을 각각 형성하는 것; 및 상기 제1 및 제2 중간 마스크 패턴들을 제거하는 것, 상기 제3 중간 마스크 패턴은 잔류하고, 상기 하부 몰드 패턴들을 형성하는 것은: 상기 제1 및 제2 중간 몰드 패턴들을 제거하는 것, 상기 제3 중간 몰드 패턴은 상기 제3 중간 마스크 패턴에 의해 잔류하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은, 상기 활성 패턴들 사이의 트렌치들을 채우는 소자 분리막들을 형성하는 것; 및 상기 활성 패턴들을 가로지르는 게이트 전극들을 형성하는 것을 더 포함할 수 있다.
상기 트렌치들은, 상기 제1 영역 상의 어느 한 쌍의 상기 활성 패턴들 사이의 제1 트렌치, 및 상기 제2 영역 상의 어느 한 쌍의 상기 활성 패턴들 사이의 제2 트렌치를 포함하고, 상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 더 클 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 제1 영역 및 제2 영역 상에 제1 상부 몰드 패턴 및 제2 상부 몰드 패턴을 각각 형성하는 것; 상기 제1 영역 상에, 제1 및 제2 스페이서 형성 공정들, 및 이로부터 형성된 제1 및 제2 스페이서들을 이용한 제1 및 제2 식각 공정들을 각각 수행하여, 상기 제1 상부 몰드 패턴으로부터 4개의 제1 활성 패턴들을 형성하는 것; 및 상기 제2 영역 상에, 상기 제2 스페이서 형성 공정 및 이로부터 형성된 상기 제2 스페이서들을 이용한 상기 제2 식각 공정을 수행하여, 상기 제2 상부 몰드 패턴으로부터 2개의 제2 활성 패턴들을 형성하는 것을 포함하되, 상기 제1 스페이서 형성 공정이 수행되는 동안, 상기 제2 상부 몰드 패턴은 이를 덮는 식각 방지 패턴에 의해 보호될 수 있다.
각각의 상기 제1 및 제2 스페이서 형성 공정들은: 노출된 패턴들을 덮는 스페이서 막을 콘포멀하게 형성하는 것; 및 상기 패턴들의 상면들이 노출될 때까지 상기 스페이서 막을 이방성 식각하는 것을 포함하되, 상기 제1 스페이서 형성 공정이 수행되는 동안, 상기 식각 방지 패턴에 의해 상기 스페이서 막이 상기 제2 상부 몰드 패턴을 덮지 않을 수 있다.
상기 2개의 제2 활성 패턴들간의 거리는 상기 제2 상부 몰드 패턴의 폭과 실질적으로 동일할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판은, 이의 상부에 제공되며 상기 제1 영역 상에 제1 방향으로 연장되는 제1 활성 패턴들, 및 상기 제2 영역 상에 상기 제1 방향으로 연장되는 더미 활성 패턴들 및 제2 활성 패턴들을 포함하고; 및 상기 제1 활성 패턴들, 상기 더미 활성 패턴들 및 상기 제2 활성 패턴들 사이의 트렌치들을 채우는 소자 분리막들을 포함하되, 어느 한 쌍의 상기 제2 활성패턴들간의 간격은 어느 한 쌍의 상기 제1 활성 패턴들간의 간격보다 더 크고, 상기 더미 활성 패턴들은, 어느 한 쌍의 더미 활성 패턴들로 구성된 제1 그룹 및 다른 한 쌍의 더미 활성 패턴들로 구성된 제2 그룹을 포함하고, 상기 제2 활성 패턴들은 상기 제1 및 제2 그룹들 사이에 제공될 수 있다.
상기 제1 및 제2 활성 패턴들 및 상기 더미 활성 패턴들의 폭들은 실질적으로 동일할 수 있다.
상기 제1 그룹 또는 상기 제2 그룹의 상기 더미 활성 패턴들간의 간격은 상기 어느 한 쌍의 제1 활성 패턴들간의 상기 간격과 동일할 수 있다.
상기 반도체 소자는, 상기 소자 분리막들 사이로 돌출된 상기 제1 및 제2 활성 패턴들의 상부들을 가로지르며 제2 방향으로 연장되는 게이트 전극; 및 상기 제1 및 제2 활성 패턴들의 상부들과 상기 게이트 전극 사이에 개재된 게이트 절연 패턴을 더 포함하되, 상기 제1 및 제2 방향들은 상기 기판의 상면에 평행하며, 서로 교차할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 기판 상의 서로 다른 영역들 상에 서로 다른 간격을 갖는 활성 패턴들을 동시에 형성할 수 있다. 이로써 제조 공정은 간단하면서도 반도체 소자 내의 각 영역들을 효율적으로 활용할 수 있다.
도 1a 내지 도 14a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 평면도들이다.
도 1b 내지 도 14b는 각각 도 1a 내지 도 14a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 14a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 평면도들이다. 도 1b 내지 도 14b는 각각 도 1a 내지 도 14a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(1) 상에 순차적으로 적층된 하부 몰드막(3), 하부 마스크막(5), 중간 몰드막(17), 중간 마스크막(19), 상부 몰드막(27) 및 상부 마스크막(29)이 형성될 수 있다.
상기 기판(1)은 제1 내지 제3 영역들(R1-R3)을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 영역(R1)은 로직 셀의 일부일 수 있으며, 상기 제2 영역(R2)은 SRAM 영역의 일부일 수 있으며, 상기 제3 영역(R3)은 스크라이브 레인의 일부일 수 있다. 상기 기판(1)은 실리콘 단결정 웨이퍼나 또는 SOI(Silicon on Insulator) 기판일 수 있다. 일 예로, 상기 하부 몰드막(3)은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막, 또는 이들이 조합된 다층막을 포함할 수 있다. 도시되진 않았으나, 상기 기판(1)과 상기 하부 몰드막(3) 사이에 패드 산화막이 개재될 수 있다. 상기 하부 마스크막(5)은 폴리 실리콘막으로 형성될 수 있다. 상기 중간 몰드막(17)은 SOH(Spin on hardmask, 또는 SOC(Spin-on Carbon)) 막으로 형성될 수 있고, 상기 상부 몰드막(27)은 폴리 실리콘막으로 형성될 수 있다. 상기 중간 및 상부 마스크막들(19, 29)은 서로 동일한 물질로 형성될 수 있으며, 구체적으로 실리콘 산화질화막 또는 실리콘 질화막으로 형성될 수 있다.
상기 상부 마스크막(29) 상에 포토레지스트 패턴들(PP1a-PP1c)이 형성될 수 있다. 상기 포토레지스트 패턴들(PP1a-PP1c)은, 상기 제1 영역(R1) 상의 제1 포토레지스트 패턴들(PP1a), 상기 제2 영역(R2) 상의 제2 포토레지스트 패턴들(PP1b), 및 상기 제3 영역(R3) 상의 제3 포토레지스트 패턴(PP1c)을 포함할 수 있다. 상기 제1 내지 제3 포토레지스트 패턴들(PP1a-PP1c)은 상기 기판(1)의 상면에 평행한 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 제1 포토레지스트 패턴들(PP1a)은 후술할 제1 활성 패턴들(APa)의 아웃 라인을 정의할 수 있고, 상기 제2 포토레지스트 패턴들(PP1b)은 후술할 제2 활성 패턴들(APb)의 아웃 라인을 정의할 수 있고, 상기 제3 포토레지스트 패턴(PP1c)은 후술할 키 패턴(KE)의 아웃 라인을 정의할 수 있다. 특히, 상기 제2 포토레지스트 패턴들(PP1b)은 상기 제2 활성 패턴들(APb)간의 간격을 정의할 수 있다.
도 1b를 다시 참조하면, 각각의 상기 제1 포토레지스트 패턴들(PP1a)은 제1 폭(W1)을 가질 수 있고, 각각의 상기 제2 포토레지스트 패턴들(PP1b)은 제2 폭(W2)을 가질 수 있고, 상기 제3 포토레지스트 패턴(PP1c)은 제3 폭(W3)을 가질 수 있다. 상기 제1 내지 제3 폭들(W1-W3)은 서로 다를 수 있으며, 구체적으로 상기 제1 폭(W1)은 상기 제2 폭(W2)보단 크고 상기 제3 폭(W3)보단 작을 수 있다.
도 2a 및 2b를 참조하면, 상기 제1 내지 제3 포토레지스트 패턴들(PP1a-PP1c)을 식각 마스크로 상기 상부 마스크막(29)을 식각하여, 제1 내지 제3 상부 마스크 패턴들(29a-29c)이 각각 형성될 수 있다. 평면적 관점에서, 상기 제1 내지 제3 상부 마스크 패턴들(29a-29c)은 상기 제1 내지 제3 포토레지스트 패턴들(PP1a-PP1c)의 형태에 각각 대응될 수 있다.
이어서, 상기 제1 내지 제3 상부 마스크 패턴들(29a-29c)을 식각 마스크로 상기 상부 몰드막(27)을 식각하여, 제1 내지 제3 상부 몰드 패턴들(27a-27c)이 각각 형성될 수 있다. 평면적 관점에서, 상기 제1 내지 제3 상부 몰드 패턴들(27a-27c)은 상기 제1 내지 제3 상부 마스크 패턴들(29a-29c)의 형태에 각각 대응될 수 있다. 상기 제1 내지 제3 상부 몰드 패턴들(27a-27c)은 이들 사이의 공간을 통해 상기 중간 마스크막(19)의 상면의 일부를 노출할 수 있다.
상기 제1 내지 제3 상부 몰드 패턴들(27a-27c)을 형성하는 동안, 상기 제1 내지 제3 포토레지스트 패턴들(PP1a-PP1c)은 모두 제거될 수 있고, 이로써 상기 제1 내지 제3 상부 마스크 패턴들(29a-29c)의 상면들이 노출될 수 있다. 또는 상기 제1 내지 제3 상부 몰드 패턴들(27a-27c)을 식각하기 전에 상기 제1 내지 제3 포토레지스트 패턴들(PP1a-PP1c)을 제거할 수도 있다. 상기 제1 내지 제3 상부 몰드 패턴들(27a-27c)을 형성하는 동안, 상기 제1 내지 제3 상부 마스크 패턴들(29a-29c)의 일부도 식각될 수 있다.
도 3a 및 3b를 참조하면, 상기 제2 및 제3 상부 몰드 패턴들(27b, 27c)을 덮는 제1 및 제2 식각 방지 패턴들(31b, 31c)이 형성될 수 있다. 상기 제1 식각 방지 패턴(31b)은 상기 제2 상부 몰드 패턴들(27b) 및 이의 상에 형성된 제2 상부 마스크 패턴들(29b)을 완전히 덮도록 형성될 수 있다. 상기 제2 식각 방지 패턴(31c)은 상기 제3 상부 몰드 패턴(27c) 및 이의 상에 형성된 제3 상부 마스크 패턴(29c)을 완전히 덮도록 형성될 수 있다.
상기 제1 및 제2 식각 방지 패턴들(31b, 31c)을 형성하는 것은, 상기 기판(1)의 전면 상에 식각 방지막을 형성하는 것, 및 상기 식각 방지막을 패터닝하여 상기 제1 및 제2 식각 방지 패턴들(31b, 31c)을 형성하는 것을 포함할 수 있다. 이때, 상기 패터닝 공정을 통해 상기 제1 영역(R1) 상에는 상기 식각 방지 패턴이 형성되지 않을 수 있다. 일 예로, 상기 제1 및 제2 식각 방지 패턴들(31b, 31c)은 SOH 막으로 형성될 수 있다.
도 4a 및 4b를 참조하면, 제1 스페이서 형성 공정이 수행될 수 있다. 상기 제1 스페이서 형성 공정은 제1 스페이서 막(41)을 형성하는 것, 및 상기 제1 스페이서 막(41)을 식각하여 후술할 제1 스페이서들(41s)을 형성하는 것을 포함할 수 있다.
구체적으로, 상기 기판(1)의 전면 상에 상기 제1 스페이서 막(41)이 콘포말하게 형성될 수 있다. 일 예로, 상기 제1 스페이서 막(41)은 상기 중간 마스크막(19), 상기 상부 몰드막(27), 상기 상부 마스크막(29) 및 상기 제1 및 제2 식각 방지 패턴들(31b, 31c) 모두와 식각 선택비를 갖는 물질로 형성될 수 있고, 구체적으로 ALD(Atomic layer deposition) 방식으로 형성된 실리콘 산화막일 수 있다. 상기 제1 스페이서 막(41)의 두께는 후술할 제1 스페이서(41s)의 최대폭(W4)과 실질적으로 동일할 수 있다.
이어서 도 5a 및 5b를 참조하면, 상기 제1 스페이서 막(41)을 이방성 식각 하여, 상기 제1 상부 몰드 패턴들(27a)의 측벽들, 및 상기 제1 및 제2 식각 방지 패턴들(31b, 31c)의 측벽들을 덮는 상기 제1 스페이서들(41s)이 형성될 수 있다. 상기 이방성 식각 공정은 상기 제1 상부 마스크 패턴들(29a)의 상면들, 및 상기 제1 및 제2 식각 방지 패턴들(31b, 31c)의 상면들이 노출될 때까지 수행될 수 있다. 상기 제1 내지 제3 영역들(R1-R3) 상의 상기 제1 스페이서들(41s)은 모두 동일한 최대폭(W4)을 가질 수 있다. 특히, 상기 제1 스페이서들(41s)은 후술할 제1 활성 패턴들(APa)간의 간격을 정의할 수 있다.
후속으로, 상기 제1 상부 마스크 패턴들(29a)이 선택적으로 제거되어, 상기 제1 상부 몰드 패턴들(27a)의 상면들이 노출될 수 있다. 한편, 상기 제1 및 제2 식각 방지 패턴들(31b, 31c)은 상기 제1 상부 마스크 패턴들(29a)에 대한 식각 선택성을 가지므로, 상기 제1 상부 마스크 패턴들(29a)이 제거되는 동안 그대로 잔류할 수 있다.
도 6a 및 6b를 참조하면, 먼저 상기 제1 상부 몰드 패턴들(27a)이 선택적으로 제거될 수 있다. 상기 제1 및 제2 식각 방지 패턴들(31b, 31c)은 상기 제1 상부 몰드 패턴들(27a)에 대한 식각 선택성을 가지므로, 상기 제1 상부 몰드 패턴들(27a)이 제거되는 동안 그대로 잔류할 수 있다.
이어서, 상기 제1 및 제2 식각 방지 패턴들(31b, 31c)이 선택적으로 제거될 수 있다. 상기 제1 및 제2 식각 방지 패턴들(31b, 31c)이 SOH 막으로 형성될 경우, 상기 제거 공정(식각 공정)은 산소를 이용한 애싱 공정일 수 있다. 상기 제1 및 제2 식각 방지 패턴들(31b, 31c)이 제거됨으로써, 상기 제2 및 제3 상부 마스크 패턴들(29b, 29c) 및 상기 제2 및 제3 상부 몰드 패턴들(27b, 27c)이 노출될 수 있다. 결과적으로, 상기 제1 및 제2 식각 방지 패턴들(31b, 31c)을 통해, 상기 제1 영역 상에는 상기 제1 스페이서들(41s)만이 형성될 수 있고, 상기 제2 및 제3 영역들 상에는 상기 제1 스페이서들(41s)뿐만 아니라 상기 제2 및 제3 상부 몰드 패턴들(27b, 27c)이 형성되어 잔류할 수 있다.
도 7a 및 7b를 참조하면, 제1 식각 공정이 수행될 수 있다. 상기 제1 식각 공정은 제1 내지 제4 중간 몰드 패턴들(17a-17d)을 형성하는 것을 포함할 수 있다.
구체적으로, 상기 제1 스페이서들(41s) 및 상기 제2 및 제3 상부 몰드 패턴들(27b, 27c)을 식각 마스크로 상기 중간 마스크막(19)을 식각하여, 제1 내지 제4 중간 마스크 패턴들(19a-19d)이 각각 형성될 수 있다. 평면적 관점에서, 상기 제1 중간 마스크 패턴들(19a)은 상기 제1 영역(R1) 상의 상기 제1 스페이서들(41s)의 형태에 대응될 수 있고, 상기 제4 중간 마스크 패턴들(19d)은 상기 제2 및 제3 영역들(R2, R3) 상의 상기 제1 스페이서들(41s)의 형태에 대응될 수 있다. 나아가, 상기 제2 및 제3 중간 마스크 패턴(19c)들(19b, 19c)은 상기 제2 및 제3 상부 몰드 패턴들(27b, 27c)의 형태에 대응될 수 있다.
이어서, 상기 제1 내지 제4 중간 마스크 패턴들(19a-19d)을 식각 마스크로 상기 중간 몰드막(17)을 식각하여, 상기 제1 내지 제4 중간 몰드 패턴들(17a-17d)이 각각 형성될 수 있다. 평면적 관점에서, 상기 제1 내지 제4 중간 몰드 패턴들(17a-17d)은 상기 제1 내지 제4 중간 마스크 패턴들(19a-19d)의 형태에 각각 대응될 수 있다. 상기 제1 내지 제4 중간 몰드 패턴들(17a-17d)은 이들 사이의 공간을 통해 상기 하부 마스크막(5)의 상면의 일부를 노출할 수 있다.
도 7b를 다시 참조하면, 각각의 상기 제1 중간 몰드 패턴들(17a)의 폭(W5)은 각각의 상기 제1 스페이서들(41s)의 최대폭(W4)과 실질적으로 동일할 수 있다. 각각의 상기 제2 중간 몰드 패턴들(17b)의 폭(W6)은 각각의 상기 제2 포토레지스트 패턴들(PP1b)의 제2 폭(W2)과 실질적으로 동일할 수 있다. 상기 제3 중간 몰드 패턴(17c)의 폭(W7)은 상기 제3 포토레지스트 패턴(PP1c)의 제3 폭(W3)과 실질적으로 동일할 수 있다. 각각의 상기 제4 중간 몰드 패턴들(17d)의 폭(W8)은 각각의 상기 제1 중간 몰드 패턴들(17a)의 폭(W5)과 실질적으로 동일할 수 있다.
도 8a 및 8b를 참조하면, 상기 제1, 제2 및 제4 중간 마스크 패턴들(19a, 19b, 19d)이 선택적으로 제거되어, 상기 제1, 제2 및 제4 중간 몰드 패턴들(17a, 17b, 17d)의 상면들이 노출될 수 있다. 이때 식각률을 조절하여, 상기 제3 중간 마스크 패턴(19c)은 완전히 제거되지 않고 상기 제3 중간 몰드 패턴(17c) 상에 잔류할 수 있다. 구체적으로, 도 7a 및 도 7b를 다시 참조하면, 상기 제3 중간 마스크 패턴(19c)은 상기 제1, 제2 및 제4 중간 마스크 패턴들(19a, 19b, 19d)에 비해 더 큰 폭을 갖도록 형성되기 때문에, 상기 제3 중간 마스크 패턴(19c)은 상기 제1, 제2 및 제4 중간 마스크 패턴들(19a, 19b, 19d)에 비해 더 두껍게 형성될 수 있다. 이는, 패턴들의 폭에 따라 상기 중간 마스크막(19)의 식각 정도가 다르기 때문이다.
도 9a 및 9b를 참조하면, 제2 스페이서 형성 공정이 수행될 수 있다. 상기 제2 스페이서 형성 공정은 제2 스페이서 막(미도시)을 형성하는 것, 및 상기 제2 스페이서 막을 식각하여 제2 스페이서들(51s)을 형성하는 것을 포함할 수 있다.
구체적으로, 상기 기판(1)의 전면 상에 상기 제2 스페이서 막이 콘포말하게 형성될 수 있다. 일 예로, 상기 제2 스페이서 막은 상기 중간 몰드막(17), 상기 중간 마스크막(19) 및 상기 하부 마스크막(5) 모두와 식각 선택비를 갖는 물질로 형성될 수 있고, 구체적으로 ALD(Atomic layer deposition) 방식으로 형성된 실리콘 산화막일 수 있다.
이어서, 상기 제2 스페이서 막을 이방성 식각 하여, 상기 제1 내지 제4 중간 몰드 패턴들(17a-17d)의 측벽들을 덮는 상기 제2 스페이서들(51s)이 형성될 수 있다. 각각의 상기 제2 스페이서들(51s)의 최대폭(W9)은 후술할 제1 및 제2 활성 패턴들(APa, APb)의 폭과 실질적으로 동일할 수 있다. 상기 제2 스페이서들(51s)은 상기 제1 내지 제3 영역들(R1-R3) 상에서 모두 실질적으로 동일한 최대폭(W9)을 가질 수 있다.
도 10a 및 10b를 참조하면, 상기 제1, 제2 및 제4 중간 몰드 패턴들(17a, 17b, 17d)이 제거될 수 있다. 상기 제1, 제2 및 제4 중간 몰드 패턴들(17a, 17b, 17d)이 선택적으로 제거됨으로써, 상기 하부 마스크막(5)의 상면과 상기 제2 스페이서들(51s)이 노출될 수 있다. 상기 중간 몰드막(17)이 SOH막으로 형성될 경우, 상기 제거 공정(식각 공정)은 산소를 이용한 애싱 공정일 수 있다. 한편, 상기 제3 중간 몰드 패턴(17c)은 상기 제3 중간 마스크 패턴(19c)에 의해 식각이 방지될 수 있다.
도 11a 및 11b를 참조하면, 제2 식각 공정이 수행될 수 있다. 상기 제2 식각 공정은 제1 내지 제4 하부 몰드 패턴들(3a-3d)을 형성하는 것을 포함할 수 있다.
구체적으로, 상기 제2 스페이서들(51s)을 식각 마스크로 상기 하부 마스크막(5)을 식각하여, 제1, 제2 및 제4 하부 마스크 패턴들(5a, 5b, 5d)이 형성될 수 있다. 이와 동시에, 잔류하는 상기 제3 중간 몰드 패턴(17c) 및 이의 양 측벽들 상의 상기 제2 스페이서들(51s)을 식각 마스크로 상기 하부 마스크막(5)을 식각하여, 제3 하부 마스크 패턴(5c)이 형성될 수 있다. 평면적 관점에서, 상기 제1 하부 마스크 패턴들(5a)은 상기 제1 영역(R1) 상의 상기 제2 스페이서들(51s)의 형태에 대응될 수 있고, 상기 제2 하부 마스크 패턴들(5b)은 상기 제2 중간 몰드 패턴들(17b)의 양 측벽들을 덮던 상기 제2 스페이서들(51s)의 형태에 대응될 수 있고, 상기 제3 하부 마스크 패턴(5c)은 상기 제3 중간 몰드 패턴(17c) 및 이의 양 측벽들 상의 상기 제2 스페이서들(51s)의 형태에 대응될 수 있고, 상기 제4 하부 마스크 패턴들(5d)은 상기 제4 중간 몰드 패턴들(17d)의 양 측벽들을 덮던 상기 제2 스페이서들(51s)의 형태에 대응될 수 있다.
이어서, 상기 제1 내지 제4 하부 마스크 패턴들(5a-5d)을 식각 마스크로 상기 하부 몰드막(3)을 식각하여, 상기 제1 내지 제4 하부 몰드 패턴들(3a-3d)이 각각 형성될 수 있다. 평면적 관점에서, 상기 제1 내지 제4 하부 몰드 패턴들(3a-3d)은 상기 제1 내지 제4 하부 마스크 패턴들(5a-5d)의 형태에 각각 대응될 수 있다. 상기 제1 내지 제4 하부 몰드 패턴들(3a-3d)은 이들 사이의 공간을 통해 상기 기판(1)의 상면의 일부를 노출할 수 있다.
도 11a를 다시 참조하면, 평면적 관점에서 상기 제1, 제2 및 제4 하부 마스크 패턴들(5a, 5b, 5d) 및 상기 제1, 제2 및 제4 하부 몰드 패턴들(3a, 3b, 3d)은 폐곡선 형태들을 가질 수 있다.
도 12a 및 12b를 참조하면, 평면적 관점에서, 상기 제1 내지 제4 하부 마스크 패턴들(5a-5d) 및 상기 제1 내지 제4 하부 몰드 패턴들(3a-3d)의 일부들을 덮는 차폐 패턴(PP2)이 형성될 수 있다. 상기 차폐 패턴(PP2)은 상기 제1 방향(D1)으로 연장되면서 상기 제1 내지 제3 영역들(R1-R3)상에 걸쳐 형성될 수 있다. 평면적 관점에서, 상기 차폐 패턴(PP2)은 상기 제1 내지 제4 하부 마스크 패턴들(5a-5d) 및 상기 제1 내지 제4 하부 몰드 패턴들(3a-3d)의 양 말단들(즉, 다른 일부들)을 노출할 수 있다. 다시 말하면, 상기 차폐 패턴(PP2)과 수직적으로 중첩하는 상기 제1 내지 제4 하부 마스크 패턴들(5a-5d) 및 상기 제1 내지 제4 하부 몰드 패턴들(3a-3d)의 상기 일부들은, 각각 평면적으로 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태들일 수 있다. 일 예로, 상기 차폐 패턴(PP2)은 포토레지스트 패턴들일 수 있다.
도 13a 및 도 13b를 참조하면, 먼저 상기 차폐 패턴(PP2)을 식각 마스크로, 상기 차폐 패턴(PP2)에 의해 노출된 상기 제1 내지 제4 하부 마스크 패턴들(5a-5d) 및 상기 제1 내지 제4 하부 몰드 패턴들(3a-3d)의 상기 양 말단들을 제거할 수 있다. 이로써, 상기 차폐 패턴(PP2)에 의해 상기 기판(1)의 상면이 노출될 수 있다.
이어서, 상기 차폐 패턴(PP2)이 선택적으로 제거될 수 있다. 잔류하는 상기 제1 내지 제4 하부 몰드 패턴들(3a-3d)을 식각 마스크로 상기 기판(1)의 상부를 식각하여, 상기 기판(1)의 상부에 제1 및 제2 활성 패턴들(APa, APb), 더미 활성 패턴들(DP) 및 키 패턴(KE)이 각각 형성될 수 있다. 평면적 관점에서, 상기 제1 활성 패턴들(APa)은 상기 제1 하부 몰드 패턴들(3a)의 형태에 대응될 수 있고, 상기 제2 활성 패턴들(APb)은 상기 제2 하부 몰드 패턴들(3b)의 형태에 대응될 수 있고, 상기 더미 활성 패턴들(DP)은 상기 제4 하부 몰드 패턴들(3d)의 형태에 대응될 수 있고, 상기 키 패턴(KE)은 상기 제3 하부 몰드 패턴(3c)의 형태에 대응될 수 있다.
상기 제1 및 제2 활성 패턴들(APa, APb), 상기 더미 활성 패턴들(DP) 및 상기 키 패턴(KE)은 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 제1 및 제2 활성 패턴들(APa, APb), 상기 더미 활성 패턴들(DP) 및 상기 키 패턴(KE)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 두 쌍의 상기 더미 활성 패턴들(DP)이 상기 제2 영역(R2) 상에 형성될 수 있다. 어느 한 쌍의 상기 더미 활성 패턴들(DP)은 제1 그룹(DA1)을 이룰 수 있고, 다른 한 쌍의 상기 더미 활성 패턴들(DP)은 제2 그룹(DA2)을 이룰 수 있다. 이때, 상기 제2 활성 패턴들(APb)은 상기 제1 그룹(DA1)과 상기 제2 그룹(DA2) 사이에 형성될 수 있다. 나아가, 두 쌍의 상기 더미 활성 패턴들(DP)이 상기 제3 영역(R3) 상에 형성될 수 있다. 어느 한 쌍의 상기 더미 활성 패턴들(DP)은 제3 그룹(DA3)을 이룰 수 있고, 다른 한 쌍의 상기 더미 활성 패턴들(DP)은 제4 그룹(DA4)을 이룰 수 있다. 이때, 상기 키 패턴(KE)은 상기 제3 그룹(DA3)과 상기 제4 그룹(DA4) 사이에 형성될 수 있다.
후속으로, 상기 제1 및 제2 활성 패턴들(APa, APb), 상기 더미 활성 패턴들(DP) 및 상기 키 패턴(KE) 사이에 형성된 트렌치들을 채우는 소자 분리막들(ST)이 형성될 수 있다. 일 실시예에 따르면, 상기 기판(1) 상에 상기 제1 및 제2 활성 패턴들(APa, APb), 상기 더미 활성 패턴들(DP) 및 상기 키 패턴(KE)을 덮는 산화막을 형성하고, 상기 산화막을 에치백하여 상기 소자 분리막들(ST)이 형성될 수 있다. 이로써, 상기 제1 및 제2 활성 패턴들(APa, APb), 상기 더미 활성 패턴들(DP) 및 상기 키 패턴(KE)의 상부들은 상기 소자 분리막들(ST) 사이로 돌출될 수 있다.
도 13b를 다시 참조하면, 상기 제1 및 제2 활성 패턴들(APa, APb) 및 상기 더미 활성 패턴들(DP)의 폭들(W10)은 실질적으로 동일할 수 있다. 상기 제1 및 제2 활성 패턴들(APa, APb) 및 상기 더미 활성 패턴들(DP)의 폭(W10)은 상기 제2 스페이서들(51s)의 최대폭(W9)에 대응될 수 있다. 상기 키 패턴(KE)의 폭(W11)은 상기 폭(W10)보다 더 클 수 있다. 상기 키 패턴(KE)의 폭(W11)은 상기 제3 하부 몰드 패턴(3c)의 폭 및 한 쌍의 상기 제2 스페이서들(51s)의 최대폭들(W9)의 합에 대응될 수 있다.
한편, 어느 한 쌍의 상기 제1 활성 패턴들(APa)간의 간격(L1)은 어느 한 쌍의 상기 제2 활성 패턴들(APb)간의 간격(L2)보다 작을 수 있다. 상기 어느 한 쌍의 제1 활성 패턴들(APa)간의 간격(L1)은 어느 한 쌍의 상기 더미 활성 패턴들(DP)간의 간격(L3)과 실질적으로 동일할 수 있다. 상기 어느 한 쌍의 제2 활성 패턴들(APb)간의 간격(L2)은 앞서 설명한 상기 제2 포토레지스트 패턴들(PP1b)의 폭(W2)에 대응될 수 있다. 상기 어느 한 쌍의 제1 활성 패턴들(APa) 간의 간격(L1) 및 상기 어느 한 쌍의 더미 활성 패턴들(DP)간의 간격(L3)은 앞서 설명한 상기 제1 스페이서들(41s)의 최대폭(W4)에 대응될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 기판(1) 상에 상기 제1 및 제2 활성 패턴들(APa, APb) 및 상기 더미 활성 패턴들(DP)과 교차하여 상기 제2 방향(D2)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 일 실시예에 따르면, 상기 게이트 전극들(GE)은 상기 제1 및 제2 영역들(R1, R2) 상에 선택적으로 형성될 수 있다.
각각의 상기 게이트 전극들(GE)과, 상기 제1 및 제2 활성 패턴들(APa, APb) 및 상기 더미 활성 패턴들(DP) 사이에 게이트 절연 패턴(GI)이 형성될 수 있다. 각각의 상기 게이트 전극들(GE) 상에 캐핑 패턴(GP)이 형성될 수 있다. 상기 게이트 전극(GE), 상기 게이트 절연 패턴(GI), 및 상기 캐핑 패턴(GP)을 형성하는 것은, 상기 기판(1) 상에 게이트 절연막, 게이트 막, 및 캐핑막을 형성한 후, 패터닝 공정을 수행하여 형성될 수 있다. 상기 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 막은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연막, 상기 게이트 막, 및 상기 캐핑막은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다. 더하여, 도시되진 않았지만, 각각의 상기 게이트 전극들(GE)의 양 측에 게이트 스페이서들(미도시)이 형성될 수 있다. 상기 게이트 스페이서들(GS)은 상기 게이트 전극들(GE)을 덮는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각하여 형성될 수 있다. 상기 스페이서 막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
후속으로, 도시되진 않았지만, 상기 게이트 전극들(GE)이 형성된 결과물 상에 이온 주입 공정이 수행되어, 소스/드레인 영역들(미도시)이 형성될 수 있다. 상기 소스/드레인 영역들은, 각각의 상기 게이트 전극들(GE)의 양 측의 상기 제1 및 제2 활성 패턴들(APa, APb) 내에 형성될 수 있다. 이어서, 상기 기판(1) 상에 상기 게이트 전극들(GE)을 덮는 층간 절연막(미도시)이 형성될 수 있다. 상기 층간 절연막을 관통하여 상기 소스/드레인 영역들에 연결되는 소스/드레인 콘택들(미도시)이 형성될 수 있다. 또한, 상기 층간 절연막을 관통하여 상기 게이트 전극들(GE)에 연결되는 게이트 콘택들(미도시)이 형성될 수 있다.
일 실시예에 따르면, 상기 게이트 전극들(GE)을 형성하는 것, 상기 소스/드레인 콘택들을 형성하는 것, 및 상기 게이트 콘택들을 형성하는 것은 상기 키 패턴(KE)을 이용해 수행될 수 있다. 구체적으로, 상기 키 패턴(KE)을 판독하여, 상기 게이트 전극들(GE), 상기 소스/드레인 콘택들 및 상기 게이트 콘택들이 형성될 위치가 정렬될 수 있다. 한편, 본 실시예에 따른 상기 키 패턴(KE)은 상기 제1 및 제2 활성 패턴들(APa, APb) 및 상기 더미 활성 패턴들(DP)과 함께 형성되었음에도 불구하고 더 큰 폭(W11)을 가질 수 있다. 따라서, 상기 키 패턴(KE)의 기울어짐 현상을 방지할 수 있고, 이로써 상기 키 패턴(KE)을 잘못 판독하는(misreading) 문제를 개선할 수 있다.
나아가 본 발명의 실시예들에 따르면, 상기 제1 및 제2 활성 패턴들(APa, APb)은 동시에 형성되지만 서로 다른 간격들(L1, L2)을 가질 수 있다. 구체적으로, 상기 제1 활성 패턴들(APa)은 상기 제1 및 제2 스페이서들(41s, 51s)을 이용한 QPT 공정(Quadruple Patterning)을 통해 형성될 수 있다. 이로써, 하나의 상기 제1 상부 몰드 패턴으로부터 4개의 상기 제1 활성 패턴들(APa)이 형성될 수 있다. 반면, 상기 제2 활성 패턴들(APb)은 상기 제2 스페이서들(51s)을 이용한 DPT 공정(Double Patterning)을 통해 형성될 수 있다. 이로써, 하나의 상기 제2 상부 몰드 패턴으로부터 2개의 상기 제2 활성 패턴들(APb)이 형성될 수 있다. 이는, 상기 제1 식각 방지 패턴(31b)을 이용하여 상기 제2 상부 몰드 패턴의 식각을 방지했기 때문이다.
결론적으로, 상기 제1 영역(R1) 상에서는 QPT 공정을 통해 미세 피치를 갖는 상기 제1 활성 패턴들(APa)이 다수 형성될 수 있다. 상기 제1 활성 패턴들(APa)은 더욱 높은 고집적도가 필요한 로직 셀에 적합할 수 있다. 한편, 상기 제2 영역(R2) 상에서는 DPT 공정을 통해 보다 넓은 피치를 갖는 상기 제2 활성 패턴들(APb)이 형성될 수 있다. 나아가, DPT 공정을 이용함으로써, 상기 제2 활성 패턴들(APb)간의 간격(L2)은 상기 제2 상부 몰드 패턴의 폭을 조절함으로써 용이하게 변경할 수 있다. 상기 제2 활성 패턴들(APb)은 상기 로직 셀보다 집적도가 보다 낮은 SRAM 영역에 이용될 수 있다.
도 14a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 14b는 도 14a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도이다.
도 14a 및 도 14b를 참조하면, 제1 내지 제3 영역들(R1-R3)을 갖는 기판(1)이 제공될 수 있다. 일 실시예에 따르면, 상기 제1 영역(R1)은 로직 셀의 일부일 수 있으며, 상기 제2 영역(R2)은 SRAM 영역의 일부일 수 있으며, 상기 제3 영역(R3)은 스크라이브 레인의 일부일 수 있다. 상기 기판(1)은 실리콘 단결정 웨이퍼나 또는 SOI(Silicon on Insulator) 기판일 수 있다.
상기 기판(1) 상에, 제1 및 제2 활성 패턴들(APa, APb), 더미 활성 패턴들(DP) 및 키 패턴(KE)을 정의하는 소자 분리막들(ST)이 제공될 수 있다. 구체적으로, 상기 제1 및 제2 활성 패턴들(APa, APb), 상기 더미 활성 패턴들(DP) 및 상기 키 패턴(KE)은 각각 상기 기판(1)의 상면에 평행한 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 소자 분리막들(ST)은, 상기 제1 및 제2 활성 패턴들(APa, APb), 상기 더미 활성 패턴들(DP) 및 상기 키 패턴(KE) 사이의 트렌치들을 채우며 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 및 제2 활성 패턴들(APa, APb), 상기 더미 활성 패턴들(DP) 및 상기 키 패턴(KE)은 상기 기판(1)의 일부들일 수 있다. 일 예로, 상기 소자 분리막들(ST)은 실리콘 산화막을 포함할 수 있다. 나아가, 상기 소자 분리막들(ST)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다.
상기 제1 및 제2 영역들(R1, R2) 상에 상기 제1 및 제2 활성 패턴들(APa, APb) 및 상기 더미 활성 패턴들(DP)과 교차하여 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 방향(D1)으로 서로 이격될 수 있다.
각각의 상기 게이트 전극들(GE)의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 각각의 상기 게이트 전극들(GE)의 위에 캐핑 패턴(GP)이 제공될 수 있다. 도시되진 않았지만, 각각의 상기 게이트 전극들(GE)의 양 측에 게이트 스페이서들(미도시)이 제공될 수 있다. 상기 게이트 전극들(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(GP) 및 상기 게이트 스페이서들은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도시되진 않았지만, 각각의 상기 게이트 전극들(GE)의 양 측에 위치하는 상기 제1 및 제2 활성 패턴들(APa, APb)에 소스/드레인 영역들(미도시)이 제공될 수 있다. 나아가, 상기 소스/드레인 영역들에 연결되는 소스/드레인 콘택들, 및 상기 게이트 전극들(GE)에 연결되는 게이트 콘택들(미도시)이 제공될 수 있다.
이하, 상기 제1 및 제2 활성 패턴들(APa, APb), 상기 더미 활성 패턴들(DP) 및 상기 키 패턴(KE)에 대해 보다 상세히 설명한다.
일 실시예에 따르면, 상기 제1 및 제2 활성 패턴들(APa, APb)은 각각 상기 제1 및 제2 영역들(R1, R2) 상에 제공될 수 있다. 상기 제1 활성 패턴들(APa)은 로직 셀을 구성하는 트렌지스터들의 소스/드레인 영역들 및 채널 영역들의 역할을 수행할 수 있다. 상기 제2 활성 패턴들(APb)은 SRAM을 구성하는 트렌지스터들의 소스/드레인 영역들 및 채널 영역들의 역할을 수행할 수 있다. 한편, 상기 더미 활성 패턴들(DP)은 상기 제2 및 제3 영역들(R2, R3) 상에 제공될 수 있으나, 실질적으로 트렌지스터들의 채널 영역으로 사용되지 않을 수 있다. 상기 키 패턴(KE)은 상기 제3 영역(R3) 상에 제공될 수 있다. 상기 키 패턴(KE)은 스크라이브 레인(scribe lane)에 배치된 오버레이 키(overlay key)로 사용될 수 있다.
구체적으로, 두 쌍의 상기 더미 활성 패턴들(DP)이 상기 제2 영역(R2) 상에 제공될 수 있다. 어느 한 쌍의 상기 더미 활성 패턴들(DP)은 제1 그룹(DA1)을 이룰 수 있고, 다른 한 쌍의 상기 더미 활성 패턴들(DP)은 제2 그룹(DA2)을 이룰 수 있다. 이때, 상기 제2 활성 패턴들(APb)은 상기 제1 그룹(DA1)과 상기 제2 그룹(DA2) 사이에 제공될 수 있다. 나아가, 두 쌍의 상기 더미 활성 패턴들(DP)이 상기 제3 영역(R3) 상에 형성될 수 있다. 어느 한 쌍의 상기 더미 활성 패턴들(DP)은 제3 그룹(DA3)을 이룰 수 있고, 다른 한 쌍의 상기 더미 활성 패턴들(DP)은 제4 그룹(DA4)을 이룰 수 있다. 이때, 상기 키 패턴(KE)은 상기 제3 그룹(DA3)과 상기 제4 그룹(DA4) 사이에 제공될 수 있다.
도 13b를 다시 참조하면, 상기 제1 및 제2 활성 패턴들(APa, APb) 및 상기 더미 활성 패턴들(DP)의 폭들(W10)은 실질적으로 동일할 수 있다. 상기 키 패턴(KE)의 폭(W11)은 상기 폭(W10)보다 더 클 수 있다. 상기 키 패턴(KE)의 폭(W11)이 넓게 제공됨으로 인해 상기 키 패턴(KE)의 기울어짐 현상을 방지할 수 있고, 이로써 상기 키 패턴(KE)을 잘못 판독하는(misreading) 문제를 개선할 수 있다.
어느 한 쌍의 상기 제1 활성 패턴들(APa)간의 간격(L1)은 어느 한 쌍의 상기 제2 활성 패턴들(APb)간의 간격(L2)보다 작을 수 있다. 즉, 상기 제1 영역(R1)의 상기 제1 활성 패턴들(APa)의 집적도와 상기 제2 영역(R2)의 상기 제2 활성 패턴들(APb)의 집적도는 서로 다를 수 있다. 한편, 상기 어느 한 쌍의 제1 활성 패턴들(APa)간의 간격(L1)은 어느 한 쌍의 상기 더미 활성 패턴들(DP)간의 간격(L3)과 실질적으로 동일할 수 있다.
적용예
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 16을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.

Claims (10)

  1. 기판 상에, 순차적으로 하부 몰드막 및 중간 몰드막을 형성하는 것, 상기 기판은 제1 영역 및 제2 영역을 포함하고;
    상기 제1 영역의 상기 중간 몰드막 상에 제1 상부 몰드 패턴, 및 상기 제2 영역의 상기 중간 몰드막 상에 상기 제1 상부 몰드 패턴과 다른 폭을 갖는 제2 상부 몰드 패턴을 각각 형성하는 것;
    상기 제2 상부 몰드 패턴을 덮는 식각 방지 패턴을 형성하는 것, 상기 식각 방지 패턴은 상기 제1 및 제2 상부 몰드 패턴들과 식각 선택성이 있는 물질로 형성되고;
    상기 식각 방지 패턴 및 상기 제1 상부 몰드 패턴을 덮는 스페이서 막을 형성하는 것;
    상기 제1 상부 몰드 패턴의 상면 및 상기 식각 방지 패턴의 상면이 노출될 때까지 상기 스페이서막을 이방성 식각하여, 상기 제1 상부 몰드 패턴의 측벽들 및 상기 식각 방지 패턴의 측벽들 상에 제1 스페이서들을 형성하는 것;
    상기 상면이 노출된 상기 제1 상부 몰드 패턴을 선택적으로 제거하는 것, 상기 제2 상부 몰드 패턴은 상기 식각 방지 패턴에 의해 식각이 방지되고; 및
    상기 제1 상부 몰드 패턴이 제거된 후, 상기 식각 방지 패턴을 선택적으로 제거하는 것;
    상기 제1 영역의 상기 제1 스페이서들을 식각 마스크로 상기 중간 몰드막을 식각하여, 제1 중간 몰드 패턴들을 형성하는 것;
    상기 제2 영역의 상기 제1 스페이서들 및 상기 제2 상부 몰드 패턴을 식각 마스크로 상기 중간 몰드막을 식각하여, 제2 중간 몰드 패턴들을 형성하는 것;
    상기 제1 및 제2 중간 몰드 패턴들의 측벽들을 덮는 제2 스페이서들을 형성하는 것;
    상기 제2 스페이서들을 식각 마스크로 상기 하부 몰드막을 식각하여, 하부 몰드 패턴들을 형성하는 것; 및
    상기 하부 몰드 패턴들을 식각 마스크로 상기 기판의 상부를 식각하여, 활성 패턴들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 활성 패턴들은, 상기 제2 영역의 상기 제2 중간 몰드 패턴들의 측벽들 상의 상기 제2 스페이서들을 통해 형성된 더미 활성 패턴들을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 하부 몰드 패턴들을 형성하는 것은:
    상기 제1 및 제2 중간 몰드 패턴들을 제거하는 것;
    상기 제1 영역 상의 상기 제2 스페이서들을 식각 마스크로 상기 상기 하부 몰드막을 식각하여, 제1 하부 몰드 패턴들을 형성하는 것; 및
    상기 제2 영역 상의 상기 제2 스페이서들을 식각 마스크로 상기 상기 하부 몰드막을 식각하여, 제2 하부 몰드 패턴들을 형성하는 것을 포함하고,
    상기 활성 패턴들을 형성하는 것은, 상기 제1 및 제2 하부 몰드 패턴들을 식각 마스크로 상기 기판의 상기 상부를 식각하여, 제1 및 제2 활성 패턴들을 각각 형성하는 것을 포함하며,
    상기 제1 및 제2 하부 몰드 패턴들은 동시에 형성되고,
    상기 제1 및 제2 활성 패턴들은 동시에 형성되는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 상부 몰드 패턴의 폭은 상기 제2 영역 상의 어느 한 쌍의 상기 활성 패턴들간의 거리와 실질적으로 동일한 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 영역의 상기 제1 스페이서들 각각의 최대폭은 상기 제1 영역 상의 어느 한 쌍의 상기 활성 패턴들간의 거리와 실질적으로 동일한 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 상부 몰드 패턴의 폭은 상기 제1 스페이서들 각각의 최대폭보다 더 큰 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 기판은 제3 영역을 더 포함하고,
    상기 제3 영역의 상기 중간 몰드막 상에 제3 상부 몰드 패턴을 형성하는 것, 상기 제3 상부 몰드 패턴은 상기 제1 및 제2 상부 몰드 패턴들과 동시에 형성되고;
    상기 제3 상부 몰드 패턴을 식각 마스크로 상기 중간 몰드막을 식각하여, 제3 중간 몰드 패턴을 형성하는 것;
    상기 제3 중간 몰드 패턴을 식각 마스크로 상기 하부 몰드막을 식각하여, 제3 하부 몰드 패턴을 형성하는 것; 및
    상기 제3 하부 몰드 패턴을 식각 마스크로 상기 기판의 상부를 식각하여, 키 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 스페이서들은 상기 제3 중간 몰드 패턴의 측벽들을 덮고,
    상기 제3 하부 몰드 패턴을 형성하는 것은, 상기 제3 중간 몰드 패턴 및 상기 제2 스페이서들을 식각 마스크로 상기 하부 몰드막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
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