KR102192350B1 - 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

반도체 소자의 미세 패턴 형성방법이 제공된다. 상기 방법은, 하부막 상에 마스크 막을 형성하되, 상기 마스크 막은 상기 하부막 상의 제1 마스크 막 및 상기 하부막과 상기 제1 마스크막 사이의 제2 마스크 막을 포함하고; 상기 마스크 막 상에 희생 패턴들을 형성하는 것; 서로 인접하는 한 쌍의 희생 패턴들 사이의 공간을 채우는 연결 스페이서, 및 상기 한 쌍의 희생 패턴들 각각의 일 측벽을 덮는 제1 스페이서들을 형성하는 것; 상기 제1 스페이서들 및 상기 연결 스페이서를 식각 마스크로 상기 제1 마스크 막을 식각하여 제1 마스크 패턴들을 형성하는 것; 상기 제1 마스크 패턴들 각각의 양 측벽들을 덮는 제2 스페이서들을 형성하는 것; 상기 제2 스페이서들을 식각 마스크로 상기 제2 마스크 막을 식각하여 제2 마스크 패턴들을 형성하는 것; 및 상기 제2 마스크 패턴들을 식각 마스크로 상기 하부막을 식각하는 것을 포함한다.

Description

반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법{METHOD FOR FORMING FINE PATTERNS OF SEMICONDUCTOR DEVICES AND METHOD FOR FORMING SEMICONDUCTOR DEVICES USING THE SAME}
본 발명은 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는데 있어서 패턴들의 미세화가 필수적이다. 좁은 면적 내에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격의 합인 피치를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴들을 형성하기 위한 포토 리소그래피 공정에 있어서 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 한계가 있다.
본 발명이 이루고자 하는 일 기술적 과제는 다양한 피치를 가지고 연속적으로 배열되는 미세 패턴들을 용이하게 형성하는 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 미세 패턴 형성 방법은, 하부막 상에 마스크 막을 형성하되, 상기 마스크 막은 상기 하부막 상의 제1 마스크 막 및 상기 하부막과 상기 제1 마스크막 사이의 제2 마스크 막을 포함하고; 상기 마스크 막 상에 희생 패턴들을 형성하는 것; 서로 인접하는 한 쌍의 희생 패턴들 사이의 공간을 채우는 연결 스페이서, 및 상기 한 쌍의 희생 패턴들 각각의 일 측벽을 덮는 제1 스페이서들을 형성하는 것; 상기 제1 스페이서들 및 상기 연결 스페이서를 식각 마스크로 상기 제1 마스크 막을 식각하여 제1 마스크 패턴들을 형성하는 것; 상기 제1 마스크 패턴들 각각의 양 측벽들을 덮는 제2 스페이서들을 형성하는 것; 상기 제2 스페이서들을 식각 마스크로 상기 제2 마스크 막을 식각하여 제2 마스크 패턴들을 형성하는 것; 및 상기 제2 마스크 패턴들을 식각 마스크로 상기 하부막을 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 스페이서들과 상기 연결 스페이서를 형성하는 것은, 상기 마스크 막 상에 상기 희생 패턴들을 컨포말하게 덮는 제1 스페이서막을 형성하는 것; 및 상기 희생 패턴들의 상면들 및 상기 마스크 막의 상면이 노출되도록 상기 제1 스페이서막을 이방성 식각하는 것을 포함하되, 상기 한 쌍의 희생 패턴들 사이의 거리는, 상기 제1 스페이서막의 두께의 2배보다 작거나 같을 수 있다.
일 실시예에 따르면, 상기 한 쌍의 희생 패턴들 사이의 상기 거리는, 상기 제1 스페이서막의 상기 두께의 1배 내지 2배일 수 있다.
일 실시예에 따르면, 상기 한 쌍의 희생 패턴들은 일 방향을 따라 상기 거리만큼 서로 이격되고, 상기 제1 스페이서들의 각각은 상기 방향에 따른 최대 폭을 가질 수 있다. 상기 제1 스페이서들의 각각의 상기 최대 폭은 상기 제1 스페이서막의 상기 두께와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 한 쌍의 희생 패턴들은 일 방향을 따라 일 거리만큼 서로 이격되고, 상기 연결 스페이서는 상기 방향에 따른 최대 폭을 가질 수 있다. 상기 연결 스페이서의 상기 최대 폭은 상기 한 쌍의 희생 패턴들 사이의 상기 거리와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 연결 스페이서는 일 방향에 따른 최대 폭을 가지고, 상기 제1 스페이서들의 각각은 상기 방향에 따른 최대 폭을 가질 수 있다. 상기 연결 스페이서의 상기 최대 폭은 상기 제1 스페이서들의 각각의 상기 최대 폭의 2배보다 작거나 같을 수 있다.
일 실시예에 따르면, 상기 연결 스페이서의 상기 최대 폭은 상기 제1 스페이서들의 각각의 상기 최대 폭의 1배 내지 2배일 수 있다.
본 발명에 따른 미세 패턴 형성 방법은, 상기 제1 마스크 패턴들을 형성하기 전에, 상기 희생 패턴들을 제거하는 것; 및 상기 제1 마스크 패턴들을 형성한 후, 상기 제1 스페이서들 및 상기 연결 스페이서를 제거하는 것을 더 포함할 수 있다. 상기 제2 스페이서들을 형성하는 것은, 상기 제2 마스크 막 상에 상기 제1 마스크 패턴들을 컨포말하게 덮는 제2 스페이서막을 형성하는 것; 및 상기 제1 마스크 패턴들의 상면들 및 상기 제2 마스크 막의 상면이 노출되도록 상기 제2 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 연결 스페이서는 상기 제1 스페이서들과 동일한 물질을 포함할 수 있다.
본 발명에 따른 미세 패턴 형성 방법은, 상기 하부막 아래에 기판을 제공하는 것을 더 포함할 수 있다. 상기 희생 패턴들은 일 방향으로 서로 이격되어 배열되고, 상기 희생 패턴들의 각각은 상기 방향에 따른 폭을 가질 수 있다. 상기 연결 스페이서는 상기 방향에 따른 최대 폭을 가지고, 상기 제1 스페이서들의 각각은 상기 방향에 따른 최대 폭을 가질 수 있다. 상기 하부막을 식각하는 것은, 상기 기판을 노출하는 하부 개구부들을 갖는 하부 마스크 패턴들을 형성하는 것을 포함하고, 상기 하부 개구부들은 상기 방향을 따라 배열되는 제1 하부 개구부, 제2 하부 개구부, 및 제3 하부 개구부를 포함할 수 있다. 상기 제1 하부 개구부의 폭, 상기 제2 하부 개구부의 폭, 및 상기 제3 하부 개구부의 폭은, 각각 상기 희생 패턴의 상기 폭, 상기 제1 스페이서의 상기 최대 폭, 및 상기 연결 스페이서의 상기 최대 폭에 비례할 수 있다.
일 실시예에 따르면, 상기 제1 스페이서들과 상기 연결 스페이서를 형성하는 것은, 상기 마스크 막 상에 상기 희생 패턴들을 컨포말하게 덮는 제1 스페이서막을 형성하는 것; 및 상기 희생 패턴들의 상면들 및 상기 마스크 막의 상면이 노출되도록 상기 제1 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 제1 스페이서의 상기 최대 폭은, 상기 제1 스페이서막의 두께에 의해 조절될 수 있다.
일 실시예에 따르면, 상기 연결 스페이서의 상기 최대 폭은 상기 한 쌍의 희생 패턴들 사이의 거리에 의해 조절될 수 있다.
일 실시예에 따르면, 상기 제1 하부 개구부의 상기 폭, 상기 제2 하부 개구부의 상기 폭, 및 상기 제3 하부 개구부의 상기 폭은 서로 다를 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 기판으로부터 상기 기판의 상면에 수직한 방향으로 돌출되는 활성 패턴들을 형성하는 것; 및 상기 활성 패턴들을 가로지르는 게이트 구조체를 형성하는 것을 포함할 수 있다. 상기 활성 패턴들을 형성하는 것은, 상기 기판 상에 차례로 적층된 하부막 및 마스크 막을 형성하되, 상기 마스크 막은 상기 하부막 상의 제1 마스크 막, 및 상기 하부막과 상기 제1 마스크 막 사이의 제2 마스크 막을 포함하고; 상기 마스크 막 상에 희생 패턴들을 형성하는 것; 서로 인접하는 한 쌍의 희생 패턴들 각각의 일 측벽을 덮는 제1 스페이서들, 및 상기 한 쌍의 희생 패턴들 사이의 공간을 채우는 연결 스페이서를 형성하는 것; 상기 제1 스페이서들 및 상기 연결 스페이서를 식각 마스크로 상기 제1 마스크 막을 식각하여 제1 마스크 패턴들을 형성하는 것; 상기 제1 마스크 패턴들 각각의 양 측벽들을 덮는 제2 스페이서들을 형성하는 것; 상기 제2 스페이서들을 식각 마스크로 상기 제2 마스크 막을 식각하여 제2 마스크 패턴들을 형성하는 것; 상기 제2 마스크 패턴들을 식각 마스크로 상기 하부막을 식각하여 하부 마스크 패턴들을 형성하는 것; 및 상기 하부 마스크 패턴들을 식각 마스크로 상기 기판의 상부를 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 희생 패턴들은 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 배열되되, 상기 희생 패턴들의 각각은 상기 제2 방향에 따른 폭을 가질 수 있다. 상기 활성 패턴들은 상기 제1 방향으로 연장되고 상기 제2 방향으로 배열될 수 있다. 상기 활성 패턴들은, 서로 인접하는, 제1 도전형의 활성 패턴 및 상기 제1 도전형과 다른 제2 도전형의 활성 패턴을 포함할 수 있다. 서로 인접하는 상기 제1 도전형의 활성 패턴과 상기 제2 도전형의 활성 패턴 사이의 제1 거리는, 상기 희생 패턴의 상기 폭에 비례할 수 있다.
일 실시예에 따르면, 상기 제1 스페이서들의 각각은 상기 제2 방향에 따른 최대 폭을 가질 수 있다. 상기 활성 패턴들은, 상기 제2 도전형의 활성 패턴을 사이에 두고 상기 제1 도전형의 활성 패턴으로부터 이격된, 다른 제2 도전형의 활성 패턴을 더 포함하되, 상기 제2 도전형의 활성 패턴들 사이의 제2 거리는, 상기 제1 스페이서의 상기 최대 폭에 비례할 수 있다.
일 실시예에 따르면, 상기 제1 스페이서들과 상기 연결 스페이서를 형성하는 것은, 상기 마스크 막 상에 상기 희생 패턴들을 컨포말하게 덮는 제1 스페이서막을 형성하는 것; 및 상기 희생 패턴들의 상면들 및 상기 마스크 막의 상면이 노출되도록 상기 제1 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 제1 스페이서의 상기 최대 폭은, 상기 제1 스페이서막의 두께에 의해 조절될 수 있다.
일 실시예에 따르면, 상기 제1 스페이서의 상기 최대 폭은, 상기 제1 스페이서막의 상기 두께와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 연결 스페이서는 상기 제2 방향에 따른 최대 폭을 가질 수 있다. 상기 활성 패턴들은, 상기 제1 도전형의 활성 패턴을 사이에 두고 상기 제2 도전형의 활성 패턴으로부터 이격된, 다른 제1 도전형의 활성 패턴을 더 포함하되, 상기 제1 도전형의 활성 패턴들 사이의 제3 거리는, 상기 연결 스페이서의 상기 최대 폭에 비례할 수 있다.
일 실시예에 따르면, 상기 연결 스페이서의 상기 최대 폭은 상기 한 쌍의 희생 패턴들 사이의 거리에 의해 조절될 수 있다.
일 실시예에 따르면, 상기 연결 스페이서의 상기 최대 폭은 상기 한 쌍의 희생 패턴들 사이의 상기 거리와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 희생 패턴들은 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 배열될 수 있다. 상기 제1 스페이서들과 상기 연결 스페이서를 형성하는 것은, 상기 마스크 막 상에 상기 희생 패턴들을 컨포말하게 덮는 제1 스페이서막을 형성하는 것; 및 상기 희생 패턴들의 상면들 및 상기 마스크 막의 상면이 노출되도록 상기 제1 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 한 쌍의 희생 패턴들 사이의 거리는, 상기 제1 스페이서막의 두께의 2배보다 작거나 같을 수 있다.
일 실시예에 따르면, 상기 한 쌍의 희생 패턴들 사이의 상기 거리는, 상기 제1 스페이서막의 상기 두께의 1배 내지 2배일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 상기 제1 마스크 패턴들을 형성하기 전에, 상기 희생 패턴들을 제거하는 것; 및 상기 제1 마스크 패턴들을 형성한 후, 상기 제1 스페이서들 및 상기 연결 스페이서를 제거하는 것을 더 포함할 수 있다. 상기 제2 스페이서들을 형성하는 것은, 상기 제2 마스크 막 상에 상기 제1 마스크 패턴들을 컨포말하게 덮는 제2 스페이서막을 형성하는 것; 및 상기 제1 마스크 패턴들의 상면들 및 상기 제2 마스크 막의 상면이 노출되도록 상기 제2 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 연결 스페이서는 상기 제1 스페이서들과 동일한 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 희생 패턴의 제1 폭, 한 쌍의 희생 패턴들 사이의 거리, 및 제1 스페이서막의 두께를 이용하여, 일 방향을 따라 연속적으로 배열되는 제1 내지 제3 하부 개구부들의 폭들을 조절할 수 있다. 이에 따라, 다양한 피치(pitch)를 가지고 연속적으로 배열되는 미세 패턴들이 용이하게 형성될 수 있다. 이를 이용하여, 다양한 피치(pitch)를 가지고 연속적으로 배열되는 활성 패턴들이 용이하게 형성될 수 있다.
도 1 내지 도 8은 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 16a는 본 발명의 개념에 따른 미세 패턴 형성 방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 9b 내지 도 16b는 각각 도 9a 내지 도 16a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 17a 내지 도 19a는 본 발명의 개념에 따른 미세 패턴 형성 방법을 이용한 반도체 소자의 제조방법의 변형예를 설명하기 위한 평면도들이다.
도 17b 내지 도 19b는 각각 도 17a 내지 도 19a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 16a, 도 19a, 도 20, 및 도 21은, 본 발명의 개념에 따른 미세 패턴 형성 방법을 이용하여 형성된 에스램(SRAM) 비트 셀(Bit cell) 레이아웃을 각각 나타내는 평면도들이다.
도 22 및 도 23은 본 발명의 개념에 따른 미세 패턴 형성 방법을 이용하여 제조된 반도체 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1 내지 도 8은 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(10) 상에 하부막(20) 및 마스크 막(45)이 차례로 적층될 수 있다. 상기 마스크 막(45)은 상기 하부막(20) 상의 제1 마스크 막(40), 및 상기 하부막(20)과 상기 제1 마스크 막(40) 사이의 제2 마스크 막(30)을 포함할 수 있다. 상기 마스크 막(45) 상에 희생 패턴들(50)이 형성될 수 있다.
상기 기판(10)은 반도체 물질을 포함할 수 있다. 이 경우, 상기 기판(10)은 반도체 기판 또는 에피택시얼층일 수 있다. 일 예로, 상기 기판(10)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 및 실리콘 게르마늄 중 적어도 하나를 포함할 수 있다.
상기 하부막(20)은 상기 기판(10)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 하부막(20)은, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제2 마스크 막(30)은 상기 하부막(20)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 제2 마스크 막(30)은 폴리 실리콘을 포함할 수 있다.
상기 제1 마스크 막(40)은 상기 제2 마스크 막(30)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 제1 마스크 막(40)은, 비정질 탄소막(ACL; amorphous carbon layer)을 포함할 수 있다. 도시되지 않았지만, 상기 제1 마스크 막(40)은 SiON 등과 같은 실리콘 함유 물질을 더 포함할 수 있다.
상기 희생 패턴들(50)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 일 예로, 상기 희생 패턴들(50)은 포토 레지스트 물질 또는 에스오에이치(SOH) 물질을 포함할 수 있다. 상기 희생 패턴들(50)의 각각은 일 방향에 따른 제1 폭(W1)을 가질 수 있다. 서로 인접하는 한 쌍의 희생 패턴들(50)은 상기 방향에 따라 일 거리(d)만큼 서로 이격될 수 있다(여기서, W1>0, d>0). 상기 희생 패턴들(50)의 폭(Width) 및 피치(pitch)는 포토리소그래피 공정의 해상도 한계에 따라 결정될 수 있다.
도 2를 참조하면, 상기 마스크 막(45) 상에 상기 희생 패턴들(50)을 컨포멀하게 덮는 제1 스페이서막(60)이 형성될 수 있다. 상기 제1 스페이서막(60)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 한 쌍의 희생 패턴들(50) 사이의 상기 거리(d)는 상기 제1 스페이서막(60)의 두께(t)의 2배보다 작거나 같을 수 있다(즉, d≤2t). 일 실시예에 따르면, 상기 한 쌍의 희생 패턴들(50) 사이의 상기 거리(d)는 상기 제1 스페이서막(60)의 상기 두께(t)의 1배 내지 2배일 수 있다(즉, t≤d≤2t). 이에 따라, 상기 제1 스페이서막(60)은 상기 한 쌍의 희생 패턴들(50) 사이의 공간(50s)을 매립하도록 형성될 수 있다.
도 3을 참조하면, 상기 제1 스페이서막(60)을 이방성 식각하여, 상기 한 쌍의 희생 패턴들(50) 사이의 상기 공간(50s)을 채우는 연결 스페이서(64), 및 상기 한 쌍의 희생 패턴들(50)의 각각의 일 측벽을 덮는 제1 스페이서들(62)이 형성될 수 있다. 상기 이방성 식각 공정은 상기 희생 패턴들(50)의 상면들 및 상기 제1 마스크 막(40)의 상면이 노출될 때까지 수행될 수 있다. 상기 제1 스페이서들(62)은 상기 희생 패턴들(50) 각각의 일 측벽 상에 국소적으로 형성될 수 있다. 상기 연결 스페이서(64)는 상기 한 쌍의 희생 패턴들(50)의 각각의 타 측벽 및 상기 한 쌍의 희생 패턴들(50) 사이의 상기 제1 마스크 막(40)의 상면을 덮도록 형성될 수 있다.
상기 이방성 식각 공정의 특성에 따라, 상기 제1 스페이서들(62) 각각의 최대 폭(W2)은 상기 제1 스페이서막(60)의 상기 두께(t)와 실질적으로 동일할 수 있다. 상기 연결 스페이서(64)의 최대 폭(W3)은 상기 한 쌍의 희생 패턴들(50) 사이의 상기 거리(d)와 실질적으로 동일할 수 있다. 즉, 상기 연결 스페이서(64)의 상기 최대 폭(W3)은 상기 제1 스페이서들(62) 각각의 상기 최대 폭(W2)의 2배보다 작거나 같을 수 있다(즉, W3≤2W2). 일 실시예에 따르면, 상기 연결 스페이서(64)의 상기 최대 폭(W3)은 상기 제1 스페이서들(62) 각각의 상기 최대 폭(W2)의 1배 내지 2배일 수 있다(즉, W2≤W3≤2W2).
도 4를 참조하면, 상기 희생 패턴들(50)이 제거될 수 있다. 상기 희생 패턴들(50)을 제거하는 것은, 일 예로, 에싱 및/또는 스트립 공정을 이용하여 수행될 수 있다. 이 후, 상기 제1 스페이서들(62) 및 상기 연결 스페이서(64)를 식각 마스크로 상기 제1 마스크 막(40)을 식각하여, 제1 마스크 패턴들(42)이 형성될 수 있다. 이에 따라, 상기 제1 마스크 패턴들(42) 사이의 상기 제2 마스크 막(30)의 상면을 노출하는 제1 개구부들(44)이 정의될 수 있다.
상기 제1 마스크 패턴들(42)은 협폭 패턴들(narrow width patterns, 42a) 및 광폭 패턴(wide width pattern, 42b)을 포함할 수 있다. 상기 협폭 패턴들(42a)은 상기 광폭 패턴(42b)을 사이에 두고 서로 이격될 수 있다. 상기 협폭 패턴들(42a) 각각은, 상기 제1 스페이서들(62) 각각의 상기 최대 폭(W2)에 비례하는 폭을 가질 수 있다. 일 실시예에 따르면, 상기 협폭 패턴들(42a) 각각은, 상기 제1 스페이서들(62) 각각의 상기 최대 폭(W2)과 실질적으로 동일한 폭을 가질 수 있다. 상기 광폭 패턴(42b)은, 상기 연결 스페이서(64)의 상기 최대 폭(W3)에 비례하는 폭을 가질 수 있다. 일 실시예에 따르면, 상기 광폭 패턴(42b)은, 상기 연결 스페이서(64)의 상기 최대 폭(W3)과 실질적으로 동일한 폭을 가질 수 있다. 상기 제1 개구부들(44) 각각은 상기 희생 패턴들(50) 각각의 상기 제1 폭(W1)에 비례하는 폭을 가질 수 있다. 일 실시예에 따르면, 상기 제1 개구부들(44) 각각은 상기 희생 패턴들(50) 각각의 상기 제1 폭(W1)과 실질적으로 동일한 폭을 가질 수 있다.
도 5를 참조하면, 상기 제1 스페이서들(62) 및 상기 연결 스페이서(64)가 제거될 수 있다. 상기 제1 스페이서들(62) 및 상기 연결 스페이서(64)를 제거하는 것은, 상기 제1 마스크 패턴들(42) 및 상기 제2 마스크 막(30)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 제1 스페이서들(62) 및 상기 연결 스페이서(64)를 제거하는 것은, 습식 식각 공정을 이용하여 수행될 수 있다. 이 후, 상기 제2 마스크 막(30) 상에 상기 제1 마스크 패턴들(42)을 컨포멀하게 덮는 제2 스페이서막(70)이 형성될 수 있다. 상기 제2 스페이서막(70)은 일 예로, 실리콘 산화물을 포함할 수 있다.
도 6을 참조하면, 상기 제2 스페이서막(70)을 이방성 식각하여, 상기 제1 마스크 패턴들(42)의 측벽들을 덮는 제2 스페이서들(72)이 형성될 수 있다. 상기 이방성 식각 공정은 상기 제1 마스크 패턴들(42)의 상면들 및 상기 제2 마스크 막(30)의 상면이 노출될 때까지 수행될 수 있다. 상기 이방성 식각 공정의 특성에 따라, 상기 제2 스페이서들(72)은 상기 제1 마스크 패턴들(42)의 상기 측벽들 상에 각각 국소적으로 형성될 수 있다. 이에 따라, 상기 제2 스페이서들(72)의 각각은, 상기 제1 마스크 패턴들(42)의 각각에 접하는 제1 측벽(72i) 및 상기 제1 측벽(72i)에 대향하는 제2 측벽(72j)을 가질 수 있다.
이 후, 상기 제1 마스크 패턴들(42)이 제거될 수 있다. 상기 제1 마스크 패턴들(42)을 제거하는 것은, 상기 제2 스페이서들(72) 및 상기 제2 마스크막(30)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 제1 마스크 패턴들(42)을 제거하는 것은, 습식 식각 공정을 이용하여 수행될 수 있다.
상기 제2 스페이서들(72) 사이의 상기 제2 마스크 막(30)을 노출하는 예비 개구부들(74)이 정의될 수 있다. 상기 예비 개구부들(74)은, 일 방향을 따라 배열되는 제1 예비 개구부(74a), 제2 예비 개구부(74b), 및 제3 예비 개구부(74c)를 포함할 수 있다. 상기 제1 예비 개구부(74a)는 상기 제2 예비 개구부(74b)와 상기 제3 예비 개구부(74c) 사이에 제공될 수 있다.
상기 제1 예비 개구부(74a)는, 서로 인접하는 한 쌍의 제2 스페이서들(72)의 서로 마주하는 상기 제2 측벽들(72j), 및 이들 사이의 상기 제2 마스크 막(30)의 상면에 의해 정의될 수 있다. 상기 제2 예비 개구부(74b)는, 상기 협폭 패턴(42a)의 양 측벽에 형성되는 한 쌍의 제2 스페이서들(72)의 서로 마주하는 상기 제1 측벽들(72i), 및 이들 사이의 상기 제2 마스크 막(30)의 상면에 의해 정의될 수 있다. 상기 제3 예비 개구부(74c)는, 상기 광폭 패턴(42b)의 양 측벽에 형성되는 한 쌍의 제2 스페이서들(72)의 서로 마주하는 상기 제1 측벽들(72i), 및 이들 사이의 상기 제2 마스크 막(30)의 상면에 의해 정의될 수 있다. 이에 따라, 상기 제2 예비 개구부(74b)는 상기 제1 스페이서(62)의 상기 최대 폭(W2)에 비례하는 폭을 가질 수 있고, 상기 제3 예비 개구부(74c)는 상기 연결 스페이서(64)의 상기 최대 폭(W3)에 비례하는 폭을 가질 수 있다. 일 실시예에 따르면, 상기 제2 예비 개구부(74b)는 상기 제1 스페이서(62)의 상기 최대 폭(W2)과 실질적으로 동일한 폭을 가질 수 있고, 상기 제3 예비 개구부(74c)는 상기 연결 스페이서(64)의 상기 최대 폭(W3)과 실질적으로 동일한 폭을 가질 수 있다. 더하여, 상기 제1 예비 개구부(74a)는 상기 희생 패턴(50)의 상기 제1 폭(W1)에 비례하는 최소 폭(W4)을 가질 수 있다. 상기 제1 예비 개구부(74a)의 상기 최소 폭(W4)은 상기 희생 패턴(50)의 상기 제1 폭(W1)보다 작을 수 있다(즉, W4<W1).
도 7을 참조하면, 상기 제2 스페이서들(72)을 식각 마스크로 상기 제2 마스크 막(30)을 식각하여, 제2 마스크 패턴들(32)이 형성될 수 있다. 이에 따라, 상기 제2 마스크 패턴들(32) 사이의 상기 하부막(20)의 상면을 노출하는 제2 개구부들(34)이 정의될 수 있다. 상기 제2 개구부들(34)의 각각의 폭은, 상기 예비 개구부들(74) 중 상응하는 예비 개구부들(74)의 폭에 비례할 수 있다. 일 실시예에 따르면, 상기 제2 개구부들(34)의 각각은 상기 예비 개구부들(74) 중 상응하는 예비 개구부들(74)과 실질적으로 동일한 폭을 가질 수 있다.
도 8을 참조하면, 상기 제2 스페이서들(72)이 제거될 수 있다. 상기 제2 스페이서들(72)을 제거하는 것은, 상기 제2 마스크 패턴들(32) 및 상기 하부막(20)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 제2 스페이서들(72)을 제거하는 것은 습식 식각 공정을 이용하여 수행될 수 있다.
상기 제2 마스크 패턴들(32)을 식각 마스크로 상기 하부막(20)을 식각하여, 하부 마스크 패턴들(22)이 형성될 수 있다. 이에 따라, 상기 하부 마스크 패턴들(22) 사이의 상기 기판(10)의 상면을 노출하는 하부 개구부들(24)이 정의될 수 있다.
상기 하부 개구부들(24)의 각각의 폭은, 상기 제2 개구부들(34) 중 상응하는 제2 개구부들(34)의 폭에 비례할 수 있다. 일 실시예에 따르면, 상기 하부 개구부들(24)의 각각은 상기 제2 개구부들(34) 중 상응하는 제2 개구부들(34)과 실질적으로 동일한 폭을 가질 수 있다.
구체적으로, 상기 하부 개구부들(24)은, 일 방향을 따라 배열되는 제1 하부 개구부(24a), 제2 하부 개구부(24b), 및 제3 하부 개구부(24c)를 포함할 수 있다. 상기 제1 하부 개구부(24a)는 상기 제2 하부 개구부(24b)와 상기 제3 하부 개구부(24c) 사이에 제공될 수 있다.
상기 제2 하부 개구부(24b)는 상기 제1 스페이서(62)의 상기 최대 폭(W2)에 비례하는 폭을 가질 수 있고, 상기 제3 하부 개구부(24c)는 상기 연결 스페이서(64)의 상기 최대 폭(W3)에 비례하는 폭을 가질 수 있다. 일 실시예에 따르면, 상기 제2 하부 개구부(24b)는 상기 제1 스페이서(62)의 상기 최대 폭(W2)과 실질적으로 동일한 폭을 가질 수 있고, 상기 제3 하부 개구부(24c)는 상기 연결 스페이서(64)의 상기 최대 폭(W3)과 실질적으로 동일한 폭을 가질 수 있다. 상기 제1 하부 개구부(24a)는 상기 희생 패턴(50)의 상기 제1 폭(W1)에 비례하는 제2 폭(W5)을 가질 수 있다. 상기 제1 하부 개구부(24a)의 상기 제2 폭(W5)은 상기 희생 패턴(50)의 상기 제1 폭(W1)보다 작을 수 있다(즉, W5<W1). 일 실시예에 따르면, 상기 제1 하부 개구부(24a)의 상기 제2 폭(W5)은, 상기 제1 예비 개구부(74a)의 상기 최소 폭(W4)과 실질적으로 동일할 수 있다.
본 발명의 개념에 따르면, 일 방향을 따라 연속적으로 배열되는 상기 제1 하부 개구부(24a), 상기 제2 하부 개구부(24b), 및 상기 제3 하부 개구부(24c)의 폭들은, 상기 제1 스페이서(62)의 상기 최대 폭(W2), 상기 희생 패턴(50)의 상기 제1 폭(W1), 및 상기 연결 스페이서(64)의 상기 최대 폭(W3)에 각각 비례할 수 있다. 상기 제1 스페이서(62)의 상기 최대 폭(W2)은 상기 제1 스페이서막(60)의 상기 두께(t)에 의해 조절될 수 있고, 상기 연결 스페이서(64)의 상기 최대 폭(W3)은 상기 한 쌍의 희생 패턴들(50) 사이의 상기 거리(d)에 의해 조절될 수 있다. 즉, 상기 희생 패턴(50)의 상기 제1 폭(W1), 상기 한 쌍의 희생 패턴들(50) 사이의 상기 거리(d), 및 상기 제1 스페이서막(60)의 상기 두께(t)를 이용하여, 상기 제1 내지 제3 하부 개구부들(24a, 24b, 24c)의 폭들을 조절할 수 있다. 이에 따라, 다양한 피치(pitch)를 가지고 연속적으로 배열되는 패턴들이 용이하게 형성될 수 있다.
도 9a 내지 도 16a는 본 발명의 개념에 따른 미세 패턴 형성 방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 9b 내지 도 16b는 각각 도 9a 내지 도 16a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 9a 및 도 9b를 참조하면, 기판(100) 상에 하부막(120) 및 마스크 막(145)이 차례로 적층될 수 있다. 상기 마스크 막(145)은 상기 하부막(120) 상의 제1 마스크 막(140), 및 상기 하부막(120)과 상기 제1 마스크 막(140) 사이의 제2 마스크 막(130)을 포함할 수 있다. 상기 마스크 막(145) 상에 식각 정지막(147)이 형성될 수 있다.
상기 기판(10)은 반도체 물질을 포함할 수 있다. 이 경우, 상기 기판(10)은 반도체 기판 또는 에피택시얼층일 수 있다. 일 예로, 상기 기판(10)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 및 실리콘 게르마늄 중 적어도 하나를 포함할 수 있다. 상기 하부막(20)은 상기 기판(10)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 하부막(20)은, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 마스크 막(30)은 상기 하부막(20)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 제2 마스크 막(30)은 폴리 실리콘을 포함할 수 있다. 상기 제1 마스크 막(40)은 상기 제2 마스크 막(30)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 제1 마스크 막(40)은, 비정질 탄소막(ACL; amorphous carbon layer)을 포함할 수 있다. 상기 식각 정지막(147)은 일 예로, SiON을 포함할 수 있다.
상기 식각 정지막(147) 상에 희생 패턴들(150)이 형성될 수 있다. 상기 희생 패턴들(150)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 희생 패턴들(150)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 배열될 수 있다. 상기 희생 패턴들(150)의 각각은 상기 제2 방향(D2)에 따른 제1 폭(W1)을 가질 수 있다. 서로 인접하는 한 쌍의 희생 패턴들(150)은 상기 제2 방향(D2)을 따라 일 거리(d)만큼 서로 이격될 수 있다(여기서, W1>0, d>0).
상기 희생 패턴들(150)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 일 예로, 상기 희생 패턴들(150)은 포토 레지스트 물질 또는 에스오에이치(SOH) 물질을 포함할 수 있다. 상기 희생 패턴들(150)의 폭(Width) 및 피치(pitch)는 포토리소그래피 공정의 해상도 한계에 따라 결정될 수 있다.
상기 희생 패턴들(150)의 각각의 아래에 반사방지 패턴들(149)이 형성될 수 있다. 상기 반사방지 패턴들(149)은 일 예로, 유기 ARC(acti-reflective coating)막을 이용하여 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 한 쌍의 희생 패턴들(150) 사이의 공간(150s)을 채우는 연결 스페이서(164), 및 상기 한 쌍의 희생 패턴들(150) 각각의 일 측벽을 덮는 제1 스페이서들(162)가 형성될 수 있다. 상기 연결 스페이서(164) 및 상기 제1 스페이서들(162)를 형성하는 것은, 상기 식각 정지막(147) 상에 상기 희생 패턴들(150)을 컨포멀하게 덮는 제1 스페이서막(미도시)을 형성하는 것, 및 상기 제1 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 연결 스페이서(164) 및 상기 제1 스페이서들(162)을 형성하는 것은, 도 2 및 도 3을 참조하여 설명한 반도체 소자의 미세 패턴 형성방법과 실질적으로 동일하다.
상기 이방성 식각 공정의 특성에 따라, 상기 제1 스페이서들(162) 각각의 최대 폭(W2)은, 도 2 및 도 3을 참조하여 설명한 바와 같이, 상기 제1 스페이서막의 두께(t)와 실질적으로 동일할 수 있다. 상기 연결 스페이서(164)의 최대 폭(W3)은 상기 한 쌍의 희생 패턴들(50) 사이의 상기 거리(d)와 실질적으로 동일할 수 있다. 상기 연결 스페이서(164)의 상기 최대 폭(W3)은 상기 제1 스페이서들(162) 각각의 상기 최대 폭(W2)의 2배보다 작거나 같을 수 있다(즉, W3≤2W2). 일 실시예에 따르면, 상기 연결 스페이서(164)의 상기 최대 폭(W3)은 상기 제1 스페이서들(162) 각각의 상기 최대 폭(W2)의 1배 내지 2배일 수 있다(즉, W2≤W3≤2W2).
도 11a 및 도 11b를 참조하면, 상기 희생 패턴들(150) 및 상기 반사방지 패터들(149)이 제거될 수 있다. 상기 희생 패턴들(150) 및 상기 반사방지 패턴들(149)을 제거하는 것은, 일 예로, 에싱 및/또는 스트립 공정을 이용하여 수행될 수 있다. 이 후, 상기 제1 스페이서들(162) 및 상기 연결 스페이서(164)를 식각 마스크로 상기 식각정지막(147) 및 상기 제1 마스크 막(140)을 식각하여, 식각정지 패턴들(148) 및 제1 마스크 패턴들(142)이 형성될 수 있다. 이에 따라, 상기 제1 마스크 패턴들(142) 사이의 상기 제2 마스크 막(130)의 상면을 노출하는 제1 개구부들(144)이 정의될 수 있다.
상기 제1 마스크 패턴들(142)은 협폭 패턴들(narrow width patterns, 142a) 및 광폭 패턴(wide width pattern, 142b)을 포함할 수 있다. 상기 협폭 패턴들(142a)은 상기 광폭 패턴(142b)을 사이에 두고 서로 이격될 수 있다. 상기 협폭 패턴들(142a) 각각은, 상기 제1 스페이서들(162) 각각의 상기 최대 폭(W2)에 비례하는 폭을 가질 수 있다. 일 실시예에 따르면, 상기 협폭 패턴들(142a) 각각은, 상기 제1 스페이서들(162) 각각의 상기 최대 폭(W2)과 실질적으로 동일한 폭을 가질 수 있다. 상기 광폭 패턴(142b)은, 상기 연결 스페이서(164)의 상기 최대 폭(W3)에 비례하는 폭을 가질 수 있다. 일 실시예에 따르면, 상기 광폭 패턴(142b)은, 상기 연결 스페이서(164)의 상기 최대 폭(W3)과 실질적으로 동일한 폭을 가질 수 있다. 상기 제1 개구부들(144) 각각은 상기 희생 패턴들(150) 각각의 상기 제1 폭(W1)에 비례하는 폭을 가질 수 있다. 일 실시예에 따르면, 상기 제1 개구부들(144) 각각은 상기 희생 패턴들(150) 각각의 상기 제1 폭(W1)과 실질적으로 동일한 폭을 가질 수 있다.
상기 식각정지 패턴들(148)은 상기 제1 스페이서들(162)와 상기 협폭 패턴들(142a) 사이, 및 상기 연결 스페이서(164)와 상기 광폭 패턴(142b) 사이에 각각 개재될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제1 스페이서들(162), 상기 연결 스페이서(164), 및 상기 식각정지 패턴들(148)이 제거될 수 있다. 상기 제1 스페이서들(162), 상기 연결 스페이서(164), 및 상기 식각정지 패턴들(148)을 제거하는 것은, 상기 제1 마스크 패턴들(142) 및 상기 제2 마스크 막(130)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다.
이 후, 상기 제1 마스크 패턴들(142)의 측벽들을 덮는 제2 스페이서들(172)이 형성될 수 있다. 상기 제2 스페이서들(172)을 형성하는 것은, 상기 제2 마스크 막(130) 상에 상기 제1 마스크 패턴들(142)을 컨포멀하게 덮는 제2 스페이서막(미도시)을 형성하는 것, 및 상기 제2 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 제2 스페이서들(172)을 형성하는 것은, 도 5 및 도 6을 참조하여 설명한, 본 발명의 반도체 소자의 미세 패턴 형성 방법과 실질적으로 동일하다. 상기 제2 스페이서들(172)의 각각은, 상기 제1 마스크 패턴들(142)의 각각에 접하는 제1 측벽(172i) 및 상기 제1 측벽(172i)에 대향하는 제2 측벽(172j)을 가질 수 있다.
상기 이방성 식각 공정에 의해, 상기 제2 스페이서들(172) 사이의 상기 제2 마스크막(130)의 상면을 노출하는 제1 예비 개구부(174a)가 정의될 수 있다. 상기 제1 예비 개구부(174a)는, 서로 인접하는 한 쌍의 제2 스페이서들(172)의 서로 마주하는 상기 제2 측벽들(172j), 및 이들 사이의 상기 제2 마스크 막(130)의 상면에 의해 정의될 수 있다. 상기 제1 예비 개구부(174a)는 상기 희생 패턴(150)의 상기 제1 폭(W1)에 비례하는 최소 폭(W4)을 가질 수 있다. 상기 제1 예비 개구부(174a)의 상기 최소 폭(W4)은 상기 희생 패턴(150)의 상기 제1 폭(W1)보다 작을 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제1 마스크 패턴들(142)이 제거될 수 있다. 상기 제1 마스크 패턴들(142)을 제거하는 것은, 상기 제2 스페이서들(172) 및 상기 제2 마스크막(130)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 상기 제1 마스크 패턴들(142)이 제거됨에 따라, 상기 제2 스페이서들(172) 사이의 상기 제2 마스크막(130)의 상면을 노출하는 제2 예비 개구부(174b) 및 제3 예비 개구부(174c)가 정의될 수 있다. 상기 제2 예비 개구부(174b)는, 상기 협폭 패턴(142a)의 양 측벽에 형성되는 한 쌍의 제2 스페이서들(172)의 서로 마주하는 상기 제1 측벽들(172i), 및 이들 사이의 상기 제2 마스크 막(130)의 상면에 의해 정의될 수 있다. 상기 제3 예비 개구부(174c)는, 상기 광폭 패턴(142b)의 양 측벽에 형성되는 한 쌍의 제2 스페이서들(172)의 서로 마주하는 상기 제1 측벽들(172i), 및 이들 사이의 상기 제2 마스크 막(130)의 상면에 의해 정의될 수 있다.
상기 제1 예비 개구부(174a), 상기 제2 예비 개구부(174b), 및 상기 제3 예비 개구부(174c)는 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 제1 예비 개구부(174a)는 상기 제2 예비 개구부(174b)와 상기 제3 예비 개구부(174c) 사이에 제공될 수 있다. 상기 제2 예비 개구부(174b)는 상기 제1 스페이서(162)의 상기 최대 폭(W2)에 비례하는 폭을 가질 수 있고, 상기 제3 예비 개구부(174c)는 상기 연결 스페이서(164)의 상기 최대 폭(W3)에 비례하는 폭을 가질 수 있다. 일 실시예에 따르면, 상기 제2 예비 개구부(174b)는 상기 제1 스페이서(162)의 상기 최대 폭(W2)과 실질적으로 동일한 폭을 가질 수 있고, 상기 제3 예비 개구부(174c)는 상기 연결 스페이서(164)의 상기 최대 폭(W3)과 실질적으로 동일한 폭을 가질 수 있다. 상기 제1, 제2, 및 제3 예비 개구부들(174a, 174b, 174c)은, 상기 제2 스페이서(172)에 의해 정의되는 예비 개구부들(174)에 포함될 수 있다.
상기 제2 스페이서들(172)을 식각 마스크로 상기 제2 마스크 막(130)을 식각하여, 제2 마스크 패턴들(132)이 형성될 수 있다. 이에 따라, 상기 제2 마스크 패턴들(132) 사이의 상기 하부막(120)의 상면을 노출하는 제2 개구부들(134)이 정의될 수 있다. 상기 제2 개구부들(134)의 각각의 폭은, 상기 예비 개구부들(174) 중 상응하는 예비 개구부들(174)의 폭에 비례할 수 있다. 일 실시예에 따르면, 상기 제2 개구부들(134)의 각각은 상기 예비 개구부들(174) 중 상응하는 예비 개구부들(174)과 실질적으로 동일한 폭을 가질 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제2 스페이서들(172)이 제거될 수 있다. 상기 제2 스페이서들(172)을 제거하는 것은, 상기 제2 마스크 패턴들(132) 및 상기 하부막(120)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다.
상기 제2 마스크 패턴들(132)을 식각 마스크로 상기 하부막(120)을 식각하여, 하부 마스크 패턴들(122)이 형성될 수 있다. 이에 따라, 상기 하부 마스크 패턴들(122) 사이의 상기 기판(100)의 상면을 노출하는 하부 개구부들(124)이 정의될 수 있다.
상기 하부 개구부들(124)은, 일 방향을 따라 배열되는 제1 하부 개구부(124a), 제2 하부 개구부(124b), 및 제3 하부 개구부(124c)를 포함할 수 있다. 상기 제1 하부 개구부(124a)는 상기 제2 하부 개구부(124b)와 상기 제3 하부 개구부(124c) 사이에 제공될 수 있다.
상기 제2 하부 개구부(124b)는 상기 제1 스페이서(162)의 상기 최대 폭(W2)에 비례하는 폭을 가질 수 있고, 상기 제3 하부 개구부(124c)는 상기 연결 스페이서(164)의 상기 최대 폭(W3)에 비례하는 폭을 가질 수 있다. 일 실시예에 따르면, 상기 제2 하부 개구부(124b)는 상기 제1 스페이서(162)의 상기 최대 폭(W2)과 실질적으로 동일한 폭을 가질 수 있고, 상기 제3 하부 개구부(124c)는 상기 연결 스페이서(164)의 상기 최대 폭(W3)과 실질적으로 동일한 폭을 가질 수 있다. 상기 제1 하부 개구부(124a)는 상기 희생 패턴(150)의 상기 제1 폭(W1)에 비례하는 제2 폭(W5)을 가질 수 있다. 상기 제1 하부 개구부(124a)의 상기 제2 폭(W5)은 상기 희생 패턴들(150)의 상기 제1 폭(W1)보다 작을 수 있다. 일 실시예에 따르면, 상기 제1 하부 개구부(124a)의 상기 제2 폭(W5)은, 상기 제1 예비 개구부(174a)의 상기 최소 폭(W4)과 실질적으로 동일할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 제2 마스크 패턴들(132) 및 상기 하부 마스크 패턴들(122)을 식각 마스크로 상기 기판(100)의 상부를 식각하여 활성 패턴들(AP)을 정의하는 트렌치들(102)이 형성될 수 있다. 상기 식각 공정 동안, 상기 제2 마스크 패턴들(132)의 적어도 일부가 제거될 수 있다.
상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 상기 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 상기 활성 패턴들(AP)은, 일 단면의 관점에서, 상기 기판(100)으로부터 상기 기판(100)의 상면에 수직한 방향으로 돌출된 형태일 수 있다.
이 후, 상기 트렌치들(102) 내에 소자분리 패턴들(ST)이 형성될 수 있다. 상기 소자분리 패턴들(ST)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 상기 트렌치들(102)을 채우는 소자분리막(미도시)을 형성하는 것, 및 상기 기판(100)이 노출될 때까지 상기 소자분리막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정 동안, 상기 하부 마스크 패턴들(122)이 제거될 수 있다. 상기 소자분리 패턴들(ST)의 각각의 상부가 식각되어, 상기 활성 패턴들(AP)의 각각의 상부 영역이 노출될 수 있다. 상기 소자분리 패턴들(ST)에 의해 노출된 상기 활성 패턴들(AP)의 각각의 상부 영역은 활성 핀(AF)으로 정의될 수 있다.
상기 활성 패턴들(AP)은 제1 도전형의 활성 패턴들(AP1) 및 제2 도전형의 활성 패턴들(AP2)을 포함할 수 있다. 상기 제1 도전형과 상기 제2 도전형은 서로 다를 수 있다. 상기 제1 도전형의 활성 패턴들(AP1) 및 상기 제2 도전형의 활성 패턴들(AP2)은 상기 기판(100) 상에 이온주입 공정을 수행하여 형성될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
일 실시예에 따르면, 상기 기판(100) 상에 한 쌍의 제1 도전형의 활성 패턴들(AP1) 및 두 쌍의 제2 도전형의 활성 패턴들(AP2)이 제공될 수 있다. 한 쌍의 제2 도전형의 활성 패턴들(AP2)은, 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1)을 사이에 두고 다른 한 쌍의 제2 도전형의 활성 패턴들(AP2)로부터 이격될 수 있다.
이 경우, 서로 인접하는 제1 도전형의 활성 패턴(AP1)과 제2 도전형의 활성 패턴(AP2) 사이의 제1 거리(d1)는, 상기 희생 패턴(150)의 상기 제1 폭(W1)에 비례할 수 있다. 상기 제1 거리(d1)는 상기 희생 패턴(150)의 상기 제1 폭(W1)보다 작을 수 있다. 일 실시예에 따르면, 상기 제1 거리(d1)는 상기 제1 하부 개구부(124a)의 상기 제2 폭(W5)과 실질적으로 동일할 수 있다. 상기 한 쌍의 제2 도전형의 활성 패턴들(AP2) 사이의 제2 거리(d2)는, 상기 제1 스페이서(162)의 상기 최대 폭(W2)에 비례할 수 있다. 일 실시예에 따르면, 상기 제2 거리(d2)는, 상기 제1 스페이서(162)의 상기 최대 폭(W2)과 실질적으로 동일할 수 있다. 더하여, 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1) 사이의 제3 거리(d3)는, 상기 연결 스페이서(164)의 상기 최대 폭(W3)에 비례할 수 있다. 일 실시예에 따르면, 상기 제3 거리(d3)는, 상기 연결 스페이서(164)의 상기 최대 폭(W3)과 실질적으로 동일할 수 있다.
본 발명의 개념에 따르면, 상기 제1 거리(d1), 상기 제2 거리(d2), 및 상기 제3 거리(d3)는, 상기 희생 패턴(150)의 상기 제1 폭(W1), 상기 제1 스페이서(162)의 상기 최대 폭(W2), 및 상기 연결 스페이서(164)의 상기 최대 폭(W3)에 각각 비례할 수 있다. 상기 제1 스페이서(162)의 상기 최대 폭(W2)은, 도 2 및 도 3을 참조하여 설명한 바와 같이, 상기 제1 스페이서막의 두께(t)에 의해 조절될 수 있고, 상기 연결 스페이서(164)의 상기 최대 폭(W3)은 상기 한 쌍의 희생 패턴들(150) 사이의 거리(d)에 의해 조절될 수 있다. 즉, 상기 희생 패턴(150)의 상기 제1 폭(W1), 상기 한 쌍의 희생 패턴들(150) 사이의 상기 거리(d), 및 상기 제1 스페이서막의 상기 두께(t)를 이용하여, 상기 제1 내지 제3 거리들(d1, d2, d3)을 조절할 수 있다. 이에 따라, 다양한 피치(pitch)를 가지고 연속적으로 배열되는 상기 활성 패턴들(AP)이 용이하게 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 기판(100) 상에 상기 활성 패턴들(AP)을 가로지르는 게이트 구조체들(G)이 형성될 수 있다. 상기 게이트 구조체들(G)의 각각은 상기 기판(100) 상에 차례로 적층된 게이트 유전 패턴(104), 게이트 전극(106), 및 캐핑 패턴(108)을 포함할 수 있다. 상기 게이트 구조체(G)를 형성하는 것은, 상기 기판(100) 상에 차례로 적층된 게이트 유전막, 게이트 전극막, 및 캐핑막을 패터닝하는 것을 포함할 수 있다. 상기 게이트 유전 패턴(104)은, 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극(106)은, 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(108)은, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 도시되지 않았지만, 상기 게이트 구조체들(G)의 각각의 양 측벽들 상에 게이트 스페이서들이 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 구조체들(G)을 형성하기 전, 상기 제1 도전형의 활성 패턴(AP1)의 일부가 제거될 수 있다. 이에 따라, 상기 제1 도전형의 활성 패턴(AP1)의 상기 제1 방향(D1)에 따른 길이는, 상기 제2 도전형의 활성 패턴(AP2)의 상기 제1 방향(D1)에 따른 길이보다 짧을 수 있다.
상기 게이트 구조체들(G)의 각각의 양 측의 상기 활성 패턴들(AP) 상에 소스/드레인 영역들이 형성될 수 있다. 상기 게이트 구조체들(G)의 각각의 아래에 배치되는 상기 활성 핀들(AF)은 트랜지스터들의 채널 영역들일 수 있다. 이 후, 상기 소스/드레인 영역들에 전압을 인가하기 위한 제1 콘택들(CT1) 및 상기 게이트 전극들(106)에 전압을 인가하기 위한 제2 콘택들(CT2)이 형성될 수 있다.
도 17a 내지 도 19a는 본 발명의 개념에 따른 미세 패턴 형성 방법을 이용한 반도체 소자의 제조방법의 변형예를 설명하기 위한 평면도들이다. 도 17b 내지 도 19b는 각각 도 17a 내지 도 19a의 Ⅰ-Ⅰ'에 따른 단면도들이다. 도 9a 내지 도 16a, 및 도 9b 내지 도 16b를 참조하여 설명한, 본 발명의 개념에 따른 미세 패턴 형성 방법을 이용한 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호를 제공하고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
먼저, 도 9a 내지 도 14a, 및 도 9b 내지 도 14b를 참조하여 설명한 바와 같이, 기판(100) 상에 차례로 적층된 하부 마스크 패턴들(122) 및 제2 마스크 패턴들(132)이 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 상기 제2 마스크 패턴들(132) 및 상기 하부 마스크 패턴들(122)을 식각 마스크로 상기 기판(100)의 상부를 식각하여 활성 패턴들(AP)을 정의하는 제1 트렌치들(102a)이 형성될 수 있다. 상기 활성 패턴들(AP)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 상기 활성 패턴들(AP)은, 일 단면의 관점에서, 상기 기판(100)으로부터 상기 기판(100)의 상면에 수직한 방향으로 돌출된 형태일 수 있다. 상기 제1 트렌치들(102a)이 형성된 후, 상기 제2 마스크 패턴들(132) 및 상기 하부 마스크 패턴들(122)은 제거될 수 있다.
본 변형예에 따르면, 상기 기판(100) 상에, 상기 활성 패턴들(AP) 중 적어도 하나를 노출하는 제3 마스크 패턴(180)이 형성될 수 있다. 상기 제3 마스크 패턴(180)은, 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
도 18a 및 도 18b를 참조하면, 상기 제3 마스크 패턴(180)을 식각 마스크로 상기 기판(100)을 식각하여, 제2 트렌치들(102b)이 형성될 수 있다. 상기 제2 트렌치들(102b)은 상기 제1 트렌치들(102a)보다 상기 기판(100)의 하부로 더 깊이 연장될 수 있다. 상기 식각 공정 동안, 상기 제3 마스크 패턴(180)에 의해 노출되는 상기 적어도 하나의 활성 패턴(AP)이 제거될 수 있다.
상기 제2 트렌치들(102b)이 형성된 후, 상기 제3 마스크 패턴(180)이 제거될 수 있다. 상기 제3 마스크 패턴(180)을 제거하는 것은, 일 예로, 에싱 및/또는 스트립 공정을 이용하여 수행될 수 있다.
이 후, 상기 제1 및 제2 트렌치들(102a, 102b)을 채우는 소자분리 패턴들(ST)이 형성될 수 있다. 상기 소자분리 패턴들(ST)을 형성하는 것은, 도 15a 및 도 15b를 참조하여 설명한 바와 같다. 상기 소자분리 패턴들(ST)에 의해 노출된 상기 활성 패턴들(AP)의 각각의 상부 영역은 활성 핀(AF)으로 정의될 수 있다.
상기 활성 패턴들(AP)은, 서로 다른 도전형을 갖는, 제1 도전형의 활성 패턴(AP1) 및 제2 도전형의 활성 패턴(AP2)을 포함할 수 있다. 본 변형예에 따르면, 상기 기판(100) 상에 한 쌍의 제1 도전형의 활성 패턴들(AP1), 및 한 쌍의 제2 도전형의 활성 패턴들(AP2)이 제공될 수 있다. 상기 한 쌍의 제2 도전형의 활성 패턴들(AP2)은, 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1)을 사이에 두고 서로 이격될 수 있다. 서로 인접하는 제1 도전형의 활성 패턴(AP1)과 제2 도전형의 활성 패턴(AP2) 사이의 제1 거리(d1)는, 도 10b를 참조하여 설명한, 상기 희생 패턴(150)의 상기 제1 폭(W1)에 비례할 수 있다. 상기 제1 거리(d1)는 상기 희생 패턴(150)의 상기 제1 폭(W1)보다 작을 수 있다. 일 실시예에 따르면, 상기 제1 거리(d1)는, 도 14b를 참조하여 설명한, 상기 제1 하부 개구부(124a)의 상기 제2 폭(W5)과 실질적으로 동일할 수 있다. 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1) 사이의 제3 거리(d3)는, 도 10b를 참조하여 설명한, 상기 연결 스페이서(164)의 상기 최대 폭(W3)에 비례할 수 있다. 일 실시예에 따르면, 상기 제3 거리(d3)는, 상기 연결 스페이서(164)의 상기 최대 폭(W3)과 실질적으로 동일할 수 있다.
본 발명의 개념에 따르면, 상기 한 쌍의 희생 패턴들(150)을 이용하여 6개의 상기 활성 패턴들(AP)이 형성될 수 있다. 도 9a 내지 도 16a를 참조하여 설명한 바와 같이, 단위 셀 내에 6개의 활성 패턴들(AP)이 요구되는 경우, 불필요한 활성 패턴들(AP)을 제거하기 위한 추가적인 공정이 요구되지 않을 수 있다. 더하여, 본 변형예와 같이, 단위 셀 내에 4개의 활성 패턴들(AP)만이 요구되는 경우, 불필요한 활성 패턴들(AP)을 제거하기 위한 공정이 요구될 수 있으나, 상기 제거 공정에 이용되는 상기 제3 마스크 패턴(180)이 용이하게 형성될 수 있다. 따라서, 상기 불필요한 활성 패턴들(AP)의 제거가 용이하게 수행될 수 있다.
도 19a 및 도 19b를 참조하면, 상기 기판(100) 상에 상기 활성 패턴들(AP)을 가로지르는 게이트 구조체들(G)이 형성될 수 있다. 상기 게이트 구조체들(G)의 각각은 상기 기판(100) 상에 차례로 적층된 게이트 유전 패턴(104), 게이트 전극(106), 및 캐핑 패턴(108)을 포함할 수 있다. 도시되지 않았지만, 상기 게이트 구조체들(G)의 각각의 양 측벽들 상에 게이트 스페이서들이 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 구조체들(G)을 형성하기 전, 상기 제1 도전형의 활성 패턴(AP1)의 일부가 제거될 수 있다. 이에 따라, 상기 제1 도전형의 활성 패턴(AP1)의 상기 제1 방향(D1)에 따른 길이는, 상기 제2 도전형의 활성 패턴(AP2)의 상기 제1 방향(D1)에 따른 길이보다 짧을 수 있다. 상기 게이트 구조체들(G)의 각각의 양 측의 상기 활성 패턴들(AP) 상에 소스/드레인 영역들이 형성될 수 있다. 상기 게이트 구조체들(G)의 각각의 아래에 배치되는 상기 활성 핀들(AF)은 트랜지스터들의 채널 영역들일 수 있다. 이 후, 상기 소스/드레인 영역들에 전압을 인가하기 위한 제1 콘택들(CT1) 및 상기 게이트 전극들(106)에 전압을 인가하기 위한 제2 콘택들(CT2)이 형성될 수 있다.
도 16a, 도 19a, 도 20, 및 도 21은, 본 발명의 개념에 따른 미세 패턴 형성 방법을 이용하여 형성된 에스램(SRAM) 비트 셀(Bit cell) 레이아웃을 각각 나타내는 평면도들이다. 본 명세서에서, 상기 비트 셀은, 1비트(bit)의 정보를 저장하기 위한 단위 셀을 의미한다.
도 16a를 참조하면, 상기 비트 셀 내에, 활성 패턴들을 정의하는 소자분리 패턴들(ST)이 제공될 수 있다. 상기 활성 패턴들은 제1 방향(D1)으로 연장될 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 배열될 수 있다. 상기 활성 패턴들은 서로 다른 도전형을 갖는, 제1 도전형의 활성 패턴(AP1) 및 제2 도전형의 활성 패턴(AP2)을 포함할 수 있다. 일 실시예에 따르면, 상기 비트 셀 내에, 한 쌍의 제1 도전형의 활성 패턴들(AP1) 및 두 쌍의 제2 도전형의 활성 패턴들(AP2)이 제공될 수 있다. 한 쌍의 제2 도전형의 활성 패턴들(AP2)은, 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1)을 사이에 두고, 다른 한 쌍의 제2 도전형의 활성 패턴들(AP2)로부터 이격될 수 있다.
본 발명의 개념에 따르면, 서로 인접하는 상기 제1 도전형의 활성 패턴(AP1)과 상기 제2 도전형의 활성 패턴(AP2) 사이의 제1 거리(d1), 상기 한 쌍의 제2 도전형의 활성 패턴들(AP2) 사이의 제2 거리(d2), 및 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1) 사이의 제3 거리(d3)는 서로 다를 수 있다. 즉, 다양한 피치(pitch)를 가지고 연속적으로 배열되는 활성 패턴들이 용이하게 형성될 수 있다.
일 실시예에 따르면, 상기 제1 도전형의 활성 패턴(AP1)의 상기 제1 방향(D1)에 따른 길이는, 상기 제2 도전형의 활성 패턴(AP2)의 상기 제1 방향(D1)에 따른 길이보다 짧을 수 있다. 상기 활성 패턴들(AP1, AP2)을 가로지르는 게이트 구조체들(G)이 제공될 수 있고, 상기 게이트 구조체들(G)은, 상기 활성 패턴들(AP1, AP2) 상에 차례로 적층된 게이트 유전 패턴, 게이트 전극, 및 캐핑 패턴을 포함할 수 있다.
상기 게이트 구조체들(G)의 각각의 양 측의 상기 활성 패턴들(AP1, AP2) 상에 소스/드레인 영역들이 형성될 수 있다. 상기 게이트 구조체들(G)의 각각의 아래에 배치되는 상기 활성 패턴들(AP1, AP2)의 부분들은, 상기 비트 셀 내에 제공되는 트랜지스터들의 채널 영역들일 수 있다. 상기 비트 셀 내에, 상기 소스/드레인 영역들에 전압을 인가하기 위한 제1 콘택들(CT1) 및 상기 게이트 전극들에 전압을 인가하기 위한 제2 콘택들(CT2)이 제공될 수 있다. 도시되지 않았지만, 상기 비트 셀 내에, 상기 제1 콘택들(CT1) 및/또는 제2 콘택들(CT2)에 연결되는 배선들이 제공될 수 있다. 이에 따라, 1비트(bit)의 정보를 저장하기 위한 하나의 단위 회로가 구성될 수 있다.
도 19a를 참조하면, 상기 비트 셀 내에, 활성 패턴들을 정의하는 소자분리 패턴들(ST)이 제공될 수 있다. 상기 활성 패턴들은 제1 방향(D1)으로 연장될 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 배열될 수 있다. 상기 활성 패턴들은 서로 다른 도전형을 갖는, 제1 도전형의 활성 패턴(AP1) 및 제2 도전형의 활성 패턴(AP2)을 포함할 수 있다.
도 16a를 참조하여 설명한 에스램 비트 셀과 달리, 상기 비트 셀 내에, 한 쌍의 제1 도전형의 활성 패턴들(AP1) 및 한 쌍의 제2 도전형의 활성 패턴들(AP2)이 제공될 수 있다. 상기 한 쌍의 제2 도전형의 활성 패턴들(AP2)은, 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1)을 사이에 두고 서로 이격될 수 있다. 서로 인접하는 상기 제1 도전형의 활성 패턴(AP1)과 상기 제2 도전형의 활성 패턴(AP2) 사이의 제1 거리(d1), 및 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1) 사이의 제3 거리(d3)는 서로 다를 수 있다.
이하의 설명은, 도 16a를 참조하여 설명한 바와 같다.
도 20을 참조하면, 상기 비트 셀 내에, 활성 패턴들을 정의하는 소자분리 패턴들(ST)이 제공될 수 있다. 상기 활성 패턴들은 제1 방향(D1)으로 연장될 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 배열될 수 있다. 상기 활성 패턴들은 서로 다른 도전형을 갖는, 제1 도전형의 활성 패턴(AP1) 및 제2 도전형의 활성 패턴(AP2)을 포함할 수 있다.
도 16a를 참조하여 설명한 에스램 비트 셀과 달리, 상기 비트 셀 내에, 한 쌍의 제1 도전형의 활성 패턴들(AP1)이 제공될 수 있고, 두 그룹의 제2 도전형의 활성 패턴들(AP2)이 제공될 수 있다. 적어도 3개의 제2 도전형의 활성 패턴들(AP2)을 포함하는 제1 그룹(G1)은, 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1)을 사이에 두고, 적어도 3개의 제2 도전형의 활성 패턴들(AP2)을 포함하는 제2 그룹(G2)으로부터 이격될 수 있다.
이 경우, 서로 인접하는 제1 도전형의 활성 패턴(AP1)과 제2 도전형의 활성 패턴(AP2) 사이의 제1 거리(d1), 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1)의 일 측에 배치되는 한 쌍의 제2 도전형의 활성 패턴들(AP2) 사이의 제2 거리(d2), 및 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1) 사이의 제3 거리(d3)는 서로 다를 수 있다.
이하의 설명은, 도 16a를 참조하여 설명한 바와 같다.
도 21을 참조하면, 상기 비트 셀 내에, 활성 패턴들을 정의하는 소자분리 패턴들(ST)이 제공될 수 있다. 상기 활성 패턴들은 서로 다른 도전형을 갖는, 제1 도전형의 활성 패턴(AP1) 및 제2 도전형의 활성 패턴(AP2)을 포함할 수 있다.
상기 비트 셀은, 상기 소자분리 패턴(ST)에 의해 구분되는 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 영역(R1) 내에, 한 쌍의 제1 도전형의 활성 패턴들(AP1) 및 두 쌍의 제2 도전형의 활성 패턴들(AP2)이 제공될 수 있다. 한 쌍의 제2 도전형의 활성 패턴들(AP2)은, 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1)을 사이에 두고, 다른 한 쌍의 제2 도전형의 활성 패턴들(AP2)로부터 이격될 수 있다. 더하여, 제2 영역(R2) 내에, 동일한 도전형을 갖는, 적어도 3개의 활성 패턴들(AP)이 제공될 수 있다.
상기 제1 영역(R1)에서, 서로 인접하는 제1 도전형의 활성 패턴(AP1)과 제2 도전형의 활성 패턴(AP2) 사이의 제1 거리(d1), 상기 한 쌍의 제2 도전형의 활성 패턴들(AP2) 사이의 제2 거리(d2), 및 상기 한 쌍의 제1 도전형의 활성 패턴들(AP1) 사이의 제3 거리(d3)는 서로 다를 수 있다.
이하의 설명은, 도 16a를 참조하여 설명한 바와 같다.
도 22 및 도 23은 본 발명의 개념에 따른 미세 패턴 형성 방법을 이용하여 제조된 반도체 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 22를 참조하면, 본 발명의 개념에 따라 제조된 반도체 소자를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 23을 참조하면, 본 발명의 개념에 따라 제조된 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 개념에 따라 제조된 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10, 100: 기판20, 120: 하부막
30, 130: 제2 마스크 막40, 140: 제1 마스크 막
45, 145: 마스크 막50, 150: 희생 패턴들
60: 제1 스페이서막62, 162: 제1 스페이서들
64, 164: 연결 스페이서42, 142: 제1 마스크 패턴들
44, 144: 제1 개구부들
42a, 142a: 협폭 패턴들42b, 142b: 광폭 패턴
70: 제2 스페이서막72, 172: 제2 스페이서들
74, 174: 예비 개구부들
74a/174a, 74b/174b, 74c/174c: 제1 내지 제3 예비 개구부들
32, 132: 제2 마스크 패턴들34, 134: 제2 개구부들
22, 122: 하부 마스크 패턴들24, 124: 하부 개구부들
24a/124a, 24b/124b, 24c/124c: 제1 내지 제3 하부 개구부들
AP: 활성 패턴들AP1: 제1 도전형의 활성 패턴들
AP2: 제2 도전형의 활성 패턴들ST: 소자분리 패턴들
G: 게이트 구조체CT1, CT2: 콘택들

Claims (20)

  1. 하부막 상에 마스크 막을 형성하되, 상기 마스크 막은 상기 하부막 상의 제1 마스크 막 및 상기 하부막과 상기 제1 마스크막 사이의 제2 마스크 막을 포함하는 것;
    상기 마스크 막 상에 희생 패턴들을 형성하는 것;
    서로 인접하는 한 쌍의 희생 패턴들 사이의 공간을 채우는 연결 스페이서, 및 상기 한 쌍의 희생 패턴들을 사이에 두고 서로 이격되는 제1 스페이서들을 형성하되, 상기 제1 스페이서들은 상기 한 쌍의 희생 패턴들의 대응하는 측면들을 각각 덮는 것;
    상기 제1 스페이서들 및 상기 연결 스페이서를 식각 마스크로 상기 제1 마스크 막을 식각하여 제1 마스크 패턴들을 형성하는 것;
    상기 제1 마스크 패턴들 각각의 양 측벽들을 덮는 제2 스페이서들을 형성하는 것;
    상기 제2 스페이서들을 식각 마스크로 상기 제2 마스크 막을 식각하여 제2 마스크 패턴들을 형성하는 것; 및
    상기 제2 마스크 패턴들을 식각 마스크로 상기 하부막을 식각하는 것을 포함하는 미세 패턴의 형성방법.
  2. 청구항 1에 있어서,
    상기 제1 스페이서들과 상기 연결 스페이서를 형성하는 것은:
    상기 마스크 막 상에 상기 희생 패턴들을 컨포말하게 덮는 제1 스페이서막을 형성하는 것; 및
    상기 희생 패턴들의 상면들 및 상기 마스크 막의 상면이 노출되도록 상기 제1 스페이서막을 이방성 식각하는 것을 포함하되,
    상기 한 쌍의 희생 패턴들 사이의 제1 거리는, 상기 제1 스페이서막의 두께의 2배보다 작거나 같은 미세 패턴의 형성 방법.
  3. 청구항 2에 있어서,
    상기 한 쌍의 희생 패턴들 사이의 상기 제1 거리는, 상기 제1 스페이서막의 상기 두께의 1배 내지 2배인 미세 패턴 형성 방법.
  4. 청구항 2에 있어서,
    상기 한 쌍의 희생 패턴들은 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향을 따라 상기 제1 거리 만큼 서로 이격되고,
    상기 제1 스페이서들의 각각은 상기 제2 방향에 따른 최대 폭을 가지되,
    상기 제1 스페이서들의 각각의 상기 최대 폭은 상기 제1 스페이서막의 상기 두께와 실질적으로 동일한 미세 패턴 형성 방법.
  5. 청구항 1에 있어서,
    상기 한 쌍의 희생 패턴들은 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향을 따라 제1 거리만큼 서로 이격되고,
    상기 연결 스페이서는 상기 제2 방향에 따른 최대 폭을 가지되,
    상기 연결 스페이서의 상기 최대 폭은 상기 한 쌍의 희생 패턴들 사이의 상기 제1 거리와 실질적으로 동일한 미세 패턴 형성 방법.
  6. 청구항 1에 있어서,
    상기 연결 스페이서는 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향에 따른 최대 폭을 가지고,
    상기 제1 스페이서들의 각각은 상기 제2 방향에 따른 최대 폭을 가지되,
    상기 연결 스페이서의 상기 최대 폭은 상기 제1 스페이서들의 각각의 상기 최대 폭의 2배보다 작거나 같은 미세 패턴 형성 방법.
  7. 청구항 6에 있어서,
    상기 연결 스페이서의 상기 최대 폭은 상기 제1 스페이서들의 각각의 상기 최대 폭의 1배 내지 2배인 미세 패턴 형성 방법.
  8. 청구항 1에 있어서,
    상기 제1 마스크 패턴들을 형성하기 전에, 상기 희생 패턴들을 제거하는 것; 및
    상기 제1 마스크 패턴들을 형성한 후, 상기 제1 스페이서들 및 상기 연결 스페이서를 제거하는 것을 더 포함하되,
    상기 제2 스페이서들을 형성하는 것은:
    상기 제2 마스크 막 상에 상기 제1 마스크 패턴들을 컨포말하게 덮는 제2 스페이서막을 형성하는 것; 및
    상기 제1 마스크 패턴들의 상면들 및 상기 제2 마스크 막의 상면이 노출되도록 상기 제2 스페이서막을 이방성 식각하는 것을 포함하는 미세 패턴의 형성 방법.
  9. 청구항 1에 있어서,
    상기 연결 스페이서는 상기 제1 스페이서들과 동일한 물질을 포함하는 미세 패턴의 형성 방법.
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  14. 기판으로부터 상기 기판의 상면에 수직한 방향으로 돌출되는 활성 패턴들을 형성하는 것; 및
    상기 활성 패턴들을 가로지르는 게이트 구조체를 형성하는 것을 포함하되,
    상기 활성 패턴들을 형성하는 것은:
    상기 기판 상에 차례로 적층된 하부막 및 마스크 막을 형성하되, 상기 마스크 막은 상기 하부막 상의 제1 마스크 막, 및 상기 하부막과 상기 제1 마스크 막 사이의 제2 마스크 막을 포함하는 것;
    상기 마스크 막 상에 희생 패턴들을 형성하는 것;
    서로 인접하는 한 쌍의 희생 패턴들의 측벽들을 각각 덮는 제1 스페이서들, 및 상기 한 쌍의 희생 패턴들 사이의 공간을 채우는 연결 스페이서를 형성하되, 상기 제1 스페이서들은 상기 한 쌍의 희생 패턴들을 사이에 두고 서로 이격되는 것;
    상기 제1 스페이서들 및 상기 연결 스페이서를 식각 마스크로 상기 제1 마스크 막을 식각하여 제1 마스크 패턴들을 형성하는 것;
    상기 제1 마스크 패턴들 각각의 양 측벽들을 덮는 제2 스페이서들을 형성하는 것;
    상기 제2 스페이서들을 식각 마스크로 상기 제2 마스크 막을 식각하여 제2 마스크 패턴들을 형성하는 것;
    상기 제2 마스크 패턴들을 식각 마스크로 상기 하부막을 식각하여 하부 마스크 패턴들을 형성하는 것; 및
    상기 하부 마스크 패턴들을 식각 마스크로 상기 기판의 상부를 식각하는 것을 포함하는 반도체 소자의 제조방법.
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