KR102290460B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 제1 영역, 제2 영역, 및 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역을 포함하는 기판을 제공하는 것, 상기 제1 및 제2 영역의 상기 기판 상에, 상기 기판으로부터 돌출되는 제1 및 제2 예비 활성 패턴들을 각각 형성하는 것, 상기 기판 상에 상기 제3 영역을 노출하는 마스크 패턴들을 형성하는 것, 상기 마스크 패턴들을 식각 마스크로 이용하는 제1 식각 공정을 수행하여, 상기 제1 및 제2 예비 활성 패턴들로부터 각각 제1 및 제2 활성 패턴들을 형성하는 것 및 상기 기판 상에 게이트 구조체들을 형성하는 것을 포함하는 반도체 소자의 제조 방법이 제공된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는데 있어서 패턴들의 미세화가 필수적이다. 좁은 면적 내에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 패턴들 사이의 간격의 합인 피치를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴들을 형성하기 위한 포토 리소그래피 공정에 있어서 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 한계가 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 영역의 트랜지스터들의 구동 특성을 확보하면서, 칩 면적의 오버헤드를 최소화할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 제1 영역, 제2 영역, 및 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역을 포함하는 기판을 제공하는 것; 상기 제1 및 제2 영역들의 상기 기판 상에, 상기 기판으로부터 돌출되는 제1 및 제2 예비 활성 패턴들을 각각 형성하는 것, 상기 제1 및 제2 예비 활성 패턴들은 상기 제3 영역과 중첩되는 부분들을 포함하고; 상기 기판 상에 상기 제3 영역을 노출하는 마스크 패턴들을 형성하는 것, 평면적 관점에서, 상기 마스크 패턴들은 상기 제3 영역과 중첩되지 않고; 상기 마스크 패턴들을 식각 마스크로 이용하는 제1 식각 공정을 수행하여, 상기 제1 및 제2 예비 활성 패턴들로부터 각각 제1 및 제2 활성 패턴들을 형성하는 것; 및 상기 기판 상에 게이트 구조체들을 형성하는 것, 상기 게이트 구조체들은 상기 제1 활성 패턴들을 가로지르는 제1 게이트 구조체, 및 상기 제2 활성 패턴들을 가로지르는 제2 게이트 구조체를 포함하고, 상기 제1 활성 패턴들은 상기 제1 내지 제3 영역들을 가로지르는 방향인 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 상기 제2 방향으로 서로 이격되고, 상기 제2 활성 패턴들은 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격되되, 상기 제2 방향으로 서로 인접한 상기 제1 활성 패턴들 간의 간격들은 상기 제2 방향으로 서로 인접한 상기 제2 활성 패턴들 간의 간격들과 다르다.
일 실시예에 따르면, 상기 제1 예비 활성 패턴들 각각은, 상기 제1 방향으로 나란하게 연장되는 한 쌍의 제1 라인 패턴들 및 상기 한 쌍의 제1 라인 패턴들 각각의 일 단에서 상기 한 쌍의 제1 라인 패턴들을 서로 연결하는 제1 연결 패턴을 포함하되, 상기 제1 연결 패턴은 상기 제3 영역과 중첩되고, 상기 제2 예비 활성 패턴들 각각은, 상기 제1 방향으로 나란하게 연장되는 한 쌍의 제2 라인 패턴들 및 상기 한 쌍의 제2 라인 패턴들 각각의 일 단에서 상기 한 쌍의 제2 라인 패턴들을 서로 연결하는 제2 연결 패턴을 포함하되, 상기 제2 연결 패턴은 상기 제3 영역과 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 식각 공정에 의해 상기 제1 및 제2 연결 패턴들이 제거될 수 있다.
일 실시예에 따르면, 상기 한 쌍의 제1 라인 패턴들 사이의 간격은 상기 한 쌍의 제2 라인 패턴들 사이의 간격과 다를 수 있다.
일 실시예에 따르면, 서로 인접한 상기 제1 예비 활성 패턴들 사이의 간격은 상기 한 쌍의 제1 라인 패턴들 사이의 상기 간격과 실질적으로 동일하고, 서로 인접한 상기 제2 예비 활성 패턴들 사이의 간격은 상기 한 쌍의 제2 라인 패턴들 사이의 상기 간격과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 예비 활성 패턴들을 형성하는 것은, 상기 기판 상에 하드 마스크막을 형성하는 것; 상기 하드 마스크막 상에 희생 패턴들을 형성하는 것, 상기 희생 패턴들은 상기 제1 영역에 제공되는 제1 희생 패턴들 및 상기 제2 영역에 제공되는 제2 희생 패턴들을 포함하고; 상기 제1 및 제2 희생 패턴들의 측벽들 상에 각각 제1 및 제2 스페이서들을 형성하는 것; 상기 제1 및 제2 희생 패턴들을 제거하는 것; 상기 제1 및 제2 스페이서들에 의해 노출되는 상기 하드 마스크막을 식각하여 상기 제1 영역에 제공되는 제1 하드 마스크 패턴들 및 상기 제2 영역에 제공되는 제2 하드 마스크 패턴들을 형성하는 것; 및 상기 제1 및 제2 하드 마스크 패턴들을 식각마스크로 상기 기판의 상부를 식각하여 상기 제1 및 제2 예비 활성 패턴들을 정의하는 제1 트렌치를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 희생 패턴들을 형성하는 것은, 상기 하드 마스크막 상에 희생막을 형성하는 것; 상기 희생막 상에 제1 파장의 노광원을 이용하는 포토리소그래피 공정을 수행하여, 상기 제1 영역에 제공되는 제1 포토레지스트 패턴들 및 상기 제2 영역에 제공되는 제2 포토레지스트 패턴들을 형성하는 것; 및 상기 제1 및 제2 포토레지스트 패턴들을 식각 마스크로하여 상기 희생막을 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 포토레지스트 패턴들은 제1 피치의 라인 앤 스페이스 패턴들이 반복적으로 배치되는 구조를 갖고, 상기 제2 포토레지스트 패턴들은 상기 제1 포토레지스트 패턴들로부터 상기 제1 방향으로 제1 거리만큼 이격되고, 상기 제1 피치와 다른 제2 피치의 라인 앤 스페이스 패턴들이 반복적으로 배치되는 구조를 가지되, 상기 제1 거리는 상기 제1 파장보다 작을 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 포토레지스트 패턴들은 상기 제3 영역으로 연장되는 일단들을 포함하되, 상기 제1 거리는 상기 제1 포토레지스트 패턴들의 일단들과 이에 인접한 상기 제2 포토레지스트 패턴들의 일단들 사이의 이격 거리들 중 최대 크기의 이격 거리로 정의될 수 있다.
일 실시예에 따르면, 상기 제1 포토레지스트 패턴들 중 적어도 하나는 상기 제2 포토레지스트 패턴들 중 적어도 하나와 연결되어 일체를 이룰 수 있다.
일 실시예에 따르면, 상기 하드 마스크막은 상기 기판 상에 순차적으로 적층되는 하부 마스크막 및 상부 마스크막을 포함하되, 상기 하드 마스크막을 식각하는 것은 상기 상부 마스크막 및 상기 하부 마스크막을 순차적으로 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 식각 공정에 의해 상기 제3 영역에 제2 트렌치가 형성되되, 상기 제2 트렌치의 하면은 상기 제1 트렌치의 하면보다 낮고, 상기 제2 트렌치의 상기 제1 방향에 따른 최대 폭은 상기 제3 영역의 상기 제1 방향에 따른 폭을 정의할 수 있다.
일 실시예에 따르면, 상기 제3 영역에는 상기 게이트 구조체들이 형성되지 않을 수 있다.
일 실시예에 따르면, 상기 제1 게이트 구조체는 메모리 셀 트랜지스터를 구성하고, 상기 제2 게이트 구조체는 주변 회로 트랜지스터를 구성할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판을 패터닝하여 예비 활성 패턴들을 정의하는 제1 트렌치를 형성하는 것, 상기 예비 활성 패턴들은, 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 예비 활성 패턴들, 및 상기 제1 예비 활성 패턴들로부터 상기 제1 방향으로 이격되되, 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격되는 제2 예비 활성 패턴들을 포함하되, 상기 제2 방향으로 서로 인접하는 상기 제1 예비 활성 패턴들 사이의 간격은 상기 제2 방향으로 서로 인접하는 상기 제2 예비 활성 패턴들 사이의 간격과 서로 다르고; 상기 기판 상에, 상기 제1 방향으로 서로 마주하는 상기 제1 및 제2 예비 활성 패턴들의 일단들을 노출하는 마스크 패턴들을 형성하는 것; 상기 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 일단들을 제거하여, 상기 제1 및 제2 예비 활성 패턴들로부터 제1 및 제2 활성 패턴들을 형성하는 것; 및 상기 기판 상에, 상기 제1 활성 패턴들을 가로지르는 제1 게이트 구조체, 및 상기 제2 활성 패턴들을 가로지르는 제2 게이트 구조체를 형성하는 것을 포함하고, 상기 식각 공정에 의해 상기 제1 트렌치의 하면보다 낮은 하면을 갖는 제2 트렌치가 형성되되, 상기 제1 및 제2 활성 패턴들 사이의 상기 제1 방향에 따른 이격 거리는 상기 제2 트렌치의 상기 제1 방향에 따른 폭에 의해 정의된다.
일 실시예에 따르면, 상기 제1 예비 활성 패턴들 각각은, 상기 제1 방향으로 나란하게 연장되는 한 쌍의 제1 라인 패턴들 및 상기 한 쌍의 제1 라인 패턴들 각각의 일 단에서 상기 한 쌍의 제1 라인 패턴들을 서로 연결하는 제1 연결 패턴을 포함하고, 상기 제2 예비 활성 패턴들 각각은, 상기 제1 방향으로 나란하게 연장되는 한 쌍의 제2 라인 패턴들 및 상기 한 쌍의 제2 라인 패턴들 각각의 일 단에서 상기 한 쌍의 제2 라인 패턴들을 서로 연결하는 제2 연결 패턴을 포함하되, 상기 제1 및 제2 연결 패턴들은 각각 상기 제1 및 제2 예비 활성 패턴들의 상기 일단들에 해당할 수 있다.
일 실시예에 따르면, 상기 제2 방향으로 서로 인접한 제1 예비 활성 패턴들 사이의 상기 간격은 상기 한 쌍의 제1 라인 패턴들 사이의 간격과 실질적으로 동일하고, 상기 제2 방향으로 서로 인접한 제2 예비 활성 패턴들 사이의 상기 간격은 상기 한 쌍의 제2 라인 패턴들 사이의 간격과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 제1 트렌치들을 형성하는 것은, 상기 기판 상에 하부 마스크막 및 상부 마스크막을 순차적으로 형성하는 것; 상기 상부 마스크막 상에 희생 패턴들을 형성하는 것, 상기 희생 패턴들은 상기 제1 영역에 제공되는 제1 희생 패턴들 및 상기 제2 영역에 제공되는 제2 희생 패턴들을 포함하고; 상기 제1 및 제2 희생 패턴들의 측벽들 상에 각각 제1 및 제2 스페이서들을 형성하는 것; 상기 제1 및 제2 스페이서들을 식각 마스크로 상기 상부 마스크막을 식각하여 상기 제1 및 제2 영역들에 각각 제1 및 제2 상부 마스크 패턴들을 형성하는 것; 상기 제1 및 제2 상부 마스크 패턴들을 식각 마스크로 상기 하부 마스크막을 식각하여 상기 제1 및 제2 영역들에 각각 제1 및 제2 하부 마스크 패턴들을 형성하는 것; 및 상기 제1 및 제2 하부 마스크 패턴들을 식각 마스크로 상기 기판의 상부를 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 희생 패턴들을 형성하는 것은, 상기 상부 마스크막 상에 희생막을 형성하는 것; 상기 희생막 상에 제1 파장의 노광원을 이용하는 포토리소그래피 공정을 수행하여, 상기 제1 영역에 제공되는 제1 포토레지스트 패턴들 및 상기 제2 영역에 제공되는 제2 포토레지스트 패턴들을 형성하는 것; 및 상기 제1 및 제2 포토레지스트 패턴들을 식각 마스크로 상기 희생막을 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 포토레지스트 패턴들은 상기 제1 방향으로 연장되고, 상기 제2 방향으로 제1 거리만큼 상호 이격되고, 상기 제2 포토레지스트 패턴들은 상기 제1 방향으로 연장되고 상기 제2 방향으로 상기 제1 거리와 다른 제2 거리만큼 상호 이격되되, 상기 제2 포토레지스트 패턴들은 상기 제1 포토레지스트 패턴들로부터 상기 제1 방향으로 상기 제1 파장보다 작은 제3 거리만큼 이격될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 포토레지스트 패턴들은 상기 제1 방향으로 서로 마주하는 일단들을 포함하되, 상기 제3 거리는 상기 제1 포토레지스트 패턴들의 일단들과 이에 인접한 상기 제2 포토레지스트 패턴들의 일단들 사이의 이격 거리들 중 최대 크기의 이격 거리로 정의될 수 있다.
일 실시예에 따르면, 상기 제1 포토레지스트 패턴들 중 적어도 하나는 상기 제2 포토레지스트 패턴들 중 적어도 하나와 연결되어 일체를 이룰 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴들과 상기 제2 활성 패턴들 사이에는 더미 패턴들이 형성되지 않을 수 있다.
일 실시예에 따르면, 상기 제1 게이트 구조체는 메모리 셀 트랜지스터를 구성하고, 상기 제2 게이트 구조체는 주변 회로 트랜지스터를 구성할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 제1 영역, 제2 영역 및 상기 제1 및 제2 영역들 사이의 제3 영역을 포함하는 기판; 상기 제1 영역의 상기 기판으로부터 돌출되는 제1 활성 패턴들, 및 상기 제2 영역의 상기 기판으로부터 돌출되는 제2 활성 패턴들, 상기 제1 활성 패턴들은 상기 제1 내지 제3 영역들을 가로지르는 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고, 상기 제2 활성 패턴들은 상기 제1 방향으로 연장되고, 상기 제2 방향으로 서로 이격되되, 상기 제2 방향으로 서로 인접한 상기 제1 활성 패턴들 간의 간격들은 상기 제2 방향으로 서로 인접한 상기 제2 활성 패턴들 간의 간격들과 다르고; 및 상기 제1 활성 패턴들을 가로지르는 제1 게이트 구조체, 및 상기 제2 활성 패턴들을 가로지르는 제2 게이트 구조체를 포함하고, 상기 제3 영역은 상기 제1 및 제2 영역들 사이의 상기 기판에 제공되는 트렌치에 의해 정의되되, 상기 제1 활성 패턴들은 상기 제1 영역과 상기 제3 영역의 경계에서 상기 제2 방향을 따라 정렬되는 측벽들 갖고, 상기 제2 활성 패턴들은 상기 제2 영역과 상기 제3 영역의 경계에서 상기 제2 방향을 따라 정렬되는 측벽을 갖는다.
일 실시예에 따르면, 상기 트렌치의 상기 제1 방향에 따른 최대 폭은 상기 제1 및 제2 활성 패턴들의 상기 측벽들 사이의 상기 제1 방향에 따른 이격 거리와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 제1 영역과 상기 제3 영역의 상기 경계는, 일 단면의 관점에서, 상기 제1 영역의 상기 기판의 상면과 상기 트렌치의 일 측벽이 접하는 지점으로 정의되고, 상기 제2 영역과 상기 제3 영역의 상기 경계는, 일 단면의 관점에서, 상기 제2 영역의 상기 기판의 상면과 상기 일 측벽에 대향하는 상기 트렌치의 타 측벽이 접하는 지점으로 정의될 수 있다.
일 실시예에 따르면, 상기 제1 게이트 구조체는 메모리 셀 트랜지스터를 구성하고, 상기 제2 게이트 구조체는 주변 회로 트랜지스터를 구성할 수 있다.
본 발명의 개념에 따르면, 서로 다른 영역에 형성되는 활성 패턴들을 위한 포토리소그래피 공정의 수행 시, 서로 다른 피치를 갖는 포토레지스트 패턴들이 서로 간에 최대한 가깝게 위치하도록 형성할 수 있다. 그 결과, 서로 다른 영역에 형성되는 활성 패턴들의 이격 거리가 최소화될 수 있다. 이에 따라, 칩 면적의 오버헤드가 최소화될 수 있다.
도 1a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 8b는 각각 도 1a 내지 도 8a의 Ⅰ-Ⅰ' Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도들이다.
도 9a는 제1 및 제2 포토레지스트 패턴들의 변형예를 설명하기 위한 평면도이다.
도 9b는 도 9a의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 10은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 11은 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다.
도 1a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 1b 내지 도 8b는 각각 도 1a 내지 도 8a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도들이다. 도 9a는 제1 및 제2 포토레지스트 패턴들의 변형예를 설명하기 위한 평면도이다. 도 9b는 도 9a의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 선에 따른 단면도이다..
도 1a 및 도 1b를 참조하면, 제1 내지 제3 영역들(R1~R3)을 포함하는 기판(100)이 제공될 수 있다. 제1 영역(R1)과 제2 영역(R2)은 서로 이격되고, 제3 영역(R3)은 제1 영역(R1)과 제2 영역(R2) 사이에 게재될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 이 경우, 기판(100)은 반도체 기판 또는 에피택시얼층일 수 있다. 일 예로, 기판(100)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 및 실리콘 게르마늄 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 제1 영역(R1)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 셀 어레이 영역일 수 있다. 일 예로, 제1 영역(R1)에는 6개의 트랜지스터들로 구성된 복수의 6T 에스램(SRAM) 셀들, 또는 8개의 트랜지스터들로 구성된 8T 에스램 셀들이 형성될 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니다. 제2 영역(R2)은 주변 회로가 형성되는 주변 회로 영역의 일 부분일 수 있다. 일 예로, 제2 영역(R2)은 컬럼 디코더 또는 감지 증폭기(Sense Amplifier)가 형성되는 영역일 수 있다. 즉, 제2 영역(R2)에는 제1 영역(R1)의 메모리 셀 트랜지스터들과 전기적으로 연결되는 주변 회로 트랜지스터들이 형성될 수 있다. 제3 영역(R3)은, 제1 및 제2 영역들(R1, R2)의 트랜지스터들이 구동될 때, 제1 및 제2 영역들(R1, R2)의 트랜지스터들이 서로 간섭을 받지 않도록 하기 위해 필요한 이격 거리를 확보하기 위한 버퍼 영역에 해당할 수 있다.
기판(100) 상에 하드 마스크막(125) 및 희생막(130)이 순차적으로 형성될 수 있다. 일 실시예에 따르면, 하드 마스크막(125)은 기판(100) 상의 하부 마스크막(110) 및 하부 마스크막(110) 상의 상부 마스크막(120)을 포함할 수 있다. 하부 마스크막(110)은 기판(100)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 하부 마스크막(110)은, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상부 마스크막(120)은 하부 마스크막(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상부 마스크막(120)은 폴리 실리콘을 포함할 수 있다. 희생막(130)은 상부 마스크막(120)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 희생막(130)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)을 포함할 수 있다. 본 실시예에서, 하드 마스크막(125)이 2개층의 적층 구조로 도시되었으나, 본 발명의 개념이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 하드 마스크막(125) 3개층의 적층 구조를 포함할 수 있다. 도시하지는 않았지만, 상부 마스크막(120)과 희생막(130) 사이에 식각 정지막(미도시)이 형성될 수 있다. 식각 정지막은, 일 예로, SiON을 포함할 수 있다.
희생막(130) 상에 포토리소그래피 공정이 수행되어 포토레지스트 패턴들이 형성될 수 있다. 상세하게, 포토레지스트 패턴들은 제1 영역(R1)에 형성되는 제1 포토레지스트 패턴들(142), 및 제2 영역(R2)에 형성되는 제2 포토레지스트 패턴들(144)을 포함할 수 있다. 이러한 제1 및 제2 포토레지스트 패턴들(142, 144)은 희생막(130) 상에 레지스트 물질을 도포하여 포토레지스트 층을 형성하고, 포토레지스트 층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 도시하지는 않았지만, 포토레지스트 층의 형성 전에, 반사 방지막(미도시)이 희생막(130) 상에 형성될 수 있다. 반사 방지막은 일 예로, 유기 ARC(acti-reflective coating)막을 이용하여 형성될 수 있다. 제1 및 제2 포토레지스트 패턴들(142, 144)은 동시에 형성될 수 있다.
일 실시예에 따르면, 제1 및 제2 포토레지스트 패턴들(142, 144)은 라인 앤 스페이스(line and space) 패턴이 반복적으로 배치되는 구조를 가질 수 있다. 상세하게, 제1 포토레지스트 패턴들(142)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 제2 방향(D2)에 따른 제1 폭(W1)을 가질 수 있다. 여기서, 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 이에 더해, 제1 포토레지스트 패턴들(142)은 제2 방향(D2)을 따라 제1 폭(W1)보다 큰 제1 거리로 서로 이격될 수 있다. 여기서, 제1 포토레지스트 패턴들(142) 사이의 이격 거리는 제2 폭(W2)으로 정의될 수 있다. 마찬가지로, 제2 포토레지스트 패턴들(144)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 제2 방향(D2)에 따른 제3 폭(W3)을 가질 수 있다. 또한, 제2 포토레지스트 패턴들(144)은 제2 방향(D2)을 따라 제3 폭(W3)보다 큰 거리로 서로 이격될 수 있다. 여기서, 제2 포토레지스트 패턴들(144) 사이의 이격 거리는 제4 폭(W4)으로 정의될 수 있다. 이 때, 제1 폭(W1)은 제3 폭(W3)과 서로 다를 수 있고(일 예로, W1<W3), 제2 폭(W2)은 제4 폭(W4)과 서로 다를 수 있다(일 예로, W2<W4). 즉, 제1 포토레지스트 패턴들(142)의 피치(pitch)는 제2 포토레지스트 패턴들(144)의 그것과 다를 수 있다. 한편, 제1 및 제2 포토레지스트 패턴들(142, 144)이 일정한 피치를 갖는 것으로 도시되었으나, 본 발명의 개념이 이에 제한되는 것은 아니다.
일 실시예에 따르면, 제1 포토레지스트 패턴들(142)과 제2 포토레지스트 패턴들(144)은 제1 방향(D1)을 따라 서로 이격될 수 있다. 좀 더 구체적으로, 제1 및 제2 포토레지스트 패턴들(142, 144)의 일단들은 제3 영역(R3) 내로 연장될 수 있고, 서로 마주하는 제1 및 제2 포토레지스트 패턴들(142, 144)의 일단들은 제1 방향(D1)을 따라 일 거리(dp)만큼 서로 이격될 수 있다. 본 발명의 개념에 따르면, 제1 및 제2 포토레지스트 패턴들(142, 144) 사이의 이격 거리(dp)는, 제1 및 제2 포토레지스트 패턴들(142, 144)의 형성을 위한 노광 공정에 사용되는 광원의 파장(λ)보다 작을 수 있다(즉, dp<λ). 이 경우, 도시된 바와 달리, 제1 및 제2 포토레지스트 패턴들(142, 144)의 일단들은 노광된 빛의 상호 간섭에 의해 정상적으로 패터닝 되지 않을 수 있다. 일 예로, 제1 포토레지스트 패턴들(142)의 일단들의 폭은 제1 폭(W1)보다 크거나 작을 수 있고, 제2 포토레지스트 패턴들(144)의 일단들의 폭은 제3 폭(W3)보다 크거나 작을 수 있다. 한편, 도시된 바와 달리, 제1 및 제2 포토레지스트 패턴들(142, 144) 사이의 이격 거리는 일정하지 않을 수 있다. 이 경우, 제1 및 제2 포토레지스트 패턴들(142, 144) 사이의 이격 거리(dp)는, 제1 포토레지스트 패턴들(142)의 일단들과 이에 인접한 제2 포토레지스트 패턴들(144)의 일단들 사이의 제1 방향(D1)에 따른 이격 거리들 중 최대 크기의 이격 거리로 정의될 수 있다.
다른 실시예에 따르면, 도 9a 및 도 9b에 도시된 바와 같이, 제1 및 제2 포토레지스트 패턴들(142, 144)의 서로 마주하는 일 단들은 서로 연결되어 일체를 이룰 수 있다. 즉, 제1 및 제2 포토레지스트 패턴들(142, 144)의 일 단들 사이에 연결 포토레지스트 패턴(146)이 게재될 수 있다. 이러한 연결 포토레지스트 패턴(146)은, 서로 다른 피치를 갖는 제1 및 제2 포토레지스트 패턴들(142, 144)을 근접하게 형성함에 따라 발생된 패턴 불량의 일 형태로서 형성된 것일 수 있다. 즉, 제1 및 제2 포토레지스트 패턴들(142, 144)의 일 단들은 노광된 빛의 상호 간섭에 의해 발생된 브릿지(bridge) 불량에 의해 서로 연결된 것일 수 있다. 이 실시예에서, 연결 포토레지스트 패턴(146)은 복수의 제1 및 제2 포토레지스트 패턴들(142, 144)의 일 단들이 서로 연결되어 일체를 이룬 평판 형태를 갖는 것으로 도시되었으나, 본 발명의 개념이 이에 제한되는 것은 아니다. 도시된 바와 달리, 연결 포토레지스트 패턴(146)은 하나의 제1 포토레지스트 패턴(142)의 일단과 하나의 제2 포토레지스트 패턴(144)의 일단이 서로 연결되어 일체를 이루는 형태를 가질 수 있다.
상술한 포토레지스트 패턴들의 형상에 따라 후속에 형성될 희생 패턴들, 스페이서들, 하드 마스크 패턴들 및 예비 활성 패턴들의 형상에 일부 차이가 있을 수 있으나, 최종 형성되는 활성 패턴들의 형상은 포토레지스트 패턴들의 형상의 차이에 관계없이 실질적으로 동일할 수 있다. 또한, 이러한 활성 패턴들을 형성하기 위한 일련의 공정들은 포토레지스트 패턴들의 형상의 차이에 관계없이 실질적으로 동일할 수 있다. 이하 설명의 편의를 위해, 도 1a 및 도 1b에서 형성된 제1 및 제2 포토레지스트 패턴들의 형상을 기준으로 설명한다.
도 2a 및 도 2b를 참조하면, 제1 및 제2 포토레지스트 패턴들(142, 144, 도 1a 및 도 1b 참조)에 의해 노출된 희생막(130)이 패터닝되어, 제1 및 제2 희생 패턴들(132, 134)이 형성될 수 있다. 희생막(130)의 패터닝은, 일 예로, 제1 및 제2 포토레지스트 패턴들(142, 144)을 식각 마스크로 하는 이방성 건식 식각 공정을 이용하여 수행될 수 있다. 이에 따라, 제1 희생 패턴들(132)은 제1 포토레지스트 패턴들(142)의 형상이 전사되어 형성될 수 있고, 제2 희생 패턴들(134)은 제2 포토레지스트 패턴들(144)의 형상이 전사되어 형성될 수 있다. 즉, 제1 및 제2 희생 패턴들(132, 134)은, 제1 및 제2 포토레지스트 패턴들(142, 144)과 마찬가지로, 라인 앤 스페이스(line and space) 패턴이 반복적으로 배치되는 구조를 가질 수 있다. 제1 희생 패턴들(132)의 폭 및 이격 거리는 제1 포토레지스트 패턴들(142)의 그것들과 실질적으로 동일할 수 있다. 마찬가지로, 제2 희생 패턴들(134)의 폭 및 이격 거리는 제2 포토레지스트 패턴들(144)의 그것들과 실질적으로 동일할 수 있다. 제1 희생 패턴들(132)은 제1 폭(W1)을 가질 수 있으며, 서로 인접한 제1 희생 패턴들(132)은 제2 폭(W2)만큼 서로 이격될 수 있다. 제2 희생 패턴들(134)은 제3 폭(W3)을 가질 수 있으며, 서로 인접한 제2 희생 패턴들(134)은 제4 폭(W4)만큼 서로 이격될 수 있다.
이어서, 제1 희생 패턴들(132)의 측벽들을 덮는 제1 스페이서들(152), 및 제2 희생 패턴들(134)의 측벽들을 덮는 제2 스페이서들(154)이 형성될 수 있다. 일 실시예에 따르면, 제1 및 제2 스페이서들(152, 154)은 기판(100) 상에 제1 및 제2 희생 패턴들(132, 134)을 콘포말하게 덮는 스페이서막을 형성한 후, 상부 마스크막(120)이 노출될 때까지 스페이서막에 대한 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 이와 같이 형성된 제1 및 제2 스페이서들(152, 154)은 각각 제1 및 제2 희생 패턴들(132, 134)의 전체 측벽들을 둘러쌀 수 있다. 스페이서막은 일 예로, 실리콘 산화물을 포함할 수 있다. 이러한 스페이서막은 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 한편, 제2 방향(D2)으로 인접한 제1 스페이스들(152) 사이의 간격은 제5 폭(W5)을 가질 수 있고, 제2 방향(D2)으로 인접한 제2 스페이스들(154) 사이의 간격은 제6 폭(W6)을 가질 수 있다. 여기서, 제5 폭(W5)은 제2 방향(D2)으로 서로 마주하는 제1 스페이서들(152)의 측벽들 사이의 최소 거리로 정의될 수 있고, 제6 폭(W6)은 제2 방향(D2)으로 서로 마주하는 제2 스페이서들(154)의 측벽들 사이의 최소 거리로 정의될 수 있다. 일 실시예에 따르면, 제5 폭(W5)은 제1 폭(W1)과 실질적으로 동일할 수 있고, 제6 폭(W6)은 제3 폭(W3)과 실질적으로 동일할 수 있다. 이러한 제5 폭(W5)은 제1 폭(W1), 제2 폭(W2) 및 스페이서막의 두께의 조절에 의해 구현될 수 있다. 마찬가지로, 제6 폭(W6)은 제3 폭(W3), 제4 폭(W4) 및 스페이서막의 두께의 조절에 의해 구현될 수 있다.
도 3a 및 도 3b를 참조하면, 제1 및 제2 희생 패턴들(132, 134, 도 2a 및 도 2b 참조)이 제거될 수 있다. 일 실시예에 따르면, 제1 및 제2 희생 패턴들(132, 134)의 제거는, 일 예로, 에싱 및/또는 스트립 공정을 이용하여 수행될 수 있다.
이어서, 제1 및 제2 스페이서들(152, 154)을 식각 마스크로하는 식각 공정으로 상부 마스크막(120)을 식각하여, 제1 및 제2 상부 마스크 패턴들(122, 124)이 형성될 수 있다. 제1 및 제2 상부 마스크 패턴들(122, 124)은 각각 제1 및 제2 스페이서들(152, 154)의 형상이 전사된 형상을 가질 수 있다. 한편, 제1 및 제2 상부 마스크 패턴들(122, 124)의 일 단만 도시하였으나, 이들의 타 단도 그 일 단과 동일한 형상을 가질 수 있다. 결론적으로, 제1 상부 마스크 패턴들(122) 각각은, 제1 방향(D1)으로 나란히 연장되는 한 쌍의 라인 패턴들이 각각의 양 단에서 서로 연결되는 폐곡선의 형상을 가질 수 있다. 일 실시예에 따르면, 제1 상부 마스크 패턴들(122)의 내측벽들 사이의 간격은 제1 희생 패턴들(132)의 제1 폭(W1)과 실질적으로 동일할 수 있다. 이에 더해, 제2 방향(D2)으로 서로 인접한 제1 상부 마스크 패턴들(122) 사이의 간격은 제5 폭(W5)과 실질적으로 동일할 수 있다.
마찬가지로, 제2 상부 마스크 패턴들(124) 각각은 제1 방향(D1)으로 나란히 연장되는 한 쌍의 라인 패턴들이 각각의 양 단에서 서로 연결되는 페곡선의 형상을 가질 수 있다. 일 실시예에 따르면, 제2 상부 마스크 패턴들(124)의 내측벽들 사이의 간격은 제2 희생 패턴들(134)의 제3 폭(W3)과 실질적으로 동일할 수 있다. 이에 더해, 제2 방향(D2)으로 서로 인접한 제2 상부 마스크 패턴들(124) 사이의 간격은 제6 폭(W6)과 실질적으로 동일할 수 있다. 한편, 상부 마스크 패턴들의 형성을 위한 식각 공정이 완료된 후에도, 제1 및 제2 상부 마스크 패턴들(122, 124) 상에 제1 및 제2 스페이서들(152, 154)이 잔존할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 및 제2 상부 마스크 패턴들(122, 124)을 식각 마스크로 하는 식각 공정으로 하부 마스크막(110)을 식각하여, 제1 및 제2 하부 마스크 패턴들(112, 114)이 형성될 수 있다. 제1 및 제2 하부 마스크 패턴들(112, 114)은 각각 제1 및 제2 상부 마스크 패턴들(122, 124)과 실질적으로 동일한 형상을 가질 수 있다. 여기서, 제1 상부 마스크 패턴들(122) 및 제1 하부 마스크 패턴들(112)은 제1 하드 마스크 패턴들(127)을 구성할 수 있고, 제2 상부 마스크 패턴들(124) 및 제2 하부 마스크 패턴들(114)은 제2 하드 마스크 패턴들(129)을 구성할 수 있다. 일 실시예에 따르면, 제1 및 제2 스페이서들(152, 154)은 제1 및 제2 하부 마스크 패턴들(112, 114)의 형성을 위한 식각 공정이 진행되는 동안 제거되거나, 제1 및 제2 하부 마스크 패턴들(112, 114)의 형성 전에 제거될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 하드 마스크 패턴들(127, 도 4a 및 도 4b 참조) 및 제2 하드 마스크 패턴들(129, 도 4a 및 도 4b 참조)을 식각 마스크로 하는 식각 공정으로 기판(100)의 상부를 식각하여, 제1 및 제2 예비 활성 패턴들(AP1a, AP2a)을 정의하는 제1 트렌치들(102)이 형성될 수 있다. 제1 예비 활성 패턴들(AP1a)은 제1 영역(R1)에 형성될 있고, 제2 예비 활성 패턴들(AP2a)은 제2 영역(R2)에 형성될 수 있다. 제1 예비 활성 패턴들(AP1a)은, 평면적 관점에서, 제1 상부 마스크 패턴들(122) 및 제1 하부 마스크 패턴들(112)과 실질적으로 동일한 형상을 가질 수 있다. 구체적으로, 제1 예비 활성 패턴들(AP1a) 각각은, 제1 방향(D1)으로 나란하게 연장되는 한 쌍의 제1 라인 패턴들(L1) 및 한 쌍의 제1 라인 패턴들(L1) 각각의 일 단에서, 양 자를 서로 연결하는 제1 연결 패턴(C1)을 포함할 수 있다. 이러한 제1 라인 패턴들(L1)의 일부 및 제1 연결 패턴(C1)은 제3 영역(R3)에 위치할 수 있다. 한 쌍의 제1 라인 패턴들(L1) 사이의 간격은 제1 희생 패턴들(132)의 제1 폭(W1)과 실질적으로 동일할 수 있다. 이에 더해, 제2 방향(D2)으로 서로 인접한 제1 예비 활성 패턴들(AP1a) 사이의 간격은 제5 폭(W5)과 실질적으로 동일할 수 있다. 일 실시예에 따르면, 제1 폭(W1)은 제5 폭(W5)과 실질적으로 동일할 수 있다.
마찬가지로, 제2 예비 활성 패턴들(AP2a)은, 평면적 관점에서, 제2 상부 마스크 패턴들(124) 및 제2 하부 마스크 패턴들(114)과 실질적으로 동일한 형상을 가질 수 있다. 구체적으로, 제2 예비 활성 패턴들(AP2a) 각각은, 제1 방향(D1)으로 나란하게 연장되는 한 쌍의 제2 라인 패턴들(L2) 및 한 쌍의 제2 라인 패턴들(L2) 각각의 일 단에서, 양 자를 서로 연결하는 제2 연결 패턴(C2)을 포함할 수 있다. 이러한 제2 라인 패턴들(L2)의 일부 및 제2 연결 패턴(C2)은 제3 영역(R3)에 위치할 수 있다. 한 쌍의 제2 라인 패턴들(L2) 사이의 간격은 제2 희생 패턴들(132)의 제3 폭(W3)과 실질적으로 동일할 수 있다. 이에 더해, 제2 방향(D2)으로 서로 인접한 제2 예비 활성 패턴들(AP2a) 사이의 간격은 제6 폭(W6)과 실질적으로 동일할 수 있다. 일 실시예에 따르면, 제3 폭(W3)은 제6 폭(W6)과 실질적으로 동일할 수 있다. 이러한 제1 및 제2 예비 활성 패턴들(AP1a, AP2a)은, 일 단면의 관점에서, 기판(100)으로부터 기판(100)의 상면에 수직한 방향으로 돌출된 형태를 가질 수 있다. 제1 및 제2 예비 활성 패턴들(AP1a, AP2a)의 형성 후, 잔존하는 제1 및 제2 상부 마스크 패턴들(122, 124) 및/또는 제1 및 제2 하부 마스크 패턴들(112, 114)은 제거될 수 있다.
도 6a 및 도 6b를 참조하면, 기판(100) 상에 제1 마스크 패턴들(160)이 형성될 수 있다. 이러한 제1 마스크 패턴들(160)은 제3 영역(R3)을 전부 노출할 수 있다. 즉, 평면적 관점에서, 제1 마스크 패턴들(160)은 제3 영역(R3)과 중첩되지 않을 수 있다. 이에 따라, 제1 예비 활성 패턴들(AP1a)의 일부(즉, 제1 라인 패턴들(L1)의 일부 및 제1 연결 패턴들(C1)) 및 제2 예비 활성 패턴들(AP2a)의 일부(즉, 제2 라인 패턴들(L2)의 일부 및 제2 연결 패턴들(C2))가 제1 마스크 패턴들(160)에 의해 노출될 수 있다. 제1 마스크 패턴들(160)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다. 도시하지는 않았지만, 제1 마스크 패턴들(160)은 제1 및 제2 예비 활성 패턴들(AP1a, AP2a)의 타 단들도 노출할 수 있다.
도 7a 및 도 7b를 참조하면, 제1 마스크 패턴들(160)을 식각 마스크로 하는 식각 공정이 수행되어 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)는 제1 트렌치(T1)보다 기판(100)의 하부로 더 깊이 연장될 수 있다. 즉, 제2 트렌치(T2)의 하면은 제1 트렌치(T1)의 하면보다 낮을 수 있다. 이러한 식각 공정이 진행되는 동안, 제1 마스크 패턴들(160)에 의해 노출되는 제1 예비 활성 패턴들(AP1a)의 일부(즉, 제1 라인 패턴들(L1)의 일부 및 제1 연결 패턴들(C1)) 및 제2 예비 활성 패턴들(AP2a)의 일부(즉, 제2 라인 패턴들(L2)의 일부 및 제2 연결 패턴들(C2))가 제거될 수 있다. 그 결과, 제1 및 제2 예비 활성 패턴들(AP1a, AP2a)로부터 각각 제1 및 제2 활성 패턴들(AP1b, AP2b)이 형성될 수 있다. 이하, 제1 예비 활성 패턴들(AP1a)의 일부 및 제2 예비 활성 패턴들(AP2a)의 일부를 제거하는 일련의 공정은 핀 컷(fin cut) 공정으로 지칭될 수 있다.
이와 같이 형성된 제1 활성 패턴들(AP1b)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 마찬가지로, 제2 활성 패턴들(AP2b)은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 제2 방향(D2)에 따른 제1 활성 패턴들(AP1b) 사이의 거리들은, 제1 예비 활성 패턴들(AP1a)의 제1 폭(W1) 및 제5 폭(W5)에 상응할 수 있다. 제1 폭(W1) 및 제5 폭(W5)이 실질적으로 동일한 경우, 제2 방향(D2)에 따른 제1 활성 패턴들(AP1b) 사이의 거리들은 제1 거리(d1)의 일정한 거리를 가질 수 있다. 제2 방향(D2)에 따른 제2 활성 패턴들(AP2b) 사이의 거리들은, 제2 예비 활성 패턴들(AP2a)의 제3 폭(W3) 및 제6 폭(W6)에 상응할 수 있다. 제3 폭(W3) 및 제6 폭(W6)이 실질적으로 동일한 경우, 제2 방향(D2)에 따른 제2 활성 패턴들(AP2b) 사이의 거리들은 제2 거리(d2)의 일정한 거리를 가질 수 있다. 본 실시예에서, 제1 거리(d1)은 제2 거리(d2)와 서로 다를 수 있다. 일 예로, 제2 거리(d2)는 제1 거리(d1)보다 클 수 있다.
제2 트렌치(T2)의 형성 후, 제1 마스크 패턴들(160)이 제거될 수 있다. 제1 마스크 패턴들(160)을 제거하는 것은, 일 예로, 에싱 및/또는 스트립 공정을 이용하여 수행될 수 있다. 이 후, 제1 및 제2 트렌치들(T1, T2)을 채우는 소자 분리 패턴들(ST)이 형성될 수 있다. 소자 분리 패턴들(ST)을 형성하는 것은, 일 예로, 기판(100) 상에 제1 및 제2 트렌치들(T1, T2)을 채우는 소자 분리막을 형성하는 것, 및 기판(100)이 노출될 때까지 소자 분리막을 평탄화하는 것을 포함할 수 있다. 소자 분리 패턴들(ST)의 각각의 상부가 식각되어, 제1 및 제2 활성 패턴들(AP1b, AP2b) 각각의 상부가 노출될 수 있다. 소자 분리 패턴들(ST)에 의해 노출된 제1 및 제2 활성 패턴들(AP1b, AP2b)의 상부는 각각 제1 및 제2 활성 핀들(AF1, AF2)로 정의될 수 있다. 일 실시예에 따르면, 소자 분리 패턴들(ST)의 형성 전에, 불필요한 제1 활성 패턴들(AP1b')은 제거될 수 있다. 불필요한 제1 활성 패턴들(AP1b')은 제거하는 것은, 일 예로, 불필요한 제1 활성 패턴들(AP1b')을 노출하는 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하는 것을 포함할 수 있다.
상술한 바와 같이 형성된 제1 활성 패턴들(AP1b)은, 제1 영역(R1)과 제3 영역(R3)의 경계에서 제2 방향(D2)을 따라 정렬되는 측벽들을 가질 수 있다. 여기서, 제1 영역(R1)과 제3 영역(R3)의 경계는, 일 단면의 관점에서, 제1 영역(R1)의 기판(100)의 상면과 제1 영역(R1)에 인접한 제2 트렌치(T2)의 측벽이 접하는 지점으로 정의될 수 있다. 마찬가지로, 제2 활성 패턴들(AP2b)은, 제2 영역(R2)과 제3 영역(R3)의 경계에서 제2 방향(D2)을 따라 정렬되는 측벽들을 가질 수 있다. 여기서, 제2 영역(R2)과 제3 영역(R3)의 경계는, 일 단면의 관점에서, 제2 영역(R2)의 기판(100)의 상면과 제2 영역(R2)에 인접한 제2 트렌치(T2)의 측벽이 접하는 지점으로 정의될 수 있다. 결과적으로, 서로 마주하는 제1 및 제2 활성 패턴들(AP1b, AP2b)의 측벽들 사이의 거리(dap)는 제1 방향(D1)에 따른 제3 영역(R3)의 폭을 정의할 수 있다. 이에 더해, 서로 마주하는 제1 및 제2 활성 패턴들(AP1b, AP2b)의 측벽들 사이의 거리(dap)는 제2 트렌치(T2)의 제1 방향(D1)에 따른 폭과 실질적으로 동일할 수 있다. 즉, 제2 트렌치(T2)의 제1 방향(D1)에 따른 폭은 제1 방향(D1)에 따른 제3 영역(R3)의 폭을 정의할 수 있다. 한편, 제2 트렌치(T2)는, 도시된 바와 달리 하면으로 갈수록 그 폭이 좁아지는 측벽 프로파일을 가질 수 있다. 이 경우, 제2 트렌치(T2)의 폭은 그 폭의 값이 최대인 폭으로 정의될 수 있다. 이러한 제3 영역(R3)의 폭은, 제1 및 제2 영역들(R1, R2)의 트랜지스터들(즉, 핀 전계 효과 트랜지스터들)이 서로 간에 간섭 받지 않으면서 구동될 수 있는 최소 거리로 설계될 수 있다.
일반적으로, 서로 다른 피치를 갖는 제1 및 제2 활성 패턴들(AP1b, AP2b)은, 이의 형성을 위한 포토리소그래피 공정의 해상도의 한계 때문에, 필요 이상으로 이격되어 형성될 수 있다. 이는 칩 면적의 오버헤드를 증가시키는 요인이 될 수 있다. 그러나 본 발명의 개념에 따르면, 제1 및 제2 활성 패턴들(AP1b, AP2b)을 위한 포토리소그래피 공정의 수행 시, 제1 및 제2 포토레지스트 패턴들(142, 144)이 서로 간에 최대한 가깝게 위치하도록 형성될 수 있다. 그 결과, 이 후 형성되는 제1 및 제2 활성 패턴들(AP1b, AP2b)의 이격 거리가 최소화될 수 있다. 비록 제1 및 제2 포토레지스트 패턴들의 패턴 불량으로 후속에 형성되는 제1 및 제2 예비 활성 패턴들(AP1a, AP2a)의 일 부분에도 패턴 불량이 발생될 수 있으나, 이러한 패턴 불량 부분은 도 7a 및 도 7에서 설명한 핀 컷(fin cut) 공정에 의해 제거될 수 있다. 결론적으로, 제1 및 제2 영역들(R1, R2)에 형성될 트랜지스터들이 서로 간에 간섭 받지 않을 수 있는 최소 이격 거리를 확보함과 동시에 제3 영역(R3)의 면적을 최소화할 수 있다. 이에 따라, 제1 및 제2 영역들(R1, R2)의 트랜지스터들의 구동 특성을 확보하면서 칩 면적의 오버헤드가 최소화될 수 있다.
도 8a 및 도 8b를 참조하면, 기판(100) 상에, 제1 및 제2 활성 패턴들(AP1b, AP2b)을 가로지르는 제1 및 제2 게이트 구조체들(GS1, GS2)이 각각 형성될 수 있다. 제1 게이트 구조체들(GS1) 각각은 기판(100) 상에 차례로 적층된 제1 게이트 유전 패턴(GD1) 및 제1 게이트 전극(GE1)을 포함할 수 있다. 제2 게이트 구조체들(GS2) 각각은 기판(100) 상에 차례로 적층된 제2 게이트 유전 패턴(GD2) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 일 실시예에 따르면, 제1 및 제2 게이트 구조체들(GS1, GS2)을 형성하는 것은, 개구부들을 갖는 제1 층간 절연막(170)을 형성하는 것, 및 개구부들 내에 게이트 유전막 및 게이트 전극막을 차례로 형성하는 것을 포함할 수 있다. 다른 실시예에 따르면, 제1 및 제2 게이트 구조체들(GS1, GS2)을 형성하는 것은, 기판(100) 상에 차례로 적층된 게이트 유전막 및 게이트 전극막을 패터닝하는 것을 포함할 수 있다. 이 경우, 제1 층간 절연막(170)은 제1 및 제2 게이트 구조체들(GS1, GS2)의 형성 후에, 형성될 수 있다. 제1 및 제2 게이트 유전 패턴들(GD1, GD2)은, 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)은, 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(170)은, 일 예로, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 도시되지는 않았지만, 제1 및 제2 게이트 구조체들(GS1, GS2) 각각의 양 측벽들 상에 게이트 스페이서들이 형성될 수 있다.
제1 게이트 구조체들(GS1) 각각의 양 측의 제1 활성 패턴들(AP1b) 상에 제1 소스/드레인 영역들이 형성될 수 있고, 제2 게이트 구조체들(GS2) 각각의 양 측의 제2 활성 패턴들(AP2b) 상에 제2 소스/드레인 영역들이 형성될 수 있다. 여기서, 제1 게이트 구조체들(GS1) 및 제1 소스/드레인 영역들은, 도 1a 및 도 1b에서 설명한 셀 어레이의 메모리 셀 트랜지스터들을 구성할 수 있다. 그리고, 제1 게이트 구조체들(GS1)의 각각의 아래에 배치되는 제1 활성 핀들(AF1)은, 메모리 셀 트랜지스터들의 채널 영역들에 해당할 수 있다. 또한, 제2 게이트 구조체들(GS2) 및 제2 소스/드레인 영역들은, 도 1a 및 도 1b에서 설명한 주변 회로의 주변 회로 트랜지스터들을 구성할 수 있다. 그리고, 제2 게이트 구조체들(GS2)의 각각의 아래에 배치되는 제2 활성 핀들(AF2)은, 주변 회로 트랜지스터들의 채널 영역들에 해당할 수 있다.
이 후, 제1 소스/드레인 영역들에 전압을 인가하기 위한 제1 콘택들(CT1) 및 제2 소스/드레인 영역들에 전압을 인가하기 위한 제2 콘택들(CT2)이 형성될 수 있다. 제1 및 제2 콘택들(CT1, CT2)은 제1 및 제2 게이트 구조체들(GS1, GS2)의 상면을 덮는 제2 층간 절연막(180) 내에 형성될 수 있다. 제2 층간 절연막(180)은 일 예로, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따르면, 제3 영역(R3)은 최소한의 폭을 가지도록 형성됨에 따라, 상술한 제1 및 제2 게이트 구조체들(GS1, GS2)을 형성하는 과정에서, 제3 영역(R3)에 더미 패턴들(즉, 더미 게이트 구조체들)을 형성하는 것이 생략될 수 있다. 즉, 제3 영역(R3)에서, 기판(100)과 제1 층간 절연막(170) 사이에 더미 패턴들이 게재되지 않을 수 있다.
도 8a 및 도 8b를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 8a 및 도 8b를 참조하면, 기판(100)은 제1 내지 제3 영역들(R1~R3)을 포함할 수 있다. 제1 영역(R1)과 제2 영역(R2)은 서로 이격되고, 제3 영역(R3)은 제1 영역(R1)과 제2 영역(R2) 사이에 게재될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 이 경우, 기판(100)은 반도체 기판 또는 에피택시얼층일 수 있다. 일 예로, 기판(100)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 및 실리콘 게르마늄 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 제1 영역(R1)은 데이터를 저장하기 위한 복수의 메모리 셀들이 배치되는 셀 어레이 영역일 수 있다. 일 예로, 제1 영역(R1)에는 6개의 트랜지스터들로 구성된 복수의 6T 에스램(SRAM) 셀들, 또는 8개의 트랜지스터들로 구성된 8T 에스램 셀들이 배치될 수 있다. 그러나, 본 발명의 개념이 이에 제한되는 것은 아니다. 제2 영역(R2)은 주변 회로가 배치되는 주변 회로 영역의 일 부분일 수 있다. 일 예로, 제2 영역(R2)은 컬럼 디코더 또는 감지 증폭기(Sense Amplifier)가 배치되는 영역일 수 있다. 즉, 제2 영역(R2)에는 제1 영역(R1)의 메모리 셀 트랜지스터들과 전기적으로 연결되는 주변 회로 트랜지스터들이 배치될 수 있다. 제3 영역(R3)은, 제1 및 제2 영역들(R1, R2)의 트랜지스터들이 구동될 때, 제1 및 제2 영역들(R1, R2)의 트랜지스터들이 서로 간섭을 받지 않도록 하기 위해 필요한 이격 거리를 확보하기 위한 버퍼 영역에 해당할 수 있다.
제1 영역(R1)의 기판(100) 상에, 기판(100)으로부터 돌출된 제1 활성 패턴들(AP1b)이 배치될 수 있다. 제1 활성 패턴들(AP1b)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 제2 영역(R2)의 기판(100) 상에 기판(100)으로부터 돌출된 제2 활성 패턴들(AP2b)이 배치될 수 있다. 제2 활성 패턴들(AP2b)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 일 실시예에 따르면, 제2 방향(D2)에 따른 제1 활성 패턴들(AP1b) 사이의 거리들은, 제2 방향(D2)에 따른 제2 활성 패턴들(AP2b) 사이의 거리들과 서로 다를 수 있다. 일 예로, 제2 방향(D2)으로 서로 인접한 제1 활성 패턴들(AP1b) 사이의 거리는 제1 거리(d1)를 가질 수 있고, 제2 방향(D2)으로 서로 인접한 제2 활성 패턴들(AP2b) 사이의 거리는 제1 거리(d1)보다 큰 제2 거리(d2)를 가질 수 있다. 제1 및 제2 활성 패턴들(AP1b, AP2b)은 제3 영역(R3)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
한편, 제3 영역(R3)은 제1 및 제2 영역들(R1, R2) 사이의 기판(100)에 제공되는 제2 트렌치(T2)에 의해 정의될 수 있다. 즉, 제3 영역(R3)의 기판(100)의 상면은 제1 및 제2 영역들(R1, R2)의 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다. 일 실시예에 따르면, 제1 활성 패턴들(AP1b)은, 제1 영역(R1)과 제3 영역(R3)의 경계에서 제2 방향(D2)을 따라 정렬되는 측벽들을 가질 수 있다. 여기서, 제1 영역(R1)과 제3 영역(R3)의 경계는, 일 단면의 관점에서, 제1 영역(R1)의 기판(100)의 상면과 제1 영역(R1)에 인접한 제2 트렌치(T2)의 측벽이 접하는 지점으로 정의될 수 있다. 또한, 제2 활성 패턴들(AP2b)은, 제2 영역(R2)과 제3 영역(R3)의 경계에서 제2 방향(D2)을 따라 정렬되는 측벽들을 가질 수 있다. 여기서, 제2 영역(R2)과 제3 영역(R3)의 경계는, 일 단면의 관점에서, 제2 영역(R2)의 기판(100)의 상면과 제2 영역(R2)에 인접한 제2 트렌치(T2)의 측벽이 접하는 지점으로 정의될 수 있다. 서로 마주하는 제1 및 제2 활성 패턴들(AP1b, AP2b)의 측벽들 사이의 거리(dap)는 제1 방향(D1)에 따른 제3 영역(R3)의 폭을 정의할 수 있다. 이에 더해, 서로 마주하는 제1 및 제2 활성 패턴들(AP1b, AP2b)의 측벽들 사이의 거리(dap)는 제2 트렌치(T2)의 제1 방향(D1)에 따른 폭과 실질적으로 동일할 수 있다. 즉, 제2 트렌치(T2)의 제1 방향(D1)에 따른 폭은 제1 방향(D1)에 따른 제3 영역(R3)의 폭을 정의할 수 있다. 한편, 제2 트렌치(T2)는, 도시된 바와 달리 하면으로 갈수록 그 폭이 좁아지는 측벽 프로파일을 가질 수 있다. 이 경우, 제2 트렌치(T2)의 폭은 그 폭의 값이 최대인 폭으로 정의될 수 있다. 이러한 제3 영역(R3)의 폭은, 제1 및 제2 영역들(R1, R2)의 트랜지스터들이 서로 간에 간섭 받지 않으면서 구동될 수 있는 최소 거리로 설계될 수 있다.
기판(100) 상에 소자 분리 패턴들(ST)이 배치될 수 있다. 제1 영역(R1)의 소자 분리 패턴들(ST)은 제1 활성 패턴들(AP1b)의 상부를 노출할 수 있다. 제2 영역(R2)의 소자 분리 패턴들(ST)은 제2 활성 패턴들(AP2b)의 상부를 노출할 수 있다. 여기서, 소자 분리 패턴들(ST)에 의해 노출되는 제1 및 제2 활성 패턴들(AP1b, AP2b)의 상부는 각각 제1 활성 핀들(AF1), 및 제2 활성 핀들(AF2)로 정의될 수 있다. 제3 영역(R3)의 소자 분리 패턴들(ST)은 제2 트렌치(T2)를 채울 수 있다.
제1 영역(R1)의 기판(100) 상에, 제1 활성 패턴들(AP1b)을 가로지르는 제1 게이트 구조체들(GS1)이 배치될 수 있고, 제2 영역(R2)의 기판(100) 상에 제2 활성 패턴들(AP2b)을 가로지르는 제2 게이트 구조체들(GS2)이 배치될 수 있다. 제1 게이트 구조체들(GS1) 각각은, 제1 활성 패턴들(AP1b)의 상면 및 측벽들을 덮는 제1 게이트 유전 패턴(GD1) 및 제1 게이트 유전 패턴(GD1) 상의 제1 게이트 전극(GE1)을 포함할 수 있다. 이러한 제1 게이트 유전 패턴(GD1) 및 제1 게이트 전극(GE1)은 제2 방향(D2)으로 연장될 수 있다. 제2 게이트 구조체들(GS2) 각각은, 제2 활성 패턴들(AP2b)의 상면 및 측벽들을 덮는 제2 게이트 유전 패턴(GD2) 및 제2 게이트 유전 패턴(GD2) 상의 제2 게이트 전극(GE2)을 포함할 수 있다. 이러한 제2 게이트 유전 패턴(GD2) 및 제2 게이트 전극(GE2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 게이트 유전 패턴들(GD1, GD2)은, 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)은, 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 도시되지는 않았지만, 제1 및 제2 게이트 구조체들(GS1, GS2) 각각의 양 측벽들 상에 게이트 스페이서들이 배치될 수 있다.
제1 게이트 구조체들(GS1) 각각의 양 측의 제1 활성 패턴들(AP1b) 상에 제1 소스/드레인 영역들이 배치될 수 있고, 제2 게이트 구조체들(GS2) 각각의 양 측의 제2 활성 패턴들(AP2b) 상에 제2 소스/드레인 영역들이 배치될 수 있다. 여기서, 제1 게이트 구조체들(GS1) 및 제1 소스/드레인 영역들은, 셀 어레이의 메모리 셀 트랜지스터들을 구성할 수 있다. 그리고, 제1 게이트 구조체들(GS1)의 각각의 아래에 배치되는 제1 활성 핀들(AF1)은, 메모리 셀 트랜지스터들의 채널 영역들에 해당할 수 있다. 또한, 제2 게이트 구조체들(GS2) 및 제2 소스/드레인 영역들은, 주변 회로의 주변 회로 트랜지스터들을 구성할 수 있다. 그리고, 제2 게이트 구조체들(GS2)의 각각의 아래에 배치되는 제2 활성 핀들(AF2)은, 주변 회로 트랜지스터들의 채널 영역들에 해당할 수 있다.
기판(100) 상에 제1 층간 절연막(170)이 배치될 수 있다. 제1 층간 절연막(170)은 제1 및 제2 게이트 구조체들(GS1, GS2)의 측벽들을 덮을 수 있다. 제1 층간 절연막(170) 상에 제2 층간 절연막(180)이 배치될 수 있다. 제2 층간 절연막(180)은 제1 및 제2 게이트 구조체들(GS1, GS2)의 상면을 덮을 수 있다. 제1 및 제2 층간 절연막들(170, 180)은 각각 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(180) 내에 제1 소스/드레인 영역들에 전압을 인가하기 위한 제1 콘택들(CT1) 및 제2 소스/드레인 영역들에 전압을 인가하기 위한 제2 콘택들(CT2)이 배치될 수 있다.
도 10은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital aSSistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireleSS phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 10의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 11은 전자 시스템(도 10의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 10의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 영역, 제2 영역, 및 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역을 포함하는 기판을 제공하는 것;
    상기 제1 및 제2 영역들의 상기 기판 상에, 상기 기판으로부터 돌출되는 제1 및 제2 예비 활성 패턴들을 각각 형성하는 것, 상기 제1 및 제2 예비 활성 패턴들은 상기 제3 영역과 중첩되는 부분들을 포함하고;
    상기 기판 상에 상기 제3 영역을 노출하는 마스크 패턴들을 형성하는 것, 평면적 관점에서, 상기 마스크 패턴들은 상기 제3 영역과 중첩되지 않고;
    상기 마스크 패턴들을 식각 마스크로 이용하는 제1 식각 공정을 수행하여, 상기 제1 및 제2 예비 활성 패턴들로부터 각각 제1 및 제2 활성 패턴들을 형성하는 것; 및
    상기 기판 상에 게이트 구조체들을 형성하는 것, 상기 게이트 구조체들은 상기 제1 활성 패턴들을 가로지르는 제1 게이트 구조체, 및 상기 제2 활성 패턴들을 가로지르는 제2 게이트 구조체를 포함하고,
    상기 제1 활성 패턴들은 상기 제1 내지 제3 영역들을 가로지르는 방향인 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고, 상기 제2 활성 패턴들은 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격되되, 상기 제2 방향으로 서로 인접한 상기 제1 활성 패턴들 간의 간격들은 상기 제2 방향으로 서로 인접한 상기 제2 활성 패턴들 간의 간격들과 다르고,
    상기 제1 식각 공정에 의해 상기 제3 영역에 제2 트렌치가 형성되며,
    상기 제2 트렌치의 하면은 상기 제1 및 제2 예비 활성 패턴들을 정의하는 제1 트렌치의 하면보다 낮고,
    상기 제2 트렌치의 상기 제1 방향에 따른 최대 폭은 상기 제3 영역의 상기 제1 방향에 따른 폭을 정의하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 예비 활성 패턴들 각각은, 상기 제1 방향으로 나란하게 연장되는 한 쌍의 제1 라인 패턴들 및 상기 한 쌍의 제1 라인 패턴들 각각의 일 단에서 상기 한 쌍의 제1 라인 패턴들을 서로 연결하는 제1 연결 패턴을 포함하되, 상기 제1 연결 패턴은 상기 제3 영역과 중첩되고,
    상기 제2 예비 활성 패턴들 각각은, 상기 제1 방향으로 나란하게 연장되는 한 쌍의 제2 라인 패턴들 및 상기 한 쌍의 제2 라인 패턴들 각각의 일 단에서 상기 한 쌍의 제2 라인 패턴들을 서로 연결하는 제2 연결 패턴을 포함하되, 상기 제2 연결 패턴은 상기 제3 영역과 중첩되는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1 식각 공정에 의해 상기 제1 및 제2 연결 패턴들이 제거되는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 한 쌍의 제1 라인 패턴들 사이의 간격은 상기 한 쌍의 제2 라인 패턴들 사이의 간격과 다른 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 예비 활성 패턴들을 형성하는 것은:
    상기 기판 상에 하드 마스크막을 형성하는 것;
    상기 하드 마스크막 상에 희생 패턴들을 형성하는 것, 상기 희생 패턴들은 상기 제1 영역에 제공되는 제1 희생 패턴들 및 상기 제2 영역에 제공되는 제2 희생 패턴들을 포함하고;
    상기 제1 및 제2 희생 패턴들의 측벽들 상에 각각 제1 및 제2 스페이서들을 형성하는 것;
    상기 제1 및 제2 희생 패턴들을 제거하는 것;
    상기 제1 및 제2 스페이서들에 의해 노출되는 상기 하드 마스크막을 식각하여 상기 제1 영역에 제공되는 제1 하드 마스크 패턴들 및 상기 제2 영역에 제공되는 제2 하드 마스크 패턴들을 형성하는 것; 및
    상기 제1 및 제2 하드 마스크 패턴들을 식각마스크로 상기 기판의 상부를 식각하여 상기 제1 및 제2 예비 활성 패턴들을 정의하는 상기 제1 트렌치를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 희생 패턴들을 형성하는 것은:
    상기 하드 마스크막 상에 희생막을 형성하는 것;
    상기 희생막 상에 제1 파장의 노광원을 이용하는 포토리소그래피 공정을 수행하여, 상기 제1 영역에 제공되는 제1 포토레지스트 패턴들 및 상기 제2 영역에 제공되는 제2 포토레지스트 패턴들을 형성하는 것; 및
    상기 제1 및 제2 포토레지스트 패턴들을 식각 마스크로하여 상기 희생막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 포토레지스트 패턴들은 제1 피치의 라인 앤 스페이스 패턴들이 반복적으로 배치되는 구조를 갖고,
    상기 제2 포토레지스트 패턴들은 상기 제1 포토레지스트 패턴들로부터 상기 제1 방향으로 제1 거리만큼 이격되고, 상기 제1 피치와 다른 제2 피치의 라인 앤 스페이스 패턴들이 반복적으로 배치되는 구조를 가지되,
    상기 제1 거리는 상기 제1 파장보다 작은 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제1 포토레지스트 패턴들 중 적어도 하나는 상기 제2 포토레지스트 패턴들 중 적어도 하나와 연결되어 일체를 이루는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 제3 영역에는 상기 게이트 구조체들이 형성되지 않는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제1 게이트 구조체는 메모리 셀 트랜지스터를 구성하고,
    상기 제2 게이트 구조체는 주변 회로 트랜지스터를 구성하는 반도체 소자의 제조 방법.
  12. 기판을 패터닝하여 예비 활성 패턴들을 정의하는 제1 트렌치를 형성하는 것, 상기 예비 활성 패턴들은, 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 예비 활성 패턴들, 및 상기 제1 예비 활성 패턴들로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격되는 제2 예비 활성 패턴들을 포함하되, 상기 제2 방향으로 서로 인접하는 상기 제1 예비 활성 패턴들 사이의 간격은 상기 제2 방향으로 서로 인접하는 상기 제2 예비 활성 패턴들 사이의 간격과 서로 다르고;
    상기 기판 상에, 상기 제1 방향으로 서로 마주하는 상기 제1 및 제2 예비 활성 패턴들의 일단들을 노출하는 마스크 패턴들을 형성하는 것;
    상기 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 일단들을 제거하여, 상기 제1 및 제2 예비 활성 패턴들로부터 제1 및 제2 활성 패턴들을 형성하는 것; 및
    상기 기판 상에, 상기 제1 활성 패턴들을 가로지르는 제1 게이트 구조체, 및 상기 제2 활성 패턴들을 가로지르는 제2 게이트 구조체를 형성하는 것을 포함하고,
    상기 식각 공정에 의해 상기 제1 트렌치의 하면보다 낮은 하면을 갖는 제2 트렌치가 형성되되, 상기 제1 및 제2 활성 패턴들 사이의 상기 제1 방향에 따른 이격 거리는 상기 제2 트렌치의 상기 제1 방향에 따른 폭에 의해 정의되는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 예비 활성 패턴들 각각은, 상기 제1 방향으로 나란하게 연장되는 한 쌍의 제1 라인 패턴들 및 상기 한 쌍의 제1 라인 패턴들 각각의 일 단에서 상기 한 쌍의 제1 라인 패턴들을 서로 연결하는 제1 연결 패턴을 포함하고,
    상기 제2 예비 활성 패턴들 각각은, 상기 제1 방향으로 나란하게 연장되는 한 쌍의 제2 라인 패턴들 및 상기 한 쌍의 제2 라인 패턴들 각각의 일 단에서 상기 한 쌍의 제2 라인 패턴들을 서로 연결하는 제2 연결 패턴을 포함하되, 상기 제1 및 제2 연결 패턴들은 각각 상기 제1 및 제2 예비 활성 패턴들의 상기 일단들에 해당하는 반도체 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제1 트렌치들을 형성하는 것은:
    상기 기판 상에 하부 마스크막 및 상부 마스크막을 순차적으로 형성하는 것;
    상기 상부 마스크막 상에 희생 패턴들을 형성하는 것, 상기 희생 패턴들은 상기 기판의 제1 영역에 제공되는 제1 희생 패턴들 및 상기 기판의 제2 영역에 제공되는 제2 희생 패턴들을 포함하고;
    상기 제1 및 제2 희생 패턴들의 측벽들 상에 각각 제1 및 제2 스페이서들을 형성하는 것;
    상기 제1 및 제2 스페이서들을 식각 마스크로 상기 상부 마스크막을 식각하여 상기 제1 및 제2 영역들에 각각 제1 및 제2 상부 마스크 패턴들을 형성하는 것;
    상기 제1 및 제2 상부 마스크 패턴들을 식각 마스크로 상기 하부 마스크막을 식각하여 상기 제1 및 제2 영역들에 각각 제1 및 제2 하부 마스크 패턴들을 형성하는 것; 및
    상기 제1 및 제2 하부 마스크 패턴들을 식각 마스크로 상기 기판의 상부를 식각하여, 상기 제1 영역에 상기 제1 예비 활성 패턴들을 형성하고 상기 제2 영역에 상기 제2 예비 활성 패턴들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 희생 패턴들을 형성하는 것은:
    상기 상부 마스크막 상에 희생막을 형성하는 것;
    상기 희생막 상에 제1 파장의 노광원을 이용하는 포토리소그래피 공정을 수행하여, 상기 제1 영역에 제공되는 제1 포토레지스트 패턴들 및 상기 제2 영역에 제공되는 제2 포토레지스트 패턴들을 형성하는 것; 및
    상기 제1 및 제2 포토레지스트 패턴들을 식각 마스크로 상기 희생막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제1 포토레지스트 패턴들은 상기 제1 방향으로 연장되고, 상기 제2 방향으로 제1 거리만큼 상호 이격되고,
    상기 제2 포토레지스트 패턴들은 상기 제1 방향으로 연장되고 상기 제2 방향으로 상기 제1 거리와 다른 제2 거리만큼 상호 이격되되, 상기 제2 포토레지스트 패턴들은 상기 제1 포토레지스트 패턴들로부터 상기 제1 방향으로 상기 제1 파장보다 작은 제3 거리만큼 이격되는 반도체 소자의 제조 방법.
  17. 제 12 항에 있어서,
    상기 제1 게이트 구조체는 메모리 셀 트랜지스터를 구성하고,
    상기 제2 게이트 구조체는 주변 회로 트랜지스터를 구성하는 반도체 소자의 제조 방법.
  18. 제1 영역, 제2 영역 및 상기 제1 및 제2 영역들 사이의 제3 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판으로부터 돌출되는 제1 활성 패턴들, 및 상기 제2 영역의 상기 기판으로부터 돌출되는 제2 활성 패턴들, 상기 제1 활성 패턴들은 상기 제1 내지 제3 영역들을 가로지르는 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고, 상기 제2 활성 패턴들은 상기 제1 방향으로 연장되고, 상기 제2 방향으로 서로 이격되되, 상기 제2 방향으로 서로 인접한 상기 제1 활성 패턴들 간의 간격들은 상기 제2 방향으로 서로 인접한 상기 제2 활성 패턴들 간의 간격들과 다르고; 및
    상기 제1 활성 패턴들을 가로지르는 제1 게이트 구조체, 및 상기 제2 활성 패턴들을 가로지르는 제2 게이트 구조체를 포함하고,
    상기 제1 및 제2 활성 패턴들은 상기 기판에 제공되는 제1 트렌치에 의해 정의되고,
    상기 제3 영역은 상기 제1 및 제2 영역들 사이의 상기 기판에 제공되는 제2 트렌치에 의해 정의되되, 상기 제1 활성 패턴들은 상기 제1 영역과 상기 제3 영역의 경계에서 상기 제2 방향을 따라 정렬되는 측벽들 갖고, 상기 제2 활성 패턴들은 상기 제2 영역과 상기 제3 영역의 경계에서 상기 제2 방향을 따라 정렬되는 측벽을 갖고,
    상기 제2 트렌치의 하면은 상기 제1 트렌치의 하면보다 낮고,
    상기 제2 트렌치의 상기 제1 방향에 따른 최대 폭은 상기 제3 영역의 상기 제1 방향에 따른 폭을 정의하는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제1 영역과 상기 제3 영역의 상기 경계는, 일 단면의 관점에서, 상기 제1 영역의 상기 기판의 상면과 상기 제2 트렌치의 일 측벽이 접하는 지점으로 정의되고,
    상기 제2 영역과 상기 제3 영역의 상기 경계는, 일 단면의 관점에서, 상기 제2 영역의 상기 기판의 상면과 상기 일 측벽에 대향하는 상기 제2 트렌치의 타 측벽이 접하는 지점으로 정의되는 반도체 소자.
  20. 제 18 항에 있어서,
    상기 제1 게이트 구조체는 메모리 셀 트랜지스터를 구성하고,
    상기 제2 게이트 구조체는 주변 회로 트랜지스터를 구성하는 반도체 소자.
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