JP2011507308A - ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造 - Google Patents

ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造 Download PDF

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Abstract

半導体材料からなる途切れのないループの様々な部分を、お互いから電気的に分離する。幾つかの実施形態においては、ループの端部を、ループの中間部分から電気的に分離する。幾つかの実施形態においては、端部において互いに接続された二つの区間を有する半導体材料のループを、ピッチマルチプリケーションプロセスによって形成するが、このプロセスでは、スペーサのループはマンドリルの側壁に接して形成される。マンドリルを除去し、マスキング材料のブロックを、スペーサループの少なくとも一つの端部に置く。幾つかの実施形態においては、マスキング材料のブロックを、スペーサループの各端部に置く。スペーサおよびブロックによって画定されるパターンを、半導体材料の層へと転写する。ブロックは、全ループを電気的に接続する。選択ゲートを、ループの各区間に沿って形成する。ブロックは、ソース／ドレインとして機能する。選択ゲートをオフ状態にバイアスして、ループの区間の中間部分からブロックへの電流を防ぎ、それによって、ループの端部から中間部分を電気的に分離し、また、ループの異なる区間をお互いから電気的に分離する。

Description

＜関連する出願への参照＞
本出願は、以下に関連し、以下を参照により、その全体を組み入れる。それは、２００４年９月２日に出願された、Abatchevらによる米国特許出願整理番号10/934,778（代理人整理番号：MICRON.294A）、２００４年８月３１日に出願された、Tranらによる米国特許出願整理番号10/931,771（代理人整理番号：MICRON.295A）、２００５年８月３１日に出願された、Tranらによる米国特許出願整理番号11/216,477（代理人整理番号：MICRON.314A）および２００５年８月２９日に出願された、Tranらによる米国特許出願整理番号11/214,544（代理人整理番号：MICRON.316A）である。
＜技術分野＞
本発明は、概して集積回路および電子デバイスの作製に関し、より詳細には、作製方法および関連構造に関する。
＜関連技術の説明＞
携帯性、計算能力、メモリ容量およびエネルギー効率を増加させる要求を含む、多数の要因の結果として、集積回路はそのサイズが絶えず縮小している。例えば電気デバイスおよび相互接続配線などの集積回路を形成する構成フィーチャのサイズもまた、集積回路のサイズ縮小を容易にするために、絶えず縮小されている。
フィーチャサイズを縮小する傾向は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、強誘電体（ＦＥ）メモリなどのメモリ回路もしくはデバイスにおいて顕著である。一例をあげると、ＤＲＡＭは、通常、メモリセルとして知られる、何百万もしくは何十億もの同質の回路素子を含む。メモリセルは、典型的には、ストレージキャパシタおよびアクセス電界効果トランジスタの二つの電気デバイスから成る。各メモリセルは、１ビット（２進数）のデータを格納することができるアドレス可能な位置である。ビットは、トランジスタを介してセルへと書き込み、キャパシタにおける電荷を検知することによって読み出すことができる。
別の例においては、フラッシュメモリは、通常、電荷を保持することが可能な浮遊ゲート電界効果トランジスタを含んでいる何十億ものフラッシュメモリセルを含む。浮遊ゲートに電荷があるかないかにより、メモリセルの論理状態が決定する。ビットは、セルに電荷を注入することによって、もしくはセルから電荷を除去することによってセルへと書き込むことができる。フラッシュメモリセルは、各々異なるビット読み出しスキームを有する異なるアーキテクチャ構造で接続することができる。“ＮＯＲ”アーキテクチャ構造においては、各メモリセルを、１つのビット線に結合し、個々に読み出すことができる。“ＮＡＮＤ”アーキテクチャ構造においては、メモリセルは、セルからなる“ストリング”状に配列され、セルストリングのうちの一つにおけるデータへアクセスするために、ビット線全体がアクティベートされる。
一般的には、メモリセルを構成する電気デバイスのサイズおよびメモリセルにアクセスする導線のサイズを縮小することによって、メモリデバイスはより小さく形成することができる。さらには、ストレージ容量は、メモリデバイス中の任意の領域上により多くのメモリセルを収めることによって増加させることができる。
ピッチの概念は、メモリデバイスなどの集積回路におけるフィーチャサイズの１つの特徴を表すために使用されうる。ピッチは、通常は繰り返しパターンに配置されるアレイ状のフィーチャなどの、二つの隣接するフィーチャにおける同一点間の距離として定義される。これらのフィーチャは、通常、隣接するフィーチャ間のスペースによって画定され、このスペースは、典型的には、絶縁体などの材料によって充填される。結果として、ピッチは、フィーチャの幅と、それに隣接するフィーチャからそのフィーチャを分離する、フィーチャの片側におけるスペース幅との合計と考えることができる。スペースおよびラインなどのフィーチャは、通常は繰り返されて、スペーサおよびフィーチャの繰り返しパターンを形成することが理解されるであろう。
クリティカルディメンジョン（ＣＤ）は、フィーチャサイズを表すために使用される別の用語である。クリティカルディメンジョンとは、特定の回路もしくはマスキングスキームにおけるフィーチャの最小寸法である。集積回路作製中に、特定の構造（例えば、浅（シャロウ）トレンチ分離（ＳＴＩ）構造）のＣＤを制御することは、例えば、予測可能な回路性能を保証することによって、集積回路の持続的サイズ縮小を容易にするのに役立つ。
フィーチャサイズの継続的縮小により、フィーチャを形成するために使用される技術に対してますます大きな要求が課される。例えば、フォトリソグラフィーは、集積回路作製において、導線などのフィーチャをパターン化するために通常使用される。しかしながら、光学、光もしくは放射波長、および使用可能なフォトレジスト材料などの要因によって、フォトリソグラフィー技術それぞれが、特定のフォトリソグラフィー技術が確実にフィーチャを形成することが可能な寸法よりも小さな、最小ピッチもしくはクリティカルディメンジョンを有する可能性がある。したがって、フォトリソグラフィー技術固有の限界が、継続的フィーチャサイズ縮小にとっての障壁である。
“ピッチダブリング（pitch doubling）”もしくは“ピッチマルチプリケーション（pitch multiplication）”は、最小ピッチを超えて、フォトリソグラフィー技術の可能性を広げるために提案された一方法である。ピッチマルチプリケーション方法の１つは、図１Ａ−図１Ｆに示され、Lowreyらによる米国特許整理番号5,328,810に記述されている。なお、その全開示は本明細書に参照により組み入れられている。図１Ａに関して、ライン１０のパターンが、フォトレジスト層中にフォトリソグラフィーによって形成され、このフォトレジスト層は消耗材料の層２０上にあり、この消耗材料の層２０は基板３０上にある。図１Ｂに示されるように、フォトレジスト層中のパターンは、層２０へと転写され、それによってプレースホルダすなわちマンドリル４０が形成される。フォトレジストライン１０は、ストリップされ、マンドリル４０は、図１Ｃに示されるように、隣接するマンドリル４０間の距離を増加させるためにエッチングされる。続いて、スペーサ材料の層５０が、図１Ｄに示されるように、マンドリル４０を覆って堆積される。その後、マンドリル４０の側面にスペーサ６０が形成される。このスペーサ形成は、図１Ｅに示されるように、水平面７０および８０からスペーサ材料を選択的にエッチングすることによって達成される。残っているマンドリル４０は、その後除去され、これによりスペーサ６０のみが残され、これらは、図１Ｆに示されるように、パターン化のためのマスクとしてともに作用する。したがって、当初は、１フィーチャおよび１スペースを画定するパターンを含んでいた所与のピッチは、いまや、同一幅が、２フィーチャ、およびスペーサ６０によって画定される２スペースを含んでいる。
上述された例ではピッチは実際には半分になっているが、ピッチにおけるこの縮小は、従来から、ピッチ“ダブリング”もしくはより一般的には、ピッチ“マルチプリケーション”と称されている。したがって、従来から、ある係数でのピッチの“マルチプリケーション”は、実際には、その係数でのピッチの縮小に関係している。本明細書では、従来用語がそのまま使用される。
より小さなクリティカルディメンジョンおよびピッチが可能になる一方で、集積回路作製の要件が変化して新たな課題が浮上するにつれて、ピッチマルチプリケーションは、継続的発展に向かっている。したがって、小さなフィーチャを形成するための方法および構造に対する要求は常に存在する。
図１Ａは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの一作製段階の概略側断面図である。 図１Ｂは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの図１Ａに続く作製段階の概略側断面図である。 図１Ｃは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの図１Ｂに続く作製段階の概略側断面図である。 図１Ｄは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの図１Ｃに続く作製段階の概略側断面図である。 図１Ｅは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの図１Ｄに続く作製段階の概略側断面図である。 図１Ｆは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの図１Ｅに続く作製段階の概略側断面図である。 図２は、本発明の実施形態による、部分的に形成された集積回路の概略俯瞰図である。 図３Ａは、本発明の実施形態による、部分的に形成された図２の集積回路の概略側断面図である。 図３Ｂは、本発明の実施形態による、部分的に形成された図２の集積回路の概略俯瞰図である。 図４Ａは、本発明の実施形態による、集積回路のアレイ領域におけるフォトレジスト層内にラインを形成した後の図３Ａおよび図３Ｂの部分的に形成された集積回路の概略側断面図である。 図４Ｂは、本発明の実施形態による、集積回路のアレイ領域におけるフォトレジスト層内にラインを形成した後の図３Ａおよび図３Ｂの部分的に形成された集積回路の概略俯瞰図である。 図５Ａは、本発明の実施形態による、フォトレジスト層内のライン間のスペースを拡大した後の図４Ａおよび図４Ｂの部分的に形成された集積回路の概略側断面図である。 図５Ｂは、本発明の実施形態による、フォトレジスト層内のライン間のスペースを拡大した後の図４Ａおよび図４Ｂの部分的に形成された集積回路の概略俯瞰図である。 図６は、本発明の実施形態による、スペーサ材料の層を堆積した後の図５Ａおよび図５Ｂの部分的に形成された集積回路の概略側断面図である。 図７Ａは、本発明の実施形態による、スペーサエッチングした後の図６の部分的に形成された集積回路の概略側断面図である。 図７Ｂは、本発明の実施形態による、スペーサエッチングした後の図６の部分的に形成された集積回路の概略俯瞰図である。 図８Ａは、本発明の実施形態による、一時的層の残存部分を除去して集積回路のアレイ領域におけるスペーサのパターンを残した後の図７Ａおよび図７Ｂの部分的に形成された集積回路の概略側断面図である。 図８Ｂは、本発明の実施形態による、一時的層の残存部分を除去して集積回路のアレイ領域におけるスペーサのパターンを残した後の図７Ａおよび図７Ｂの部分的に形成された集積回路の概略俯瞰図である。 図９Ａは、本発明の実施形態による、フォトレジストをスペーサ間に堆積させ、かつスペーサを覆って堆積させた後の図８Ａおよび図８Ｂの部分的に形成された集積回路の概略側断面図である。 図９Ｂは、本発明の実施形態による、フォトレジストをスペーサ間に堆積させ、かつスペーサを覆って堆積させた後の図８Ａおよび図８Ｂの部分的に形成された集積回路の概略俯瞰図である。 図１０Ａは、本発明の実施形態による、フォトレジスト中にパターンを形成した後の図９Ａおよび図９Ｂの部分的に形成された集積回路の概略側断面図である。 図１０Ｂは、本発明の実施形態による、フォトレジスト中にパターンを形成した後の図９Ａおよび図９Ｂの部分的に形成された集積回路の概略俯瞰図である。 図１１は、本発明の実施形態による、パターン化されたフォトレジストおよびスペーサによって画定された組み合わせパターンを下部のハードマスク層へと転写した後の図１０Ａおよび図１０Ｂの部分的に形成された集積回路の概略側断面図である。 図１２は、本発明の実施形態による、組み合わせパターンを一次マスク層へと転写した後の図１１の部分的に形成された集積回路の概略側断面図である。 図１３は、本発明の実施形態による、組み合わせパターンを下部基板へと転写した後の図１２の部分的に形成された集積回路の概略側断面図である。 図１４Ａは、本発明の実施形態による、パターンを基板へと転写し、基板上に存在するハードマスク層を除去した後の図１３の部分的に形成された集積回路の概略側断面図である。 図１４Ｂは、本発明の実施形態による、パターンを基板へと転写し、基板上に存在するハードマスク層を除去した後の図１３の部分的に形成された集積回路の概略俯瞰図である。 図１５は、本発明の実施形態による、誘電体でトレンチを充填し、ゲートスタックに相当する一連の層を形成した後の図１４Ａおよび図１４Ｂの部分的に形成された集積回路の概略側断面図である。 図１６Ａは、本発明の実施形態による、フォトレジスト層を堆積しパターン化した後の図１５の部分的に形成された集積回路の概略側断面図である。 図１６Ｂは、本発明の実施形態による、フォトレジスト層を堆積しパターン化した後の図１５の部分的に形成された集積回路の概略側断面図である。 図１６Ｃは、本発明の実施形態による、フォトレジスト層を堆積しパターン化した後の図１５の部分的に形成された集積回路の概略俯瞰図である。 図１７Ａは、本発明の実施形態による、フォトレジスト層から一連のゲートスタック層へとパターンを転写した後の図１６Ａおよび図１６Ｂの部分的に形成された集積回路の概略側断面図である。 図１７Ｂは、本発明の実施形態による、フォトレジスト層から一連のゲートスタック層へとパターンを転写した後の図１６Ａおよび図１６Ｂの部分的に形成された集積回路の概略俯瞰図である。 図１８は、本発明の実施形態による、ＮＡＮＤフラッシュメモリデバイスのメモリセルアレイの概略図である。 図１９は、本発明の実施形態による、メモリデバイスを含む電子デバイスを示すシステムブロック図である。
ピッチマルチプリケーションでは、近接した状態で離隔されたラインを、スペーサによって形成されたマスクを使用してそれらラインをパターン化することにより形成することが可能である。スペーサはマンドリルの側壁に接して形成されるため、通常、スペーサは途切れのないループを形成する。これらの途切れのないループを使用して基板をパターン化することによって、基板中に材料からなる途切れのないループを形成することができる。しかしながら、一般には、メモリデバイスにおけるビット線もしくはワード線などの種々の用途における使用のためには、互いに接触していないラインが望まれる。したがって、スペーサループを使用してパターン化され、近接した状態で離隔されたライン対を利用するために、通常はループの端部にエッチング処理を施して、ループの区間を物理的かつ電気的に別々に分離させる。このような（ループエッチングと呼ばれる）エッチングの方法および構造は、米国特許整理番号7,151,040に記述され、その全開示は、本明細書に参照として組み入れられる。
ループエッチングの場合、通常、ループの周囲にかつこれを覆って保護材料が堆積される。その後、ループの端部を露出するように保護材料をパターン化する。露出されたループはエッチングに暴露され、除去される。続いて、保護材料が除去されて、物理的に互いに接触していないラインが残る。したがって、ループの端部のエッチングは、堆積、パターン化および材料除去ステップを含みうる。パターン化ステップは、フォトリソグラフィーの実施およびマスクを介した保護材料の光に対する暴露を含みうることが理解されるであろう。これらのステップを実施するために必要とされる時間のために、ならびに、場合によっては、これらのステップを実施するための処理設備間で基板を移動するために必要とされる時間のために、望ましくないことに、ループエッチングは、例えばピッチマルチプリケーションを使用する集積回路作製に関連した時間および複雑さを追加する可能性がある。
好都合なことには、本発明の幾つかの実施形態によれば、半導体ループの異なる区間が、ループエッチングを実施する必要なく、電気的に分離される。もっと正確に言えば、ループ内に分離トランジスタを形成して、異なる区間をお互いから電気的に分離する。ゲートを半導体材料のループの上に形成し、ループのうちこのゲートに隣接する領域をドープして、ソースおよびドレイン領域を形成する。ゲートの直下のループ領域は、アクティブ領域として機能する。ゲートをオフ状態にバイアスして、アクティブ領域を介する電流を防ぎ、それによって、ループのうちゲートの片側にある部分をゲートの他方側にある部分から電気的に分離させる。幾つかの実施形態においては、分離トランジスタが、ループの各区間の端部に形成され、１ループにつき、このようなトランジスタは合計４つになる。分離トランジスタは、各トランジスタ対間で、半導体材料の二つの電気的に分離された区間を画定する。
幾つかの実施形態においては、半導体材料（例えばドープされた半導体材料）のループは、ピッチマルチプリケーションプロセスによって形成される。スペーサループが、基板より上のレベルで形成される。マスキング材料のブロックが、各ループのうちの一区画上に存在し、例えば、各ループが、端部において接合され、材料からなる略平行な線である実施形態においては、それぞれのループの各端部にマスキング材料の異なるブロックが存在する。スペーサループおよびマスキング材料のブロックによって画定されるパターンは、基板へと転写され、それによって、半導体材料のブロックにおいて終端し、かつこれに接触した半導体材料のラインが形成される。トランジスタゲートが、半導体材料の各ライン上に半導体材料の各ブロックに隣接して形成される。半導体材料のブロック、およびラインのうちそのブロックとは反対となるゲート側にある部分がドープされて、ソース／ドレイン領域が形成される。ブロックおよびゲートを電気的に互いに結合させ、オフ状態にバイアスして、半導体材料のラインをブロックから電気的に分離する。したがって、ブロック間に配置された各ラインは、ループエッチングを実施する必要なく、他のラインから電気的に分離される。
好都合なことには、分離トランジスタを形成するためのステップは、通常は既に、他のトランジスタを形成するためのプロセスフローの一部分であり、例えば、メモリデバイスにおける浮遊ゲートトランジスタおよび選択ゲートを形成するために使用されるものと同一のパターン化、ドーピングおよび堆積ステップを使用して分離トランジスタを形成することが可能であることが理解されるであろう。結果として、多くの実施形態においては、分離トランジスタの形成は、このプロセスフローに対して、いかなる追加ステップも導入しない。さらには、ループエッチングを不要にすることによって、ループエッチングに関連するプロセスステップを省略することが可能である。したがって、プロセスフローは単純化され、プロセススループットは増加する。
さらには、幾つかの実施形態においては、本明細書で例示する種々のフォトレジスト層をパターン化するために使用されるフォトリソグラフィーによる方法の最小ピッチより小さなピッチを有するラインを形成することができる。好都合なことには、本発明の実施形態によって、約１００ｎｍ以下もしくは約５０ｎｍ以下のピッチを有するラインの形成が可能となる。
これより、図面に対する言及がなされるが、図面を通して同様の参照番号は同様の部分を指す。これらの図面は、必ずしも同一の縮尺で描かれているわけではないことが理解されよう。さらには、議論および例示の簡便性のために、ビット線、ワード線、スペーサおよびメモリブロックなどのマスクフィーチャおよびエッチングされたフィーチャを含む、限られた数のフィーチャのみが示されていることが理解されるであろう。幾つかの実施形態においては、これらのフィーチャはさらに数を追加されうる。
本発明の幾つかの実施形態の第一フェーズにおいて、マスクフィーチャがピッチマルチプリケーションによって形成される。
図２は、部分的に作製された集積回路１００の一部の俯瞰図を示す。本発明の実施形態は、どんな集積回路を形成するのにも使用することができ、種々の基板をパターン化するためのマスクを形成するために適用することができるが、本発明の実施形態は、特に好都合なことに、ＤＲＡＭ、ＲＯＭ、（ＮＡＮＤもしくはＮＯＲフラッシュメモリを含む）フラッシュメモリなどの揮発性および不揮発性メモリデバイス向けのメモリセルアレイを含む電気デバイスのアレイを有するデバイスを形成するためにも、論理もしくはゲートアレイを有する集積回路を形成するためにも適用することができる。例えば、論理アレイは、周辺にサポート論理回路を伴ってメモリアレイと同等のコアアレイを有するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であってもよい。したがって、集積回路１００は、例えば、論理アレイと埋設式メモリとの両方を備えることができるメモリチップもしくはプロセッサとしてもよく、あるいは、論理アレイもしくはゲートアレイを有する何か他の集積回路としてもよい。
引き続き図２に関して、中央領域１０２（“アレイ”）は、周辺領域１０４（“周辺部”）によって包囲される。完全に形成された集積回路においては、アレイ１０２は、通常、トランジスタおよび／もしくはキャパシタを含めた導電線および電気デバイスで密集することが理解されるであろう。メモリデバイスにおいては、電気デバイスが複数のメモリセルを形成するが、これらメモリセルをワード線とビット線の交点で規則的な格子状に配置することができる。望ましいことに、ピッチマルチプリケーションは、本明細書で記述されるように、アレイ１０２におけるトランジスタおよび／もしくはキャパシタの行／列などのフィーチャを形成するために使用することができる。一方、周辺部１０４は、通常、アレイ１０２におけるフィーチャよりも大きいフィーチャを含む。アレイパターン特有の規則的な格子はピッチマルチプリケーションの助けとなるが、周辺部１０４に配置される論理回路の幾何学的複雑性によって、ピッチマルチプリケーションを使用することが困難となるので、周辺部１０４においては、ピッチマルチプリケーションではなく従来のフォトリソグラフィーを、論理回路などのフィーチャをパターン化するために使用するのが望ましい。さらには、周辺部における幾つかのデバイスは、電気的な制約によって、より大きな幾何形状を必要とし、したがって、そのようなデバイスに対しては、ピッチマルチプリケーションは従来のフォトリソグラフィーと比較してあまり有益でないものとなる。いくつかのケースにおいては、周辺部１０４は、従来のリソグラフィーとピッチマルチプリケーションの両方によって画定されるパターン／回路を含みうる。考えられる相対的な大きさの相違に加えて、部分的に作製された集積回路１００における周辺部１０４およびアレイ１０２領域の相対的な位置ならびにその数は、図示されている物と異なる場合があることが当業者には理解されるであろう。
図３Ａは、部分的に形成された集積回路１００の側断面図を示す。種々のマスキング層１２０−１４０が基板１１０の上に提供される。層１２０−１４０は、以下に記述されるように、基板１１０をパターン化するためのマスクを形成するようにエッチングされることとなる。図示の実施形態においては、選択的に画定可能な層１２０が、ハードマスクすなわちエッチストップ層１３０上に存在し、ハードマスクすなわちエッチストップ層１３０が、一次マスク層１４０上に存在し、一次マスク層１４０が、マスクを介して処理（例えばエッチング）される基板１１０上に存在する。
基板１１０上に存在する層１２０−１４０のための材料は、本明細書で記述される種々のパターン形成およびパターン転写ステップに対する化学および処理条件の考慮に基づいて選択される。最上部の選択的画定可能層１２０と基板１１０との間の層は、選択的画定可能層１２０に由来するパターンを基板１１０へと転写するよう機能するため、選択的画定可能層１２０と基板１１０との間の層１３０−１４０は、他の露出された材料に対してそれらの層を選択的にエッチングすることができるように選択される。ある材料に対するエッチング速度が、周囲の材料のエッチング速度と比較して、少なくとも約２−３倍大きいか、少なくとも約１０倍大きいか、少なくとも約２０倍大きいか、または少なくとも約４０倍大きい場合に、その材料は選択的もしくは優先的にエッチングされると考えられることが理解されるであろう。一次ハードマスク層１４０の上に存在する層１２０−１３０の目的は、層１４０内に境界明瞭なパターンを形成することを可能にすることであるため、適切な他の材料、化学作用、および／もしくは処理条件が用いられる場合には、層１２０−１３０のうちの一つ以上は、省略されるかまたは置換されてもよいことが理解されるであろう。例えば、基板が比較的単純で、ハードマスク層１３０に対して選択的にエッチングすることができる場合、一次ハードマスク層１４０を省略することができ、ハードマスク層１３０を使用してパターンを基板へと直接転写することができる。
引き続き、図３Ａに関して、選択的画定可能層１２０は、感光性（photo-definable）であり、これは、例えばフォトレジストで形成される。このフォトレジストには、あらゆるポジティブもしくはネガティブフォトレジストを含む本技術分野で既知のあらゆるフォトレジストが含まれる。例えば、このフォトレジストは、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ、もしくは３６５ｎｍ波長システム、１９３ｎｍ波長液浸システム、（１３．７ｎｍ波長システムを含む）極紫外線システム、または電子ビームリソグラフィーシステムと適合する任意のフォトレジストでよい。さらには、マスクレスリソグラフィーもしくはマスクレスフォトリソグラフィーを、選択的画定可能層１２０を画定するために使用することができる。フォトレジスト材料の例は、フッ化アルゴン（ＡｒＦ）感受性フォトレジスト、つまりＡｒＦ光源と使用するのに適切なフォトレジスト、およびフッ化クリプトン（ＫｒＦ）感受性フォトレジスト、つまりＫｒＦ光源と使用するのに適切なフォトレジストを含む。ＡｒＦフォトレジストは、比較的短い波長の光、例えば１９３ｎｍ波長光を使用するフォトリソグラフィーシステムで使用される。ＫｒＦフォトレジストは、２４８ｎｍシステムなどのより長い波長のフォトリソグラフィーシステムで使用される。他の実施形態においては、層１２０およびそれに続くレジスト層があればそれを、ナノインプリントリソグラフィーによって（例えば、モールド（mold）もしくは機械力を使用してレジストをパターン化することによって）パターン化することのできるレジストで形成することができる。
幾つかの実施形態においては、ハードマスク層１３０のための材料は、無機材料を含む。ハードマスク層１３０のための材料は、二酸化シリコン（ＳｉＯ２）、シリコンリッチシリコン酸窒化物、シリコンリッチ窒化物などのシリコンもしくは無反射コーティング（ＡＲＣ）、または、スペーサ１７５もしくは他の露出された材料（図７Ａ）に対して所望のエッチング選択度を有するフィルムを含む。ハードマスク層１３０は、複数の材料の層の組み合わせ、例えば、誘電性無反射コーティング（ＤＡＲＣ）を覆った下部無反射コーティング（ＢＡＲＣ）をも含むことができる。記述を簡略化するため、図示の実施形態においては、ハードマスク層１３０は、ＤＡＲＣなどの無反射コーティングである。ハードマスク層１３０に対してＡＲＣを使用することは、フォトリソグラフィー技術の解像限界近くのピッチを有するパターンを形成するために特に有効でありうることが理解されるであろう。ＡＲＣは、光反射を最小限化することによって解像度を高め、したがって、フォトリソグラフィーがパターンの縁部を画定できる精度を増加させことができる。
引き続き、図３Ａに関して、本発明の実施形態では、基板へのパターン転写を容易にするために、一次マスキング層を利用することができる。上述されたように、パターン転写の通常の方法においては、マスクおよび下部基板の両方が、エッチャントに暴露されるが、これにより、パターン転写が完了する前にマスクが磨滅することがある。基板がエッチングされるべき複数の異なる材料を含む場合には、この困難は増幅される。酸化物、窒化物およびシリコンを含む種々の材料と比較して優れたエッチング選択性を有するため、非晶質炭素で一次マスキング層を形成することができる。
非晶質炭素層は、炭化水素化合物またはそのような化合物からなる混合物を炭素前駆体として使用して化学蒸着によって形成することができる。炭素前駆体は、プロピレン、プロピン、プロパン、ブタン、ブチレン、ブタジエンおよびアセチレンを含みうる。非晶質炭素層を形成するための一方法が、２００３年６月３日に発行された、Fairbairnらによる米国特許整理番号6,573,030Ｂ１に記述され、その全開示は本明細書に参照として組み入れられる。幾つかの実施形態においては、非晶質炭素は、光に対する高い透過性を有するとともに、光配向（photo alignment）に使用される光波長に対して透過性を有することによってその光配向に対してさらなる改善を提供する型の非晶質炭素である。このような透過性炭素を形成するための堆積技術は、A.HelmboldおよびD.MeissnerによるThin Solid Films, 283 (1996), 196-203に見出すことができ、その全開示は本明細書に参照として組み入れられる。さらには、非晶質炭素は、ドープされてもよい。ドープされた非晶質炭素を形成するのに適切な一方法が、Yinらによる米国特許出願整理番号10/652,174に記述され、その全開示は本明細書に参照として組み入れられる。
パターンが転写される“基板”は、単一材料の層、様々な材料の複数の層、様々な材料の複数の領域を有するかあるいは自体の中に構造体を有する単一層もしくは複数の層などを含みうることが理解されるであろう。これらの材料は、半導体、絶縁体、導体、もしくはそれらの組み合わせを含みうる。図示の実施形態においては、基板は、例えばｐ型ドーパントを含有する半導体材料など、ドープされた半導体材料で形成される。
図４Ａおよび図４Ｂに関して、感光性材料フィーチャ１２４によって境界を画定されるスペースすなわちトレンチ１２２からなるパターンが、感光性層１２０中に形成される。トレンチ１２２は、例えば２４８ｎｍもしくは１９３ｎｍの光によるフォトリソグラフィーで形成することができるのだが、このフォトリソグラフィーにおいては、層１２０が、レチクルを介して放射線に暴露され、次いで現像される。現像された後で、残存する感光性材料（図示の実施形態においてはフォトレジスト）は、図示のライン１２４（断面図にのみ示される）などのマスクフィーチャを形成する。
結果として生じるライン１２４のピッチは、ライン１２４の幅と隣接するスペース１２２の幅との合計に等しい。ライン１２４とスペース１２２のパターンを使用して形成されるフィーチャのクリティカルディメンジョンを最小化するために、そのピッチを、感光性層１２０をパターン化するために使用されるフォトリソグラフィー技術の限界または限界に近いものにすることができる。例えば、２４８ｎｍの光を使用するフォトリソグラフィーの場合、ライン１２４のピッチを、約１００ｎｍにすることができる。したがって、そのピッチを、このフォトリソグラフィー技術の最小限ピッチにすることができ、以下に記述されるスペーサパターンは、有利には、このフォトリソグラフィー技術の最小限ピッチよりも小さなピッチを有しうる。もう１つの選択肢として、フォトリソグラフィー技術の限界に近くなるにつれて位置およびフィーチャサイズについての誤差の許容範囲が通常は増大するので、ライン１２４の位置およびサイズにおける誤差を最小化するために、より大きなフィーチャサイズ（例えば、２００ｎｍ以上）を有するようにライン１２４を形成することもできる。
図５Ａおよび図５Ｂに示されるように、スペース１２２は、フォトレジストライン１２４をエッチングすることによって拡大されて、改変されたスペース１２２ａおよびライン１２４ａが形成される。フォトレジストライン１２４は、それらのフィーチャを“シュリンク（shrink）”させるか、もしくはトリミングするために、等方性エッチングによりエッチングされる。適切なエッチングは、酸素含有プラズマ、例えば、ＳＯ２／Ｏ２／Ｎ２／Ａｒプラズマ、Ｃｌ２／Ｏ２／Ｈｅプラズマ、もしくはＨＢｒ／Ｏ２／Ｎ２プラズマを使用するエッチングを含む。後の記述から理解されるように、ライン１２４の幅が、後に形成されるスペーサ１７５（図７）間の所望のスペースと実質的に等しくなるように、エッチングの程度は選択される。例えば、ライン１２４の幅は、約８０−１２０ｎｍから約３０−７０ｎｍもしくは約５０−７０ｎｍへと縮小することができる。有利には、エッチングで幅を減少させることによって、感光性層１２０をパターン化するために使用されるフォトリソグラフィー技術を使用して生じうるものよりも、ライン１２４ａをより狭くすることが可能である。ライン１２４ａのクリティカルディメンジョンについては、ライン１２４ａをフォトリソグラフィー技術の解像限界より低くエッチングすることができるが、スペース１２２ａとライン１２４ａにおける同一点間の距離が同一のままであるため、スペース１２２ａとライン１２４ａのピッチはこのエッチングによって変化しないことが理解されるであろう。
続いて、図６に関して、スペーサ材料の層１７０が、露出された表面（ハードマスク層１５０と一時的層１４０の上部および側壁を含む）を覆ってコンフォーマル（共形）にブランケット堆積される。スペーサ材料は、下部ハードマスク層１３０へとパターンを転写するためのマスクとして作用しうる任意の材料でよい。スペーサ材料は、シリコン、シリコン酸化物およびシリコン窒化物でありうるが、そのいずれにも限定はされない。図示の実施形態においては、スペーサ材料はシリコン酸化物であるが、シリコン酸化物は、マスキングスタックの他の選択された材料との組み合わせにおいて、特定の利点を提供する。
スペーサ材料堆積のための方法は、原子層堆積を含み、例えば、シリコン前駆体を用いた自己制御式堆積およびこれに続く酸素もしくは窒素前駆体への暴露を用いて、それぞれシリコン酸化物もしくシリコン窒化物を形成する。幾つかの実施形態においては、シリコン酸化物を形成するために、シリコンヘキサクロロジシラン（ＨＣＤ）などのハロゲン化シリコンが、Ｈ２Ｏなどの酸素前駆体とともに、オルタネイティング（alternating）パルスへと導入される。ＡＬＤ（原子層堆積）を、比較的低温、例えば、約２００℃未満もしくは約１００℃未満で実施することができ、これには、フォトレジスト層や非晶質炭素層などの下部の炭素ベースの材料に対する熱的損傷を防ぐという利点がある。他の実施形態においては、スペーサ材料を堆積するために化学蒸着を使用するが、例えば、Ｏ３およびＴＥＯＳを使用してシリコン酸化物を形成する。
層１７０の厚さは、スペーサ１７５（図７Ａ）の所望の幅に基づいて決定される。例えば、幾つかの実施形態においては、層１７０を、約２０−８０ｎｍもしくは約４０−６０ｎｍの厚さへと堆積して、おおよそ同じ幅のスペーサを形成する。ステップ被覆率は、約８０％以上または約９０％以上である。
図７Ａおよび図７Ｂに関して、シリコン酸化物スペーサ層１７０を、異方性エッチングに晒して、部分的に形成された集積回路１００の水平表面１８０からスペーサ材料を除去する。
図８Ａおよび図８Ｂに関して、続いて、選択的画定可能層１２を除去して、独立スペーサ１７５を残す。選択的画定可能層１２０は、有機的ストリッププロセス（organic strip process）を使用して選択的に除去することができる。
このようにして、ピッチマルチプリケーションされたマスクフィーチャを形成する。図示の実施形態においては、スペーサ１７５は、細長いループを形成し、端部において結合される略平行する区間を有する。スペーサ１７５のピッチは、フォトリソグラフィーによってはじめに形成されたフォトレジストライン１２４とスペース１２２（図４Ａおよび図４Ｂ）のピッチのおおよそ半分である。フォトレジストライン１２４が約２００ｎｍのピッチを有する場合には、約１００ｎｍ以下のピッチを有するスペーサ１７５を形成することができる。スペーサ１７５は、フィーチャつまりライン１２４ｂの側壁に接して形成されるため、スペーサ１７５は、改変された感光性層１２０ａにおけるフィーチャつまりライン１２４ａのパターンの外形を概ね追随し、したがって、ライン１２４ａ間のスペース１２２ａにおいて閉ループを形成することが理解されるであろう。
続いて、本発明の幾つかの実施形態に従う方法の第二フェーズにおいて、マスク材料のブロックがスペーサ１７５に重ねられ、結果として生じるパターンは基板１１０へと転写される。
図９Ａおよび図９Ｂに関して、マスク材料（例えばフォトレジスト）の層２００は、スペーサ１７５間でこれを覆って堆積される。フォトレジスト層２００は、ポジティブもしくはネガティブフォトレジストで形成されうる。
図１０Ａおよび図１０Ｂに関して、感光性層２００が、フォトリソグラフィーによってパターン化されて、スペーサ１７５のループ端部にマスキング材料ブロック２１０、２１２が形成される。ブロック２１０、２１２は、スペーサ１７５を横切って伸長するとともにスペーサ１７５の両端に接触する。有利には、ブロック２１０、２１２は、ピッチマルチプリケーションを実施することなく、フォトリソグラフィーでパターン化することができるほど十分大きな寸法を有する。したがって、ピッチマルチプリケーションされたマスクフィーチャとされていないマスクフィーチャで形成された混合パターン１７７を形成することができる。ブロック２１０、２１２は、部分的に作製された集積回路１００の周辺領域に形成される比較的大きな他のフィーチャと同時にパターン化することができる。ピッチマルチプリケーションされたフィーチャとされていないフィーチャを組み合わせるための方法は、米国特許整理番号7,115,525および7,253,118ならびに２００７年７月３１日に出願されたLuan C. Tranによる米国特許出願整理番号11/831,012に開示される。これらの各参照の全開示は、本明細書に参照として組み入れられる。
図１１に関して、ブロック２１０、２１２およびスペーサ１７５で画定されたパターン１７７が、ハードマスク層１３０へと転写される。パターン転写は、例えば、ハードマスク層１３０の異方性エッチングによって達成することができる。
図１２に関して、パターン１７７が、一次マスク層１４０へと転写される。パターン転写は、例えば、一次マスク層１４０の異方性エッチングによって達成されうる。図１３に関して、パターン１７７は、エッチングに対するマスクとして作用する層１４０を用いて異方性エッチングを行うことにより基板１１０へと転写される。
図１４Ａおよび図１４Ｂに関して、基板１１０の上に存在するスペーサ１７５ならびにマスク層１３０および１４０は除去される。ピッチマルチプリケーションが施されたライン３１０が、基板１１０に形成される。各端部において、ライン３１０は、ラテラル方向に分離された（laterally separated）ブロック３２０、３２２と接触する。
図１５に関して、ライン３１０およびブロック３２０、３２２によって画定されたトレンチが、シャルトレンチ分離用途のために、例えばシリコン酸化物などの絶縁材料３３０で充填される。フラッシュメモリなどのためのメモリセル・アクティブ領域を、トレンチ間に画定することができ、浮遊および制御ゲートを、アクティブ領域の上に形成することができる。
続いて、浮遊および制御ゲートの形成の一部として、浮遊および制御ゲートの形成のための層３４０のスタックを、ライン３１０、絶縁材料３３０およびブロック３２０、３２２（図１４Ｂ）の上に形成する。層３４０の組成は、部分的に作製された集積回路１００の全域で変化しうることが理解されるであろう。幾つかの領域、例えば、浮遊および制御ゲートの両方が所望される領域では、層３４０は、これらのゲートの形成に適切な層を含みうる。他の領域では、例えば、選択ゲートのみが所望される領域では、層３４０は選択ゲートの形成に適切なより少数の層を含みうる。例えば、選択ゲート形成のために、層３４０にポリシリコン層を覆ったシリサイド層を含めることができるが、このポリシリコン層は酸化物−窒化物−酸化物（ＯＮＯ）複合層上に存在し、この酸化物−窒化物−酸化物（ＯＮＯ）複合層はポリシリコン層上に存在するものである。
図１６Ａに関して、マスク層３５０が、層３４０のスタックの上に形成される。マスク層３５０は、例えばフォトレジストで形成される選択的画定可能層３５０でありうる。図１６Ｂおよび図１６Ｃに関して、層３５０が、続いてパターン化されて、細長いストリップ３５２−３５６が形成される。パターン化された細長いストリップ３５２−３５６は、メモリデバイスにおける種々のフィーチャを形成するために使用することができる。例えば、ストリップ３５２−３５５は、アクティブ領域を形成するライン３１０に沿って形成されるメモリセルに対する読み出しおよび書き込みを調節するための選択ゲートを形成するために使用することができる。ストリップ３５６は、ワード線ならびに浮遊および制御ゲートを画定するために使用することができる。
ストリップ３５２−３５６は、例えばフォトリソグラフィーによる単一ステップ、もしくは複数の個別ステップで形成することができることが理解されるであろう。例えば、密度を増加させるために、ストリップ３５６を、ピッチマルチプリケーションによって形成することができる。その場合、図３Ａおよび図３Ｂに関連して本明細書で記述したマスキング層のスタックを、層３４０の上に形成することができる。マスキング層のスタックを、その後、図３Ａ−図８Ｂに関連して本明細書で記述されたように処理することができる。結果として生じるスペーサループを、その後、ループエッチングに晒し、それによってストリップ３５６を形成することができる。続いて、スペーサ１７５間にこれを覆ってマスク層３５０（図１６Ａ）を堆積させることができる。マスク層３５０は、その後、マスク層３５０がフォトレジストで形成されている場合には、例えば、フォトリソグラフィーによってパターン化され、それによってストリップ３５２−３５５（図１６Ｂおよび図１６Ｃ）が形成される。説明を簡略化するために図示されていないが、本明細書で記述されるように、層３４０に対するパターン転写を容易にするため、一つ以上のさらなるマスキング層を、マスク層３５０間に提供することができる。例えば、ＡＲＣ層を、マスク層３５０の真下に提供することができ、非晶質炭素層を、ＡＲＣ層と層３４０との間に提供することができる。このような層の順序は、様々な利点をもたらすはずであり、層１３０および１４０（図３Ａ−図１３）に対して上で言及したように使用することができる。
図１７Ａおよび図１７Ｂに関して、マスク層３５０におけるパターンは、その後、層３４０へと転写され、それによって、層３４０中にストリップ３４２−３４６が形成される。ストリップ３４２−３４６は、層３４０中のワード線、浮遊ゲート、制御ゲートおよび選択ゲートに相当しうる。
半導体材料のライン３１０およびブロック３２０、３２２の露出部分を（例えば、ｎ型ドーパントを使用して）ドープして、ライン３１０内およびストリップ３４２−３４６の両側にあるブロック３２０、３２２内にソース／ドレイン領域を形成することが理解されるであろう。幾つかの実施形態においては、フィーチャ３２０は、ソースを形成し、フィーチャ３４２は、ライン３１０の各々に対する分離トランジスタのゲートを形成する。同様に、ライン３１０の反対側の端部においては、フィーチャ３２２はソースを形成し、フィーチャ３４３は、ライン３１０の各々について、さらなる分離トランジスタのゲートを形成する。
続く処理ステップにおいては、接点が種々のビット線およびワード線に対して形成され、ビット線およびワード線が種々の補助回路へと接続されて、メモリデバイスが形成される。幾つかの実施形態においては、接点は、ビット線およびワード線より上のレベルから形成することができる。さらには、本明細書で記述されるように、分離トランジスタのゲートおよびソースが互いに結合されて動作の簡素化および信頼性がもたらされるように、ソース領域３２０、３２２への接点を、それぞれゲート３４２、３４３へと電気的に接続することができる。
図１８は、本発明の幾つかの実施形態に従う、メモリデバイス４００におけるＮＡＮＤフラッシュメモリアレイのブロックを示す。図示のフラッシュメモリアレイは、ビット線ＢＬ０からＢＬＭおよびワード線ＷＬ０からＷＬＮを含む。ビット線ＢＬ０−ＢＬＭは、列方向に、お互いに対して平行に伸長する。ワード線ＷＬ０−ＷＬＮは、行方向にお互いに対して平行して伸長する。ＮＡＮＤフラッシュメモリアレイは、ビット線の選択のために使用される選択トランジスタ４０２、４０４をも含む。（図示されていない）補助論理回路および他の回路が、ビット線接点４０６を使用して、ビット線へと接続する。行状に配置された選択トランジスタ４０２、４０４のゲートは、フィーチャ３４４、３４５（図１７Ｂ）に相当する。
各ビット線は、ソースからドレインへと直列に結合された一連の浮遊ゲートトラジスタを含む。例えば、第二のビット線ＢＬ１は、直列に接続された浮遊ゲートトランジスタ１１０を含む。同一行におけるセルの浮遊ゲートトランジスタ１１０の制御ゲートは、同一のワード線に結合される。各浮遊ゲートトランジスタ１１０は、電荷を格納する（もしくは電荷が無いことを記憶する）メモリセルであって、格納された電荷の量を、例えば一つ以上の状態を表すのに使用することができ、その一つ以上の状態は、一以上のディジット（例えばビット）のデータを表すことができるメモリセルを形成する。ビットは、電荷の有無を検出することによって読み出される。
引き続き図１８に関して、ビット線ＢＬ０からＢＬＭは、その端部で短絡される。分離つまり選択トランジスタ４１２、４１４が、ビット線の短絡された端部への電流を阻止することによって、個々のビット線をお互いから電気的に分離する。短絡された端部は、ブロック３２０および３２２（図１７Ｂ）に相当し、選択トランジスタ４１２、４１４のゲートは、フィーチャ３４２、３４３（図１７Ｂ）に相当する。
ビット線の各対は、半導体材料のループとしてもみなすことができるが、合計４つの分離トランジスタを含みうることが理解されるであろう。例えば、分離トランジスタ４１２ａおよび４１２ｂは、ループの一端の近傍で第一および第二の分離トランジスタを構成し、分離トランジスタ４１４ａおよび４１４ｂは、ループの逆端の近傍で第三および第四の分離トランジスタを構成する。したがって、分離トランジスタの対は、単一のビット線を電気的に分離するために使用することがでるが、ビット線は、ループのうち互いに略平行であり、水平方向に細長くなった部分によって形成されている。分離トランジスタは、これらの細長くなった部分のうちの１つの区域を、これらの細長くなった部分のうちの別のものの区域から分離する。
図１８に示されるように、選択トランジスタ４１２、４１４のソース／ドレイン領域は、これらのトランジスタのゲートに電気的に結合または接続され、オフ状態にバイアスされる。読み出しおよび書き込み周期の間、ゲートおよび結合されたソース／ドレインを、浮遊のままにするか、または、接地（０Ｖ）へ接続し、それによって分離トランジスタ４１２、４１４に接続された全ビット線を電気的に分離することができる。消去動作の間は、トランジスタ４１２、４１４は、“オン”状態にありうる。しかしながら、全てのメモリセルは同時に消去されるため、トランジスタ４１２、４１４の状態は、それほど重要ではない。つまり、ＮＡＮＤフラッシュメモリブロックの全セルに対して同一の動作が実施されるため、個々のビット線を分離する必要はない。
上述されたように、図１９に関して、部分的に作製された集積回路１００から形成された完全に形成された集積回路１０１は、種々のシステムもしくはデバイスに組み込むことができる。例えば、集積回路１０１は、コンピュータプロセッサ１０３、ユーザインターフェイス１０４および電源１０５を有する電子デバイス１０２にデータを格納するためのメモリとして使用されうる。このような電子デバイスの例には、コンピュータ制御デバイスが含まれる。こうしたコンピュータ制御デバイスには、データ格納および読み出しデバイスなどの、メモリ回路を使用する任意のデバイスが含まれる。こうした任意のデバイスには、音楽、写真および／もしくはビデオデバイスが含まれる。
図示の実施形態の種々の改変が起こりうることが理解されるであろう。例えば、材料のループを短絡させるための材料のブロックを有するように示されているが、ブロックは、幾つかの実施形態においては省略されうる。それらの実施形態においては、個々のループ端部に対する接点が形成される。
しかしながら、これらブロックは、分離トランジスタの動作を簡略化するため、およびプロセスの結果を改善するために有効である。全てのループをつなぐことによって、ループに対する個々のアクセスが不要になり、それによって分離トランジスタの作製および動作が簡略化される。さらには、これらブロックによりトレンチ３１２（図１４Ｂ）への誘電体の堆積が容易になることにより、プロセス結果を改善することができる。ピッチマルチプリケーションされたループの端部は、ループの中間部分と比較して、相対的に薄くなりうることが分かっている。これらの相対的に薄い端部に対する誘電体の堆積は困難で、間隙を形成しやすくなることがあることも分かっている。マスキング材料のブロックで端部を覆うことによりこれらの端部をなくすことによって、トレンチの充填は改善され、これにより、集積回路の信頼性を改善することができることが分かっている。
幾つかの実施形態においては、分離トランジスタは、材料のループの一端から省かれることがある。例えば、材料が別の理由のために短絡される場合、例えば、ループを形成するラインが、一端で全て接地に結合される場合には、接地に結合された端部におけるラインを電気的に分離するための分離トランジスタを形成する必要をなくすことができる。しかしながら、上述されたように、ループの端部における材料のブロック形成は、ラインによって画定されるトレンチの充填を改善するという利点を有する。結果として、ループ両端におけるブロックを形成することは、一端における電気的分離が必要ではない場合でさえも望ましいことがある。
本明細書で使用されるように、材料の“ライン”は、“ライン”の全範囲にわたって、単一の方向にのみ伸長する必要はないことが理解されるであろう。それよりもむしろ、材料の“ライン”とは、材料からなる細長い道筋であり、材料からなるラインの区域にわたって、湾曲してもよいし、または、方向が変化してもよい。
さらには、本明細書で記述されるあらゆるステップにおいて、上のレベルから下のレベルへとパターンを転写するステップは、上のレベルにおけるフィーチャに概ね対応するフィーチャを、下のレベルにおいて形成するステップを含む。例えば、下のレベルにおけるラインの道筋は、上のレベルにおけるラインの道筋を概ねたどり、下のレベルにおける他のフィーチャの位置は、上のレベルにおける同様のフィーチャの位置に対応することとなる。しかしながら、フィーチャの精密な形状およびサイズは、上のレベルから下のレベルで変化しうる。例えば、エッチングの化学的性質および条件に依存して、転写されたパターンを形成するフィーチャのサイズおよびそれらフィーチャ間の相対的間隔は、上のレベル上のパターンと比較して拡大されることも縮小されることもあるが、以下に記述される実施形態における第一のレジストマスクをシュリンクさせる例から分かるように、それでもなお、最初の同一の“パターン”に類似している。したがって、フィーチャの寸法にいくらかの変化があったとしても、転写されるパターンは、依然として、最初のパターンと同一のパターンであると考えられる。対照的に、マスクフィーチャの周囲にスペーサを形成すると、パターンが変化することがある。
結果として、本明細書における記述から、本発明は種々の実施形態を含むことが理解されるであろう。例えば、本発明の幾つかの実施形態に従って、一方法を提供する。その方法は、半導体材料で形成されたループを有する基板を提供するステップを含む。このループは、少なくともループの一端において結合され、互いに略平行であり、水平方向に細長くなった対部分によって画定される。そのループに沿った第一のトランジスタを形成して、細長くなった部分のうちの第一の区域を、細長くなった部分の第二の区域から電気的に分離する。ループの一部分は、第一のトランジスタのアクティブ領域を形成する。
本発明の他の実施形態に従い、集積回路を形成するためのプロセスを提供する。そのプロセスは、基板の上に存在する複数のマンドリルを提供するステップを含む。スペーサを、マンドリルの側壁に提供する。マンドリルを、スペーサに対して選択的に除去する。マスク材料の層を、スペーサを覆って堆積する。マスク材料の層がパターン化されて、マスク材料からなり、ラテラル方向に分離された第一および第二のブロックを形成する。第一のブロックは、各スペーサの第一の端部に接触し、第二のブロックは各スペーサの第二の端部に接触する。スペーサならびに第一および第二のブロックによって画定される第一のパターンを、基板へと転写する。
本発明のさらに他の実施形態に従い、集積回路を形成するためのプロセスを提供する。そのプロセスは、基板の上に存在する第一のマスク材料の複数の細長くなったループを提供するステップを含む。第二のマスク材料の層を、ループを覆って提供する。この層をパターン化して、各ループの端部と接触する、第二のマスク材料のブロックを形成する。ループおよびブロックによって画定される第一のパターンを、基板へと転写する。半導体材料の層を、続いて、基板の上に形成する。マスク材料からなる他の層を、半導体材料の上に形成する。上記他の層をパターン化して、各ループを横切って伸長し、各ループに接触するマスキング材料の一つ以上のストリップを形成する。ストリップによって画定される第二のパターンを、半導体材料の層へと転写して、半導体材料のストリップを形成する。半導体材料のストリップを、第二のマスク材料のブロックによって画定される基板フィーチャへと電気的に接続させる。
本発明の他の実施形態に従い、集積回路を提供する。この集積回路は、複数の間隔の開いた半導体材料のラインを含む。半導体材料の第一のブロックを、半導体材料のラインと同一レベルに配置し、各細長くなったストリップの第一の端部に接触させる。第一の複数のトランジスタゲートを、半導体材料のラインに沿って配置する。第一の複数のトランジスタゲートを、第一のブロックへと電気的に接続する。
本発明のさらに他の実施形態に従い、集積回路を含む電気デバイスを提供する。この集積回路は、半導体材料からなり、間隔の開いた複数のラインを含む。これらラインの第一の端部は、全て電気的に相互接続され、ラインの逆の端部もすべて電気的に相互接続される。ライン中間部分から第一の端部への電流を阻止するための手段が提供される。
本発明の範囲から逸脱することなく、上述された方法および構造に対して、種々の省略、追加および改変をなすことができることが、当業者にも理解されるであろう。このような全ての改変および変更は、添付の特許請求の範囲によって定義される、本発明の範囲内に包含されることを意図する。

Claims (33)

  1. 半導体材料で形成されたループを有する基板を提供するステップであって、前記ループは、少なくとも一つのループ端部において互いに結合され、互いに略平行であり、水平方向に細長くなった対部分によって画定される、ステップと、
    前記細長い部分のうちの第一の区域を、前記細長い部分の第二の区域から電気的に分離するために、前記ループに沿って第一のトランジスタを形成するステップと、
    を含み、
    前記ループの対が、前記第一のトランジスタのアクティブ領域を形成する、
    ことを特徴とする方法。
  2. 前記第一のトランジスタは、前記第一の細長い部分に沿って配置され、
    前記第二の細長い部分に沿った第二のトランジスタ形成するステップであって、前記ループの対が、前記第二のトランジスタのアクティブ領域を形成するステップをさらに含み、
    前記第一のトランジスタと前記第二のトランジスタは、前記ループ端部の近傍に配置される、
    ことを特徴とする、請求項１に記載の方法。
  3. 前記細長い部分は、前記ループ端部とは逆の端部において互いに結合され、
    前記ループ端部の近傍に前記第一の細長い部分に沿って第三のトランジスタを形成するステップと、前記逆の端部の近傍に前記第二の細長い部分に沿って第四のトランジスタを形成するステップとをさらに含む、
    ことを特徴とする、請求項２に記載の方法。
  4. 前記ループを有する前記基板を提供するステップは、ピッチマルチプリケーションを使用して前記ループを形成するステップを含む、
    ことを特徴とする、請求項１に記載の方法。
  5. ピッチマルチプリケーションを使用して前記ループを形成するステップは、
    前記基板の上にマンドリルを形成するステップと、
    前記マンドリルの複数の側壁に接してスペーサを形成するステップと、
    独立した複数のスペーサのパターンを残すために、前記複数のマンドリルを除去するステップと、
    前記半導体材料を含む層中へと、前記独立した複数のスペーサによって画定されたパターンをエッチングするステップと、
    を含む、
    ことを特徴とする、請求項４に記載の方法。
  6. 前記ループを有する前記基板を提供するステップは、半導体材料の複数のラインを提供するステップを含み、前記複数のラインは前記ループ端部において、半導体材料のブロックと各々接触する、
    ことを特徴とする、請求項１に記載の方法。
  7. 前記第一のトランジスタを形成するステップは、複数のソース／ドレイン領域を形成するために、前記アクティブ領域の両側をそれぞれドープするステップを含む、
    ことを特徴とする、請求項１に記載の方法。
  8. 前記第一のトランジスタを形成するステップは、前記ループを直接覆ってトランジスタゲートを形成するステップであって、前記ゲートは、前記アクティブ領域を自体の下に画定するステップを含む、
    ことを特徴とする、請求項７に記載の方法。
  9. 前記ループ端部はソース領域であり、前記第一のトランジスタを形成するステップは、前記ソース領域と前記ゲートとを短絡するステップを含む、
    ことを特徴とする、請求項８に記載の方法。
  10. 集積回路を形成するためのプロセスであって、
    基板の上に存在する複数のマンドリルを提供するステップと、
    前記複数のマンドリルの複数の側壁に複数のスペーサを提供するステップと、
    前記複数のスペーサに対して、前記複数のマンドリルを選択的に除去するステップと、
    前記複数のスペーサを覆ってマスク材料の層を堆積するステップと、
    前記マスク材料のラテラル方向に分離された第一および第二のブロックを形成するために、前記マスク材料層をパターン化するステップであって、前記第一のブロックは、前記複数のスペーサの各々の第一の端部と接触し、前記第二のブロックは、前記複数のスペーサの各々の第二の端部と接触する、ステップと、
    前記複数のスペーサならびに前記第一および第二のブロックによって画定された第一のパターンを前記基板へと転写するステップと、
    を含む、
    ことを特徴とするプロセス。
  11. 複数のマンドリルを提供するステップは、
    一次的層の上に存在するフォトレジスト層を提供するステップと、
    複数のフォトレジストフィーチャを形成するために、前記フォトレジスト層をパターン化するステップと、
    前記複数のフォトレジストフィーチャをトリミングするステップと、
    を含み、
    前記トリミングされた複数のフォトレジストフィーチャは、前記複数のマンドリルを形成する、
    ことを特徴とする、請求項１０に記載のプロセス。
  12. 前記複数のマンドリルの複数の側壁に複数のスペーサを提供するステップは、
    前記複数のフォトレジストフィーチャを覆ってスペーサ材料の層をブランケット堆積するステップと、
    前記複数のフォトレジストフィーチャの複数の側壁上に複数のスペーサを画定するために、複数の水平表面から前記スペーサ材料を除去するステップと、
    を含む、
    ことを特徴とする、請求項１０に記載のプロセス。
  13. 前記基板へと、前記複数のスペーサならびに前記第一および第二のブロックによって画定された前記第一のパターンを転写するステップは、
    ハードマスク層へと、前記複数のスペーサならびに前記第一および第二のブロックによって画定された前記第一のパターンを転写するステップと、
    前記ハードマスク層から前記基板へと前記第一のパターンを転写するステップと、
    を含む、
    ことを特徴とする、請求項１０に記載のプロセス。
  14. 前記複数のスペーサと前記ハードマスク層との間のレベルに一つ以上のさらなるハードマスク層を提供するステップと、
    前記ハードマスク層へと前記第一のパターンを転写するステップの前に、前記一つ以上のさらなるハードマスク層へと前記第一のパターンを転写するステップと、
    をさらに含む、
    ことを特徴とする、請求項１３に記載のプロセス。
  15. 前記ハードマスク層は、非晶質炭素で形成される、
    ことを特徴とする、請求項１３に記載のプロセス。
  16. 前記複数のスペーサを覆ってマスク材料の層を堆積するステップは、フォトレジストの層を堆積するステップを含む、
    ことを特徴とする、請求項１０に記載のプロセス。
  17. 集積回路を形成するためのプロセスであって、
    基板の上に存在する第一のマスク材料の複数の細長いループを提供するステップと、
    前記複数のループを覆って第二のマスク材料の層を提供するステップと、
    前記第二のマスク材料のブロックを形成するために前記層をパターン化するステップであって、前記ブロックは前記複数のループの各々の端部と接触する、ステップと、
    前記複数のループおよび前記ブロックによって画定された第一のパターンを前記基板へと転写するステップと、
    続いて、前記基板の上に半導体材料の層を形成するステップと、
    前記半導体材料の上にマスク材料の他の層を形成するステップと、
    前記複数のループの各々を横切って伸長し、前記複数のループの各々と接触する一つ以上のマスキング材料のストリップを形成するために、前記他の層をパターン化するステップと、
    前記複数のストリップによって画定された第二のパターンを、半導体材料の複数のストリップを形成するために前記半導体材料層へと転写するステップと、
    前記半導体材料の前記複数のストリップと、前記第二のマスク材料の前記ブロックによって画定された複数の基板フィーチャとを、電気的に接続するステップと、
    を含む、
    ことを特徴とするプロセス。
  18. 前記第二のパターンを転写するステップは、トランジスタのゲートを画定し、前記第一のパターンを転写するステップは、前記トランジスタのソース／ドレイン領域を画定する、
    ことを特徴とする、請求項１７に記載のプロセス。
  19. 前記第一のパターンを転写するステップは、メモリデバイスの複数のビット線を画定する、
    ことを特徴とする、請求項１７に記載のプロセス。
  20. 前記第二のパターンを転写するステップは、前記メモリデバイスの複数のワード線を画定する、
    ことを特徴とする、請求項１９に記載のプロセス。
  21. 前記集積回路はフラッシュメモリ回路であり、前記第一および前記第二のパターンを転写するステップは、前記フラッシュメモリ回路のアレイ領域における複数の浮遊ゲートトランジスタを画定する、
    ことを特徴とする、請求項１７に記載のプロセス。
  22. 前記層をパターン化するステップは、前記フラッシュメモリ回路の周辺領域における複数のフィーチャを画定する、
    ことを特徴とする、請求項１７に記載のプロセス。
  23. 半導体材料の間隔の開いた複数のラインと、
    半導体材料の前記複数のラインと同一レベル上にあり、前記細長い複数のストリップの各々の第一の端部と接触する、半導体材料の第一のブロックと、
    半導体材料の前記複数のラインに沿って配置され、前記第一のブロックへと電気的に接続された第一の複数のトランジスタゲートと、
    を含む、
    ことを特徴とする集積回路。
  24. 前記細長い複数のストリップと同一レベル上にあり、半導体材料の前記複数のラインの第二の端部と接触する、半導体材料の第二のブロックと、
    半導体材料の前記複数のラインに沿って配置され、前記第二のブロックへと電気的に接続された第二の複数のトランジスタゲートと、
    をさらに含む、
    ことを特徴とする、請求項２３に記載の集積回路。
  25. 前記第一のブロックは、前記第一のブロックおよび前記第一の複数のトランジスタゲートを含む第一の複数のトランジスタのための第一のソース／ドレインを形成し、前記第二のブロックは、前記第二のブロックおよび前記第二の複数のトランジスタゲートを含む、第二の複数のトランジスタのための第二のソース／ドレインを形成する、
    ことを特徴とする、請求項２３に記載の集積回路。
  26. 半導体材料の前記複数のラインは、メモリデバイスの複数のビット線を構成する、
    ことを特徴とする、請求項２３に記載の集積回路。
  27. 前記第一の複数のトランジスタゲートは、メモリデバイスの複数のワード線のうちの一部を構成する、
    ことを特徴とする、請求項２６に記載の集積回路。
  28. 集積回路を含む電気デバイスであって、前記集積回路は、
    半導体材料の複数の間隔の開いたラインであって、前記複数のラインの第一の端部の全ては電気的に相互接続され、前記複数のラインの逆の端部の全ては電気的に相互接続された、ラインと、
    前記複数のラインの中間部分から前記第一の端部への電流を防止するための手段と、
    を含む、
    ことを特徴とする電気デバイス。
  29. 前記複数のラインは、メモリアレイにおける複数のメモリセルを画定する、
    ことを特徴とする、請求項２８に記載の電気デバイス。
  30. 前記集積回路はフラッシュメモリデバイスである、
    ことを特徴とする、請求項２９に記載の電気デバイス。
  31. 電流を防止するための前記手段は、
    前記第一の端部の近傍に複数のトランジスタを含み、前記複数のラインは前記複数のトランジスタの複数のアクティブ領域を形成し、半導体材料のブロックが、前記第一の端部で前記複数のラインを互いに電気的に接続し、半導体材料の前記ブロックは、前記複数のトランジスタの複数のソース／ドレイン領域を形成する、
    ことを特徴とする、請求項２８に記載の電気デバイス。
  32. 前記複数のラインの中間部分から前記第二の端部への電流を防止するための他の手段をさらに含む、
    ことを特徴とする、請求項２８に記載の電気デバイス。
  33. 前記他の手段は、
    前記第二の端部の近傍に複数のトランジスタを含み、前記複数のラインは、前記複数のトランジスタの複数のアクティブ領域を形成し、半導体のブロックが、前記第二の端部で前記複数のラインを互いに電気的に接続し、半導体材料の前記ブロックは、前記複数のトランジスタの複数のソース／ドレイン領域を形成する、
    ことを特徴とする、請求項３２に記載の電気デバイス。
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