JP2000307084A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ビット線の幅をフォトリソグラフィの解像限
界で決まる最小加工寸法以下まで微細化することによっ
て、ＤＲＡＭのメモリセルサイズを縮小する。 【解決手段】 酸化シリコン膜２０に形成された配線溝
２３の内壁に酸化シリコン膜２１を形成し、その内側に
ビット線ＢＬを形成することによって、ビット線ＢＬの
微細化を実現する。酸化シリコン膜２１は、配線溝２３
の幅の２分の１よりも薄い膜厚となるように堆積し、そ
の内側の微細な隙間にビット線ＢＬの材料となるメタル
膜が埋め込まれるようにする。
界で決まる最小加工寸法以下まで微細化することによっ
て、ＤＲＡＭのメモリセルサイズを縮小する。 【解決手段】 酸化シリコン膜２０に形成された配線溝
２３の内壁に酸化シリコン膜２１を形成し、その内側に
ビット線ＢＬを形成することによって、ビット線ＢＬの
微細化を実現する。酸化シリコン膜２１は、配線溝２３
の幅の２分の１よりも薄い膜厚となるように堆積し、そ
の内側の微細な隙間にビット線ＢＬの材料となるメタル
膜が埋め込まれるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）とこれに直列に接続された１
個の情報蓄積用容量素子（キャパシタ）とによって構成
される。
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）とこれに直列に接続された１
個の情報蓄積用容量素子（キャパシタ）とによって構成
される。
【０００３】上記メモリセル選択用ＭＩＳＦＥＴは、主
としてゲート酸化膜と、ワード線と一体に構成されたゲ
ート電極と、ソース、ドレインを構成する一対の半導体
領域とによって構成される。情報蓄積用容量素子は、メ
モリセル選択用ＭＩＳＦＥＴの上部に配置され、そのソ
ース、ドレインの一方と電気的に接続される。また、ビ
ット線もメモリセル選択用ＭＩＳＦＥＴの上部に配置さ
れ、そのソース、ドレインの他方と電気的に接続され
る。
としてゲート酸化膜と、ワード線と一体に構成されたゲ
ート電極と、ソース、ドレインを構成する一対の半導体
領域とによって構成される。情報蓄積用容量素子は、メ
モリセル選択用ＭＩＳＦＥＴの上部に配置され、そのソ
ース、ドレインの一方と電気的に接続される。また、ビ
ット線もメモリセル選択用ＭＩＳＦＥＴの上部に配置さ
れ、そのソース、ドレインの他方と電気的に接続され
る。
【０００４】メモリセル選択用ＭＩＳＦＥＴの上部に情
報蓄積用容量素子を配置する、いわゆるスタックド・キ
ャパシタ構造を採用する上記ＤＲＡＭは、ビット線の上
部に情報蓄積用容量素子を配置するキャパシタ・オーバ
ー・ビットライン（Capacitor Over Bitline；ＣＯ
Ｂ）、またはビット線の下部に情報蓄積用容量素子を配
置するキャパシタ・アンダー・ビットライン（Capacito
r Under Bitline ；ＣＵＢ）のいずれかの構造が採用さ
れるが、メモリセルの微細化には前者（ＣＯＢ構造）が
適している。これは、微細化された情報蓄積用容量素子
の蓄積電荷量を増やすためには、その構造を立体化して
表面積を増やさなければならないため、情報蓄積用容量
素子の上部にビット線を配置するＣＵＢ構造では、ビッ
ト線とメモリセル選択用ＭＩＳＦＥＴとを接続するコン
タクトホールのアスペクト比が極端に大きくなり、その
開孔が困難になるためである。
報蓄積用容量素子を配置する、いわゆるスタックド・キ
ャパシタ構造を採用する上記ＤＲＡＭは、ビット線の上
部に情報蓄積用容量素子を配置するキャパシタ・オーバ
ー・ビットライン（Capacitor Over Bitline；ＣＯ
Ｂ）、またはビット線の下部に情報蓄積用容量素子を配
置するキャパシタ・アンダー・ビットライン（Capacito
r Under Bitline ；ＣＵＢ）のいずれかの構造が採用さ
れるが、メモリセルの微細化には前者（ＣＯＢ構造）が
適している。これは、微細化された情報蓄積用容量素子
の蓄積電荷量を増やすためには、その構造を立体化して
表面積を増やさなければならないため、情報蓄積用容量
素子の上部にビット線を配置するＣＵＢ構造では、ビッ
ト線とメモリセル選択用ＭＩＳＦＥＴとを接続するコン
タクトホールのアスペクト比が極端に大きくなり、その
開孔が困難になるためである。
【０００５】なお、上記したＣＯＢ構造を採用するＤＲ
ＡＭについては、例えば特開平７−１２２６５４号公報
や特開平７−１０６４３７号公報に記載がある。
ＡＭについては、例えば特開平７−１２２６５４号公報
や特開平７−１０６４３７号公報に記載がある。
【０００６】
【発明が解決しようとする課題】ビット線の上部に情報
蓄積用容量素子を配置する前記ＣＯＢ構造のＤＲＡＭに
おいては、メモリセル選択用ＭＩＳＦＥＴの上部に酸化
シリコン膜（第１酸化シリコン膜）を介してビット線が
配置され、ビット線の上部に酸化シリコン膜（第２酸化
シリコン膜）を介して情報蓄積用容量素子が配置され
る。そして、メモリセル選択用ＭＩＳＦＥＴのソース、
ドレインの一方とビット線との接続は、第１酸化シリコ
ン膜に形成されたコンタクトホールを通じて行われ、ソ
ース、ドレインの他方と情報蓄積用容量素子との接続
は、互いに隣接するビット線の隙間の第２酸化シリコン
膜に形成されたスルーホールと、その下部の第１酸化シ
リコン膜に形成されたコンタクトホールとを通じて行な
われる。
蓄積用容量素子を配置する前記ＣＯＢ構造のＤＲＡＭに
おいては、メモリセル選択用ＭＩＳＦＥＴの上部に酸化
シリコン膜（第１酸化シリコン膜）を介してビット線が
配置され、ビット線の上部に酸化シリコン膜（第２酸化
シリコン膜）を介して情報蓄積用容量素子が配置され
る。そして、メモリセル選択用ＭＩＳＦＥＴのソース、
ドレインの一方とビット線との接続は、第１酸化シリコ
ン膜に形成されたコンタクトホールを通じて行われ、ソ
ース、ドレインの他方と情報蓄積用容量素子との接続
は、互いに隣接するビット線の隙間の第２酸化シリコン
膜に形成されたスルーホールと、その下部の第１酸化シ
リコン膜に形成されたコンタクトホールとを通じて行な
われる。
【０００７】そのため、上記ＣＯＢ構造のＤＲＡＭは、
メモリセルサイズを縮小するためにビット線のピッチを
縮小すると、ビット線とその隙間を通るスルーホールと
の合わせ余裕を確保することが困難となり、スルーホー
ルの内部に埋め込んだプラグとビット線とが短絡すると
いう問題が発生する。
メモリセルサイズを縮小するためにビット線のピッチを
縮小すると、ビット線とその隙間を通るスルーホールと
の合わせ余裕を確保することが困難となり、スルーホー
ルの内部に埋め込んだプラグとビット線とが短絡すると
いう問題が発生する。
【０００８】上記のような不具合を避ける一つの対策と
して、ビット線の上部と側壁とを窒化シリコン膜で覆
い、この窒化シリコン膜とスルーホールを開孔する領域
の第２酸化シリコン膜とのエッチング速度差を利用して
スルーホールをビット線に対して自己整合的に開孔す
る、いわゆるセルフアライン・コンタクト（ＳＡＣ）技
術の採用が考えられる。
して、ビット線の上部と側壁とを窒化シリコン膜で覆
い、この窒化シリコン膜とスルーホールを開孔する領域
の第２酸化シリコン膜とのエッチング速度差を利用して
スルーホールをビット線に対して自己整合的に開孔す
る、いわゆるセルフアライン・コンタクト（ＳＡＣ）技
術の採用が考えられる。
【０００９】ところが、ビット線の周囲を窒化シリコン
膜で被覆する上記のセルフアライン・コンタクト技術を
採用した場合は、窒化シリコンの誘電率が酸化シリコン
の２倍以上と高いためにビット線の寄生容量が大きくな
り、情報蓄積用容量素子に蓄積された信号の検出が困難
になるという別の問題が生じる。
膜で被覆する上記のセルフアライン・コンタクト技術を
採用した場合は、窒化シリコンの誘電率が酸化シリコン
の２倍以上と高いためにビット線の寄生容量が大きくな
り、情報蓄積用容量素子に蓄積された信号の検出が困難
になるという別の問題が生じる。
【００１０】ビット線とスルーホールとの合わせ余裕を
確保する第２の対策として、ビット線用のメタル膜をパ
ターニングする際に使用するフォトレジスト膜を微細化
することによって、ビット線の幅を微細化する方法が考
えられる。フォトレジスト膜を微細化するには、まずビ
ット線用のメタル膜の上部に塗布したフォトレジスト膜
を露光、現像することによって、フォトリソグラフィの
解像限界で決まる最小加工幅のフォトレジスト膜を形成
し、次に、このフォトレジスト膜を等方的にエッチング
することによって、その幅をさらに狭くする。
確保する第２の対策として、ビット線用のメタル膜をパ
ターニングする際に使用するフォトレジスト膜を微細化
することによって、ビット線の幅を微細化する方法が考
えられる。フォトレジスト膜を微細化するには、まずビ
ット線用のメタル膜の上部に塗布したフォトレジスト膜
を露光、現像することによって、フォトリソグラフィの
解像限界で決まる最小加工幅のフォトレジスト膜を形成
し、次に、このフォトレジスト膜を等方的にエッチング
することによって、その幅をさらに狭くする。
【００１１】ところが、フォトレジスト膜の等方性エッ
チングでその幅を微細化する上記の方法は、フォトレジ
スト膜の被エッチング量を高精度に制御することが難し
く、エッチング後のフォトレジスト膜の寸法安定性が低
いという問題がある。また、フォトリソグラフィの解像
限界で決まる最小加工幅以下まで微細化されたフォトレ
ジスト膜を使ってメタル膜をパターニングした場合は、
被エッチング量のばらつきが大きくなり、ビット線の寸
法安定性が低下するといった問題も生じる。
チングでその幅を微細化する上記の方法は、フォトレジ
スト膜の被エッチング量を高精度に制御することが難し
く、エッチング後のフォトレジスト膜の寸法安定性が低
いという問題がある。また、フォトリソグラフィの解像
限界で決まる最小加工幅以下まで微細化されたフォトレ
ジスト膜を使ってメタル膜をパターニングした場合は、
被エッチング量のばらつきが大きくなり、ビット線の寸
法安定性が低下するといった問題も生じる。
【００１２】さらに、メタル膜の上部に塗布したフォト
レジスト膜を微細加工する場合は、ハレーションなどに
起因するレジスト寸法の変動が顕在化するという問題も
ある。また、その対策としてフォトレジスト膜の下地に
反射防止膜などを形成すると、エッチングの制御性が低
下するという問題が生じる。
レジスト膜を微細加工する場合は、ハレーションなどに
起因するレジスト寸法の変動が顕在化するという問題も
ある。また、その対策としてフォトレジスト膜の下地に
反射防止膜などを形成すると、エッチングの制御性が低
下するという問題が生じる。
【００１３】また、上記ＣＯＢ構造のＤＲＡＭの製造工
程においては、ビット線の上部に情報蓄積用容量素子を
歩留まりよく形成するために、ビット線の隙間と上部と
に酸化シリコン膜（第２酸化シリコン膜）を堆積した
後、その表面をＣＭＰ法で平坦化する必要がある。その
ため、研磨のマージンを確保する必要上、ビット線の上
部にある程度の膜厚の酸化シリコン膜を残さなければな
らないので、その分、メモリセルが形成される領域（メ
モリアレイ）の標高が高くなる。その結果、情報蓄積用
容量素子の上部に形成されるＡｌ配線と周辺回路のＭＩ
ＳＦＥＴとを接続する接続孔のアスペクト比が大きくな
るので、接続孔の加工歩留まりや接続孔内に埋め込まれ
た導電層の接続信頼性が低下する。
程においては、ビット線の上部に情報蓄積用容量素子を
歩留まりよく形成するために、ビット線の隙間と上部と
に酸化シリコン膜（第２酸化シリコン膜）を堆積した
後、その表面をＣＭＰ法で平坦化する必要がある。その
ため、研磨のマージンを確保する必要上、ビット線の上
部にある程度の膜厚の酸化シリコン膜を残さなければな
らないので、その分、メモリセルが形成される領域（メ
モリアレイ）の標高が高くなる。その結果、情報蓄積用
容量素子の上部に形成されるＡｌ配線と周辺回路のＭＩ
ＳＦＥＴとを接続する接続孔のアスペクト比が大きくな
るので、接続孔の加工歩留まりや接続孔内に埋め込まれ
た導電層の接続信頼性が低下する。
【００１４】本発明の目的は、ビット線の幅をフォトリ
ソグラフィの解像限界で決まる最小加工寸法以下まで微
細化することによって、ＤＲＡＭのメモリセルサイズを
縮小する技術を提供することにある。
ソグラフィの解像限界で決まる最小加工寸法以下まで微
細化することによって、ＤＲＡＭのメモリセルサイズを
縮小する技術を提供することにある。
【００１５】本発明の他の目的は、ビット線に寄生する
容量を低減することによって、情報蓄積用容量素子に蓄
積された信号の検出感度を向上する技術を提供すること
にある。
容量を低減することによって、情報蓄積用容量素子に蓄
積された信号の検出感度を向上する技術を提供すること
にある。
【００１６】本発明の他の目的は、メモリアレイの標高
を低くすることによって、ＤＲＡＭの製造歩留まりを向
上する技術を提供することにある。
を低くすることによって、ＤＲＡＭの製造歩留まりを向
上する技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】（１）本発明の半導体集積回路装置は、半
導体基板の主面上に、その第１方向に延在するワード線
と一体に構成されたゲート電極を備えたメモリセル選択
用ＭＩＳＦＥＴが形成され、前記メモリセル選択用ＭＩ
ＳＦＥＴの上部の絶縁膜には、前記第１方向と交差する
第２方向に延在する配線溝が形成され、前記配線溝の内
部には、前記メモリセル選択用ＭＩＳＦＥＴのソース、
ドレインの一方と電気的に接続されたビット線が形成さ
れ、前記ビット線の上部には、前記ソース、ドレインの
他方と電気的に接続された情報蓄積用容量素子が形成さ
れたメモリセルを有し、前記配線溝の内壁には第２絶縁
膜が形成され、前記ビット線は、前記第２絶縁膜の内側
に形成されている。
導体基板の主面上に、その第１方向に延在するワード線
と一体に構成されたゲート電極を備えたメモリセル選択
用ＭＩＳＦＥＴが形成され、前記メモリセル選択用ＭＩ
ＳＦＥＴの上部の絶縁膜には、前記第１方向と交差する
第２方向に延在する配線溝が形成され、前記配線溝の内
部には、前記メモリセル選択用ＭＩＳＦＥＴのソース、
ドレインの一方と電気的に接続されたビット線が形成さ
れ、前記ビット線の上部には、前記ソース、ドレインの
他方と電気的に接続された情報蓄積用容量素子が形成さ
れたメモリセルを有し、前記配線溝の内壁には第２絶縁
膜が形成され、前記ビット線は、前記第２絶縁膜の内側
に形成されている。
【００２０】（２）本発明の半導体集積回路装置は、前
記請求項１において、前記ビット線の幅は、互い隣接す
る前記ビット線同士の間隔よりも狭い。
記請求項１において、前記ビット線の幅は、互い隣接す
る前記ビット線同士の間隔よりも狭い。
【００２１】（３）本発明の半導体集積回路装置は、前
記請求項１において、前記ビット線の一部は、前記配線
溝の下部の前記絶縁膜に形成された第１コンタクトホー
ル内に埋め込まれ、前記ソース、ドレインの一方と直接
接続されている。
記請求項１において、前記ビット線の一部は、前記配線
溝の下部の前記絶縁膜に形成された第１コンタクトホー
ル内に埋め込まれ、前記ソース、ドレインの一方と直接
接続されている。
【００２２】（４）本発明の半導体集積回路装置は、前
記請求項１において、前記ビット線は、前記配線溝の下
部の前記絶縁膜に形成された第１コンタクトホール内に
埋め込まれたプラグを介して、前記ソース、ドレインの
一方と電気的に接続されている。
記請求項１において、前記ビット線は、前記配線溝の下
部の前記絶縁膜に形成された第１コンタクトホール内に
埋め込まれたプラグを介して、前記ソース、ドレインの
一方と電気的に接続されている。
【００２３】（５）本発明の半導体集積回路装置は、前
記請求項３または４において、前記第１コンタクトホー
ルは、前記第１方向の径が前記第２方向の径よりも大き
い平面パターンで構成され、その一部は前記メモリセル
選択用ＭＩＳＦＥＴが形成された活性領域上に延在し、
他の一部は前記ビット線の直下の素子分離領域上に延在
している。
記請求項３または４において、前記第１コンタクトホー
ルは、前記第１方向の径が前記第２方向の径よりも大き
い平面パターンで構成され、その一部は前記メモリセル
選択用ＭＩＳＦＥＴが形成された活性領域上に延在し、
他の一部は前記ビット線の直下の素子分離領域上に延在
している。
【００２４】（６）本発明の半導体集積回路装置は、前
記請求項１において、前記メモリセル選択用ＭＩＳＦＥ
Ｔが形成された活性領域は、前記第２方向に沿って細長
く延び、かつその中央部の片側が前記第１方向に凸状に
突き出した平面パターンで構成されている。
記請求項１において、前記メモリセル選択用ＭＩＳＦＥ
Ｔが形成された活性領域は、前記第２方向に沿って細長
く延び、かつその中央部の片側が前記第１方向に凸状に
突き出した平面パターンで構成されている。
【００２５】（７）本発明の半導体集積回路装置は、前
記請求項１において、前記ビット線の表面の高さは、前
記絶縁膜の表面の高さに等しい。
記請求項１において、前記ビット線の表面の高さは、前
記絶縁膜の表面の高さに等しい。
【００２６】（８）本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
方法は、以下の工程を含んでいる。
【００２７】（ａ）半導体基板の主面上に、その第１方
向に延在するワード線と一体に構成されたゲート電極を
備えたメモリセル選択用ＭＩＳＦＥＴを形成した後、前
記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を
形成する工程、（ｂ）前記第１絶縁膜をエッチングする
ことによって、前記メモリセル選択用ＭＩＳＦＥＴのソ
ース、ドレインの他方に達する第２コンタクトホールを
形成した後、前記第２コンタクトホールの内部にプラグ
を形成する工程、（ｃ）前記第１絶縁膜の上部に前記第
１絶縁膜とはエッチング速度が異なる第３絶縁膜を形成
し、前記第３絶縁膜の上部に前記第３絶縁膜とはエッチ
ング速度が異なる第４絶縁膜を形成する工程、（ｄ）前
記第３絶縁膜をエッチングのストッパに用いて前記第４
絶縁膜をエッチングすることによって、前記第１方向と
交差する第２方向に延在する配線溝を形成する工程、
（ｅ）前記配線溝の内部を含む前記第４絶縁膜上に、前
記配線溝の幅の２分の１よりも小さい膜厚を有する第２
絶縁膜を形成する工程、（ｆ）前記配線溝の内部の前記
第２絶縁膜およびその下部の前記第３絶縁膜および前記
第１絶縁膜を順次エッチングすることによって、前記メ
モリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方
に達する第１コンタクトホールを形成する工程、（ｇ）
前記第１コンタクトホールの内部を含む前記第２絶縁膜
上に、ビット線の材料となる第１導電膜を堆積した後、
化学的機械研磨法を用いて前記第１導電膜および前記第
４絶縁膜上の前記第２絶縁膜をそれぞれ研磨することに
よって、前記配線溝および前記第１コンタクトホールの
それぞれの内部にビット線を形成する工程。
向に延在するワード線と一体に構成されたゲート電極を
備えたメモリセル選択用ＭＩＳＦＥＴを形成した後、前
記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を
形成する工程、（ｂ）前記第１絶縁膜をエッチングする
ことによって、前記メモリセル選択用ＭＩＳＦＥＴのソ
ース、ドレインの他方に達する第２コンタクトホールを
形成した後、前記第２コンタクトホールの内部にプラグ
を形成する工程、（ｃ）前記第１絶縁膜の上部に前記第
１絶縁膜とはエッチング速度が異なる第３絶縁膜を形成
し、前記第３絶縁膜の上部に前記第３絶縁膜とはエッチ
ング速度が異なる第４絶縁膜を形成する工程、（ｄ）前
記第３絶縁膜をエッチングのストッパに用いて前記第４
絶縁膜をエッチングすることによって、前記第１方向と
交差する第２方向に延在する配線溝を形成する工程、
（ｅ）前記配線溝の内部を含む前記第４絶縁膜上に、前
記配線溝の幅の２分の１よりも小さい膜厚を有する第２
絶縁膜を形成する工程、（ｆ）前記配線溝の内部の前記
第２絶縁膜およびその下部の前記第３絶縁膜および前記
第１絶縁膜を順次エッチングすることによって、前記メ
モリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方
に達する第１コンタクトホールを形成する工程、（ｇ）
前記第１コンタクトホールの内部を含む前記第２絶縁膜
上に、ビット線の材料となる第１導電膜を堆積した後、
化学的機械研磨法を用いて前記第１導電膜および前記第
４絶縁膜上の前記第２絶縁膜をそれぞれ研磨することに
よって、前記配線溝および前記第１コンタクトホールの
それぞれの内部にビット線を形成する工程。
【００２８】（９）本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
方法は、以下の工程を含んでいる。
【００２９】（ａ）半導体基板の主面上に、その第１方
向に延在するワード線と一体に構成されたゲート電極を
備えたメモリセル選択用ＭＩＳＦＥＴを形成した後、前
記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を
形成する工程、（ｂ）前記第１絶縁膜をエッチングする
ことによって、前記メモリセル選択用ＭＩＳＦＥＴのソ
ース、ドレインの一方に達する第１コンタクトホールお
よび前記ソース、ドレインの他方に達する第２コンタク
トホールを形成した後、前記第１および第２コンタクト
ホールのそれぞれの内部にプラグを形成する工程、
（ｃ）前記第１絶縁膜の上部に前記第１絶縁膜とはエッ
チング速度が異なる第３絶縁膜を形成し、前記第３絶縁
膜の上部に前記第３絶縁膜とはエッチング速度が異なる
第４絶縁膜を形成する工程、（ｄ）前記第３絶縁膜をエ
ッチングのストッパに用いて前記第４絶縁膜をエッチン
グすることによって、前記第１方向と交差する第２方向
に延在する配線溝を形成する工程、（ｅ）前記配線溝の
内部を含む前記第４絶縁膜上に第２絶縁膜を形成した
後、前記第２絶縁膜を異方的にエッチングすることによ
って、前記配線溝の側壁にサイドウォールスペーサを形
成する工程、（ｆ）前記配線溝の内部の前記第３絶縁膜
およびその下部の前記第１絶縁膜をエッチングすること
によって、前記第１コンタクトホールに達する第１スル
ーホールを形成する工程、（ｇ）前記第１スルーホール
の内部を含む前記第４絶縁膜上に、ビット線の材料とな
る第１導電膜を堆積した後、化学的機械研磨法を用いて
前記第１導電膜を研磨することによって、前記配線溝お
よび前記第１スルーホールのそれぞれの内部にビット線
を形成する工程。
向に延在するワード線と一体に構成されたゲート電極を
備えたメモリセル選択用ＭＩＳＦＥＴを形成した後、前
記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を
形成する工程、（ｂ）前記第１絶縁膜をエッチングする
ことによって、前記メモリセル選択用ＭＩＳＦＥＴのソ
ース、ドレインの一方に達する第１コンタクトホールお
よび前記ソース、ドレインの他方に達する第２コンタク
トホールを形成した後、前記第１および第２コンタクト
ホールのそれぞれの内部にプラグを形成する工程、
（ｃ）前記第１絶縁膜の上部に前記第１絶縁膜とはエッ
チング速度が異なる第３絶縁膜を形成し、前記第３絶縁
膜の上部に前記第３絶縁膜とはエッチング速度が異なる
第４絶縁膜を形成する工程、（ｄ）前記第３絶縁膜をエ
ッチングのストッパに用いて前記第４絶縁膜をエッチン
グすることによって、前記第１方向と交差する第２方向
に延在する配線溝を形成する工程、（ｅ）前記配線溝の
内部を含む前記第４絶縁膜上に第２絶縁膜を形成した
後、前記第２絶縁膜を異方的にエッチングすることによ
って、前記配線溝の側壁にサイドウォールスペーサを形
成する工程、（ｆ）前記配線溝の内部の前記第３絶縁膜
およびその下部の前記第１絶縁膜をエッチングすること
によって、前記第１コンタクトホールに達する第１スル
ーホールを形成する工程、（ｇ）前記第１スルーホール
の内部を含む前記第４絶縁膜上に、ビット線の材料とな
る第１導電膜を堆積した後、化学的機械研磨法を用いて
前記第１導電膜を研磨することによって、前記配線溝お
よび前記第１スルーホールのそれぞれの内部にビット線
を形成する工程。
【００３０】（１０）本発明の半導体集積回路装置の製
造方法は、前記請求項８または９において、前記ワード
線と一体に構成されたゲート電極の幅および間隔をフォ
トグラフィの解像限界で決まる最小寸法で形成し、前記
配線溝の幅および間隔をフォトグラフィの解像限界で決
まる最小寸法で形成する。
造方法は、前記請求項８または９において、前記ワード
線と一体に構成されたゲート電極の幅および間隔をフォ
トグラフィの解像限界で決まる最小寸法で形成し、前記
配線溝の幅および間隔をフォトグラフィの解像限界で決
まる最小寸法で形成する。
【００３１】（１１）本発明の半導体集積回路装置の製
造方法は、前記請求項８において、前記（ｆ）工程で前
記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの
一方に達する第１コンタクトホールを形成した後、前記
第１コンタクトホールを通じて前記ソース、ドレインの
一方に前記ソース、ドレインと同一導電型の不純物イオ
ンを注入する。
造方法は、前記請求項８において、前記（ｆ）工程で前
記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの
一方に達する第１コンタクトホールを形成した後、前記
第１コンタクトホールを通じて前記ソース、ドレインの
一方に前記ソース、ドレインと同一導電型の不純物イオ
ンを注入する。
【００３２】（１２）本発明の半導体集積回路装置の製
造方法は、前記請求項８または９において、前記（ｇ）
工程で前記第１スルーホールの内部にビット線の材料と
なる高融点金属膜を堆積した後、前記基板をアニールす
ることによって、前記高融点金属と前記基板との界面に
シリサイド層を形成する。
造方法は、前記請求項８または９において、前記（ｇ）
工程で前記第１スルーホールの内部にビット線の材料と
なる高融点金属膜を堆積した後、前記基板をアニールす
ることによって、前記高融点金属と前記基板との界面に
シリサイド層を形成する。
【００３３】（１３）本発明の半導体集積回路装置の製
造方法は、前記請求項８または９において、さらに、
（ｈ）前記第４絶縁膜の上部に第５絶縁膜を形成した
後、前記第５絶縁膜およびその下部の前記第４絶縁膜、
前記第３絶縁膜、前記第１絶縁膜を順次エッチングする
ことによって、前記第２コンタクトホールに達する第２
スルーホールを形成する工程、（ｉ）前記第２スルーホ
ールの内部にプラグを形成した後、前記第５絶縁膜の上
部に前記第５絶縁膜とはエッチング速度が異なる第６絶
縁膜を形成し、次いで前記第６絶縁膜の上部に第７絶縁
膜を形成した後、前記第７絶縁膜およびその下部の前記
第６絶縁膜に溝を形成する工程、（ｊ）前記溝の内部に
情報蓄積用容量素子を形成し、前記第２スルーホールお
よびその下部の前記第２コンタクトホールを通じて、前
記情報蓄積用容量素子と前記メモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインの他方とを電気的に接続する工
程、を含んでいる。
造方法は、前記請求項８または９において、さらに、
（ｈ）前記第４絶縁膜の上部に第５絶縁膜を形成した
後、前記第５絶縁膜およびその下部の前記第４絶縁膜、
前記第３絶縁膜、前記第１絶縁膜を順次エッチングする
ことによって、前記第２コンタクトホールに達する第２
スルーホールを形成する工程、（ｉ）前記第２スルーホ
ールの内部にプラグを形成した後、前記第５絶縁膜の上
部に前記第５絶縁膜とはエッチング速度が異なる第６絶
縁膜を形成し、次いで前記第６絶縁膜の上部に第７絶縁
膜を形成した後、前記第７絶縁膜およびその下部の前記
第６絶縁膜に溝を形成する工程、（ｊ）前記溝の内部に
情報蓄積用容量素子を形成し、前記第２スルーホールお
よびその下部の前記第２コンタクトホールを通じて、前
記情報蓄積用容量素子と前記メモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインの他方とを電気的に接続する工
程、を含んでいる。
【００３４】（１４）本発明の半導体集積回路装置の製
造方法は、前記請求項１３において、前記第５絶縁膜お
よび前記第４絶縁膜のエッチングは、前記第３絶縁膜を
エッチングのストッパに用いる。
造方法は、前記請求項１３において、前記第５絶縁膜お
よび前記第４絶縁膜のエッチングは、前記第３絶縁膜を
エッチングのストッパに用いる。
【００３５】（１５）本発明の半導体集積回路装置の製
造方法は、前記請求項１３において、さらに、（ｋ）前
記（ａ）工程で周辺回路のＭＩＳＦＥＴを形成する工
程、（ｌ）前記（ｇ）工程で周辺回路の第１層配線を形
成する工程、（ｍ）前記（ｊ）工程で情報蓄積用容量素
子を形成した後、前記情報蓄積用容量素子の上部に第８
絶縁膜を形成し、次いで前記第８絶縁膜、前記第７絶縁
膜、前記第６絶縁膜および前記第５絶縁膜をエッチング
することによって、前記周辺回路の第１層配線に達する
スルーホールを形成する工程、を含んでいる。
造方法は、前記請求項１３において、さらに、（ｋ）前
記（ａ）工程で周辺回路のＭＩＳＦＥＴを形成する工
程、（ｌ）前記（ｇ）工程で周辺回路の第１層配線を形
成する工程、（ｍ）前記（ｊ）工程で情報蓄積用容量素
子を形成した後、前記情報蓄積用容量素子の上部に第８
絶縁膜を形成し、次いで前記第８絶縁膜、前記第７絶縁
膜、前記第６絶縁膜および前記第５絶縁膜をエッチング
することによって、前記周辺回路の第１層配線に達する
スルーホールを形成する工程、を含んでいる。
【００３６】（１６）本発明の半導体集積回路装置の製
造方法は、前記請求項１５において、前記第８絶縁膜お
よび前記第７絶縁膜のエッチングは、前記第６絶縁膜を
エッチングのストッパに用いる。
造方法は、前記請求項１５において、前記第８絶縁膜お
よび前記第７絶縁膜のエッチングは、前記第６絶縁膜を
エッチングのストッパに用いる。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００３８】（実施の形態１）図１は、製造工程の途中
におけるＤＲＡＭのメモリセルを示す基板の要部平面
図、図２（ａ）、（ｂ）は、同じく基板の要部断面図で
ある。なお、図２（ａ）の左側部分は図１のＡ−Ａ’線
に沿った断面図、右側部分はＢ−Ｂ’線に沿った断面図
であり、図２（ｂ）の左側部分は図１のＣ−Ｃ’線に沿
った断面図、右側部分はＤ−Ｄ’線に沿った断面図であ
る。
におけるＤＲＡＭのメモリセルを示す基板の要部平面
図、図２（ａ）、（ｂ）は、同じく基板の要部断面図で
ある。なお、図２（ａ）の左側部分は図１のＡ−Ａ’線
に沿った断面図、右側部分はＢ−Ｂ’線に沿った断面図
であり、図２（ｂ）の左側部分は図１のＣ−Ｃ’線に沿
った断面図、右側部分はＤ−Ｄ’線に沿った断面図であ
る。
【００３９】例えばｐ型の単結晶シリコンからなる基板
１の主面にはｐ型ウエル３が形成されており、ｐ型ウエ
ル３には素子分離溝２によって周囲を規定された活性領
域Ｌが形成されている。図１に示すように、活性領域Ｌ
は、図の左右方向に細長く延び、かつその中央部が図の
上方に向かって凸状に突き出した逆Ｔ字形の平面パター
ンで構成されている。
１の主面にはｐ型ウエル３が形成されており、ｐ型ウエ
ル３には素子分離溝２によって周囲を規定された活性領
域Ｌが形成されている。図１に示すように、活性領域Ｌ
は、図の左右方向に細長く延び、かつその中央部が図の
上方に向かって凸状に突き出した逆Ｔ字形の平面パター
ンで構成されている。
【００４０】上記活性領域Ｌのそれぞれには、ソース、
ドレイン（ｎ型半導体領域１１）の一方を共有する２個
のＭＩＳＦＥＴ（メモリセル選択用ＭＩＳＦＥＴＱｓ）
が形成されている。このメモリセル選択用ＭＩＳＦＥＴ
Ｑｓと、後の工程でその上部に形成される情報蓄積用容
量素子Ｃ（図１、図２には示さない）とは直列に接続さ
れ、これらによってＤＲＡＭの１ビット(bit) のメモリ
セルが構成される。
ドレイン（ｎ型半導体領域１１）の一方を共有する２個
のＭＩＳＦＥＴ（メモリセル選択用ＭＩＳＦＥＴＱｓ）
が形成されている。このメモリセル選択用ＭＩＳＦＥＴ
Ｑｓと、後の工程でその上部に形成される情報蓄積用容
量素子Ｃ（図１、図２には示さない）とは直列に接続さ
れ、これらによってＤＲＡＭの１ビット(bit) のメモリ
セルが構成される。
【００４１】上記メモリセル選択用ＭＩＳＦＥＴＱｓ
は、主として活性領域Ｌの基板１（ｐ型ウエル３）の表
面に形成されたゲート酸化膜８と、このゲート酸化膜８
上に形成されたゲート電極９と、ゲート電極９の両側の
基板１（ｐ型ウエル３）に形成された一対のｎ型半導体
領域１１、１１（ソース、ドレイン）とによって構成さ
れている。
は、主として活性領域Ｌの基板１（ｐ型ウエル３）の表
面に形成されたゲート酸化膜８と、このゲート酸化膜８
上に形成されたゲート電極９と、ゲート電極９の両側の
基板１（ｐ型ウエル３）に形成された一対のｎ型半導体
領域１１、１１（ソース、ドレイン）とによって構成さ
れている。
【００４２】上記メモリセル選択用ＭＩＳＦＥＴＱｓの
ゲート電極９は、ワード線ＷＬと一体に構成され、図１
の上下方向に沿って同一の幅、かつ同一の間隔で直線的
に延在している。ゲート電極９（ワード線ＷＬ）の幅
（ゲート長）および間隔は、それぞれフォトリソグラフ
ィの解像限界で決まる最小寸法に等しい。
ゲート電極９は、ワード線ＷＬと一体に構成され、図１
の上下方向に沿って同一の幅、かつ同一の間隔で直線的
に延在している。ゲート電極９（ワード線ＷＬ）の幅
（ゲート長）および間隔は、それぞれフォトリソグラフ
ィの解像限界で決まる最小寸法に等しい。
【００４３】上記ゲート電極９（ワード線ＷＬ）は、例
えばＰ（リン）などのｎ型不純物がドープされた低抵抗
多結晶シリコン膜の上部にＷＮ（窒化タングステン）膜
やＴｉＮ（窒化チタン）膜などのバリアメタル膜とＷ
（タングステン）膜とを積層したポリメタル構造で構成
されている。また、ゲート電極９（ワード線ＷＬ）の上
部には、ゲート電極９（ワード線ＷＬ）と同一の平面パ
ターンを有する窒化シリコン膜１０が形成されている。
えばＰ（リン）などのｎ型不純物がドープされた低抵抗
多結晶シリコン膜の上部にＷＮ（窒化タングステン）膜
やＴｉＮ（窒化チタン）膜などのバリアメタル膜とＷ
（タングステン）膜とを積層したポリメタル構造で構成
されている。また、ゲート電極９（ワード線ＷＬ）の上
部には、ゲート電極９（ワード線ＷＬ）と同一の平面パ
ターンを有する窒化シリコン膜１０が形成されている。
【００４４】上記活性領域Ｌの基板１（ｐ型ウエル３）
を囲む素子分離溝２は、基板１（ｐ型ウエル３）に形成
された溝の内部に酸化シリコン膜７を埋め込んだ構成に
なっている。酸化シリコン膜７の表面は平坦化されてお
り、その高さは活性領域Ｌの基板１（ｐ型ウエル３）の
表面とほぼ等しい。また、素子分離溝２の内壁と酸化シ
リコン膜７との界面には、酸化シリコン膜７と基板１
（ｐ型ウエル３）との間に生じる界面準位を低減するた
めの薄い酸化シリコン膜６が熱酸化法などによって形成
されている。
を囲む素子分離溝２は、基板１（ｐ型ウエル３）に形成
された溝の内部に酸化シリコン膜７を埋め込んだ構成に
なっている。酸化シリコン膜７の表面は平坦化されてお
り、その高さは活性領域Ｌの基板１（ｐ型ウエル３）の
表面とほぼ等しい。また、素子分離溝２の内壁と酸化シ
リコン膜７との界面には、酸化シリコン膜７と基板１
（ｐ型ウエル３）との間に生じる界面準位を低減するた
めの薄い酸化シリコン膜６が熱酸化法などによって形成
されている。
【００４５】上記メモリセル選択用ＭＩＳＦＥＴＱｓの
上部には、窒化シリコン膜１２と２層の酸化シリコン膜
１３、１４とが形成されている。メモリセル選択用ＭＩ
ＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１
１）の一方の上部の窒化シリコン膜１２と酸化シリコン
膜１３、１４とには、例えば低抵抗多結晶シリコン膜か
らなるプラグ１７が埋め込まれたコンタクトホール１６
が形成されている。後の工程で形成される情報蓄積用容
量素子Ｃは、このコンタクトホール１６を通じて上記ソ
ース、ドレイン（ｎ型半導体領域１１）の一方と電気的
に接続される。
上部には、窒化シリコン膜１２と２層の酸化シリコン膜
１３、１４とが形成されている。メモリセル選択用ＭＩ
ＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１
１）の一方の上部の窒化シリコン膜１２と酸化シリコン
膜１３、１４とには、例えば低抵抗多結晶シリコン膜か
らなるプラグ１７が埋め込まれたコンタクトホール１６
が形成されている。後の工程で形成される情報蓄積用容
量素子Ｃは、このコンタクトホール１６を通じて上記ソ
ース、ドレイン（ｎ型半導体領域１１）の一方と電気的
に接続される。
【００４６】上記酸化シリコン膜１４の上部には、酸化
シリコン膜１８、窒化シリコン膜１９および酸化シリコ
ン膜２０が形成されており、酸化シリコン膜２０には、
Ｂ−Ｂ’線方向に沿って一定の幅、かつ一定の間隔で延
在する配線溝２３が形成されている。これらの配線溝２
３の幅および間隔は、それぞれフォトリソグラフィの解
像限界で決まる最小寸法に等しい。
シリコン膜１８、窒化シリコン膜１９および酸化シリコ
ン膜２０が形成されており、酸化シリコン膜２０には、
Ｂ−Ｂ’線方向に沿って一定の幅、かつ一定の間隔で延
在する配線溝２３が形成されている。これらの配線溝２
３の幅および間隔は、それぞれフォトリソグラフィの解
像限界で決まる最小寸法に等しい。
【００４７】上記配線溝２３にはその内壁に沿って薄い
酸化シリコン膜２１が形成されており、酸化シリコン膜
２１のさらに内側にはビット線ＢＬが形成されている。
ビット線ＢＬは、その底部の酸化シリコン膜２１と、酸
化シリコン膜２１の下層の窒化シリコン膜１９、酸化シ
リコン膜１８、１４、１３および窒化シリコン膜１２と
に形成されたコンタクトホール１５を通じてメモリセル
選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方（２
個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有さ
れたｎ型半導体領域１１）と電気的に接続されている。
酸化シリコン膜２１が形成されており、酸化シリコン膜
２１のさらに内側にはビット線ＢＬが形成されている。
ビット線ＢＬは、その底部の酸化シリコン膜２１と、酸
化シリコン膜２１の下層の窒化シリコン膜１９、酸化シ
リコン膜１８、１４、１３および窒化シリコン膜１２と
に形成されたコンタクトホール１５を通じてメモリセル
選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方（２
個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有さ
れたｎ型半導体領域１１）と電気的に接続されている。
【００４８】上記ビット線ＢＬは、例えばＴｉ膜（また
はＣｏ膜）、ＴｉＮ膜、Ｗ膜の３層膜で構成され、図１
の左右方向（Ｂ−Ｂ’線方向）、すなわちワード線ＷＬ
と直交する方向に沿って同一の幅、かつ同一の間隔で直
線的に延在している。前記のように、ビット線ＢＬは、
フォトリソグラフィの解像限界で決まる最小寸法に等し
い幅を有する配線溝２３の内壁に形成された酸化シリコ
ン膜２１の内側に形成されているので、その幅はフォト
リソグラフィの解像限界で決まる最小寸法よりもさらに
小さい。
はＣｏ膜）、ＴｉＮ膜、Ｗ膜の３層膜で構成され、図１
の左右方向（Ｂ−Ｂ’線方向）、すなわちワード線ＷＬ
と直交する方向に沿って同一の幅、かつ同一の間隔で直
線的に延在している。前記のように、ビット線ＢＬは、
フォトリソグラフィの解像限界で決まる最小寸法に等し
い幅を有する配線溝２３の内壁に形成された酸化シリコ
ン膜２１の内側に形成されているので、その幅はフォト
リソグラフィの解像限界で決まる最小寸法よりもさらに
小さい。
【００４９】次に、上記のような微細なビット線ＢＬを
有するＤＲＡＭのメモリセルの製造方法を図３〜図２３
を用いて工程順に説明する。なお、これらの図のうち、
平面図（図４、図６、図９、図１５）には、活性領域、
ゲート電極（ワード線）、ビット線、接続孔（コンタク
トホール、スルーホール）の平面パターンのみを示し、
絶縁膜（酸化シリコン膜、窒化シリコン膜）や、接続孔
に埋め込まれたプラグの図示は省略する。また、特に限
定はされないが、以下の説明では、０．１８μｍのデザ
インルールを使った製造工程を説明する。
有するＤＲＡＭのメモリセルの製造方法を図３〜図２３
を用いて工程順に説明する。なお、これらの図のうち、
平面図（図４、図６、図９、図１５）には、活性領域、
ゲート電極（ワード線）、ビット線、接続孔（コンタク
トホール、スルーホール）の平面パターンのみを示し、
絶縁膜（酸化シリコン膜、窒化シリコン膜）や、接続孔
に埋め込まれたプラグの図示は省略する。また、特に限
定はされないが、以下の説明では、０．１８μｍのデザ
インルールを使った製造工程を説明する。
【００５０】まず、図３（ａ）、（ｂ）に示すように、
例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶
シリコンからなる基板１に素子分離溝２を形成する。素
子分離２を形成するには、まず素子分離領域の基板１を
エッチングして深さ３５０nm程度の溝を形成した後、基
板１を約８５０℃〜１０００℃で熱酸化することによっ
て、この溝の内壁に膜厚１０nm程度の薄い酸化シリコン
膜６を形成する。酸化シリコン膜６は、溝の内壁に生じ
たドライエッチングのダメージを回復すると共に、次の
工程で溝の内部に埋め込まれる酸化シリコン膜７と基板
１との界面に生じる界面準位を低減するために形成され
る。なお、上記溝を形成する際、基板１をエッチングす
るガス（例えばＣＦ4 ＋Ｏ2 ）の組成を調節し、溝の側
壁に８０°前後のテーパを形成すると、次の工程で堆積
される酸化シリコン膜７が溝の内部に埋め込まれ易くな
る。
例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶
シリコンからなる基板１に素子分離溝２を形成する。素
子分離２を形成するには、まず素子分離領域の基板１を
エッチングして深さ３５０nm程度の溝を形成した後、基
板１を約８５０℃〜１０００℃で熱酸化することによっ
て、この溝の内壁に膜厚１０nm程度の薄い酸化シリコン
膜６を形成する。酸化シリコン膜６は、溝の内壁に生じ
たドライエッチングのダメージを回復すると共に、次の
工程で溝の内部に埋め込まれる酸化シリコン膜７と基板
１との界面に生じる界面準位を低減するために形成され
る。なお、上記溝を形成する際、基板１をエッチングす
るガス（例えばＣＦ4 ＋Ｏ2 ）の組成を調節し、溝の側
壁に８０°前後のテーパを形成すると、次の工程で堆積
される酸化シリコン膜７が溝の内部に埋め込まれ易くな
る。
【００５１】次に、溝の内部を含む基板１上にＣＶＤ法
で膜厚４５０〜５００nm程度の酸化シリコン膜７を堆積
し、続いて基板１を約１０００℃で熱酸化することによ
って、酸化シリコン膜７の膜質を改善するためのデンシ
ファイ（焼き締め）を行った後、化学的機械研磨（ＣＭ
Ｐ）法で溝の上部の酸化シリコン膜６を研磨することに
よって、その表面を平坦化する。
で膜厚４５０〜５００nm程度の酸化シリコン膜７を堆積
し、続いて基板１を約１０００℃で熱酸化することによ
って、酸化シリコン膜７の膜質を改善するためのデンシ
ファイ（焼き締め）を行った後、化学的機械研磨（ＣＭ
Ｐ）法で溝の上部の酸化シリコン膜６を研磨することに
よって、その表面を平坦化する。
【００５２】上記した方法で基板１に素子分離溝２を形
成することにより、図４に示すように、素子分離溝２に
よって周囲を囲まれた、島状に点在する多数の活性領域
Ｌが同時に形成される。これらの活性領域Ｌは、ビット
線の延在方向に長辺を有する長方形の角部を丸めた形状
を有し、かつビット線の延在方向における中央部には突
起部が存在する。活性領域ＬのＣ−Ｃ’線に沿った寸法
および隣接する活性領域Ｌとの間隔は、それぞれフォト
リソグラフィの解像限界で決まる最小寸法（０. １８μ
ｍ）とし、Ａ−Ａ’線に沿った寸法は、０. ９μｍとす
る。
成することにより、図４に示すように、素子分離溝２に
よって周囲を囲まれた、島状に点在する多数の活性領域
Ｌが同時に形成される。これらの活性領域Ｌは、ビット
線の延在方向に長辺を有する長方形の角部を丸めた形状
を有し、かつビット線の延在方向における中央部には突
起部が存在する。活性領域ＬのＣ−Ｃ’線に沿った寸法
および隣接する活性領域Ｌとの間隔は、それぞれフォト
リソグラフィの解像限界で決まる最小寸法（０. １８μ
ｍ）とし、Ａ−Ａ’線に沿った寸法は、０. ９μｍとす
る。
【００５３】次に、図５（ａ）、（ｂ）に示すように、
基板１にｐ型不純物（ホウ素）およびｎ型不純物（例え
ばリン）をイオン打込みした後、基板１を約９５０℃で
熱処理し、上記不純物を拡散させることによって、ｐ型
ウエル３およびｎ型ウエル４を形成する。ｐ型ウエル３
の下部のｎ型ウエル４は、図示しない入出力回路などか
ら基板１を通じてｐ型ウエル３にノイズが侵入するのを
防ぐために形成される。
基板１にｐ型不純物（ホウ素）およびｎ型不純物（例え
ばリン）をイオン打込みした後、基板１を約９５０℃で
熱処理し、上記不純物を拡散させることによって、ｐ型
ウエル３およびｎ型ウエル４を形成する。ｐ型ウエル３
の下部のｎ型ウエル４は、図示しない入出力回路などか
ら基板１を通じてｐ型ウエル３にノイズが侵入するのを
防ぐために形成される。
【００５４】その後、フッ酸を用いたウェットエッチン
グで基板１の表面を洗浄し、続いて基板１を約８００〜
８５０℃で熱酸化することによって、その表面に膜厚７
nm程度の清浄なゲート酸化膜８を形成する。なお、ゲー
ト酸化膜８は、その一部に窒化シリコンを含んだ酸窒化
シリコン膜で構成してもよい。酸窒化シリコン膜は、酸
化シリコン膜に比べて膜中における界面準位の発生を抑
制したり、電子トラップを低減したりする効果が高いの
で、ゲート酸化膜８のホットキャリア耐性を向上させる
ことができる。酸窒化シリコン膜を形成するには、例え
ば基板１をＮＯやＮＯ2 といった含窒素ガス雰囲気中で
熱酸化すればよい。
グで基板１の表面を洗浄し、続いて基板１を約８００〜
８５０℃で熱酸化することによって、その表面に膜厚７
nm程度の清浄なゲート酸化膜８を形成する。なお、ゲー
ト酸化膜８は、その一部に窒化シリコンを含んだ酸窒化
シリコン膜で構成してもよい。酸窒化シリコン膜は、酸
化シリコン膜に比べて膜中における界面準位の発生を抑
制したり、電子トラップを低減したりする効果が高いの
で、ゲート酸化膜８のホットキャリア耐性を向上させる
ことができる。酸窒化シリコン膜を形成するには、例え
ば基板１をＮＯやＮＯ2 といった含窒素ガス雰囲気中で
熱酸化すればよい。
【００５５】次に、図６および図７（ａ）、（ｂ）に示
すように、ゲート酸化膜８の上部にゲート電極９（ワー
ド線ＷＬ）を形成した後、ゲート電極９の両側の基板１
（ｐ型ウエル３）にｎ型不純物（リンまたはヒ素）をイ
オン打込みしてｎ型半導体領域１１（ソース、ドレイ
ン）を形成することにより、メモリセル選択用ＭＩＳＦ
ＥＴＱｓが完成する。
すように、ゲート酸化膜８の上部にゲート電極９（ワー
ド線ＷＬ）を形成した後、ゲート電極９の両側の基板１
（ｐ型ウエル３）にｎ型不純物（リンまたはヒ素）をイ
オン打込みしてｎ型半導体領域１１（ソース、ドレイ
ン）を形成することにより、メモリセル選択用ＭＩＳＦ
ＥＴＱｓが完成する。
【００５６】ゲート電極９（ワード線ＷＬ）は、例えば
ゲート酸化膜８上にリン（Ｐ）をドープした膜厚７０nm
程度の低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続
いてその上部にスパッタリング法で膜厚５０nm程度のＷ
Ｎ膜および膜厚１００nm程度のＷ膜を堆積し、さらにそ
の上部にＣＶＤ法で窒化シリコン膜１０を堆積した後、
フォトレジスト膜（図示せず）をマスクにしたドライエ
ッチングでこれらの膜をパターニングすることによって
形成する。ゲート電極９（ワード線ＷＬ）の幅（ゲート
長）および間隔は、それぞれフォトリソグラフィの解像
限界で決まる最小寸法（０. １８μｍ）とする。
ゲート酸化膜８上にリン（Ｐ）をドープした膜厚７０nm
程度の低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続
いてその上部にスパッタリング法で膜厚５０nm程度のＷ
Ｎ膜および膜厚１００nm程度のＷ膜を堆積し、さらにそ
の上部にＣＶＤ法で窒化シリコン膜１０を堆積した後、
フォトレジスト膜（図示せず）をマスクにしたドライエ
ッチングでこれらの膜をパターニングすることによって
形成する。ゲート電極９（ワード線ＷＬ）の幅（ゲート
長）および間隔は、それぞれフォトリソグラフィの解像
限界で決まる最小寸法（０. １８μｍ）とする。
【００５７】次に、図８（ａ）、（ｂ）に示すように、
基板１上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シ
リコン膜１２を堆積し、続いて窒化シリコン膜１２の上
部にＣＶＤ法で膜厚７００nm〜８００nm程度の酸化シリ
コン膜１３を堆積した後、酸化シリコン膜１３をＣＭＰ
法で研磨してその表面を平坦化する。あるいは、基板１
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
（図示せず）を塗布した後、基板１を８００℃程度で熱
処理してＳＯＧ膜をデンシファイ（焼き締め）し、続い
てＳＯＧ膜の上部にＣＶＤ法で膜厚５００nm〜６００nm
程度の酸化シリコン膜１３を堆積した後、酸化シリコン
膜１３をＣＭＰ法で研磨してその表面を平坦化してもよ
い。ＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜に
比べて微細な配線間のギャップフィル性に優れているの
で、フォトリソグラフィの解像限界で決まる最小寸法ま
で微細化されたゲート電極９（ワード線ＷＬ）の隙間を
良好に埋め込むことができる。
基板１上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シ
リコン膜１２を堆積し、続いて窒化シリコン膜１２の上
部にＣＶＤ法で膜厚７００nm〜８００nm程度の酸化シリ
コン膜１３を堆積した後、酸化シリコン膜１３をＣＭＰ
法で研磨してその表面を平坦化する。あるいは、基板１
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
（図示せず）を塗布した後、基板１を８００℃程度で熱
処理してＳＯＧ膜をデンシファイ（焼き締め）し、続い
てＳＯＧ膜の上部にＣＶＤ法で膜厚５００nm〜６００nm
程度の酸化シリコン膜１３を堆積した後、酸化シリコン
膜１３をＣＭＰ法で研磨してその表面を平坦化してもよ
い。ＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜に
比べて微細な配線間のギャップフィル性に優れているの
で、フォトリソグラフィの解像限界で決まる最小寸法ま
で微細化されたゲート電極９（ワード線ＷＬ）の隙間を
良好に埋め込むことができる。
【００５８】その後、酸化シリコン膜１３の上部にＣＶ
Ｄ法で膜厚１００nm程度の薄い酸化シリコン膜１４を堆
積する。この酸化シリコン膜１４は、ＣＭＰ法で研磨し
たときに生じた前記酸化シリコン膜１３の表面の微細な
傷を補修するために堆積する。
Ｄ法で膜厚１００nm程度の薄い酸化シリコン膜１４を堆
積する。この酸化シリコン膜１４は、ＣＭＰ法で研磨し
たときに生じた前記酸化シリコン膜１３の表面の微細な
傷を補修するために堆積する。
【００５９】次に、図９および図１０（ａ）、（ｂ）に
示すように、フォトレジスト膜（図示せず）をマスクに
したドライエッチングで酸化シリコン膜１４、１３をド
ライエッチングし、続いて窒化シリコン膜１２をドライ
エッチングすることによって、メモリセル選択用ＭＩＳ
ＦＥＴＱｓのｎ型半導体領域１１（ソース、ドレイン）
の一方の上部にコンタクトホール１６を形成する。
示すように、フォトレジスト膜（図示せず）をマスクに
したドライエッチングで酸化シリコン膜１４、１３をド
ライエッチングし、続いて窒化シリコン膜１２をドライ
エッチングすることによって、メモリセル選択用ＭＩＳ
ＦＥＴＱｓのｎ型半導体領域１１（ソース、ドレイン）
の一方の上部にコンタクトホール１６を形成する。
【００６０】上記酸化シリコン膜１４、１３のエッチン
グは、窒化シリコンに対する酸化シリコンのエッチング
レートが大きくなるような条件で行い、窒化シリコン膜
１２が完全に除去されないようにする。
グは、窒化シリコンに対する酸化シリコンのエッチング
レートが大きくなるような条件で行い、窒化シリコン膜
１２が完全に除去されないようにする。
【００６１】また、窒化シリコン膜１２のエッチング
は、シリコンや酸化シリコンに対する窒化シリコンのエ
ッチングレートが大きくなるような条件で行い、基板１
が深く削れないようにすると共に、窒化シリコン膜１２
の膜厚に対して必要最小限のエッチング量とし、酸化シ
リコン膜７が深く削れないようにする。さらに、このエ
ッチングは、窒化シリコン膜１２が異方的にエッチング
されるような条件で行い、ゲート電極９（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜１２を残すようにする。こ
れにより、フォトリソグラフィの解像限界で決まる最小
寸法よりも微細な径を有するコンタクトホール１６がゲ
ート電極９（ワード線ＷＬ）に対して自己整合（セルフ
アライン）で形成される。
は、シリコンや酸化シリコンに対する窒化シリコンのエ
ッチングレートが大きくなるような条件で行い、基板１
が深く削れないようにすると共に、窒化シリコン膜１２
の膜厚に対して必要最小限のエッチング量とし、酸化シ
リコン膜７が深く削れないようにする。さらに、このエ
ッチングは、窒化シリコン膜１２が異方的にエッチング
されるような条件で行い、ゲート電極９（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜１２を残すようにする。こ
れにより、フォトリソグラフィの解像限界で決まる最小
寸法よりも微細な径を有するコンタクトホール１６がゲ
ート電極９（ワード線ＷＬ）に対して自己整合（セルフ
アライン）で形成される。
【００６２】次に、図１１（ａ）、（ｂ）に示すよう
に、コンタクトホール１６の内部にプラグ１７を形成す
る。プラグ１７は、コンタクトホール１６の内部を含む
酸化シリコン膜１４の上部にリン（Ｐ）などのｎ型不純
物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆
積し、続いてこの多結晶シリコン膜をエッチバック（ま
たはＣＭＰ法で研磨）してコンタクトホール１６の内部
のみに残すことによって形成する。
に、コンタクトホール１６の内部にプラグ１７を形成す
る。プラグ１７は、コンタクトホール１６の内部を含む
酸化シリコン膜１４の上部にリン（Ｐ）などのｎ型不純
物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆
積し、続いてこの多結晶シリコン膜をエッチバック（ま
たはＣＭＰ法で研磨）してコンタクトホール１６の内部
のみに残すことによって形成する。
【００６３】次に、図１２（ａ）、（ｂ）に示すよう
に、酸化シリコン膜１４の上部にＣＶＤ法で膜厚１００
〜２００nm程度の酸化シリコン膜１８、膜厚２０nm程度
の窒化シリコン膜１９および膜厚３００nm程度の酸化シ
リコン膜２０を順次堆積する。酸化シリコン膜１４の上
部の酸化シリコン膜１８は、その下層のコンタクトホー
ル１６に埋め込まれたプラグ１７と、後の工程で窒化シ
リコン膜１９の上部に形成されるビット線ＢＬとの間に
リークが生じるのを防ぐために形成される。また、窒化
シリコン膜１９は、次の工程でその上部の酸化シリコン
膜２０をエッチングして配線溝２３を形成する際のエッ
チングストッパとして使用される。窒化シリコン膜１９
は、後の工程でビット線ＢＬの上部に形成される情報蓄
積用容量素子Ｃと前記コンタクトホール１６とを接続す
るためのスルーホール２８を形成する際のエッチングス
トッパとしても使用される。
に、酸化シリコン膜１４の上部にＣＶＤ法で膜厚１００
〜２００nm程度の酸化シリコン膜１８、膜厚２０nm程度
の窒化シリコン膜１９および膜厚３００nm程度の酸化シ
リコン膜２０を順次堆積する。酸化シリコン膜１４の上
部の酸化シリコン膜１８は、その下層のコンタクトホー
ル１６に埋め込まれたプラグ１７と、後の工程で窒化シ
リコン膜１９の上部に形成されるビット線ＢＬとの間に
リークが生じるのを防ぐために形成される。また、窒化
シリコン膜１９は、次の工程でその上部の酸化シリコン
膜２０をエッチングして配線溝２３を形成する際のエッ
チングストッパとして使用される。窒化シリコン膜１９
は、後の工程でビット線ＢＬの上部に形成される情報蓄
積用容量素子Ｃと前記コンタクトホール１６とを接続す
るためのスルーホール２８を形成する際のエッチングス
トッパとしても使用される。
【００６４】次に、図１３（ａ）、（ｂ）に示すよう
に、フォトレジスト膜（図示せず）をマスクにして酸化
シリコン膜２０をドライエッチングすることによって、
Ｂ−Ｂ’線方向に沿って一定の幅、かつ一定の間隔で延
在する複数の配線溝２３を形成する。酸化シリコン膜２
０に形成されたこれらの配線溝２３のＣ−Ｃ’線（Ｄ−
Ｄ’線）方向の幅および間隔は、それぞれフォトリソグ
ラフィの解像限界で決まる最小寸法とする。この配線溝
２３は、前記図１に示すビット線ＢＬが形成される領域
に形成される。
に、フォトレジスト膜（図示せず）をマスクにして酸化
シリコン膜２０をドライエッチングすることによって、
Ｂ−Ｂ’線方向に沿って一定の幅、かつ一定の間隔で延
在する複数の配線溝２３を形成する。酸化シリコン膜２
０に形成されたこれらの配線溝２３のＣ−Ｃ’線（Ｄ−
Ｄ’線）方向の幅および間隔は、それぞれフォトリソグ
ラフィの解像限界で決まる最小寸法とする。この配線溝
２３は、前記図１に示すビット線ＢＬが形成される領域
に形成される。
【００６５】上記酸化シリコン膜２０のエッチングは、
下層の窒化シリコン膜１９をエッチングのストッパに用
いて行う。すなわち、酸化シリコン膜２０のエッチング
は、窒化シリコンに対する酸化シリコンのエッチングレ
ートが大きくなるような条件で行い、窒化シリコン膜１
９が完全に除去されないようにする。これにより、酸化
シリコン膜２０に配線溝２３を形成するためのエッチン
グを行なうに際し、ウエハ面内における酸化シリコン膜
２０の膜厚のばらつきを吸収するためのオーバーエッチ
ングが不要となるので、下層の酸化シリコン膜１８の膜
厚を薄くすることができ、その分、基板１の主面のメモ
リセルが形成される領域（メモリアレイ）の標高を低く
することができる。
下層の窒化シリコン膜１９をエッチングのストッパに用
いて行う。すなわち、酸化シリコン膜２０のエッチング
は、窒化シリコンに対する酸化シリコンのエッチングレ
ートが大きくなるような条件で行い、窒化シリコン膜１
９が完全に除去されないようにする。これにより、酸化
シリコン膜２０に配線溝２３を形成するためのエッチン
グを行なうに際し、ウエハ面内における酸化シリコン膜
２０の膜厚のばらつきを吸収するためのオーバーエッチ
ングが不要となるので、下層の酸化シリコン膜１８の膜
厚を薄くすることができ、その分、基板１の主面のメモ
リセルが形成される領域（メモリアレイ）の標高を低く
することができる。
【００６６】次に、図１４（ａ）、（ｂ）に示すよう
に、配線溝２３の内部を含む酸化シリコン膜２０の上部
にＣＶＤ法で酸化シリコン膜２１を堆積する。このと
き、酸化シリコン膜２１の膜厚（ｔ）を、配線溝２３の
幅（ｗ）の２分の１よりも薄い膜厚（ｔ＜ｗ/ ２）とな
るように制御し、配線溝２３の内壁に堆積した酸化シリ
コン膜２１の内側に隙間ができるようにする。
に、配線溝２３の内部を含む酸化シリコン膜２０の上部
にＣＶＤ法で酸化シリコン膜２１を堆積する。このと
き、酸化シリコン膜２１の膜厚（ｔ）を、配線溝２３の
幅（ｗ）の２分の１よりも薄い膜厚（ｔ＜ｗ/ ２）とな
るように制御し、配線溝２３の内壁に堆積した酸化シリ
コン膜２１の内側に隙間ができるようにする。
【００６７】次に、図１５および図１６（ａ）、（ｂ）
に示すように、フォトレジスト膜（図示せず）をマスク
にして酸化シリコン膜２１、２０、窒化シリコン膜１
９、酸化シリコン膜１８、１４、１３および窒化シリコ
ン膜１２を順次ドライエッチングすることによって、メ
モリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１１
（ソース、ドレイン）の他方（２個のメモリセル選択用
ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域１
１）の上部にコンタクトホール１５を形成する。
に示すように、フォトレジスト膜（図示せず）をマスク
にして酸化シリコン膜２１、２０、窒化シリコン膜１
９、酸化シリコン膜１８、１４、１３および窒化シリコ
ン膜１２を順次ドライエッチングすることによって、メ
モリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１１
（ソース、ドレイン）の他方（２個のメモリセル選択用
ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域１
１）の上部にコンタクトホール１５を形成する。
【００６８】上記エッチングは、前述したコンタクトホ
ール１６を形成するためのエッチングと同様、窒化シリ
コンに対する酸化シリコンのエッチングレートが大きく
なるような条件と、シリコンに対する窒化シリコンのエ
ッチングレートが大きくなるような条件とを組合せて行
う。これにより、フォトリソグラフィの解像限界で決ま
る最小寸法以下の微細な径を有するコンタクトホール１
５がゲート電極９（ワード線ＷＬ）に対して自己整合
（セルフアライン）で形成される。
ール１６を形成するためのエッチングと同様、窒化シリ
コンに対する酸化シリコンのエッチングレートが大きく
なるような条件と、シリコンに対する窒化シリコンのエ
ッチングレートが大きくなるような条件とを組合せて行
う。これにより、フォトリソグラフィの解像限界で決ま
る最小寸法以下の微細な径を有するコンタクトホール１
５がゲート電極９（ワード線ＷＬ）に対して自己整合
（セルフアライン）で形成される。
【００６９】また、上記コンタクトホール１５は、次の
工程でその内部に形成されるビット線ＢＬとｎ型半導体
領域１１とのコンタクト面積を十分に確保するために、
Ｄ−Ｄ’線方向の径がＡ−Ａ’線（Ｂ−Ｂ’線）方向の
径よりも大きい長方形の平面パターンで形成し、かつ活
性領域Ｌの凸状に突き出した部分と重なるように配置す
る。
工程でその内部に形成されるビット線ＢＬとｎ型半導体
領域１１とのコンタクト面積を十分に確保するために、
Ｄ−Ｄ’線方向の径がＡ−Ａ’線（Ｂ−Ｂ’線）方向の
径よりも大きい長方形の平面パターンで形成し、かつ活
性領域Ｌの凸状に突き出した部分と重なるように配置す
る。
【００７０】次に、図１７（ａ）、（ｂ）に示すよう
に、コンタクトホール１５および配線溝２３のそれぞれ
の内部を含む酸化シリコン膜２１の上部にビット線ＢＬ
の材料となるメタル膜２２を堆積する。メタル膜２２
は、例えばスパッタリング法で堆積した膜厚４０nm程度
のＴｉ膜（またはＣｏ膜）、ＣＶＤ法で堆積した膜厚３
０nm程度のＴｉＮ膜および膜厚３００nm程度のＷ膜で構
成する。なお、メタル膜２２は、ＣＶＤ法で堆積したＷ
膜や、Ｗ膜とＴｉＮ膜との積層膜を使って形成してもよ
い。また、Ｗ膜以外の高融点金属膜（例えばＭｏ膜、Ｔ
ａ膜）や高融点金属窒化膜あるいはそれらの積層膜など
を使って形成してもよい。
に、コンタクトホール１５および配線溝２３のそれぞれ
の内部を含む酸化シリコン膜２１の上部にビット線ＢＬ
の材料となるメタル膜２２を堆積する。メタル膜２２
は、例えばスパッタリング法で堆積した膜厚４０nm程度
のＴｉ膜（またはＣｏ膜）、ＣＶＤ法で堆積した膜厚３
０nm程度のＴｉＮ膜および膜厚３００nm程度のＷ膜で構
成する。なお、メタル膜２２は、ＣＶＤ法で堆積したＷ
膜や、Ｗ膜とＴｉＮ膜との積層膜を使って形成してもよ
い。また、Ｗ膜以外の高融点金属膜（例えばＭｏ膜、Ｔ
ａ膜）や高融点金属窒化膜あるいはそれらの積層膜など
を使って形成してもよい。
【００７１】その後、ＣＭＰ法を用いて酸化シリコン膜
２０の表面が露出するまでメタル膜２２および酸化シリ
コン膜２０の上部の酸化シリコン膜２１を研磨すること
によって、前記図１および図２（ａ）、（ｂ）に示すよ
うに、コンタクトホール１５および配線溝２３のそれぞ
れの内部にビット線ＢＬを形成する。
２０の表面が露出するまでメタル膜２２および酸化シリ
コン膜２０の上部の酸化シリコン膜２１を研磨すること
によって、前記図１および図２（ａ）、（ｂ）に示すよ
うに、コンタクトホール１５および配線溝２３のそれぞ
れの内部にビット線ＢＬを形成する。
【００７２】このようにして形成されたビット線ＢＬ
は、フォトリソグラフィの解像限界で決まる最小寸法に
等しい幅を有する配線溝２３の内部に酸化シリコン膜２
１を介在して形成されるので、その幅はフォトリソグラ
フィの解像限界で決まる最小寸法よりも小さくなる。こ
れにより、メモリセルサイズを縮小しても、後の工程で
ビット線ＢＬ、ＢＬの間の領域に形成されるスルーホー
ル２８とビット線ＢＬとの合わせマージンが確保され、
スルーホール２８の内部に埋め込まれるプラグ２９とビ
ット線ＢＬとの短絡が確実に防止できる。
は、フォトリソグラフィの解像限界で決まる最小寸法に
等しい幅を有する配線溝２３の内部に酸化シリコン膜２
１を介在して形成されるので、その幅はフォトリソグラ
フィの解像限界で決まる最小寸法よりも小さくなる。こ
れにより、メモリセルサイズを縮小しても、後の工程で
ビット線ＢＬ、ＢＬの間の領域に形成されるスルーホー
ル２８とビット線ＢＬとの合わせマージンが確保され、
スルーホール２８の内部に埋め込まれるプラグ２９とビ
ット線ＢＬとの短絡が確実に防止できる。
【００７３】上記ビット線ＢＬは、酸化シリコン膜２０
に形成された配線溝２３の内部に形成され、その表面の
高さが酸化シリコン膜２０の表面の高さと同じになるよ
うに平坦化される。また、ビット線ＢＬは、配線溝２３
の内壁に堆積した酸化シリコン膜２１の内側に形成され
るので、その幅は、酸化シリコン膜２１の膜厚によって
制御される。すなわち、ビット線ＢＬの寸法（幅および
膜厚）は、酸化シリコン膜２０、２１の膜厚を制御する
ことによって制御される。
に形成された配線溝２３の内部に形成され、その表面の
高さが酸化シリコン膜２０の表面の高さと同じになるよ
うに平坦化される。また、ビット線ＢＬは、配線溝２３
の内壁に堆積した酸化シリコン膜２１の内側に形成され
るので、その幅は、酸化シリコン膜２１の膜厚によって
制御される。すなわち、ビット線ＢＬの寸法（幅および
膜厚）は、酸化シリコン膜２０、２１の膜厚を制御する
ことによって制御される。
【００７４】ＣＶＤ法による酸化シリコン膜２０、２１
の膜厚の制御は、等方性エッチングでフォトレジスト膜
を微細化する方法に比べて膜厚の寸法変動が少ない。従
って、酸化シリコン膜２０、２１の膜厚を制御すること
によってビット線ＢＬの寸法を制御する本実施の形態の
方法は、等方性エッチングでその幅を微細化したフォト
レジスト膜を使ってビット線材料（メタル膜２２）をパ
ターニングする方法に比べてビット線ＢＬの寸法変動を
小さくすることができる。すなわち、本実施の形態によ
るビット線の形成方法によれば、フォトリソグラフィの
解像限界で決まる最小寸法以下の微細なビット線を高い
寸法精度で形成することができる。
の膜厚の制御は、等方性エッチングでフォトレジスト膜
を微細化する方法に比べて膜厚の寸法変動が少ない。従
って、酸化シリコン膜２０、２１の膜厚を制御すること
によってビット線ＢＬの寸法を制御する本実施の形態の
方法は、等方性エッチングでその幅を微細化したフォト
レジスト膜を使ってビット線材料（メタル膜２２）をパ
ターニングする方法に比べてビット線ＢＬの寸法変動を
小さくすることができる。すなわち、本実施の形態によ
るビット線の形成方法によれば、フォトリソグラフィの
解像限界で決まる最小寸法以下の微細なビット線を高い
寸法精度で形成することができる。
【００７５】また、本実施の形態のビット線形成方法に
よれば、隣接するビット線ＢＬ同士の間隔がビット線Ｂ
Ｌの幅よりも大きくなるので、ビット線ＢＬの幅および
隣接するビット線ＢＬ同士の間隔をそれぞれフォトリソ
グラフィの解像限界で決まる最小寸法にした場合に比べ
て、ビット線ＢＬの寄生容量を低減することができる。
よれば、隣接するビット線ＢＬ同士の間隔がビット線Ｂ
Ｌの幅よりも大きくなるので、ビット線ＢＬの幅および
隣接するビット線ＢＬ同士の間隔をそれぞれフォトリソ
グラフィの解像限界で決まる最小寸法にした場合に比べ
て、ビット線ＢＬの寄生容量を低減することができる。
【００７６】次に、図１８（ａ）、（ｂ）に示すよう
に、ビット線ＢＬの上部にＣＶＤ法で膜厚３００nm〜４
００nm程度の酸化シリコン膜２４および膜厚２００nm程
度の多結晶シリコン膜２５を順次堆積した後、フォトレ
ジスト膜（図示せず）をマスクにしたドライエッチング
でコンタクトホール１６の上方の多結晶シリコン膜２５
にスルーホール２６を形成する。このスルーホール２６
の径は、フォトリソグラフィの解像限界で決まる最小寸
法とする。
に、ビット線ＢＬの上部にＣＶＤ法で膜厚３００nm〜４
００nm程度の酸化シリコン膜２４および膜厚２００nm程
度の多結晶シリコン膜２５を順次堆積した後、フォトレ
ジスト膜（図示せず）をマスクにしたドライエッチング
でコンタクトホール１６の上方の多結晶シリコン膜２５
にスルーホール２６を形成する。このスルーホール２６
の径は、フォトリソグラフィの解像限界で決まる最小寸
法とする。
【００７７】ビット線ＢＬの上部に堆積した上記酸化シ
リコン膜２４は、後の工程で形成される情報蓄積用容量
素子Ｃの下部電極３３とビット線ＢＬとを分離する絶縁
膜である。酸化シリコン膜２０に形成した配線溝２３の
内部にビット線ＢＬを形成する本実施の形態では、酸化
シリコン膜２０とビット線ＢＬとは表面の高さが等しく
なるので、ビット線ＢＬの上部に堆積した上記酸化シリ
コン膜２４は、その表面が平坦になる。従って、本実施
の形態のビット線形成方法によれば、ビット線ＢＬの上
部に堆積した酸化シリコン膜２４をＣＭＰ法で平坦化す
る工程が不要となり、その分、ＤＲＡＭの製造工程を短
縮することができる。また、酸化シリコン膜２４の膜厚
を薄くすることができるので、その分、メモリアレイの
標高を低くすることができる。
リコン膜２４は、後の工程で形成される情報蓄積用容量
素子Ｃの下部電極３３とビット線ＢＬとを分離する絶縁
膜である。酸化シリコン膜２０に形成した配線溝２３の
内部にビット線ＢＬを形成する本実施の形態では、酸化
シリコン膜２０とビット線ＢＬとは表面の高さが等しく
なるので、ビット線ＢＬの上部に堆積した上記酸化シリ
コン膜２４は、その表面が平坦になる。従って、本実施
の形態のビット線形成方法によれば、ビット線ＢＬの上
部に堆積した酸化シリコン膜２４をＣＭＰ法で平坦化す
る工程が不要となり、その分、ＤＲＡＭの製造工程を短
縮することができる。また、酸化シリコン膜２４の膜厚
を薄くすることができるので、その分、メモリアレイの
標高を低くすることができる。
【００７８】次に、図１９（ａ）、（ｂ）に示すよう
に、スルーホール２６の側壁にサイドウォールスペーサ
２７を形成する。サイドウォールスペーサ２７は、スル
ーホール２６の内部を含む多結晶シリコン膜２５の上部
にＣＶＤ法で膜厚６０nm程度の薄い第２の多結晶シリコ
ン膜を堆積した後、この多結晶シリコン膜を異方的にド
ライエッチングしてスルーホール２６の側壁に残すこと
によって形成する。このサイドウォールスペーサ２７を
形成することにより、スルーホール２６の実質的な径
は、フォトリソグラフィの解像限界で決まる最小寸法よ
りも小さくなる。
に、スルーホール２６の側壁にサイドウォールスペーサ
２７を形成する。サイドウォールスペーサ２７は、スル
ーホール２６の内部を含む多結晶シリコン膜２５の上部
にＣＶＤ法で膜厚６０nm程度の薄い第２の多結晶シリコ
ン膜を堆積した後、この多結晶シリコン膜を異方的にド
ライエッチングしてスルーホール２６の側壁に残すこと
によって形成する。このサイドウォールスペーサ２７を
形成することにより、スルーホール２６の実質的な径
は、フォトリソグラフィの解像限界で決まる最小寸法よ
りも小さくなる。
【００７９】次に、図２０（ａ）、（ｂ）に示すよう
に、多結晶シリコン膜２５とサイドウォールスペーサ２
７とをマスクにしてスルーホール２６の底部の酸化シリ
コン膜２４、２０、窒化シリコン膜１９および酸化シリ
コン膜１８をドライエッチングすることによって、互い
に隣接するビット線ＢＬ、ＢＬの間を通ってコンタクト
ホール１６に達するスルーホール２８を形成する。この
スルーホール２８は、フォトリソグラフィの解像限界で
決まる最小寸法のスルーホール２６に対して自己整合的
に、すなわちサイドウォールスペーサ２７によって規定
される径となるように形成されるので、その径はこの最
小寸法より小さくなる。これにより、メモリセルサイズ
を縮小しても、ビット線ＢＬとスルーホール２８との合
わせマージンが確保されるので、次の工程でスルーホー
ル２８の内部に埋め込まれるプラグ２９とビット線ＢＬ
との短絡が確実に防止される。
に、多結晶シリコン膜２５とサイドウォールスペーサ２
７とをマスクにしてスルーホール２６の底部の酸化シリ
コン膜２４、２０、窒化シリコン膜１９および酸化シリ
コン膜１８をドライエッチングすることによって、互い
に隣接するビット線ＢＬ、ＢＬの間を通ってコンタクト
ホール１６に達するスルーホール２８を形成する。この
スルーホール２８は、フォトリソグラフィの解像限界で
決まる最小寸法のスルーホール２６に対して自己整合的
に、すなわちサイドウォールスペーサ２７によって規定
される径となるように形成されるので、その径はこの最
小寸法より小さくなる。これにより、メモリセルサイズ
を縮小しても、ビット線ＢＬとスルーホール２８との合
わせマージンが確保されるので、次の工程でスルーホー
ル２８の内部に埋め込まれるプラグ２９とビット線ＢＬ
との短絡が確実に防止される。
【００８０】また、上記スルーホール２８を形成する際
には、まず窒化シリコン膜１９をエッチングのストッパ
に用いて酸化シリコン膜２４、２０をエッチングし、次
に、窒化シリコン膜１９をエッチングした後、酸化シリ
コン膜１８をエッチングする。このように、酸化シリコ
ン膜２４の表面からコンタクトホール１６内のプラグ１
７の表面に達する深いスルーホール２８を形成する際、
エッチングを途中（窒化シリコン膜１９の表面）で一旦
停止することにより、スルーホール２８とその下部のコ
ンタクトホール１６とに合わせずれが生じても、下層の
酸化シリコン膜１４、１３が深くエッチングされる不具
合を防ぐことができる。これにより、スルーホール２８
とコンタクトホール１６との合わせマージンが不要とな
るので、その分、メモリセルサイズの縮小が容易にな
る。
には、まず窒化シリコン膜１９をエッチングのストッパ
に用いて酸化シリコン膜２４、２０をエッチングし、次
に、窒化シリコン膜１９をエッチングした後、酸化シリ
コン膜１８をエッチングする。このように、酸化シリコ
ン膜２４の表面からコンタクトホール１６内のプラグ１
７の表面に達する深いスルーホール２８を形成する際、
エッチングを途中（窒化シリコン膜１９の表面）で一旦
停止することにより、スルーホール２８とその下部のコ
ンタクトホール１６とに合わせずれが生じても、下層の
酸化シリコン膜１４、１３が深くエッチングされる不具
合を防ぐことができる。これにより、スルーホール２８
とコンタクトホール１６との合わせマージンが不要とな
るので、その分、メモリセルサイズの縮小が容易にな
る。
【００８１】次に、図２１に示すように、スルーホール
２８の内部にプラグ２９を形成した後、酸化シリコン膜
２４の上部にＣＶＤ法で膜厚２００nm程度の窒化シリコ
ン膜３０および膜厚１．３μｍ程度の厚い酸化シリコン
膜３１を順次堆積する。プラグ２９は、スルーホール２
８の内部を含む酸化シリコン膜２４の上部にリン（Ｐ）
などのｎ型不純物をドープした低抵抗多結晶シリコン膜
をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエ
ッチバック（またはＣＭＰ法で研磨）してスルーホール
２８の内部のみに残すことによって形成する。なお、窒
化シリコン膜３０とその下層の酸化シリコン膜２４とを
一層の窒化シリコン膜３０だけで構成してもよい。
２８の内部にプラグ２９を形成した後、酸化シリコン膜
２４の上部にＣＶＤ法で膜厚２００nm程度の窒化シリコ
ン膜３０および膜厚１．３μｍ程度の厚い酸化シリコン
膜３１を順次堆積する。プラグ２９は、スルーホール２
８の内部を含む酸化シリコン膜２４の上部にリン（Ｐ）
などのｎ型不純物をドープした低抵抗多結晶シリコン膜
をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエ
ッチバック（またはＣＭＰ法で研磨）してスルーホール
２８の内部のみに残すことによって形成する。なお、窒
化シリコン膜３０とその下層の酸化シリコン膜２４とを
一層の窒化シリコン膜３０だけで構成してもよい。
【００８２】次に、図２２に示すように、フォトレジス
ト膜（図示せず）をマスクにして酸化シリコン膜３１お
よびその下層の窒化シリコン膜３０を順次ドライエッチ
ングすることによって、スルーホール２８の上部に溝３
２を形成する。酸化シリコン膜３１の表面からスルーホ
ール２８内のプラグ２９の表面に達する深い溝３２を形
成する際は、窒化シリコン膜３０の表面で一旦エッチン
グを停止し、その後、窒化シリコン膜３０エッチングす
ることによって、下層の酸化シリコン膜２４が深くエッ
チングされる不具合を防ぐことができる。
ト膜（図示せず）をマスクにして酸化シリコン膜３１お
よびその下層の窒化シリコン膜３０を順次ドライエッチ
ングすることによって、スルーホール２８の上部に溝３
２を形成する。酸化シリコン膜３１の表面からスルーホ
ール２８内のプラグ２９の表面に達する深い溝３２を形
成する際は、窒化シリコン膜３０の表面で一旦エッチン
グを停止し、その後、窒化シリコン膜３０エッチングす
ることによって、下層の酸化シリコン膜２４が深くエッ
チングされる不具合を防ぐことができる。
【００８３】次に、上記溝３２の内部を含む酸化シリコ
ン膜３１の上部にリン（Ｐ）などのｎ型不純物をドープ
した膜厚５０nm程度の低抵抗多結晶シリコン膜をＣＶＤ
法で堆積した後、溝３２の内部にフォトレジスト膜など
を埋め込み、酸化シリコン膜３１の上部の多結晶シリコ
ン膜をエッチバックすることによって、溝３２の内壁の
みに残す。これにより、溝３２の内壁に沿って情報蓄積
用容量素子Ｃの下部電極３３が形成される。
ン膜３１の上部にリン（Ｐ）などのｎ型不純物をドープ
した膜厚５０nm程度の低抵抗多結晶シリコン膜をＣＶＤ
法で堆積した後、溝３２の内部にフォトレジスト膜など
を埋め込み、酸化シリコン膜３１の上部の多結晶シリコ
ン膜をエッチバックすることによって、溝３２の内壁の
みに残す。これにより、溝３２の内壁に沿って情報蓄積
用容量素子Ｃの下部電極３３が形成される。
【００８４】次に、図２３に示すように、下部電極３３
の上部に酸化タンタル膜などで構成された容量絶縁膜３
４とＴｉＮ膜などで構成された上部電極３５とを形成す
る。容量絶縁膜３４および上部電極３５は、まず下部電
極３３の上部を含む酸化シリコン膜３１の上部にＣＶＤ
法で膜厚２０nm程度の薄い酸化タンタル膜を堆積し、続
いてこの酸化タンタル膜の上部にＣＶＤ法およびスパッ
タリング法で溝３２の内部が埋まるようにＴｉＮ膜を堆
積した後、フォトレジスト膜( 図示せず) をマスクにし
たドライエッチングでＴｉＮ膜および酸化タンタル膜を
パターニングすることによって形成する。
の上部に酸化タンタル膜などで構成された容量絶縁膜３
４とＴｉＮ膜などで構成された上部電極３５とを形成す
る。容量絶縁膜３４および上部電極３５は、まず下部電
極３３の上部を含む酸化シリコン膜３１の上部にＣＶＤ
法で膜厚２０nm程度の薄い酸化タンタル膜を堆積し、続
いてこの酸化タンタル膜の上部にＣＶＤ法およびスパッ
タリング法で溝３２の内部が埋まるようにＴｉＮ膜を堆
積した後、フォトレジスト膜( 図示せず) をマスクにし
たドライエッチングでＴｉＮ膜および酸化タンタル膜を
パターニングすることによって形成する。
【００８５】これにより、多結晶シリコン膜で構成され
た下部電極３３、酸化タンタル膜で構成された容量絶縁
膜３４およびＴｉＮ膜で構成された上部電極３５からな
る情報蓄積用容量素子Ｃが形成される。また、ここまで
の工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこ
れに直列に接続された情報蓄積用容量素子Ｃとで構成さ
れるＤＲＡＭのメモリセルが完成する。
た下部電極３３、酸化タンタル膜で構成された容量絶縁
膜３４およびＴｉＮ膜で構成された上部電極３５からな
る情報蓄積用容量素子Ｃが形成される。また、ここまで
の工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこ
れに直列に接続された情報蓄積用容量素子Ｃとで構成さ
れるＤＲＡＭのメモリセルが完成する。
【００８６】その後、情報蓄積用容量素子Ｃの上部に２
層程度のＡｌ（アルミニウム）配線を形成し、さらにＡ
ｌ配線の上部に表面保護膜を形成するが、それらの図示
は省略する。
層程度のＡｌ（アルミニウム）配線を形成し、さらにＡ
ｌ配線の上部に表面保護膜を形成するが、それらの図示
は省略する。
【００８７】（実施の形態２）フォトリソグラフィの解
像限界で決まる最小寸法よりも微細な幅を有するビット
線ＢＬは、次のような方法で形成することもできる。
像限界で決まる最小寸法よりも微細な幅を有するビット
線ＢＬは、次のような方法で形成することもできる。
【００８８】図２４（ａ）、（ｂ）は、メモリセル選択
用ＭＩＳＦＥＴＱｓの上部に窒化シリコン膜１２および
酸化シリコン膜１３を堆積し、続いて酸化シリコン膜１
３の表面を平坦化した後、その上部に酸化シリコン膜１
４を堆積した状態を示す基板の断面図である。ここまで
の工程は、前記実施の形態１の図３〜図８に示す工程と
同じである。
用ＭＩＳＦＥＴＱｓの上部に窒化シリコン膜１２および
酸化シリコン膜１３を堆積し、続いて酸化シリコン膜１
３の表面を平坦化した後、その上部に酸化シリコン膜１
４を堆積した状態を示す基板の断面図である。ここまで
の工程は、前記実施の形態１の図３〜図８に示す工程と
同じである。
【００８９】次に、図２５（ａ）、（ｂ）に示すよう
に、フォトレジスト膜（図示せず）をマスクにして酸化
シリコン膜１４、１３をドライエッチングした後、窒化
シリコン膜１２をドライエッチングすることによって、
メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１
１（ソース、ドレイン）の一方の上部にコンタクトホー
ル１６を形成し、他方（２個のメモリセル選択用ＭＩＳ
ＦＥＴＱｓによって共有されたｎ型半導体領域１１）の
上部にコンタクトホール４０を形成する。これらのコン
タクトホール１６、４０は、前記実施の形態１と同様、
ゲート電極９に対して自己整合で形成される。また、コ
ンタクトホール４０は、後の工程でその上部に形成され
るビット線ＢＬとｎ型半導体領域１１とのコンタクト面
積を十分に確保するために、前記実施の形態１のコンタ
クトホール１５（図１５、図１６）と同様、Ｄ−Ｄ’線
方向の径がＡ−Ａ’線（Ｂ−Ｂ’線）方向の径よりも大
きい長方形の平面パターンで形成し、かつ活性領域Ｌの
凸状に突き出した部分と重なるように配置する。
に、フォトレジスト膜（図示せず）をマスクにして酸化
シリコン膜１４、１３をドライエッチングした後、窒化
シリコン膜１２をドライエッチングすることによって、
メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１
１（ソース、ドレイン）の一方の上部にコンタクトホー
ル１６を形成し、他方（２個のメモリセル選択用ＭＩＳ
ＦＥＴＱｓによって共有されたｎ型半導体領域１１）の
上部にコンタクトホール４０を形成する。これらのコン
タクトホール１６、４０は、前記実施の形態１と同様、
ゲート電極９に対して自己整合で形成される。また、コ
ンタクトホール４０は、後の工程でその上部に形成され
るビット線ＢＬとｎ型半導体領域１１とのコンタクト面
積を十分に確保するために、前記実施の形態１のコンタ
クトホール１５（図１５、図１６）と同様、Ｄ−Ｄ’線
方向の径がＡ−Ａ’線（Ｂ−Ｂ’線）方向の径よりも大
きい長方形の平面パターンで形成し、かつ活性領域Ｌの
凸状に突き出した部分と重なるように配置する。
【００９０】次に、図２６（ａ）、（ｂ）に示すよう
に、コンタクトホール１６、４０の内部にプラグ１７を
形成する。プラグ１７は、コンタクトホール１６、４０
の内部を含む酸化シリコン膜１４の上部にリン（Ｐ）な
どのｎ型不純物をドープした低抵抗多結晶シリコン膜を
ＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッ
チバック（またはＣＭＰ法で研磨）してコンタクトホー
ル１６、４０の内部のみに残すことによって形成する。
に、コンタクトホール１６、４０の内部にプラグ１７を
形成する。プラグ１７は、コンタクトホール１６、４０
の内部を含む酸化シリコン膜１４の上部にリン（Ｐ）な
どのｎ型不純物をドープした低抵抗多結晶シリコン膜を
ＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッ
チバック（またはＣＭＰ法で研磨）してコンタクトホー
ル１６、４０の内部のみに残すことによって形成する。
【００９１】次に、図２７（ａ）、（ｂ）に示すよう
に、酸化シリコン膜１４の上部にＣＶＤ法で酸化シリコ
ン膜１８、窒化シリコン膜１９および酸化シリコン膜２
０を順次堆積した後、図２８（ａ）、（ｂ）に示すよう
に、フォトレジスト膜（図示せず）をマスクにしたドラ
イエッチングで酸化シリコン膜２０をパターニングする
ことによって、Ａ−Ａ’線方向に沿って一定の幅および
間隔で延在する複数の配線溝２３を形成する。前記実施
の形態１と同様、これらの配線溝２３のＣ−Ｃ’線（Ｄ
−Ｄ’線）方向の幅および間隔は、それぞれフォトリソ
グラフィの解像限界で決まる最小寸法とする。
に、酸化シリコン膜１４の上部にＣＶＤ法で酸化シリコ
ン膜１８、窒化シリコン膜１９および酸化シリコン膜２
０を順次堆積した後、図２８（ａ）、（ｂ）に示すよう
に、フォトレジスト膜（図示せず）をマスクにしたドラ
イエッチングで酸化シリコン膜２０をパターニングする
ことによって、Ａ−Ａ’線方向に沿って一定の幅および
間隔で延在する複数の配線溝２３を形成する。前記実施
の形態１と同様、これらの配線溝２３のＣ−Ｃ’線（Ｄ
−Ｄ’線）方向の幅および間隔は、それぞれフォトリソ
グラフィの解像限界で決まる最小寸法とする。
【００９２】次に、図２９（ａ）、（ｂ）に示すよう
に、フォトレジスト膜（図示せず）をマスクにして配線
溝２３の底部の窒化シリコン膜１９および酸化シリコン
膜１８を順次ドライエッチングすることによって、コン
タクトホール４０の上部にスルーホール４１を形成す
る。このスルーホール４１の径は、フォトリソグラフィ
の解像限界で決まる最小寸法以上とする。なお、スルー
ホール４１は、配線溝２３を形成する前に形成してもよ
い。すなわち、酸化シリコン膜１４の上部に酸化シリコ
ン膜１８および窒化シリコン膜１９を堆積した後、窒化
シリコン膜１９および酸化シリコン膜１８をドライエッ
チングすることによって、コンタクトホール４０の上部
にスルーホール４１を形成し、続いて窒化シリコン膜１
９の上部に酸化シリコン膜２０を堆積した後、酸化シリ
コン膜２０に配線溝２３を形成してもよい。
に、フォトレジスト膜（図示せず）をマスクにして配線
溝２３の底部の窒化シリコン膜１９および酸化シリコン
膜１８を順次ドライエッチングすることによって、コン
タクトホール４０の上部にスルーホール４１を形成す
る。このスルーホール４１の径は、フォトリソグラフィ
の解像限界で決まる最小寸法以上とする。なお、スルー
ホール４１は、配線溝２３を形成する前に形成してもよ
い。すなわち、酸化シリコン膜１４の上部に酸化シリコ
ン膜１８および窒化シリコン膜１９を堆積した後、窒化
シリコン膜１９および酸化シリコン膜１８をドライエッ
チングすることによって、コンタクトホール４０の上部
にスルーホール４１を形成し、続いて窒化シリコン膜１
９の上部に酸化シリコン膜２０を堆積した後、酸化シリ
コン膜２０に配線溝２３を形成してもよい。
【００９３】次に、図３０（ａ）、（ｂ）に示すよう
に、配線溝２３の側壁にサイドウォールスペーサ４２を
形成する。サイドウォールスペーサ４２は、配線溝２３
の内部を含む酸化シリコン膜２０の上部にＣＶＤ法で酸
化シリコン膜（図示せず）を堆積した後、この酸化シリ
コン膜を異方的にドライエッチングして配線溝２３の側
壁に残すことによって形成する。このとき、スルーホー
ル４１の側壁にも同時にサイドウォールスペーサ４２が
形成される。
に、配線溝２３の側壁にサイドウォールスペーサ４２を
形成する。サイドウォールスペーサ４２は、配線溝２３
の内部を含む酸化シリコン膜２０の上部にＣＶＤ法で酸
化シリコン膜（図示せず）を堆積した後、この酸化シリ
コン膜を異方的にドライエッチングして配線溝２３の側
壁に残すことによって形成する。このとき、スルーホー
ル４１の側壁にも同時にサイドウォールスペーサ４２が
形成される。
【００９４】配線溝２３の側壁に上記サイドウォールス
ペーサ４２を形成することにより、配線溝２３の実質的
な幅は、フォトリソグラフィの解像限界で決まる最小寸
法よりも小さくなる。
ペーサ４２を形成することにより、配線溝２３の実質的
な幅は、フォトリソグラフィの解像限界で決まる最小寸
法よりも小さくなる。
【００９５】次に、図３１（ａ）、（ｂ）に示すよう
に、スルーホール４１の内部を含む配線溝２３の内部に
ビット線ＢＬを形成する。このビット線ＢＬは、スルー
ホール４１および配線溝２３のそれぞれの内部を含む酸
化シリコン膜２０の上部にビット線ＢＬの材料となるメ
タル膜を堆積した後、ＣＭＰ法を用いて酸化シリコン膜
２０の表面が露出するまでメタル膜を研磨することによ
って形成する。
に、スルーホール４１の内部を含む配線溝２３の内部に
ビット線ＢＬを形成する。このビット線ＢＬは、スルー
ホール４１および配線溝２３のそれぞれの内部を含む酸
化シリコン膜２０の上部にビット線ＢＬの材料となるメ
タル膜を堆積した後、ＣＭＰ法を用いて酸化シリコン膜
２０の表面が露出するまでメタル膜を研磨することによ
って形成する。
【００９６】このようにして形成されたビット線ＢＬ
は、フォトリソグラフィの解像限界で決まる最小寸法に
等しい幅を有する配線溝２３の内部にサイドウォールス
ペーサ４２を介在して形成されるので、その幅はフォト
リソグラフィの解像限界で決まる最小寸法よりも小さく
なる。これにより、メモリセルサイズを縮小しても、後
の工程でビット線ＢＬ、ＢＬの間の領域に形成されるス
ルーホール２８とビット線ＢＬとの合わせマージンが確
保され、スルーホール２８の内部に埋め込まれるプラグ
２９とビット線ＢＬとの短絡が確実に防止できる。
は、フォトリソグラフィの解像限界で決まる最小寸法に
等しい幅を有する配線溝２３の内部にサイドウォールス
ペーサ４２を介在して形成されるので、その幅はフォト
リソグラフィの解像限界で決まる最小寸法よりも小さく
なる。これにより、メモリセルサイズを縮小しても、後
の工程でビット線ＢＬ、ＢＬの間の領域に形成されるス
ルーホール２８とビット線ＢＬとの合わせマージンが確
保され、スルーホール２８の内部に埋め込まれるプラグ
２９とビット線ＢＬとの短絡が確実に防止できる。
【００９７】上記ビット線ＢＬの寸法（幅および膜厚）
は、酸化シリコン膜２０およびサイドウォールスペーサ
４２の膜厚を制御することによって制御される。
は、酸化シリコン膜２０およびサイドウォールスペーサ
４２の膜厚を制御することによって制御される。
【００９８】酸化シリコン膜２０およびサイドウォール
スペーサ４２の膜厚の制御は、等方性エッチングでフォ
トレジスト膜を微細化する方法に比べて膜厚の寸法変動
が少ない。従って、本実施の形態の方法は、等方性エッ
チングでその幅を微細化したフォトレジスト膜を使って
ビット線材料をパターニングする方法に比べてビット線
ＢＬの寸法変動を小さくすることができる。すなわち、
本実施の形態によるビット線の形成方法によれば、フォ
トリソグラフィの解像限界で決まる最小寸法以下の微細
なビット線を高い寸法精度で形成することができる。
スペーサ４２の膜厚の制御は、等方性エッチングでフォ
トレジスト膜を微細化する方法に比べて膜厚の寸法変動
が少ない。従って、本実施の形態の方法は、等方性エッ
チングでその幅を微細化したフォトレジスト膜を使って
ビット線材料をパターニングする方法に比べてビット線
ＢＬの寸法変動を小さくすることができる。すなわち、
本実施の形態によるビット線の形成方法によれば、フォ
トリソグラフィの解像限界で決まる最小寸法以下の微細
なビット線を高い寸法精度で形成することができる。
【００９９】また、本実施の形態のビット線形成方法に
よれば、隣接するビット線ＢＬ同士の間隔がビット線Ｂ
Ｌの幅よりも大きくなるので、ビット線ＢＬの幅および
隣接するビット線ＢＬ同士の間隔をそれぞれフォトリソ
グラフィの解像限界で決まる最小寸法にした場合に比べ
て、ビット線ＢＬの寄生容量を低減することができる。
よれば、隣接するビット線ＢＬ同士の間隔がビット線Ｂ
Ｌの幅よりも大きくなるので、ビット線ＢＬの幅および
隣接するビット線ＢＬ同士の間隔をそれぞれフォトリソ
グラフィの解像限界で決まる最小寸法にした場合に比べ
て、ビット線ＢＬの寄生容量を低減することができる。
【０１００】図示は省略するが、その後、前記実施の形
態１の図１８〜図２３に示す工程に準じてビット線ＢＬ
の上部に情報蓄積用容量素子Ｃを形成することによっ
て、ＤＲＡＭのメモリセルが完成する。
態１の図１８〜図２３に示す工程に準じてビット線ＢＬ
の上部に情報蓄積用容量素子Ｃを形成することによっ
て、ＤＲＡＭのメモリセルが完成する。
【０１０１】（実施の形態３）次に、周辺回路を含めた
ＤＲＡＭの製造方法を図３２〜図４０を用いて工程順に
説明する。
ＤＲＡＭの製造方法を図３２〜図４０を用いて工程順に
説明する。
【０１０２】まず、図３２に示すように、メモリアレイ
（図の左側部分）のｐ型ウエル３に前述した方法でメモ
リセル選択用ＭＩＳＦＥＴＱｓを形成する。また、周辺
回路（図の右側部分）のｐ型ウエル３にｎチャネル型Ｍ
ＩＳＦＥＴＱｎを形成し、ｎ型ウエル５にｐチャネル型
ＭＩＳＦＥＴＱｐを形成する。ｎチャネル型ＭＩＳＦＥ
ＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれ
のゲート電極９は、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極９（ワード線ＷＬ）と同一工程で形成す
る。また、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ド
レイン（ｎ型半導体領域５１）は、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１
１）と同一工程で形成し、ヒ素（Ａｓ）などのｎ型不純
物を部分的に高濃度にイオン打込みして形成する。ｐチ
ャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ型半
導体領域５２）は、周辺回路のｎ型ウエル５にｐ型不純
物（ホウ素）をイオン打込みして形成する。
（図の左側部分）のｐ型ウエル３に前述した方法でメモ
リセル選択用ＭＩＳＦＥＴＱｓを形成する。また、周辺
回路（図の右側部分）のｐ型ウエル３にｎチャネル型Ｍ
ＩＳＦＥＴＱｎを形成し、ｎ型ウエル５にｐチャネル型
ＭＩＳＦＥＴＱｐを形成する。ｎチャネル型ＭＩＳＦＥ
ＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれ
のゲート電極９は、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極９（ワード線ＷＬ）と同一工程で形成す
る。また、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ド
レイン（ｎ型半導体領域５１）は、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１
１）と同一工程で形成し、ヒ素（Ａｓ）などのｎ型不純
物を部分的に高濃度にイオン打込みして形成する。ｐチ
ャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ型半
導体領域５２）は、周辺回路のｎ型ウエル５にｐ型不純
物（ホウ素）をイオン打込みして形成する。
【０１０３】次に、図３３に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴＱｎ
およびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれの上部
に窒化シリコン膜１２および酸化シリコン膜１３を堆積
し、続いて酸化シリコン膜１３の表面を平坦化した後、
その上部に酸化シリコン膜１４を堆積する。
択用ＭＩＳＦＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴＱｎ
およびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれの上部
に窒化シリコン膜１２および酸化シリコン膜１３を堆積
し、続いて酸化シリコン膜１３の表面を平坦化した後、
その上部に酸化シリコン膜１４を堆積する。
【０１０４】次に、メモリセル選択用ＭＩＳＦＥＴＱｓ
のｎ型半導体領域１１（ソース、ドレイン）の一方の上
部にコンタクトホール１６を形成した後、酸化シリコン
膜１４の上部にリン（Ｐ）などのｎ型不純物をドープし
た低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いて
この多結晶シリコン膜をエッチバック（またはＣＭＰ法
で研磨）してコンタクトホール１６の内部のみに残すこ
とによってプラグ１７を形成する。コンタクトホール１
６は、前記実施の形態１と同様、ゲート電極９（ワード
線ＷＬ）に対して自己整合（セルフアライン）で形成す
る。
のｎ型半導体領域１１（ソース、ドレイン）の一方の上
部にコンタクトホール１６を形成した後、酸化シリコン
膜１４の上部にリン（Ｐ）などのｎ型不純物をドープし
た低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いて
この多結晶シリコン膜をエッチバック（またはＣＭＰ法
で研磨）してコンタクトホール１６の内部のみに残すこ
とによってプラグ１７を形成する。コンタクトホール１
６は、前記実施の形態１と同様、ゲート電極９（ワード
線ＷＬ）に対して自己整合（セルフアライン）で形成す
る。
【０１０５】次に、図３４に示すように、前記実施の形
態１と同様の方法で酸化シリコン膜１４の上部に酸化シ
リコン膜１８、窒化シリコン膜１９および酸化シリコン
膜２０を順次堆積し、続いてフォトレジスト膜（図示せ
ず）をマスクにしたドライエッチングで酸化シリコン膜
２０をパターニングすることによって、配線溝２３を形
成した後、配線溝２３の内部を含む酸化シリコン膜２０
の上部に酸化シリコン膜２１を堆積する。
態１と同様の方法で酸化シリコン膜１４の上部に酸化シ
リコン膜１８、窒化シリコン膜１９および酸化シリコン
膜２０を順次堆積し、続いてフォトレジスト膜（図示せ
ず）をマスクにしたドライエッチングで酸化シリコン膜
２０をパターニングすることによって、配線溝２３を形
成した後、配線溝２３の内部を含む酸化シリコン膜２０
の上部に酸化シリコン膜２１を堆積する。
【０１０６】次に、図３５に示すように、フォトレジス
ト膜（図示せず）をマスクにして酸化シリコン膜２１、
２０、窒化シリコン膜１９、酸化シリコン膜１８、１
４、１３および窒化シリコン膜１２を順次ドライエッチ
ングすることによって、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのｎ型半導体領域１１（ソース、ドレイン）の他方
（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共
有されたｎ型半導体領域１１）の上部にコンタクトホー
ル１５を形成する。
ト膜（図示せず）をマスクにして酸化シリコン膜２１、
２０、窒化シリコン膜１９、酸化シリコン膜１８、１
４、１３および窒化シリコン膜１２を順次ドライエッチ
ングすることによって、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのｎ型半導体領域１１（ソース、ドレイン）の他方
（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共
有されたｎ型半導体領域１１）の上部にコンタクトホー
ル１５を形成する。
【０１０７】また、このとき同時に周辺回路のｎチャネ
ル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ型半導体
領域５１）の上部にコンタクトホール５３を形成し、ｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極９およびソー
ス、ドレイン（ｐ型半導体領域５２）の上部にコンタク
トホール５４を形成する。周辺回路のコンタクトホール
５３、５４は、メモリアレイのコンタクトホール１５と
同様、窒化シリコンに対する酸化シリコンのエッチング
レートが大きくなるような条件と、シリコンに対する窒
化シリコンのエッチングレートが大きくなるような条件
とを組合せて行い、ゲート電極９に対して自己整合で形
成する。
ル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ型半導体
領域５１）の上部にコンタクトホール５３を形成し、ｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極９およびソー
ス、ドレイン（ｐ型半導体領域５２）の上部にコンタク
トホール５４を形成する。周辺回路のコンタクトホール
５３、５４は、メモリアレイのコンタクトホール１５と
同様、窒化シリコンに対する酸化シリコンのエッチング
レートが大きくなるような条件と、シリコンに対する窒
化シリコンのエッチングレートが大きくなるような条件
とを組合せて行い、ゲート電極９に対して自己整合で形
成する。
【０１０８】次に、図３６に示すように、メモリアレイ
のコンタクトホール１５および周辺回路のコンタクトホ
ール５３を通じてｐ型ウエル３にｎ型不純物（リンまた
はヒ素）をイオン打込みすることによって、メモリセル
選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（２
個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有さ
れたｎ型半導体領域１１）の一部に高不純物濃度のｎ+
型半導体領域５５を形成し、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのソース、ドレイン（ｎ型半導体領域５１）のそれ
ぞれの一部に高不純物濃度のｎ+ 型半導体領域５５を形
成する。また、周辺回路のコンタクトホール５４を通じ
てｎ型ウエルにｐ型不純物（ホウ素）をイオン打込みす
ることによって、ｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス、ドレイン（ｐ型半導体領域５２）のそれぞれの一部
に高不純物濃度のｐ+ 型半導体領域５６を形成する。こ
れにより、メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのそれぞれのソース、ドレインが低抵抗化され
る。
のコンタクトホール１５および周辺回路のコンタクトホ
ール５３を通じてｐ型ウエル３にｎ型不純物（リンまた
はヒ素）をイオン打込みすることによって、メモリセル
選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（２
個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有さ
れたｎ型半導体領域１１）の一部に高不純物濃度のｎ+
型半導体領域５５を形成し、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのソース、ドレイン（ｎ型半導体領域５１）のそれ
ぞれの一部に高不純物濃度のｎ+ 型半導体領域５５を形
成する。また、周辺回路のコンタクトホール５４を通じ
てｎ型ウエルにｐ型不純物（ホウ素）をイオン打込みす
ることによって、ｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス、ドレイン（ｐ型半導体領域５２）のそれぞれの一部
に高不純物濃度のｐ+ 型半導体領域５６を形成する。こ
れにより、メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのそれぞれのソース、ドレインが低抵抗化され
る。
【０１０９】次に、図３７に示すように、前記実施の形
態１と同様の方法で、メモリアレイのコンタクトホール
１５および配線溝２３のそれぞれの内部を含む酸化シリ
コン膜２１の上部にビット線ＢＬの材料となるメタル膜
を堆積した後、ＣＭＰ法を用いて酸化シリコン膜２０の
表面が露出するまでメタル膜および酸化シリコン膜２０
の上部の酸化シリコン膜２１を研磨することによって、
コンタクトホール１５および配線溝２３のそれぞれの内
部にビット線ＢＬを形成する。
態１と同様の方法で、メモリアレイのコンタクトホール
１５および配線溝２３のそれぞれの内部を含む酸化シリ
コン膜２１の上部にビット線ＢＬの材料となるメタル膜
を堆積した後、ＣＭＰ法を用いて酸化シリコン膜２０の
表面が露出するまでメタル膜および酸化シリコン膜２０
の上部の酸化シリコン膜２１を研磨することによって、
コンタクトホール１５および配線溝２３のそれぞれの内
部にビット線ＢＬを形成する。
【０１１０】また、このとき同時に周辺回路のコンタク
トホール５３、５４および配線溝２３のそれぞれの内部
を含む酸化シリコン膜２１の上部にメタル膜を堆積した
後、ＣＭＰ法を用いて酸化シリコン膜２０の表面が露出
するまでメタル膜および酸化シリコン膜２０の上部の酸
化シリコン膜２１を研磨することによって、コンタクト
ホール５３、５４および配線溝２３のそれぞれの内部に
第１層配線５７〜６１を形成する。
トホール５３、５４および配線溝２３のそれぞれの内部
を含む酸化シリコン膜２１の上部にメタル膜を堆積した
後、ＣＭＰ法を用いて酸化シリコン膜２０の表面が露出
するまでメタル膜および酸化シリコン膜２０の上部の酸
化シリコン膜２１を研磨することによって、コンタクト
ホール５３、５４および配線溝２３のそれぞれの内部に
第１層配線５７〜６１を形成する。
【０１１１】上記メタル膜は、例えばＴｉ膜（またはＣ
ｏ膜）、ＴｉＮ膜およびＷ膜で構成する。この場合、Ｔ
ｉ膜（またはＣｏ膜）およびＴｉＮ膜を堆積した後、Ｗ
膜を堆積する工程に先立って基板１をアニールし、Ｔｉ
膜（またはＣｏ膜）と基板１（シリコン）とを反応させ
ることによって両者の界面にＴｉシリサイドまたはＣｏ
シリサイドからなるシリサイド層６２を形成する。これ
により、メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネ
ル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴ
Ｑｐのそれぞれのソース、ドレインが低抵抗化されるの
で、これらのＭＩＳＦＥＴの動作速度が向上する。
ｏ膜）、ＴｉＮ膜およびＷ膜で構成する。この場合、Ｔ
ｉ膜（またはＣｏ膜）およびＴｉＮ膜を堆積した後、Ｗ
膜を堆積する工程に先立って基板１をアニールし、Ｔｉ
膜（またはＣｏ膜）と基板１（シリコン）とを反応させ
ることによって両者の界面にＴｉシリサイドまたはＣｏ
シリサイドからなるシリサイド層６２を形成する。これ
により、メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネ
ル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴ
Ｑｐのそれぞれのソース、ドレインが低抵抗化されるの
で、これらのＭＩＳＦＥＴの動作速度が向上する。
【０１１２】なお、上記ビット線ＢＬ（および第１層配
線５７〜６１）は、前記実施の形態２の方法で形成して
もよい。すなわち、配線溝２３の側壁にサイドウォール
スペーサ４２を形成し、このサイドウォールスペーサ４
２の内側にビット線ＢＬ（および第１層配線５７〜６
１）を形成してもよい。
線５７〜６１）は、前記実施の形態２の方法で形成して
もよい。すなわち、配線溝２３の側壁にサイドウォール
スペーサ４２を形成し、このサイドウォールスペーサ４
２の内側にビット線ＢＬ（および第１層配線５７〜６
１）を形成してもよい。
【０１１３】次に、図３８に示すように、前記実施の形
態１と同様の方法でメモリアレイのビット線ＢＬの上部
に下部電極３３、容量絶縁膜３４および上部電極３５か
らなる情報蓄積用容量素子Ｃを形成する。
態１と同様の方法でメモリアレイのビット線ＢＬの上部
に下部電極３３、容量絶縁膜３４および上部電極３５か
らなる情報蓄積用容量素子Ｃを形成する。
【０１１４】次に、図３９に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜６３を堆積
し、次いで周辺回路の酸化シリコン膜６３およびその下
部の酸化シリコン膜３１、窒化シリコン膜３０および酸
化シリコン膜２４を順次エッチングすることによって第
１層配線５７の上部にスルーホール６４を形成し、第１
層配線５８の上部にスルーホール６５を形成する。
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜６３を堆積
し、次いで周辺回路の酸化シリコン膜６３およびその下
部の酸化シリコン膜３１、窒化シリコン膜３０および酸
化シリコン膜２４を順次エッチングすることによって第
１層配線５７の上部にスルーホール６４を形成し、第１
層配線５８の上部にスルーホール６５を形成する。
【０１１５】次に、スルーホール６４、６５の内部にプ
ラグ６６を形成した後、酸化シリコン膜６３の上部に堆
積したＡｌ膜をパターニングすることによって、上記ス
ルーホール６４を通じて第１層配線５７と電気的に接続
される第２層配線６７を形成し、スルーホール６５を通
じて第１層配線５８と電気的に接続される第２層配線６
８を形成する。またこのとき同時に、メモリアレイの酸
化シリコン膜６３の上部に第２層配線６９を形成する。
プラグ６６は、例えばスルーホール６４、６５の内部を
含む酸化シリコン膜６３の上部にＣＶＤ法でＴｉＮ膜お
よびＷ膜を堆積した後、酸化シリコン膜６３の上部のこ
れらの膜をエッチバック（またはＣＭＰ法で研磨）して
スルーホール６４、６５の内部に残すことによって形成
する。
ラグ６６を形成した後、酸化シリコン膜６３の上部に堆
積したＡｌ膜をパターニングすることによって、上記ス
ルーホール６４を通じて第１層配線５７と電気的に接続
される第２層配線６７を形成し、スルーホール６５を通
じて第１層配線５８と電気的に接続される第２層配線６
８を形成する。またこのとき同時に、メモリアレイの酸
化シリコン膜６３の上部に第２層配線６９を形成する。
プラグ６６は、例えばスルーホール６４、６５の内部を
含む酸化シリコン膜６３の上部にＣＶＤ法でＴｉＮ膜お
よびＷ膜を堆積した後、酸化シリコン膜６３の上部のこ
れらの膜をエッチバック（またはＣＭＰ法で研磨）して
スルーホール６４、６５の内部に残すことによって形成
する。
【０１１６】また、上記スルーホール６４、６５を形成
する際には、まず窒化シリコン膜３０をエッチングのス
トッパに用いて酸化シリコン膜６３、３１をエッチング
し、次に、窒化シリコン膜３０をエッチングした後、酸
化シリコン膜２４をエッチングする。このように、酸化
シリコン膜６３の表面から第１層配線５７、５８の表面
に達する深いスルーホール６４、６５を形成する際、エ
ッチングを途中（窒化シリコン膜３０の表面）で一旦停
止することにより、スルーホール６４、６５と第１層配
線５７、５８とに合わせずれが生じても、下層の酸化シ
リコン膜２０、２１が深くエッチングされる不具合を防
ぐことができる。これにより、スルーホール６４、６５
と第１層配線５７、５８との合わせマージンが不要とな
るので、図４０に示すように、第１層配線５７、５８に
おいて、スルーホール６４、６５との接続領域の幅を他
の領域よりも広くするドッグボーン加工が不要となり、
その分、周辺回路のサイズを縮小することができる。
する際には、まず窒化シリコン膜３０をエッチングのス
トッパに用いて酸化シリコン膜６３、３１をエッチング
し、次に、窒化シリコン膜３０をエッチングした後、酸
化シリコン膜２４をエッチングする。このように、酸化
シリコン膜６３の表面から第１層配線５７、５８の表面
に達する深いスルーホール６４、６５を形成する際、エ
ッチングを途中（窒化シリコン膜３０の表面）で一旦停
止することにより、スルーホール６４、６５と第１層配
線５７、５８とに合わせずれが生じても、下層の酸化シ
リコン膜２０、２１が深くエッチングされる不具合を防
ぐことができる。これにより、スルーホール６４、６５
と第１層配線５７、５８との合わせマージンが不要とな
るので、図４０に示すように、第１層配線５７、５８に
おいて、スルーホール６４、６５との接続領域の幅を他
の領域よりも広くするドッグボーン加工が不要となり、
その分、周辺回路のサイズを縮小することができる。
【０１１７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１１８】本発明のビット線形成方法は、ＤＲＡＭに
限られず、ＤＲＡＭを混載したロジックＬＳＩや、ＤＲ
ＡＭやフラッシュメモリを内蔵したマイクロコンピュー
タなどへの適用も可能である。
限られず、ＤＲＡＭを混載したロジックＬＳＩや、ＤＲ
ＡＭやフラッシュメモリを内蔵したマイクロコンピュー
タなどへの適用も可能である。
【０１１９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１２０】本発明によれば、ビット線の幅をフォトリ
ソグラフィの解像限界で決まる最小加工寸法以下まで微
細化することが可能となるので、ＤＲＡＭのメモリセル
サイズを縮小することができる。
ソグラフィの解像限界で決まる最小加工寸法以下まで微
細化することが可能となるので、ＤＲＡＭのメモリセル
サイズを縮小することができる。
【０１２１】本発明によれば、ビット線の微細化の制御
性が向上するので、微細化されたＤＲＡＭの信頼性、製
造歩留まりが向上する。
性が向上するので、微細化されたＤＲＡＭの信頼性、製
造歩留まりが向上する。
【０１２２】本発明によれば、ビット線に寄生する容量
を低減することができるので、情報蓄積用容量素子に蓄
積された信号の検出感度が向上する。
を低減することができるので、情報蓄積用容量素子に蓄
積された信号の検出感度が向上する。
【０１２３】本発明によれば、ＤＲＡＭのメモリアレイ
の標高を低くすることができるので、メモリアレイと周
辺回路との間の段差が低減され、ＤＲＡＭのプロセスマ
ージンが向上する。
の標高を低くすることができるので、メモリアレイと周
辺回路との間の段差が低減され、ＤＲＡＭのプロセスマ
ージンが向上する。
【０１２４】本発明によれば、ＤＲＡＭの周辺回路のサ
イズを縮小することができる。
イズを縮小することができる。
【図１】本発明の実施の形態１であるＤＲＡＭの製造工
程の途中におけるメモリセルを示す基板の要部平面図で
ある。
程の途中におけるメモリセルを示す基板の要部平面図で
ある。
【図２】本発明の実施の形態１であるＤＲＡＭの製造工
程の途中におけるメモリセルを示す基板の要部断面図で
ある。
程の途中におけるメモリセルを示す基板の要部断面図で
ある。
【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。
法を示す基板の要部断面図である。
【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部平面図である。
法を示す基板の要部平面図である。
【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。
法を示す基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部平面図である。
法を示す基板の要部平面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。
法を示す基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。
法を示す基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部平面図である。
法を示す基板の要部平面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部平面図である。
方法を示す基板の要部平面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図３４】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図３５】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図３６】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図３８】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図３９】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図４０】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部平面図である。
方法を示す基板の要部平面図である。
１ 基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｎ型ウエル ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ ゲート酸化膜 ９ ゲート電極 １０ 窒化シリコン膜 １１ ｎ型半導体領域 １２ 窒化シリコン膜 １３ 酸化シリコン膜 １４ 酸化シリコン膜 １５ コンタクトホール １６ コンタクトホール １７ プラグ １８ 酸化シリコン膜 １９ 窒化シリコン膜 ２０ 酸化シリコン膜 ２０Ａ 酸化膜パターン ２１ 酸化シリコン膜 ２２ メタル膜 ２３ 配線溝 ２４ 酸化シリコン膜 ２５ 多結晶シリコン膜 ２６ スルーホール ２７ サイドウォールスペーサ ２８ スルーホール ２９ プラグ ３０ 窒化シリコン膜 ３１ 酸化シリコン膜 ３２ 溝 ３３ 下部電極 ３４ 容量絶縁膜 ３５ 上部電極 ４０ コンタクトホール ４１ スルーホール ４２ サイドウォールスペーサ ５１ ｎ型半導体領域 ５２ ｐ型半導体領域 ５３、５４ コンタクトホール ５５ ｎ+ 型半導体領域 ５６ ｐ+ 型半導体領域 ５７〜６１ 第１層配線 ６２ シリサイド層 ６３ 酸化シリコン膜 ６４、６５ スルーホール ６６ プラグ ６７〜６９ 第２層配線 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｌ 活性領域 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宿利 章二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F033 HH04 HH15 HH18 HH19 HH20 HH33 HH34 JJ01 JJ04 JJ15 JJ18 JJ19 JJ20 JJ21 JJ33 JJ34 KK01 KK04 LL04 MM02 MM12 MM13 MM19 NN06 NN07 NN31 PP06 PP15 QQ09 QQ10 QQ16 QQ21 QQ25 QQ27 QQ35 QQ37 QQ48 SS22 TT02 TT08 VV06 VV10 VV16 XX03 5F083 AD31 ER22 GA03 GA09 GA13 JA05 JA06 JA39 JA40 KA05 KA07 LA12 MA02 MA04 MA06 MA16 MA17 MA19 MA20 NA01 PR06 PR10 PR23 PR29 PR39 PR40 PR43 PR45 PR53 PR55 ZA12 ZA13
Claims (16)
- 【請求項１】 半導体基板の主面上に、その第１方向に
延在するワード線と一体に構成されたゲート電極を備え
たメモリセル選択用ＭＩＳＦＥＴが形成され、前記メモ
リセル選択用ＭＩＳＦＥＴの上部の絶縁膜には、前記第
１方向と交差する第２方向に延在する配線溝が形成さ
れ、前記配線溝の内部には、前記メモリセル選択用ＭＩ
ＳＦＥＴのソース、ドレインの一方と電気的に接続され
たビット線が形成され、前記ビット線の上部には、前記
ソース、ドレインの他方と電気的に接続された情報蓄積
用容量素子が形成されたメモリセルを有する半導体集積
回路装置であって、前記配線溝の内壁には第２絶縁膜が
形成され、前記ビット線は、前記第２絶縁膜の内側に形
成されていることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記ビット線の幅は、互い隣接する前記ビット線
同士の間隔よりも狭いことを特徴とする半導体集積回路
装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記ビット線の一部は、前記配線溝の下部の前記
絶縁膜に形成された第１コンタクトホール内に埋め込ま
れ、前記ソース、ドレインの一方と直接接続されている
ことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記ビット線は、前記配線溝の下部の前記絶縁膜
に形成された第１コンタクトホール内に埋め込まれたプ
ラグを介して、前記ソース、ドレインの一方と電気的に
接続されていることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項３または４記載の半導体集積回路
装置において、前記第１コンタクトホールは、前記第１
方向の径が前記第２方向の径よりも大きい平面パターン
で構成され、その一部は前記メモリセル選択用ＭＩＳＦ
ＥＴが形成された活性領域上に延在し、他の一部は前記
ビット線の直下の素子分離領域上に延在していることを
特徴とする半導体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳＦＥＴが形成された
活性領域は、前記第２方向に沿って細長く延び、かつそ
の中央部の片側が前記第１方向に凸状に突き出した平面
パターンで構成されていることを特徴とする半導体集積
回路装置。 - 【請求項７】 請求項１記載の半導体集積回路装置にお
いて、前記ビット線の表面の高さは、前記絶縁膜の表面
の高さに等しいことを特徴とする半導体集積回路装置。 - 【請求項８】 以下の工程を含むことを特徴とする半導
体集積回路装置の製造方法； （ａ）半導体基板の主面上に、その第１方向に延在する
ワード線と一体に構成されたゲート電極を備えたメモリ
セル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル
選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工
程、（ｂ）前記第１絶縁膜をエッチングすることによっ
て、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレ
インの他方に達する第２コンタクトホールを形成した
後、前記第２コンタクトホールの内部にプラグを形成す
る工程、（ｃ）前記第１絶縁膜の上部に前記第１絶縁膜
とはエッチング速度が異なる第３絶縁膜を形成し、前記
第３絶縁膜の上部に前記第３絶縁膜とはエッチング速度
が異なる第４絶縁膜を形成する工程、（ｄ）前記第３絶
縁膜をエッチングのストッパに用いて前記第４絶縁膜を
エッチングすることによって、前記第１方向と交差する
第２方向に延在する配線溝を形成する工程、（ｅ）前記
配線溝の内部を含む前記第４絶縁膜上に、前記配線溝の
幅の２分の１よりも小さい膜厚を有する第２絶縁膜を形
成する工程、（ｆ）前記配線溝の内部の前記第２絶縁膜
およびその下部の前記第３絶縁膜および前記第１絶縁膜
を順次エッチングすることによって、前記メモリセル選
択用ＭＩＳＦＥＴのソース、ドレインの一方に達する第
１コンタクトホールを形成する工程、（ｇ）前記第１コ
ンタクトホールの内部を含む前記第２絶縁膜上に、ビッ
ト線の材料となる第１導電膜を堆積した後、化学的機械
研磨法を用いて前記第１導電膜および前記第４絶縁膜上
の前記第２絶縁膜をそれぞれ研磨することによって、前
記配線溝および前記第１コンタクトホールのそれぞれの
内部にビット線を形成する工程。 - 【請求項９】 以下の工程を含むことを特徴とする半導
体集積回路装置の製造方法； （ａ）半導体基板の主面上に、その第１方向に延在する
ワード線と一体に構成されたゲート電極を備えたメモリ
セル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル
選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工
程、（ｂ）前記第１絶縁膜をエッチングすることによっ
て、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレ
インの一方に達する第１コンタクトホールおよび前記ソ
ース、ドレインの他方に達する第２コンタクトホールを
形成した後、前記第１および第２コンタクトホールのそ
れぞれの内部にプラグを形成する工程、（ｃ）前記第１
絶縁膜の上部に前記第１絶縁膜とはエッチング速度が異
なる第３絶縁膜を形成し、前記第３絶縁膜の上部に前記
第３絶縁膜とはエッチング速度が異なる第４絶縁膜を形
成する工程、（ｄ）前記第３絶縁膜をエッチングのスト
ッパに用いて前記第４絶縁膜をエッチングすることによ
って、前記第１方向と交差する第２方向に延在する配線
溝を形成する工程、（ｅ）前記配線溝の内部を含む前記
第４絶縁膜上に第２絶縁膜を形成した後、前記第２絶縁
膜を異方的にエッチングすることによって、前記配線溝
の側壁にサイドウォールスペーサを形成する工程、
（ｆ）前記配線溝の内部の前記第３絶縁膜およびその下
部の前記第１絶縁膜をエッチングすることによって、前
記第１コンタクトホールに達する第１スルーホールを形
成する工程、（ｇ）前記第１スルーホールの内部を含む
前記第４絶縁膜上に、ビット線の材料となる第１導電膜
を堆積した後、化学的機械研磨法を用いて前記第１導電
膜を研磨することによって、前記配線溝および前記第１
スルーホールのそれぞれの内部にビット線を形成する工
程。 - 【請求項１０】 請求項８または９記載の半導体集積回
路装置の製造方法において、前記ワード線と一体に構成
されたゲート電極の幅および間隔をフォトグラフィの解
像限界で決まる最小寸法で形成し、前記配線溝の幅およ
び間隔をフォトグラフィの解像限界で決まる最小寸法で
形成することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１１】 請求項８記載の半導体集積回路装置の
製造方法において、前記（ｆ）工程で前記メモリセル選
択用ＭＩＳＦＥＴのソース、ドレインの一方に達する第
１コンタクトホールを形成した後、前記第１コンタクト
ホールを通じて前記ソース、ドレインの一方に前記ソー
ス、ドレインと同一導電型の不純物イオンを注入するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項１２】 請求項８または９記載の半導体集積回
路装置の製造方法において、前記（ｇ）工程で前記第１
スルーホールの内部にビット線の材料となる高融点金属
膜を堆積した後、前記基板をアニールすることによっ
て、前記高融点金属と前記基板との界面にシリサイド層
を形成することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項１３】 請求項８または９記載の半導体集積回
路装置の製造方法において、さらに、（ｈ）前記第４絶
縁膜の上部に第５絶縁膜を形成した後、前記第５絶縁膜
およびその下部の前記第４絶縁膜、前記第３絶縁膜、前
記第１絶縁膜を順次エッチングすることによって、前記
第２コンタクトホールに達する第２スルーホールを形成
する工程、（ｉ）前記第２スルーホールの内部にプラグ
を形成した後、前記第５絶縁膜の上部に前記第５絶縁膜
とはエッチング速度が異なる第６絶縁膜を形成し、次い
で前記第６絶縁膜の上部に第７絶縁膜を形成した後、前
記第７絶縁膜およびその下部の前記第６絶縁膜に溝を形
成する工程、（ｊ）前記溝の内部に情報蓄積用容量素子
を形成し、前記第２スルーホールおよびその下部の前記
第２コンタクトホールを通じて、前記情報蓄積用容量素
子と前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレ
インの他方とを電気的に接続する工程、を含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１４】 請求項１３記載の半導体集積回路装置
の製造方法において、前記第５絶縁膜および前記第４絶
縁膜のエッチングは、前記第３絶縁膜をエッチングのス
トッパに用いることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項１５】 請求項１３記載の半導体集積回路装置
の製造方法において、さらに、（ｋ）前記（ａ）工程で
周辺回路のＭＩＳＦＥＴを形成する工程、（ｌ）前記
（ｇ）工程で周辺回路の第１層配線を形成する工程、
（ｍ）前記（ｊ）工程で情報蓄積用容量素子を形成した
後、前記情報蓄積用容量素子の上部に第８絶縁膜を形成
し、次いで前記第８絶縁膜、前記第７絶縁膜、前記第６
絶縁膜および前記第５絶縁膜をエッチングすることによ
って、前記周辺回路の第１層配線に達するスルーホール
を形成する工程、を含むことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項１６】 請求項１５記載の半導体集積回路装置
の製造方法において、前記第８絶縁膜および前記第７絶
縁膜のエッチングは、前記第６絶縁膜をエッチングのス
トッパに用いることを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (7)
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|---|---|---|---|
| JP11115871A JP2000307084A (ja) | 1999-04-23 | 1999-04-23 | 半導体集積回路装置およびその製造方法 |
| US09/548,966 US6762449B2 (en) | 1999-04-23 | 2000-04-13 | Semiconductor integrated circuit device and the process of manufacturing the same having poly-silicon plug, wiring trenches and bit lines formed in the wiring trenches having a width finer than a predetermined size |
| TW089107280A TW469631B (en) | 1999-04-23 | 2000-04-18 | Semiconductor integrated circuit device and its manufacturing method |
| KR1020000021460A KR100675724B1 (ko) | 1999-04-23 | 2000-04-22 | 반도체 집적 회로 장치 및 그 제조 방법 |
| US09/640,013 US6287914B1 (en) | 1999-04-23 | 2000-08-17 | Method of forming a MISFET device with a bit line completely surrounded by dielectric |
| US10/013,475 US6867092B2 (en) | 1999-04-23 | 2001-12-13 | Semiconductor integrated circuit device and the process of manufacturing the same for reducing the size of a memory cell by making the width of a bit line than a predetermined minimum size |
| US10/755,393 US7026679B2 (en) | 1999-04-23 | 2004-01-13 | Semiconductor integrated circuit device and the process of manufacturing the same having poly-silicon plug, wiring trenches and bit lines formed in the wiring trenches having a width finer than a predetermined size |
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|---|---|---|---|
| JP11115871A JP2000307084A (ja) | 1999-04-23 | 1999-04-23 | 半導体集積回路装置およびその製造方法 |
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|---|---|
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| KR (1) | KR100675724B1 (ja) |
| TW (1) | TW469631B (ja) |
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