CN100590785C - 沟渠电容及存储单元的制作方法 - Google Patents
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Abstract
一种制作沟渠电容及存储单元的方法，提供一衬底，于该衬底内形成一栅状的浅沟隔离以及多个由硬掩模层覆盖的有源区域。接着于该衬底上形成一光致抗蚀剂，利用一仅具X方向考量的初阶光掩模，于该光致抗蚀剂上定义出本发明所需的图案。利用该硬掩模层及该浅沟隔离作为一掩模，向下蚀刻出多个深沟渠，进行后续工艺完成沟渠电容与存储单元的制作。
Description
技术领域
本发明涉及一种沟渠电容的制作方法，尤其涉及一种利用低阶光掩模(low grade mask)制作沟渠电容与存储单元的深沟渠的方法。
背景技术
动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是由许多存储单元(memory cell)所构成的集成电路，同时它也是目前最主要的易失性(volatile)存储器之一。随着各种电子产品朝小型化发展的趋势，DRAM元件的设计也必须符合高集成度、高密度的要求，而沟渠电容DRAM元件结构即为业界所广泛采用的高密度DRAM架构之一，其是在半导体基材中蚀刻出深沟渠并于其内制成沟渠电容，并制作相对应的金属氧化物半导体(MOS)晶体管加以电连接，因而可有效缩小存储单元的尺寸，妥善利用晶片空间。
请参阅图1至图3，图1至图3为现有制作沟渠电容的剖面示意图，而图2为图1之中沿2-2’切线的剖面示意图。请先参阅图1与图2，现有制作沟渠电容10的方法，是先在一表面设置有一硬掩模(hard mask)层104的硅衬底100上，形成一图案化的光致抗蚀剂(未图示)，用来定义出多个沟渠电容10的位置。接着进行图案转移工艺，以于硬掩模层104中形成多个定义沟渠电容10的开口102，再利用这些硬掩模层104内的开口102，于硅衬底100中蚀刻出多个深沟渠。然后依序于各沟渠内形成扩散区域106、电容介电层108、以及电容下电极110，完成沟渠电容10的制作，其中，扩散区域106是用来作为沟渠电容10的埋入电极(buried plate)。
接下来，如图3所示，利用蚀刻、沉积、化学机械抛光(CMP)、离子注入等工艺，依续于两相邻的沟渠电容10间形成浅沟隔离(swallow trenchisolation，STI)202及各栅极204、侧壁子206及源极/漏极208，最后再视产品规格的需求，选择性进行一金属硅化(salicide)工艺，并利用多个接触插塞(contact plug)(未图示)与其他元件及金属内连线相电连接。
然而，上述的现有技术是先利用具有阵列式的沟渠图案的光掩模，以于光致抗蚀剂及硬掩模中定义出如图1所示的沟渠阵列，进而于硅衬底中蚀刻形成各深沟渠，然后又需要再利用一具有阵列式STI图案的光掩模，以于两相邻的沟渠电容间形成浅沟隔离；换句话说，此两光掩模不但必须具有高集成度要求的X方向及Y方向的对准考量，故增加其在曝光、显影及蚀刻等步骤失败的可能性而影响良率，而且在进行浅沟隔离的工艺时，扩散区域与电容下电极也非常容易受到蚀刻、清洗、化学机械抛光等工艺的破坏与污染，而影响沟渠电容的电性表现。
发明内容
因此，本发明的主要目的是提供一沟渠电容与存储单元的制作方法。
根据本发明的所提供的方法，首先提供一衬底，并于该衬底内先形成一栅状的浅沟隔离以及由一硬掩模层覆盖的有源区域。接着于该衬底上形成一图案化的光致抗蚀剂，以定义出各沟渠结构位置。在去除该光致抗蚀剂之后，利用该硬掩模层及该浅沟隔离作为一掩模，向下蚀刻出多个深沟渠，并于该些深沟渠中依序形成扩散区域、电容介电层。之后填入多晶硅作为电容下电极，完成沟渠电容的制作。再去除该硬掩模层，于该些有源区域上形成多个晶体管及其两侧的侧壁子。最后于该些位线上形成多个接触插塞，完成DRAM的制作。
值得注意的是，由于本发明所提供的方法是以该硬掩模层及该些浅沟隔离作为掩模，所以本发明所需用以定义该光致抗蚀剂的光掩模，为一不需要考虑Y方向的光掩模。也就是说，仅需要再利用一初阶光掩模，即可定义出本发明所需的图案。
另外，随着半导体元件的整合趋势，许多芯片往往会同时兼具数个不同的种类设计。故根据本发明所提供的方法，更易于系统芯片上进行曝光工艺，且更可减低在高密度排列的光掩模图案进行曝光工艺时，图案转移失败的可能性。
为让本发明的上述目的、特征和优点能更明显易懂，后文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1至图3为现有制作沟渠电容的剖面示意图；
图4至图13是显示本发明的制作沟渠电容的第一优选实施例的示意图；
图14至图18为本发明的制作沟渠电容的第二优选实施例的示意图。
主要元件符号说明
100 硅衬底 10 沟渠电容
102 开口 104 硬掩模层
106 扩散区域 108 电容介电层
110 电容下电极 204 栅极
206 侧壁子 208 源极/漏极
202 浅沟隔离 300 硅衬底
302 浅沟隔离 303 有源区域
304 硬掩模层 400 光致抗蚀剂
502 深沟渠电容 503 多晶硅层
504 扩散区域 506 电容介电层
508 电容下电极 700 栅极氧化层
512 栅极 802 轻掺杂源极/漏极
803 侧壁子 804 重掺杂源极/漏极
806 接触插塞 808 层间介电层
812、814 金属硅化层 522、523 深沟渠电容
322 浅沟隔离 520 多晶硅层
524 扩散区域 526 电容介电层
528 电容下电极 525、527 栅极
822、824、826、828 金属硅化层
具体实施方式
请参阅图4至图13，图4至图13是显示本发明的制作沟渠电容的第一优选实施例的示意图。请先参阅图4及图5，图5是图4中沿5-5’切线的剖面示意图。首先提供一衬底300，例如一P型掺杂的半导体衬底(semiconductor substrate)、硅晶片(wafer)或硅覆绝缘(silicon on insulator，SOI)衬底，其上包含有一栅状的浅沟隔离(shallow trench isolation，STI)302，以及多个被浅沟隔离302所定义并隔离的有源区域303。其中，每一个有源区域303表面均分别覆盖有一由氮硅化合物等材料所构成的硬掩模层304，而且各有源区域303是沿X方向与Y方向形成一紧密的阵列排列。此外，各有源区域303均为一长条型区域，且其较长边是沿X方向设置。
请参阅图6及图7，图7是图6中沿7-7’切线的剖面示意图。接着，利用光致抗蚀剂涂布、曝光、显影、固化(curing)等工艺，于衬底300表面形成多个彼此平行的长条状光致抗蚀剂400，分别覆盖住部分的浅沟隔离302以及各硬掩模层304的部分区域，以于任两相邻的光致抗蚀剂400间的各有源区域303中分别定义出一深沟渠的位置。
值得注意的是，由于蚀刻选择比不同，故在本优选实施例中，含硅氧化合物组成的浅沟隔离302以及由氮硅化合物所构成的硬掩模层304，均是用来作为后续的蚀刻工艺的蚀刻掩模。因此本发明的沟渠图案可由一不需要具有高集成度要求的X方向及Y方向的对准考量的光掩模所定义出来。换句话说，本发明仅需要利用一X方向对准考量的初阶光掩模(low grademask)，形成多条平行且长边是沿Y方向设置的长条状光致抗蚀剂400，并配合栅状的浅沟隔离302以及呈阵列排列的各硬掩模层304，即可利用有源区域对深沟渠自对准(active to trench self-align)的方式来定义出本发明所需的各沟渠的位置。
随后如图7所示，利用光致抗蚀剂400及浅沟隔离302作为蚀刻掩模来进行一蚀刻工艺，用以去除未被光致抗蚀剂400覆盖的各硬掩模层304的部分。
在去除光致抗蚀剂400之后，请参阅图8及图9，图9是图8中沿9-9’切线的剖面示意图。如图8与图9所示，接着利用浅沟隔离302及剩下的硬掩模层304作为蚀刻掩模来蚀刻衬底300，以于各有源区域303中分别形成一深沟渠502。
如图10所示，随后利用砷硅玻璃(arsenic silicate glass，ASG)扩散技术、离子注入或斜角离子注入等掺杂工艺，于沟渠502的表面侧壁及底部的衬底300进行高浓度的N+掺杂，形成一扩散区域504。之后，再利用沉积、热氧化等工艺，于各沟渠502的侧壁及底部表面分别形成一电容介电层(capacitor dielectric layer)506，例如一氧化硅-氮化硅-氧化硅(ONO)介电层，但不限于此。然后于深沟渠502内填满一多晶硅层503，再利用回蚀刻或化学机械抛光(CMP)等工艺来去除部分的多晶硅层503，并使剩余的多晶硅层503略低于硬掩模层304及浅沟隔离302，以于各深沟渠502内分别形成一电容下电极(capacitor bottom electrode)508，完成沟渠电容的制作。
接着本发明可再视产品设计、工艺规格与电性表现等的需求，进行水平式或垂直型金属氧化物半导体(MOS)晶体管的工艺，以形成相对应的MOS晶体管及字线(word line)而与各沟渠电容加以电连接，进而制备所需的DRAM甚至是单晶体管静态随机存取存储器(1-Transistor Static RandomAccess Memory，1T-SRAM)的存储单元(memory cell)。例如在去除硬掩模层304之后，再进行标准的逻辑工艺，以热氧化或沉积等方式于暴露出的衬底300表面及电容下电极508表面形成一栅极介电层700，如图11所示。
请参阅图12，于栅极介电层700上形成一多晶硅层(未显示)，并以光刻暨蚀刻工艺(PEP)将此多晶硅层定义出栅极结构512，然后利用栅极结构512作为掩模，进行一轻掺杂漏极802工艺。接下来进行侧壁子(spacer)803的制作，并利用栅极结构512及侧壁子803作为掩模，再进行一重掺杂源极/漏极804离子注入工艺。之后如图13所示，利用一自对准金属硅化物阻挡层光掩模(salicide-blocked，SAB mask)或扩散光掩模(implant mask)，进行一自对准金属硅化物工艺(salicide)，以于栅极结构512与源极/漏极804表面上形成金属硅化物层812、814。且此自对准金属硅化物阻挡层光掩模或扩散光掩模与图6中用以对光致抗蚀剂400曝光的光掩模可为相同的掩模。至此，完成单晶体管静态随机存取存储器(1T-SRAM)的沟渠式电容存储单元的工艺。最后再沉积一层间介电层(ILD)808，并形成位线插塞806，进而将源极804与其它电路相电连接，而图12和图13所揭露的步骤为本领域技术人员所熟知，故在此并不多加赘述。
值得注意的是，如前所述，本发明所提供的方法，不仅适用于制作动态随机存取存储器的沟渠电容，亦用以制作单晶体管静态随机存取存储器(1T-SRAM)的沟渠电容结构。接下来，请参阅图14至图18，图14至图18为本发明的制作沟渠电容的第二优选实施例的示意图。本发明的第二实施例与图4至图13所示的第一实施例的主要不同之处是在于图9及其后的沟渠电容的结构，以使其可适用于双晶体管双电容存储单元(2T-2C memorycell)的工艺中。
为方便说明，以下叙述仅针对图9之后的工艺详加说明，而其他元件工艺步骤皆相同于图4至图9所示的第一实施例，故不多加赘述。如图14所示，在去除光致抗蚀剂400之后，利用浅沟隔离322及剩下的硬掩模层304作为蚀刻掩模来蚀刻衬底300，以于一对相邻的有源区域303中分别形成一深沟渠522及523。请注意，在第二优选实施例中，本发明是调整此蚀刻工艺的蚀刻参数，以同时蚀刻部分的浅沟隔离322及衬底300，使得蚀刻完深沟渠522、523时，浅沟隔离322亦被蚀刻至约略与衬底300表面相同高度的位置。
接下来请参阅图15，利用砷硅玻璃(ASG)扩散技术、离子注入或斜角离子注入等掺杂工艺，于深沟渠522、523的表面侧壁及底部的衬底300进行高浓度的N+掺杂，形成一扩散区域524。其后，再利用沉积、热氧化等工艺，于硬掩模层304及深沟渠522的侧壁及底部形成一电容介电层526，例如氧化硅-氮化硅-氧化硅(ONO)等的介电层。之后于深沟渠522内填满一多晶硅层520，再利用回蚀刻或化学机械抛光(CMP)等工艺来去除部分的多晶硅层520，并使剩余的多晶硅层520仍覆盖住浅沟隔离322，以于深沟渠522、523内形成一相连接的电容下电极528，而且沿Y方向上设置的各深沟渠的电容下电极均为一相连接的结构。在去除硬掩模层304之后，接着再进行标准的逻辑工艺，以热氧化或沉积等方式于暴露出的衬底300表面及电容下电极528表面形成一栅极介电层700，如图16所示。
请参阅图17，于栅极氧化层700上形成一多晶硅层(未显示)，并以光刻暨蚀刻工艺将此多晶硅层定义栅极结构525及527。以栅极结构525及527为掩模，进行一轻掺杂漏极802工艺。接下来进行侧壁子803的制作，并利用栅极结构525、527及侧壁子803作为掩模，进行一重掺杂源极/漏极804离子注入工艺，且该离子注入工艺也施加于覆盖住浅沟隔离322的相连接的电容下电极528表面。
随后如图18所示，进行一自对准金属硅化物工艺(salicide)，以于栅极结构525、527、源极/漏极804与浅沟隔离322上的部分电容下电极528表面，分别形成金属硅化物层822、824、826、828。至此，完成双晶体管双电容存储单元的工艺。最后再沉积一层间介电层(ILD)808，并形成位线插塞806，将源极804与其它电路相电连接，而图17和图18所揭露的步骤为本领域技术人员所熟知，故在此也不多加赘述。
相较于现有技术，本发明的深沟渠图案仅需要利用一X方向对准考量的初阶光掩模，形成多条平行且长边沿Y方向设置的长条状光致抗蚀剂，并配合栅状的浅沟隔离以及呈阵列排列的各硬掩模层，即可利用有源区域对深沟渠自对准(active to trench self-align)的方式来定义出本发明所需的各深沟渠的位置。不同于现有技术中需要一具有阵列式的沟渠图案的光掩模中定义出沟渠阵列；然后又需要再利用另一具有阵列式STI图案的光掩模，以形成浅沟隔离。本发明所提供的办法可避免使用具有高集成度要求的X方向及Y方向的对准考量的两次光掩模，且可避免增加两次光掩模在曝光及显影的步骤失败的可能性，进而简化工艺并提高工艺良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (12)
1.一种制作沟渠电容的方法，包括以下步骤：
提供一衬底，该衬底上具有一栅状浅沟隔离以及多个由该浅沟隔离隔离的有源区域，且该些有源区域表面分别覆盖有一硬掩模层；
于该衬底上形成多条平行的光致抗蚀剂，覆盖部分的该浅沟隔离及各该硬掩模层的部分区域，以于任两相邻的该些光致抗蚀剂间的各该有源区域中分别定义出一沟渠的位置，该些光致抗蚀剂是通过一仅需X方向考量的长条状初阶光掩模所定义出来；
利用该些光致抗蚀剂及该些浅沟隔离作为掩模来蚀刻该些硬掩模层；
去除该些光致抗蚀剂；
利用该些浅沟隔离及该些硬掩模层作为掩模来蚀刻该衬底，以于各该有源区域中分别形成一沟渠；以及
于该些沟渠内分别形成扩散区域、一介电层及一电容下电极。
2.如权利要求1所述的制作沟渠电容的方法，其中各该有源区域均是一长条型区域，且其较长边沿一X方向设置。
3.如权利要求2所述的制作沟渠电容的方法，其中该些平行的光致抗蚀剂皆为一长边沿一Y方向设置的长条状光致抗蚀剂。
4.如权利要求3所述的制作沟渠电容的方法，其中该光掩模是一自对准金属硅化物阻挡层光掩模或扩散光掩模。
5.如权利要求1所述的制作沟渠电容的方法，其中该硬掩模层包括一氮化硅层。
6.一种制作存储单元的方法，包括以下步骤：
提供一衬底，该衬底上具有一栅状浅沟隔离以及多个由该浅沟隔离隔离的有源区域，且各该有源区域表面分别覆盖有一硬掩模层；
于该衬底上形成多条平行的光致抗蚀剂，覆盖住部分的该浅沟隔离及各该硬掩模层的部分区域，用以于各该有源区域中分别定义出一沟渠的位置，该些光致抗蚀剂是通过一仅需X方向考量的长条状初阶光掩模所定义出来；
利用该些光致抗蚀剂及该些浅沟隔离作为掩模来蚀刻该些硬掩模层；
去除该些光致抗蚀剂；
进行一蚀刻工艺，利用该些浅沟隔离及该硬掩模层作为掩模来蚀刻该衬底，以于各该有源区域的该衬底内分别形成一沟渠，且该浅沟隔离同时被蚀刻至约略与衬底表面相同的高度；
于该些沟渠的侧壁及底部的该衬底形成一扩散区域；
于该些沟渠的侧壁及底部形成一电容介电层；
于该些沟渠内形成一电容下电极；以及
于该衬底上形成多个晶体管，且该些晶体管分别与该些电容电连接。
7.如权利要求6所述的制作存储单元的方法，其中该有源区域是呈长条型，并形成紧密的平行排列。
8.如权利要求6所述的制作存储单元的方法，其中该硬掩模层包括一氮化硅层。
9.如权利要求6所述的制作存储单元的方法，其中该光掩模是一自对准金属硅化物阻挡层光掩模或扩散光掩模。
10.如权利要求6所述的制作存储单元的方法，其中该些存储单元包括一对相邻的该有源区域及一位于该相邻的有源区域中的浅沟隔离。
11.如权利要求10所述的制作存储单元的方法，其中于该些存储单元的沟渠内形成该电容下电极时，该电容下电极覆盖住该些浅沟隔离，而形成一对相连的电容下电极。
12.如权利要求11所述的制作存储单元的方法，还提供一重掺杂源极/漏极离子注入工艺，于形成该些晶体管的源极/漏极时，施加于该覆盖住浅沟隔离的电容下电极表面。
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| CN200510106940A CN100590785C (zh) | 2005-09-22 | 2005-09-22 | 沟渠电容及存储单元的制作方法 |
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2005
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|---|
| 新型集成电路隔离技术-----STI隔离. 闻黎，王建华.微纳电子技术，第9期. 2002 |
| 新型集成电路隔离技术——STI隔离. 闻黎，王建华.微纳电子技术，第9期. 2002 * |
| 集成电路隔离技术（I）. 宋湘云.微电子学，第24卷第3期. 1994 |
| 集成电路隔离技术(I). 宋湘云.微电子学，第24卷第3期. 1994 * |
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