JP2000307084A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2000307084A5 JP2000307084A5 JP1999115871A JP11587199A JP2000307084A5 JP 2000307084 A5 JP2000307084 A5 JP 2000307084A5 JP 1999115871 A JP1999115871 A JP 1999115871A JP 11587199 A JP11587199 A JP 11587199A JP 2000307084 A5 JP2000307084 A5 JP 2000307084A5
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- integrated circuit
- circuit device
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims 31
- 238000005530 etching Methods 0.000 claims 18
- 238000004519 manufacturing process Methods 0.000 claims 15
- 238000003860 storage Methods 0.000 claims 6
- 239000000758 substrate Substances 0.000 claims 6
- 238000005498 polishing Methods 0.000 claims 4
- 238000000151 deposition Methods 0.000 claims 3
- 238000009413 insulation Methods 0.000 claims 3
- 239000000463 material Substances 0.000 claims 3
- 230000002093 peripheral Effects 0.000 claims 3
- 239000003870 refractory metal Substances 0.000 claims 2
- 239000000126 substance Substances 0.000 claims 2
- 238000000137 annealing Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 claims 1
- 150000002500 ions Chemical class 0.000 claims 1
- 238000002955 isolation Methods 0.000 claims 1
- 238000000034 method Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 claims 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N Silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 235000007466 Corylus avellana Nutrition 0.000 description 1
- 240000007582 Corylus avellana Species 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Description
【0005】
なお、上記したCOB構造を採用するDRAMについては、例えば特開平7−122654号公報や特開平7−106437号公報に記載がある。また、国際公開WO98/28795号公報の図18〜図25には、ビット線を形成する溝の側壁にシリコン窒化膜のサイドウォールを形成してビット線を埋め込むことにより、ビット線とキャパシタ接続プラグを側壁により分離する開示がある。また、特願平10−164639号(特開平11−354749号公報)の図16〜図22には、ビット線を形成する溝にシリコン酸化膜あるいはシリコン窒化膜(【0064】〜【0065】参照)による側壁を形成し、その中にビット線を埋め込む開示がある。
なお、上記したCOB構造を採用するDRAMについては、例えば特開平7−122654号公報や特開平7−106437号公報に記載がある。また、国際公開WO98/28795号公報の図18〜図25には、ビット線を形成する溝の側壁にシリコン窒化膜のサイドウォールを形成してビット線を埋め込むことにより、ビット線とキャパシタ接続プラグを側壁により分離する開示がある。また、特願平10−164639号(特開平11−354749号公報)の図16〜図22には、ビット線を形成する溝にシリコン酸化膜あるいはシリコン窒化膜(【0064】〜【0065】参照)による側壁を形成し、その中にビット線を埋め込む開示がある。
Claims (15)
- 半導体基板の主面上に、その第1方向に延在するワード線と一体に構成されたゲート電極を備えたメモリセル選択用MISFETが形成され、前記メモリセル選択用MISFETの上部の第1絶縁膜には、前記第1方向と交差する第2方向に延在する配線溝が形成され、前記配線溝の内部には、前記メモリセル選択用MISFETのソース、ドレインの一方と電気的に接続されたビット線が形成され、前記ビット線の上部には、前記ソース、ドレインの他方と電気的に接続された情報蓄積用容量素子が形成されたメモリセルを有する半導体集積回路装置であって、前記配線溝の内壁には底面部および側面部に第2絶縁膜が形成され、前記第2絶縁膜の側面部の厚さは前記配線溝の高さ方向に略同じ厚さであり、前記ビット線は、前記第2絶縁膜の内側に形成され、前記第1絶縁膜と前記第2絶縁膜の上面の高さと略同じ高さを有していることを特徴とする半導体集積回路装置。
- 請求項1記載の半導体集積回路装置であって、前記ビット線の幅は、互いに隣接する前記ビット線同士の間隔よりも狭いことを特徴とする半導体集積回路装置。
- 請求項1記載の半導体集積回路装置において、前記ビット線の一部は、前記配線溝の下部の前記第1絶縁膜に形成された第1コンタクトホール内に埋め込まれ、前記ソース、ドレインの一方と直接接続されていることを特徴とする半導体集積回路装置。
- 半導体基板の主面上に、その第1方向に延在するワード線と一体に構成されたゲート電極を備えたメモリセル選択用MISFETが形成され、前記メモリセル選択用MISFETの上部の第1絶縁膜には、前記第1方向と交差する第2方向に延在する配線溝が形成され、前記配線溝の内部には、前記メモリセル選択用MISFETのソース、ドレインの一方と電気的に接続されたビット線が形成され、前記ビット線の上部には、前記ソース、ドレインの他方と電気的に接続された情報蓄積用容量素子が形成されたメモリセルを有する半導体集積回路装置であって、前記配線溝の内壁には側面部に第2絶縁膜が形成され、前記第2絶縁膜の側面部の厚さは前記配線溝の高さ方向に略同じ厚さであり、前記ビット線は、前記第2絶縁膜の内側に形成され、前記第1絶縁膜と前記第2絶縁膜の上面の高さと略同じ高さを有しており、前記ビット線は、前記配線溝の下部の前記第1絶縁膜に形成された第1コンタクトホール内に埋め込まれたプラグを介して、前記ソース、ドレインの一方と電気的に接続されていることを特徴とする半導体集積回路装置。
- 請求項3または4記載の半導体集積回路装置において、前記第1コンタクトホールは、前記第1方向の径が前記第2方向の径よりも大きい平面パターンで構成され、その一部は前記メモリセル選択用MISFETが形成された活性領域上に延在し、他の一部は前記ビット線の直下の素子分離領域上に延在していることを特徴とする半導体集積回路装置。
- 請求項1記載の半導体集積回路装置において、前記メモリセル選択用MISFETが形成された活性領域は、前記第2方向に沿って細長く延び、かつその中央部の片側が前記第1方向に凸状に突き出した平面パターンで構成されていることを特徴とする半導体集積回路装置。
- 以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体基板の主面上に、その第1方向に延在するワード線と一体に構成されたゲート電極を備えたメモリセル選択用MISFETを形成した後、前記メモリセル選択用MISFETの上部に第1絶縁膜を形成する工程、
(b)前記第1絶縁膜をエッチングすることによって、前記メモリセル選択用MISFETのソース、ドレインの他方に達する第2コンタクトホールを形成した後、前記第2コンタクトホールの内部にプラグを形成する工程、
(c)前記第1絶縁膜の上部に前記第1絶縁膜とはエッチング速度が異なる第3絶縁膜を形成し、前記第3絶縁膜の上部に前記第3絶縁膜とはエッチング速度が異なる第4絶縁膜を形成する工程、
(d)前記第3絶縁膜をエッチングのストッパに用いて前記第4絶縁膜をエッチングすることによって、前記第1方向と交差する第2方向に延在する配線溝を形成する工程、
(e)前記配線溝の内部を含む前記第4絶縁膜上に、前記配線溝の幅の2分の1よりも小さい膜厚を有する第2絶縁膜を形成する工程、
(f)前記配線溝の内部の前記第2絶縁膜およびその下部の前記第3絶縁膜および前記第1絶縁膜を順次エッチングすることによって、前記メモリセル選択用MISFETのソース、ドレインの一方に達する第1コンタクトホールを形成する工程、
(g)前記第1コンタクトホールの内部を含む前記第2絶縁膜上に、ビット線の材料となる第1導電膜を堆積した後、化学的機械研磨法を用いて前記第1導電膜および前記第4絶縁膜上の前記第2絶縁膜をそれぞれ研磨することによって、前記配線溝内に前記第4絶縁膜とほぼ同じ高さの前記第2絶縁膜および前記第1導電膜を形成し、前記第1コンタクトホール内に前記配線溝と一体のビット線を形成する工程。 - 以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体基板の主面上に、その第1方向に延在するワード線と一体に構成されたゲート電極を備えたメモリセル選択用MISFETを形成した後、前記メモリセル選択用MISFETの上部に第1絶縁膜を形成する工程、
(b)前記第1絶縁膜をエッチングすることによって、前記メモリセル選択用MISFETのソース、ドレインの一方に達する第1コンタクトホールおよび前記ソース、ドレインの他方に達する第2コンタクトホールを形成した後、前記第1および第2コンタクトホールのそれぞれの内部にプラグを形成する工程、
(c)前記第1絶縁膜の上部に前記第1絶縁膜とはエッチング速度が異なる第3絶縁膜を形成し、前記第3絶縁膜の上部に前記第3絶縁膜とはエッチング速度が異なる第4絶縁膜を形成する工程、
(d)前記第3絶縁膜をエッチングのストッパに用いて前記第4絶縁膜をエッチングすることによって、前記第1方向と交差する第2方向に延在する配線溝を形成する工程、
(e)前記配線溝の内部を含む前記第4絶縁膜上に第2絶縁膜を形成した後、前記第2絶縁膜を異方的にエッチングすることによって、前記配線溝の側壁にサイドウォールスペーサを形成する工程、
(f)前記配線溝の下部の前記第3絶縁膜をエッチングすることによって、前記第1コンタクトホールに形成されたプラグに達する第1スルーホールを形成する工程、
(g)前記第1スルーホールの内部を含む前記第4絶縁膜上に、ビット線の材料となる第1導電膜を堆積した後、化学的機械研磨法を用いて前記第1導電膜を研磨することによって、前記配線溝内に前記第4絶縁膜とほぼ同じ高さの前記第2絶縁膜および前記第1導電膜を形成し、前記第1スルーホールに接続するビット線を形成する工程。 - 請求項7または8記載の半導体集積回路装置の製造方法において、前記ワード線と一体に構成されたゲート電極の幅および間隔をフォトグラフィの解像限界で決まる最小寸法で形成し、前記配線溝の幅および間隔をフォトグラフィの解像限界で決まる最小寸法で形成することを特徴とする半導体集積回路装置の製造方法。
- 請求項7記載の半導体集積回路装置の製造方法において、
前記(f)工程で前記メモリセル選択用MISFETのソース、ドレインの一方に達する第1コンタクトホールを形成した後、前記第1コンタクトホールを通して前記ソース、ドレインの一方に前記ソース、ドレインと同一導電型の不純物イオンを注入することを特徴とする半導体集積回路装置の製造方法。 - 請求項7または8記載の半導体集積回路装置の製造方法において、前記(g)工程で前記第1スルーホールの内部にビット線の材料となる高融点金属膜を堆積した後、前記半導体基板をアニールすることによって、前記高融点金属膜と前記半導体基板またはプラグとの界面にシリサイド層を形成することを特徴とする半導体集積回路装置の製造方法。
- 請求項7または8記載の半導体集積回路装置の製造方法において、さらに、
(h)前記第4絶縁膜の上部に第5絶縁膜を形成した後、前記第5絶縁膜およびその下部の前記第4絶縁膜、前記第3絶縁膜を順次エッチングすることによって、前記第2コンタクトホールに達する第2スルーホールを形成する工程、
(i)前記第2スルーホールの内部にプラグを形成した後、前記第5絶縁膜の上部に前記第5絶縁膜とはエッチング速度が異なる第6絶縁膜を形成し、次いで前記第6絶縁膜の上部に第7絶縁膜を形成した後、前記第7絶縁膜およびその下部の前記第6絶縁膜に溝を形成する工程、
(j)前記溝の内部に情報蓄積用容量素子を形成し、前記第2スルーホールおよびその下部の前記第2コンタクトホールを通して、前記情報蓄積用容量素子と前記メモリセル選択用MISFETのソース、ドレインの他方とを電気的に接続する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項12記載の半導体集積回路装置の製造方法において、前記第5絶縁膜および前記第4絶縁膜のエッチングは、前記第3絶縁膜をエッチングのストッパに用いることを特徴とする半導体集積回路装置の製造方法。
- 請求項12記載の半導体集積回路装置の製造方法において、さらに、
(k)前記(a)工程で周辺回路のMISFETを形成する工程、
(l)前記(g)工程で周辺回路の第1層配線を形成する工程、
(m)前記(j)工程で情報蓄積用容量素子を形成した後、前記情報蓄積用容量素子の上部に第8絶縁膜を形成し、次いで前記第8絶縁膜、前記第7絶縁膜、前記第6絶縁膜および前記第5絶縁膜をエッチングすることによって、前記周辺回路の第1層配線に達するスルーホールを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項14記載の半導体集積回路装置の製造方法において、前記第8絶縁膜および前記第7絶縁膜のエッチングは、前記第6絶縁膜をエッチングのストッパに用いることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11115871A JP2000307084A (ja) | 1999-04-23 | 1999-04-23 | 半導体集積回路装置およびその製造方法 |
US09/548,966 US6762449B2 (en) | 1999-04-23 | 2000-04-13 | Semiconductor integrated circuit device and the process of manufacturing the same having poly-silicon plug, wiring trenches and bit lines formed in the wiring trenches having a width finer than a predetermined size |
TW089107280A TW469631B (en) | 1999-04-23 | 2000-04-18 | Semiconductor integrated circuit device and its manufacturing method |
KR1020000021460A KR100675724B1 (ko) | 1999-04-23 | 2000-04-22 | 반도체 집적 회로 장치 및 그 제조 방법 |
US09/640,013 US6287914B1 (en) | 1999-04-23 | 2000-08-17 | Method of forming a MISFET device with a bit line completely surrounded by dielectric |
US10/013,475 US6867092B2 (en) | 1999-04-23 | 2001-12-13 | Semiconductor integrated circuit device and the process of manufacturing the same for reducing the size of a memory cell by making the width of a bit line than a predetermined minimum size |
US10/755,393 US7026679B2 (en) | 1999-04-23 | 2004-01-13 | Semiconductor integrated circuit device and the process of manufacturing the same having poly-silicon plug, wiring trenches and bit lines formed in the wiring trenches having a width finer than a predetermined size |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11115871A JP2000307084A (ja) | 1999-04-23 | 1999-04-23 | 半導体集積回路装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000307084A JP2000307084A (ja) | 2000-11-02 |
JP2000307084A5 true JP2000307084A5 (ja) | 2004-09-30 |
Family
ID=14673231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11115871A Pending JP2000307084A (ja) | 1999-04-23 | 1999-04-23 | 半導体集積回路装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (4) | US6762449B2 (ja) |
JP (1) | JP2000307084A (ja) |
KR (1) | KR100675724B1 (ja) |
TW (1) | TW469631B (ja) |
Families Citing this family (62)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000307084A (ja) * | 1999-04-23 | 2000-11-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US6440794B1 (en) * | 1999-05-28 | 2002-08-27 | International Business Machines Corporation | Method for forming an array of DRAM cells by employing a self-aligned adjacent node isolation technique |
JP2001085625A (ja) * | 1999-09-13 | 2001-03-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2002151665A (ja) * | 2000-11-14 | 2002-05-24 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2004519857A (ja) * | 2001-03-21 | 2004-07-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | タングステンプラグで相互接続されるメタライゼーション層を備える半導体デバイスの製造方法 |
KR100383760B1 (ko) * | 2001-06-26 | 2003-05-14 | 주식회사 하이닉스반도체 | 반도체 소자의 층간 절연막 형성 방법 |
JP2003068878A (ja) * | 2001-08-23 | 2003-03-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP4368085B2 (ja) * | 2002-01-08 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
US7294567B2 (en) * | 2002-03-11 | 2007-11-13 | Micron Technology, Inc. | Semiconductor contact device and method |
KR100448719B1 (ko) * | 2002-10-18 | 2004-09-13 | 삼성전자주식회사 | 다마신공정을 이용한 반도체 장치 및 그의 제조방법 |
KR100550644B1 (ko) * | 2002-12-30 | 2006-02-09 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 제조방법 |
JP4591809B2 (ja) * | 2003-06-27 | 2010-12-01 | エルピーダメモリ株式会社 | 微細化に対応したメモリアレイ領域のレイアウト方法 |
US7279379B2 (en) | 2004-04-26 | 2007-10-09 | Micron Technology, Inc. | Methods of forming memory arrays; and methods of forming contacts to bitlines |
JP4758625B2 (ja) * | 2004-08-09 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7910288B2 (en) | 2004-09-01 | 2011-03-22 | Micron Technology, Inc. | Mask material conversion |
US7655387B2 (en) * | 2004-09-02 | 2010-02-02 | Micron Technology, Inc. | Method to align mask patterns |
US7611944B2 (en) * | 2005-03-28 | 2009-11-03 | Micron Technology, Inc. | Integrated circuit fabrication |
US7429536B2 (en) | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
US7560390B2 (en) | 2005-06-02 | 2009-07-14 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
US7829262B2 (en) | 2005-08-31 | 2010-11-09 | Micron Technology, Inc. | Method of forming pitch multipled contacts |
US7572572B2 (en) * | 2005-09-01 | 2009-08-11 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
US7759197B2 (en) | 2005-09-01 | 2010-07-20 | Micron Technology, Inc. | Method of forming isolated features using pitch multiplication |
US7776744B2 (en) | 2005-09-01 | 2010-08-17 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
US7393789B2 (en) | 2005-09-01 | 2008-07-01 | Micron Technology, Inc. | Protective coating for planarization |
KR100833182B1 (ko) | 2005-11-17 | 2008-05-28 | 삼성전자주식회사 | 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 |
KR100854453B1 (ko) * | 2006-01-09 | 2008-08-27 | 주식회사 하이닉스반도체 | 게이트 공정 마진 개선을 위한 레이아웃 및 이를 이용한 게이트 패턴 형성 방법 |
US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
US7902074B2 (en) | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
US7488685B2 (en) | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
KR100827509B1 (ko) * | 2006-05-17 | 2008-05-06 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
US7795149B2 (en) | 2006-06-01 | 2010-09-14 | Micron Technology, Inc. | Masking techniques and contact imprint reticles for dense semiconductor fabrication |
US7723009B2 (en) | 2006-06-02 | 2010-05-25 | Micron Technology, Inc. | Topography based patterning |
US7611980B2 (en) | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
US7557449B2 (en) * | 2006-09-07 | 2009-07-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flexible via design to improve reliability |
US7666578B2 (en) | 2006-09-14 | 2010-02-23 | Micron Technology, Inc. | Efficient pitch multiplication process |
KR100810616B1 (ko) | 2006-10-02 | 2008-03-06 | 삼성전자주식회사 | 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법 |
US7923373B2 (en) * | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
JP2009016444A (ja) * | 2007-07-02 | 2009-01-22 | Toshiba Corp | 半導体メモリ |
US8563229B2 (en) * | 2007-07-31 | 2013-10-22 | Micron Technology, Inc. | Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures |
US7737039B2 (en) | 2007-11-01 | 2010-06-15 | Micron Technology, Inc. | Spacer process for on pitch contacts and related structures |
US7659208B2 (en) | 2007-12-06 | 2010-02-09 | Micron Technology, Inc | Method for forming high density patterns |
US7790531B2 (en) | 2007-12-18 | 2010-09-07 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
US8030218B2 (en) | 2008-03-21 | 2011-10-04 | Micron Technology, Inc. | Method for selectively modifying spacing between pitch multiplied structures |
KR100985883B1 (ko) | 2008-06-20 | 2010-10-08 | 주식회사 하이닉스반도체 | 4f2 트랜지스터를 갖는 반도체 소자 및 그 제조방법 |
US8076208B2 (en) | 2008-07-03 | 2011-12-13 | Micron Technology, Inc. | Method for forming transistor with high breakdown voltage using pitch multiplication technique |
JP2010050311A (ja) * | 2008-08-22 | 2010-03-04 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US8492282B2 (en) | 2008-11-24 | 2013-07-23 | Micron Technology, Inc. | Methods of forming a masking pattern for integrated circuits |
KR101087830B1 (ko) * | 2009-01-05 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 레이아웃 |
JP2012084694A (ja) | 2010-10-12 | 2012-04-26 | Elpida Memory Inc | 半導体装置 |
JP2012174790A (ja) | 2011-02-18 | 2012-09-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US9741602B2 (en) * | 2011-09-08 | 2017-08-22 | Nxp Usa, Inc. | Contact for a non-volatile memory and method therefor |
KR20140063147A (ko) | 2012-11-16 | 2014-05-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
KR102084954B1 (ko) | 2013-05-02 | 2020-03-05 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
US20150017774A1 (en) * | 2013-07-10 | 2015-01-15 | Globalfoundries Inc. | Method of forming fins with recess shapes |
JP2015103708A (ja) * | 2013-11-26 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびその製造方法 |
US11114334B2 (en) * | 2019-09-05 | 2021-09-07 | Nanya Technology Corporation | Semiconductor device with air gap and method for preparing the same |
TWI730725B (zh) | 2020-04-15 | 2021-06-11 | 力晶積成電子製造股份有限公司 | 半導體結構以及積體電路及半導體結構 |
CN113540213B (zh) * | 2020-04-17 | 2023-07-14 | 长鑫存储技术有限公司 | 有源区、有源区阵列及其形成方法 |
KR20220038218A (ko) * | 2020-09-18 | 2022-03-28 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
US11289492B1 (en) * | 2020-11-09 | 2022-03-29 | Nanya Technology Corporation | Semiconductor structure and method of manufacturing thereof |
US11637107B2 (en) | 2021-06-17 | 2023-04-25 | Applied Materials, Inc. | Silicon-containing layer for bit line resistance reduction |
US11935780B2 (en) * | 2021-11-11 | 2024-03-19 | Nanya Technology Corporation | Semiconductor structure and manufacturing method thereof |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05218349A (ja) * | 1992-02-04 | 1993-08-27 | Sony Corp | 半導体記憶装置 |
JPH08191104A (ja) | 1995-01-11 | 1996-07-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
CN1150624C (zh) | 1995-12-08 | 2004-05-19 | 株式会社日立制作所 | 半导体集成电路器件及其制造方法 |
JPH10144886A (ja) * | 1996-09-11 | 1998-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
JP3869089B2 (ja) * | 1996-11-14 | 2007-01-17 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
US6255685B1 (en) * | 1996-11-22 | 2001-07-03 | Sony Corporation | Semiconductor device and method of manufacturing the same |
JP3466851B2 (ja) * | 1997-01-20 | 2003-11-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
DE19713961C2 (de) | 1997-04-04 | 1999-05-06 | Siemens Ag | Verfahren zur Erzeugung einer leitenden Verbindung zwischen zumindest zwei Gebieten eines ersten Leitfähigkeitstyps |
JPH1117140A (ja) * | 1997-06-25 | 1999-01-22 | Sony Corp | 半導体装置及びその製造方法 |
JP3445495B2 (ja) * | 1997-07-23 | 2003-09-08 | 株式会社東芝 | 半導体装置 |
US6171898B1 (en) | 1997-12-17 | 2001-01-09 | Texas Instruments Incorporated | Method of fabricating an oxygen-stable layer/diffusion barrier/poly bottom electrode structure for high-K-DRAMS using a disposable-oxide processing |
US6184074B1 (en) | 1997-12-17 | 2001-02-06 | Texas Instruments Incorporated | Method of fabrication a self-aligned polysilicon/diffusion barrier/oxygen stable sidewall bottom electrode structure for high-K DRAMS |
JP3686248B2 (ja) | 1998-01-26 | 2005-08-24 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
US6197688B1 (en) * | 1998-02-12 | 2001-03-06 | Motorola Inc. | Interconnect structure in a semiconductor device and method of formation |
US6197668B1 (en) | 1998-11-06 | 2001-03-06 | Advanced Micro Devices, Inc. | Ferroelectric-enhanced tantalum pentoxide for dielectric material applications in CMOS devices |
JP2000200886A (ja) * | 1999-01-07 | 2000-07-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2000307084A (ja) | 1999-04-23 | 2000-11-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
DE19920410C2 (de) * | 1999-05-04 | 2001-06-21 | Hewing Gmbh | Flächenheizungsrohrleitung, insbesondere für eine Fußbodenheizung, und Flächenheizungsaufbau mit einer derartigen Rohrleitung |
US6184081B1 (en) | 1999-10-08 | 2001-02-06 | Vanguard International Semiconductor Corporation | Method of fabricating a capacitor under bit line DRAM structure using contact hole liners |
-
1999
- 1999-04-23 JP JP11115871A patent/JP2000307084A/ja active Pending
-
2000
- 2000-04-13 US US09/548,966 patent/US6762449B2/en not_active Expired - Lifetime
- 2000-04-18 TW TW089107280A patent/TW469631B/zh not_active IP Right Cessation
- 2000-04-22 KR KR1020000021460A patent/KR100675724B1/ko active IP Right Grant
- 2000-08-17 US US09/640,013 patent/US6287914B1/en not_active Expired - Lifetime
-
2001
- 2001-12-13 US US10/013,475 patent/US6867092B2/en not_active Expired - Lifetime
-
2004
- 2004-01-13 US US10/755,393 patent/US7026679B2/en not_active Expired - Lifetime
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000307084A5 (ja) | ||
US7928504B2 (en) | Semiconductor memory device and method for manufacturing the same | |
US8507980B2 (en) | Semiconductor devices having bit line interconnections with increased width and reduced distance from corresponding bit line contacts and methods of fabricating such devices | |
US7952140B2 (en) | Methods of fabricating semiconductor devices having multiple channel transistors and semiconductor devices fabricated thereby | |
TW548840B (en) | Semiconductor memory device | |
TW201106445A (en) | Semiconductor device and method of fabricating the same | |
TWI529855B (zh) | 佈線結構及形成佈線結構之方法 | |
TW200820380A (en) | Manufacturing method for an integrated semiconductor structure | |
TWI232002B (en) | Integrated metal-insulator-metal capacitor and metal gate transistor | |
JPH10313100A (ja) | Dramセル装置及びその製造方法 | |
TWI305675B (en) | Semiconductor device and fabrication thereof | |
JP4694120B2 (ja) | ダマシーン工程を利用した半導体装置及びその製造方法 | |
US7078307B2 (en) | Method for manufacturing single-sided buried strap in semiconductor devices | |
JP2012054453A (ja) | 半導体装置の製造方法 | |
TW201019463A (en) | Memory device and fabrication thereof | |
JPH03173174A (ja) | 半導体記憶装置 | |
JP2648448B2 (ja) | 半導体記憶装置のキャパシター製造方法 | |
WO2014069213A1 (ja) | 半導体装置およびその製造方法 | |
KR101061172B1 (ko) | 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법 | |
TW200949995A (en) | Method of manufacturing semiconductor memory apparatus and semiconductor memory apparatus manufactured thereby | |
TWI796913B (zh) | 具有空氣間隙的半導體裝置 | |
KR100648797B1 (ko) | 반도체 메모리 장치의 캐패시터 제조방법 | |
TW202347629A (zh) | 半導體裝置 | |
TWI423396B (zh) | 電容電極結構及其製作方法 | |
TW202249257A (zh) | 具有接觸插塞的半導體裝置 |