KR100648797B1 - 반도체 메모리 장치의 캐패시터 제조방법 - Google Patents
반도체 메모리 장치의 캐패시터 제조방법 Download PDFInfo
- Publication number
- KR100648797B1 KR100648797B1 KR1020050058896A KR20050058896A KR100648797B1 KR 100648797 B1 KR100648797 B1 KR 100648797B1 KR 1020050058896 A KR1020050058896 A KR 1020050058896A KR 20050058896 A KR20050058896 A KR 20050058896A KR 100648797 B1 KR100648797 B1 KR 100648797B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- substrate
- forming
- lower electrode
- conductive film
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000010409 thin film Substances 0.000 claims abstract description 27
- 239000010408 film Substances 0.000 claims description 113
- 238000004519 manufacturing process Methods 0.000 claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims 4
- 238000005530 etching Methods 0.000 claims 2
- 238000005468 ion implantation Methods 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009415 formwork Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 캐패시터의 형성과정에서 발생하는 열공정이 다른 로직공정에 영향을 미치지 않을 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 본 발명은 기판상에 캐패시터 가 형성될 영역에 다수의 미세 홀을 형성하는 단계; 열공정을 통해 다수의 미세 홀을 이루는 벽이 반응하여 기판 내부에 소정의 공간이 형성되도록 하는 단계; 기판내의 상기 소정의 공간상의 기판을 선택적으로 제거하여 상기 공간의 일정부분이 노출되도록 하는 단계; 상기 공간의 표면을 포함하여, 상기 기판의 표면을 따라 하부전극용 도전막을 형성하는 단계; 상기 하부전극용 도전막상에 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 상부전극용 도전막을 형성하는 단계; 및 기판상에 노출된 상기 하부전극용 도전막/유전체 박막/상부전극용 도전막중 상기 소정공간의 상단에만 상기 하부전극용 도전막/유전체 박막/상부전극용 도전막을 패터닝하여 캐패시터 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
반도체, 캐패시터, 실리콘, 에피택셜 성장.
Description
도1과 도2는 종래기술에 의한 반도체 메모리 장치의 캐패시터 제조방법을 나타내는 공정단면도.
도3a 내지 도3m은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 캐패시터 제조방법을 나타내는 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판 31,32 : 캐패시터 형성용 보조홀
33 : 패드 산화막 34 : 패드 질화막
37 : 폴리실리콘막 38 : 유전체 박막
39 : 폴리실리콘막 41 : 소자분리막
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.
반도체의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위로 사용되는 캐패시터를 제조하기 위한 면적이 급격하게 축소되고 있다.
이러한 면적의 축소는 캐패시터의 캐패시턴스의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시터의 전극 구조를 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키는 방안이 먼저 고려되었다.
콘케이브 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부전극을 형성시키고, 그 상부에 유전체 박막과 상부전극을 형성시키는 형태이다. 실린더 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부전극을 형성한 다음, 거푸집으로 사용된 절연막을 제거한 다음, 남은 하부전극의 표면을 따라 유전체 박막과 상부전극을 차례로 적층하는 형태이다.
따라서 실린더 구조는 하부전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘케이브 구조보다 제한된 면적에서 보다 큰 캐패시턴스를 가지는 캐패시터를 형성할 수 있다.
도1은 종래기술에 의한 반도체 장치의 캐패시터 제조방법상 문제점을 나타내는 공정단면도이다.
도1에 도시된 바와 같이, 기판(10)상에 콘택플러그(11)을 형성하고, 이어서 절연막(13)을 형성한 다음 콘택플러그(11)이 노출되도록 홀을 형성한다.
이어서 홀의 내부 표면에 도전막을 형성하고, 이후에 절연막을 제거하여 하부전극을 형성하게 된다. 참고로 여기서 12번 막은 식각정지막 역할을 하는 막이다.
전술한 바와 같이 메모리 장치가 고집적화되면서, 캐패시터를 제조하기 위한 면적은 점점더 줄어들고 있다. 그러나, 요구되는 캐패시터의 캐패시턴스를 일정크기 이상이기 때문에, 제한된 면적에서 보다 많은 캐패시터스를 확보하기 위해 캐패시터의 하부전극을 3차원으로 형성하고, 하부전극도 금속막을 사용하고 있다.
도1과 도2는 종래기술에 의한 반도체 메모리 장치의 캐패시터 제조방법을 나타내는 공정단면도이다.
도1에 도시된 바와 같이, 종래기술에 의한 반도체 메모리 장치의 캐패시터는 기산(10)상에 소자분리막(11)을 형성하고, 그 상부에 게이트 패턴(12)를 형성한 다음 절영막(13)을 형성하고, 절연막을 선택적으로 제거하여 하단의 접합영역과 접속하는 콘택플러그(14)를 형성한다.
이어서 콘택플러그(14)와 접하도록 하부전극(16)을 실린더형태로 형성하고, 하부전극상에 유전체 박막(17)과 상부전극(18)을 형성한다.
이렇게 제조한 캐패시터는 모스트랜지스터의 게이트 패턴 공정이 완료된 이후에 제조되기 때문에, 캐패시터를 제조하는 과정에서 그 하단에 형성되 로직영역의 열화를 가져오는 문제점이 발생한다.
또한, 로직영역을 이루는 게이트 패턴 위로 캐패시터가 제조되기 때문에 콘택플러그의 깊이가 깊어져 제대로 형성하기 어려운 문제점이 있다.
이를 해결하기 위해 도2에서와 같이 모스트랜지스터의 게이트 패턴과 같은 층으로 캐패시터(27은 게이트 패턴용으로 형성된 상부전극 26과 26은 게이트 절연막으로 형성된 유전체 박막, 24는 하부전극)를 형성하기도 하는데, 이 경우 캐패시터에 저장된 전하의 손실이 커지는 단점이 발생하여 리프레쉬 주기를 짧게 해야 하는 문제점이 발생한다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 캐패시터의 형성과정에서 발생하는 열공정이 다른 로직공정에 영향을 미치지 않을 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 기판상에 캐패시터 가 형성될 영역에 다수의 미세 홀을 형성하는 단계; 열공정을 통해 다수의 미세 홀을 이루는 벽이 반응하여 기판 내부에 소정의 공간이 형성되도록 하는 단계; 기판내의 상기 소정의 공간상의 기판을 선택적으로 제거하여 상기 공간의 일정부분이 노출되도록 하는 단계; 상기 공간의 표면을 포함하여, 상기 기판의 표면을 따라 하부전극용 도전막을 형성하는 단계; 상기 하부전극용 도전막상에 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 상부전극용 도전막을 형성하는 단계; 및 기판상에 노출된 상기 하부전극용 도전막/유전체 박막/상부전극용 도전막중 상기 소정공간의 상단에만 상기 하부전극용 도전막/유전체 박막/상부전극용 도전막을 패터닝하여 캐패시터 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
본 발명은 기판상에 캐패시터 가 형성될 영역에 다수의 미세 홀을 형성하는 단계; 열공정을 통해 다수의 미세 홀을 이루는 벽이 반응하여 기판 내부에 소정의 공간이 형성되도록 하는 단계; 기판내의 상기 소정의 공간상의 기판을 선택적으로 제거하여 상기 공간의 일정부분이 노출되도록 하며, 소자분리용 홀을 형성하는 단계; 상기 소정 공간의 표면 및 상기 소자분리용 홀의 내부표면을 포함하여, 상기 기판의 표면을 따라 하부전극용 폴리실리콘막을 형성하는 단계; 상기 하부전극용 폴리실리콘막상에 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 상부전극용 폴리실리콘막을 형성하는 단계; 기판상에 노출된 상기 하부전극용 폴리실리콘막/유전체 박막/상부전극용 폴리실리콘막중 상기 소정공간의 상단에만 상기 하부전극용 폴리실리콘막/유전체 박막/상부전극용 폴리실리콘막을 패터닝하여 캐패시터 패턴을 형성하되, 상기 소자분리용 홀의 내부에는 상기 하부전극용 폴리실리콘막/유전체 박막/상부전극용 폴리실리콘막을 남기는 단계; 및 상기 소자분리용 홀의 내부에 매립된 폴리실리콘막을 산화시켜 소자분리막으로 형성시키는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
또한 본 발명은 기판의 내부 소정 공간의 내부표면 및 상기 소정공간과 접하는 기판의 소정표면영역에 따라 배치된 하부전극; 상기 하부전극상에 배치된 유전체 박막; 상기 유전체 박막상에 배치된 상부전극; 기판의 표면에 배치된 상기 하부전극과 소정간격 떨어진 곳에 배치된 게이트 패턴; 상기 게이트패턴과 상기 하부전극의 사이 기판영역에 배치된 도전성 접합영역; 및 상기 도전성 접합영역과 상기 하부전극과 전기적으로 연결하기 위해 배치된 선택적 에피텍셜 성장막을 구비하는 반도체 메모리 장치를 제공한다.
본 발명은 최근의 반도체 장치 제조기술의 일환으로 SOI(Silicon On Insulator)를 대체하기 위해 개발된 SON(silocon on nothing) 공정 기술을 이용하여 1T-1C 구조의 메모리 셀을 제조하기 위한 방안으로서, 메모리 캐패시터의 기형성된 SON 지역의 STI 소자분리막 형성공정과 병행하여 진행함으로써, 기존의 로직반도체 장치의 추가적인 열적부담을 부여하지 않도록 하는 방법이다. 또한 캐패시터과 접합할 콘택플러그를 형성할 필요가 없으므로, 공정이 보다 쉬워진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3m은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 캐패시터 제조방법을 나타내는 공정단면도이다
도3a에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치의 캐패시터 제조방법은 먼저 기판상에 기판(30)상에 감광막 패턴을 이용하여 캐패시터가 형성될 영역에 기판을 일정깊이 이상 식각한다.
이어서 도3b에 도시된 바와 같이, H2 분위기에서 고온의 열처리 과정을 진행하며, 반도체 기판 내부에 빈 공간이 형성된다.
이어서 도3c에 도시된 바와 같이, STI(shallow trench isolation)형태의 소자분리막을 형성을 위한 패드산화막/패드질화막(31.32)을 형성하고, 패터닝하여 홀(35a,35b)을 형성한다.
이어서 도3d에 도시된 바와 같이, 일정두께의 열산화막(36)을 형성한 후 연속해서 하부전극이 될 N+ 도핑된 폴리실리콘막(37)과 유전체 박막(38)과 상부전극이 될 N+ 도핑된 폴리실리콘막(39)을 형성한다.
이어서 도3e에 도시된 바와 같이, 막(37,38,39)을 패터닝하여 캐패시터가 형성되지 않을 영역의 형성된 막을 제거한다. 이어서 실리콘질화막(40)을 기판전면에 형성한 후 소자분리막이 형성될 영역의 실리콘질화막(40)을 선택적으로 제거한다.
이어서 도3f에 도시된 바와 같이, 산소 분위기에서 노출된 STI 소자분리막 형성 지역(35b)의 폴리실리콘막을 열산화막으로 변화시키는 공정을 진행한다.
이어서 도3g에 도시된 바와 같이, 실리콘질화막(40)을 제거하고, 패드산화막과 패드질화막을 습식식각공정을 이용하여 제거한다.
이어서 모스트랜지스터의 소스/드레인 영역을 위한 형성을 위한 임플란트 공정 및 모스트랜지스터의 문턱전압을 위한 임플란트 공정을 진행한다.(미도시)
이어서 도3h에 도시된 바와 같이, 기판전면에 실리콘 선택적 에피텍셜 성장을 이용하여 실리콘막(42)을 형성한다. 참고로 이 공정에서 노출된 실리콘막상에서만 실리콘막(42)이 성장을 하게 된다. 이공정을 하는 이유는 캐패시터의 하부전극과 게이트 패턴의 측면에 형성된 접합영역과의 전기적으로 연결시켜 주기 위한 것이다.
이어서 도3i에 도시된 바와 같이, 질화막 스페이서를 제거하고, 모스트랜지스터의 게이트 절연막(43)을 형성하고, 그 상부에 게이트 도전막(44)을 형성한다.
이어어 도3j에 도시된 바와 같이, 게이트 도전막(44a)을 패터닝한다.
이어서 도3k에 도시된 바와 같이, 게이트 도전막(44a)의 측벽에 게이트 측벽절연막(45)을 형성한다. 이어서 게이트 절연막(43)을 습식각으로 제거한다.
이어서 도3l에 도시된 바와 같이, 선택적 에피텍셜 성장을 이용하여 실리콘막(46)을 형성한다. 이 때에도 노출된 실리콘막상에서만 실리콘막(46)이 성장을 하게 된다.
이어서 도3m에 도시된 바와 같이, 실리사이드막(47)을 형성하고, 콘택플러그(48)과 금속배선(49)을 형성한다.
이 때 하부전극의 표면을 극대화하기 위해 하부전극용 폴리실리콘막에 반구 형 실리콘그레인을 형성하는 공정을 추가할 수 있다.
또한 전술한 선택적 에피텍셜 성장 공정을 한번만 이용하여 공정을 진행할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
여기서는 기판에 매립되는 캐패시터의 홀이 일측방향으로 치우쳐 있는데, 기판에 매림되는 캐패시터의 일부분이 대칭되도록 형성할 수도 있다.
본 발명과 같이 반도체 메모리 장치의 캐패시터를 제조하게 되면, 실린더형캐패시터를 제조하는 공정에 비해 캐패시터가 로직공정 이전에 형성기 때문에 추가적인 열공정에 의한 로직회로의 열화를 방지할 수 있다. 따라서 완벽하게 시스템 온 칩 장치를 제조할 수 있다.
또한 평판형보다 캐패시터의 캐패시터를 높게 유지할 수 있어 리프레쉬 타임 특성을 좋게 유지시킬 수 있다. 또한 종래에 스토리지 노드 콘택 정션보다 더 작은 면적의 스토리지 노드의 정션을 구현할 수 있어 더 나은 정션 누설전류특성을 가질 수 있다.
Claims (17)
- 기판 상에 캐패시터가 형성될 영역에 다수의 미세 홀을 형성하는 단계;열공정을 통해 다수의 미세 홀을 이루는 벽이 반응하여 상기 기판 내부에 소정의 공간이 형성되도록 하는 단계;상기 소정의 공간 상의 상기 기판을 선택적으로 제거하여 상기 공간의 일정부분이 노출되도록 하는 단계;상기 공간의 표면을 포함하여, 상기 기판의 표면을 따라 하부전극용 도전막을 형성하는 단계;상기 하부전극용 도전막상에 유전체 박막을 형성하는 단계;상기 유전체 박막상에 상부전극용 도전막을 형성하는 단계; 및상기 기판 상에 노출된 상기 하부전극용 도전막/유전체 박막/상부전극용 도전막중 상기 소정 공간의 상단에만 상기 하부전극용 도전막/유전체 박막/상부전극용 도전막을 패터닝하여 캐패시터 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서,상기 열공정은 H2 분위기에서 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서,상기 기판 내의 상기 소정의 공간상의 기판을 선택적으로 제거하여 상기 공간의 일정부분이 노출되도록 하는 단계는상기 기판 상에 패드산화막을 형성하는 단계;상기 패드산화막 상에 패드질화막을 형성하는 단계;상기 패드질화막 상에 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 식각마스크로 하여 기판 내에 생긴 소정공간까지 노출되로록 상기 패드산화막/패드질화막 및 기판을 선택적으로 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서,상기 기판의 표면을 따라 상기 하부전극용 도전막을 형성하기 전에 열산화막을 상기 하부전극용 도전막의 하단에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서,상기 캐패시터 패턴의 일측면에 소정간격을 두고 게이트 패턴을 형성하는 단계;상기 게이트 패턴과 상기 캐패시터 패턴의 사이 영역의 기판에 이온주입 공정을 진행하여 접합영역을 형성하는 단계; 및선택적 에피텍셜 공정을 진행하여 상기 접합영역상에 막을 형성하여, 상기 접합영역과 상기 캐패시터 패턴의 하부전극용 도전막과 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서,상기 하부전극용 도전막은도전성 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 6 항에 있어서,상기 상부전극용 도전막은도전성 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 7 항에 있어서,상기 하부전극용 도전막상에 반구형 실리콘그레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 기판 상에 캐패시터가 형성될 영역에 다수의 미세 홀을 형성하는 단계;열공정을 통해 다수의 미세 홀을 이루는 벽이 반응하여 상기 기판 내부에 소정의 공간이 형성되도록 하는 단계;상기 소정의 공간 상의 상기 기판을 선택적으로 제거하여 상기 공간의 일정부분이 노출되도록 하며, 소자분리용 홀을 형성하는 단계;상기 소정 공간의 표면 및 상기 소자분리용 홀의 내부표면을 포함하여, 상기 기판의 표면을 따라 하부전극용 도전막을 형성하는 단계;상기 하부전극용 도전막 상에 유전체 박막을 형성하는 단계;상기 유전체 박막 상에 상부전극용 도전막을 형성하는 단계;상기 기판 상에 노출된 상기 하부전극용 도전막/유전체 박막/상부전극용 도전막 중 상기 소정공간의 상단에만 상기 하부전극용 도전막/유전체 박막/상부전극용 도전막을 패터닝하여 캐패시터 패턴을 형성하되, 상기 소자분리용 홀의 내부에는 상기 하부전극용 도전막/유전체 박막/상부전극용 도전막을 남기는 단계; 및상기 소자분리용 홀의 내부에 매립된 도전막을 산화시켜 소자분리막으로 형성시키는 단계를 포함하는 반도체 메모리 장치의 제조방법.
- 제 9 항에 있어서,상기 열공정은 H2 분위기에서 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 9 항에 있어서,상기 기판 내의 상기 소정의 공간 상의 상기 기판을 선택적으로 제거하여 상기 공간의 일정부분이 노출되도록 하는 단계는,상기 기판 상에 패드산화막을 형성하는 단계;상기 패드산화막 상에 패드질화막을 형성하는 단계;상기 패드질화막 상에 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 식각마스크로 하여 기판 내에 생긴 소정공간까지 노출되로록 상기 패드산화막/패드질화막 및 상기 기판을 선택적으로 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 9 항에 있어서,상기 기판의 표면을 따라 상기 하부전극용 도전막을 형성하기 전에 열산화막을 상기 하부전극용 도전막의 하단에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 9 항에 있어서,상기 캐패시터 패턴의 일측면에 소정간격을 두고 게이트 패턴을 형성하는 단계;상기 게이트 패턴과 상기 캐패시터 패턴의 사이 영역의 기판에 이온주입 공정을 진행하여 접합영역을 형성하는 단계; 및선택적 에피텍셜 공정을 진행하여 상기 접합영역상에 막을 형성하여, 상기 접합영역과 상기 캐패시터 패턴의 상기 하부전극용 도전막과 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 9 항에 있어서,상기 하부전극용 도전막은 도전성 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 14 항에 있어서,상기 상부전극용 도전막은 도전성 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 15 항에 있어서,상기 하부전극용 도전막 상에 반구형 실리콘그레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058896A KR100648797B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체 메모리 장치의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058896A KR100648797B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체 메모리 장치의 캐패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100648797B1 true KR100648797B1 (ko) | 2006-11-23 |
Family
ID=37713240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058896A KR100648797B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체 메모리 장치의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100648797B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100844143B1 (ko) | 2007-05-02 | 2008-07-04 | 재단법인서울대학교산학협력재단 | 3차원 구조의 미세 전극 어레이 제조방법 |
-
2005
- 2005-06-30 KR KR1020050058896A patent/KR100648797B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100844143B1 (ko) | 2007-05-02 | 2008-07-04 | 재단법인서울대학교산학협력재단 | 3차원 구조의 미세 전극 어레이 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5520185B2 (ja) | 半導体装置及びその製作方法 | |
| US8053307B2 (en) | Method of fabricating semiconductor device with cell epitaxial layers partially overlap buried cell gate electrode | |
| KR970706607A (ko) | 적층 커패시터 셀을 가지는 멀티메가비트 다이내믹 메모리용의 분할 폴리실리콘 cmos 공정(split-polysilicon cmos process for multi-megabit dynamic memories with stacked capacitor cells) | |
| JP2006049413A (ja) | 半導体装置及びその製造方法 | |
| KR20100088836A (ko) | 반도체 소자의 제조 방법 | |
| KR100972900B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2008004894A (ja) | 半導体装置及びその製造方法 | |
| KR100602081B1 (ko) | 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 | |
| KR100335121B1 (ko) | 반도체 메모리 소자 및 그의 제조 방법 | |
| KR101107378B1 (ko) | 반도체 메모리 디바이스, 반도체 디바이스 및 이들의 제조방법 | |
| KR20040016678A (ko) | 반도체 장치 및 그의 제조방법 | |
| KR100648797B1 (ko) | 반도체 메모리 장치의 캐패시터 제조방법 | |
| KR100536045B1 (ko) | 불휘발성 메모리 장치의 제조방법 | |
| TW201301447A (zh) | 半導體元件的單元接觸和位元線的製作方法 | |
| JP4056523B2 (ja) | Ｓｒａｍデバイスの製造方法 | |
| JP2005116952A (ja) | トレンチキャパシタ及びその製造方法 | |
| JP2008016636A (ja) | 半導体装置およびその製造方法 | |
| TWI571963B (zh) | 分裂式接觸結構與其製作方法 | |
| US7700435B2 (en) | Method for fabricating deep trench DRAM array | |
| KR100430556B1 (ko) | 반도체 소자의 비트 라인 형성 방법 | |
| KR100283484B1 (ko) | 트렌치 캐패시터의 형성 방법 | |
| KR101123795B1 (ko) | 랜딩플러그 형성방법 | |
| JP3795435B2 (ja) | トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリとその製造方法 | |
| KR100275599B1 (ko) | 트렌치 캐패시터의 형성 방법 | |
| KR100304947B1 (ko) | 반도체메모리장치및그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141020 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |