TW201301447A - 半導體元件的單元接觸和位元線的製作方法 - Google Patents

半導體元件的單元接觸和位元線的製作方法 Download PDF

Info

Publication number
TW201301447A
TW201301447A TW101111374A TW101111374A TW201301447A TW 201301447 A TW201301447 A TW 201301447A TW 101111374 A TW101111374 A TW 101111374A TW 101111374 A TW101111374 A TW 101111374A TW 201301447 A TW201301447 A TW 201301447A
Authority
TW
Taiwan
Prior art keywords
conductive layer
cell contact
bit line
fabricating
semiconductor device
Prior art date
Application number
TW101111374A
Other languages
English (en)
Other versions
TWI443778B (zh
Inventor
Shyam Surthi
Lars Heineck
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of TW201301447A publication Critical patent/TW201301447A/zh
Application granted granted Critical
Publication of TWI443778B publication Critical patent/TWI443778B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

本發明提出位在第二導電層上之一氮化矽層之運用方式，在蝕刻第二導電層之後，形成一氧化矽側壁子以定義出一間隔，然後形成另一氮化矽層填滿前述之間隔，接著，移除氧化矽側壁子，最後蝕刻第一導電層以將位元線和單元接觸線分開。

Description

半導體元件的單元接觸和位元線的製作方法
本發明係關於一種半導體元件的單元接觸和位元線的製作方法。
動態隨機記憶體(DRAM)是由許多記憶單元所構成，同時它也是目前最常用的主要揮發性記憶體之一。DRAM的每一記憶單元是由一MOS電晶體以及至少一個電容所堆疊串聯而成的，電容係用來儲存電荷作為位元資料，而MOS電晶體係用來控制電容中電荷的存取，電荷是藉由一位元線進行傳送，位元線係和MOS電晶體的源極摻雜區電連結，一單元接觸和MOS電晶體的汲極摻雜區電連結，一般而言，位元線和單元接觸是由金屬、金屬矽化物或是多晶矽形成。
隨著半導體技術朝向發展體積小、低消耗功率、低漏電流以及高操作速度的元件與系統發展。在半導體記憶體方面，則需要一新穎的製程，以降低記憶單元的體積並且提供一個更簡易的方式來形成位元線和單元接觸。
本發明之主要目的在於提供一種用於半導體元件，例如DRAM的單元接觸和位元線的製作方法。
根據本發明之一較佳實施例，一種半導體元件的單元接觸和位元線的製作方法，包含以下步驟：首先提供一基底，然後形成一第一導電層、一第二導電層、一第一氮化矽層由下至上排列於基底上，之後圖案化第一氮化矽層和第二導電層以形成複數條線形遮罩，接著分別形成一對側壁子於各條線形遮罩之兩側，其中各個側壁子之間定義出一間隔，再形成一第二氮化矽層填滿前述間隔，然後移除側壁子，最後以第二氮化矽層和各條線形遮罩作為遮罩，移除部分之第一導電層。
根據本發明之另一較佳實施例，本發明提供一種半導體元件的單元接觸和位元線的製作方法，其中一單元接觸和一位元線係形成在一基底上，基底包含一主動區域向一第一方向延伸，複數個溝渠式隔離和複數個淺溝渠隔離係交替地設置在基底中，並且溝渠式隔離和淺溝渠隔離係向一第二方向延伸，溝渠式隔離和淺溝渠隔離分別與該主動區域相交，一汲極摻雜區設置於主動區域中，並且汲極摻雜區位在溝渠式隔離之其中之一和淺溝渠隔離之其中之一兩者之間，一源極摻雜區設置於主動區域中，並且源極摻雜區位在汲極摻雜區之旁，源極摻雜區位在溝渠式隔離之其中之一和淺溝渠隔離之其中之一兩者之間，前述之製作方法，包含：首先形成一第一導電層，一第二導電層、一第一氮化矽層由下至上排列於主動區域、溝渠式隔離和等淺溝渠隔離上，接著圖案化第一氮化矽層和第二導電層以形成複數條線形遮罩，線形遮罩係向一第二方向延伸，之後分別形成一對側壁子於各條線形遮罩之兩側，其中各個側壁子之間定義出一第一間隔，再形成一第二氮化矽層填滿第一間隔，移除側壁子以形成一第二間隔於一條線形遮罩與第二氮化矽層之間，其中直接位於溝渠式隔離和淺溝渠隔離上方的第一導電層係由第二間隔曝露出來，最後，以線形遮罩和第二氮化矽層為遮罩，移除曝露出的第一導電層。
雖然本發明以實施例揭露如下，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當以後附之申請專利範圍所界定者為準，且為了不致使本發明之精神晦澀難懂，一些習知結構與製程步驟的細節將不再於此揭露。
同樣地，圖示所表示為實施例中的裝置示意圖但並非用以限定裝置的尺寸，特別是，為使本發明可更清晰地呈現，部分元件的尺寸係可能放大呈現於圖中。再者，多個實施例中所揭示相同的元件者，將標示相同或相似的符號以使說明更容易且清晰。
第1圖至第14圖為一種半導體元件的單元接觸和位元線的製作方法之示意圖。第1圖為根據本發明之一較佳實施例所繪示的單元陣列之部分上視示意圖。第2圖為第1圖沿AA’切線方向(參考座標X軸方向)之剖面示意圖。請參閱第1圖至第2圖，首先，提供一基底10，基底10可以為一半導體基底，例如：矽基底、矽覆磊晶基底、矽覆絕緣基底、矽化鍺基底、砷化鎵(GaAs)基底、磷砷化鎵(GaAsP)基底、磷化銦(InP)基底、砷鋁化鎵(GaAlAs)基底、磷化銦鎵(InGaP)基底或者各種含有矽、鍺、鍺化矽、碳化矽等化合物的基底，基底10包含一第一主動區域12、一第二主動區域14和一絕緣區域16位於第一主動區域12和第二主動區域14之間，絕緣區域16可以為一場氧化層，第一主動區域12、第二主動區域14和絕緣區域16係向參考座標X軸方向延伸，另外，複數個溝渠式隔離18和複數個淺溝渠隔離20交替地排列於於基底10中，並且溝渠式隔離18和淺溝渠隔離20皆向參考座標Y軸方向延伸，參考座標X軸方向垂直於參考座標Y軸方向，各個溝渠式隔離18和各個淺溝渠隔離20皆與第一主動區域12、第二主動區域14和一絕緣區域16相交，一閘極電極22埋入於絕緣區域16中並且向參考座標X軸方向延伸。
一第一汲極摻雜區24設置於第一主動區域12內，並且第一汲極摻雜區24介於一個溝渠式隔離18和一個淺溝渠隔離20之間，一第一源極摻雜區26亦設置於第一主動區域12內，並且第一源極摻雜區26介於一個溝渠式隔離18和一個淺溝渠隔離20之間，另外第一源極摻雜區26與第一汲極摻雜區24位置相近，詳細來說，第一源極摻雜區26所在的第一主動區域12與第一汲極摻雜區24所在的第一主動區域12位置相近，其之間僅有一溝渠式隔離18或一淺溝渠隔離20將兩個第一主動區域12隔開。
一第二汲極摻雜區28設置於第二主動區域14內，並且第二汲極摻雜區28介於一個溝渠式隔離18和一個淺溝渠隔離20之間，一第二源極摻雜區30亦設置於第二主動區域14內，並且第二源極摻雜區30介於一個溝渠式隔離18和一個淺溝渠隔離20之間，另外第二源極摻雜區30與第二汲極摻雜區28位置相近，詳細來說，第二源極摻雜區30所在的第二主動區域14與第二汲極摻雜區28所在的第二主動區域14位置相近。因為第二主動區域14的剖面結構本質上與第一主動區域12相同，為了使圖示簡單明瞭，第2圖僅繪示第一主動區域12的剖面示意圖。
第3圖為根據本發明之一較佳實施例所繪示的單元陣列覆蓋一圖案化光阻之部分上視示意圖。第4圖為第3圖沿BB’切線方向(參考座標X軸方向)之剖面示意圖。
如第3圖和第4圖所示，一第一導電層32、一第二導電層34和一氮化矽層36，由下至上形成在基底10之一表面，第一導電層32、第二導電層34和氮化矽層36覆蓋第一主動區域12、第二主動區域14、淺溝渠隔離20、溝渠式隔離18和絕緣區域16，第一導電層32包含TiN、W、Ti、WN、多晶矽或其組合；另外第二導電層34包含鎢。然後形成一圖案化光阻38於氮化矽層36上，前述的圖案化光阻38可以為線形，並且覆蓋第一汲極摻雜區24、第二汲極摻雜區28、部分的淺溝渠隔離20和部分的溝渠式隔離18，圖案化光阻38向參考座標X軸方向延伸。
如第5圖所示，以圖案化光阻38當遮罩，蝕刻氮化矽層36和第二導電層34，因此蝕刻後剩餘的氮化矽層36和第二導電層34則形成複數條線形遮罩40向參考座標Y軸方向延伸。另外，各條線形遮罩40的寬度為20奈米，在兩條相鄰的線形遮罩40之間的空隙較佳為40奈米。再者，複數條線形遮罩40覆蓋直接位在第一汲極摻雜區24和第二汲極摻雜區(圖未示)上的第一導電層32，換句話說，直接位在第一源極摻雜區26、第二源極摻雜區(圖未示)和位在部分的淺溝渠隔離20和部分的溝渠式隔離18上的第一導電層32經由複數條線形遮罩40被曝露出來。
接著形成一對側壁子42於各條線形遮罩40之相對兩側，單個側壁子42之寬度較佳為10至12奈米，如此一來，各個側壁子42之間形成一第一間隔G1，而直接位在第一源極摻雜區26和第二源極摻雜區(圖未示)上的第一導電層32係由第一間隔G1曝露出來。然後，全面形成一氮化矽層44填滿第一間隔G1。
如第6圖所示，平坦化氮化矽層44使得氮化矽層44的上表面和氮化矽層36切齊，然後移除側壁子42以在氮化矽層44和線形遮罩40之間形成一第二間隔G2。側壁子42可以利用對第一導電層32、第二導電層34和氮化矽層36具有選擇性的蝕刻劑，以濕式蝕刻移除壁子42。至此，直接位在淺溝渠隔離20和溝渠式隔離18上的第一導電層32由第二間隔G2被曝露出來。
第7圖顯示製作一位元線和一單元接觸線之上視示意圖。第8圖為第7圖沿CC’切線方向(參考座標X軸方向)之剖面示意圖。第9圖為第7圖沿DD’切線方向(參考座標X軸方向)之剖面示意圖。
如第7圖所示，CC’切線經過第一主動區域12，而DD’切線經過絶緣區域16。請同時參考第7圖和第8圖，以複數條線形遮罩40和氮化矽層44作為遮罩，蝕刻直接位在淺溝渠隔離20和溝渠式隔離18上方的第一導電層32，此時直接位在第一源極摻雜區26和第二源極摻雜區30上的第一導電層32成為一位元線DL。直接位在第一汲極摻雜區24和第二汲極摻雜區28上的第一導電層32和第二導電層34成為一單元接觸線CL，前述的單元接觸線CL在後續的製程中，將會被分割為複數個獨立的單元接觸。再者，如第7圖和第9圖所示，單元接觸線CL和位元線DL皆連續地向參考座標X軸方向延伸。
第10圖顯示分割位元線和單元接觸線的製程示意圖。第11圖為第10圖沿EE’切線方向(參考座標X軸方向)之剖面示意圖。第12圖為第10圖沿FF’切線方向(參考座標X軸方向)之剖面示意圖，其中EE’切線經過第一主動區域12，而DD’切線經過絕緣區域16。
請參閱第10圖至第12圖，藉由移除直接位在絕緣區域16上的單元接觸線CL，以形成複數個獨立的單元接觸CC，單元接觸線CL可以利用乾式蝕刻進行移除，需注意的是：在移除部分的單元接觸線CL時，位元線DL未被截斷。
第13圖為根據本發明之一較佳實施例所繪示的電容之製程之上視示意圖。第14圖為第13圖沿GG’切線方向(參考座標X軸方向)之剖面示意圖。請參考第13圖至第14圖，在移除位於單元接觸CC上的氮化矽層36之後，形成至少一電容46和一個單元接觸CC電連結，至此，一動態隨機記憶體業已完成。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基底
12．．．第一主動區域
14．．．第二主動區域
16．．．絕緣區域
18．．．溝渠式隔離
20．．．淺溝渠隔離
22．．．閘極電極
24．．．第一汲極摻雜區
26．．．第一源極摻雜區
28．．．第二汲極摻雜區
30．．．第二源極摻雜區
32．．．第一導電層
34．．．第二導電層
36．．．氮化矽
38．．．圖案化光阻
40．．．線形遮罩
42．．．側壁子
44．．．氮化矽層
46．．．電容
第1圖至第14圖為一種半導體元件的單元接觸和位元線的製作方法之示意圖。
12．．．第一主動區域
18．．．溝渠式隔離
20．．．淺溝渠隔離
24．．．第一汲極摻雜區
26．．．第一源極摻雜區
32．．．第一導電層
34．．．第二導電層
36．．．氮化矽
40．．．線形遮罩
44．．．氮化矽層

Claims (17)

  1. 一種半導體元件的單元接觸和位元線的製作方法，包含：提供一基底；形成一第一導電層、一第二導電層、一第一氮化矽層由下至上排列於基底上；圖案化該第一氮化矽層和該第二導電層以形成複數條線形遮罩；分別形成一對側壁子於各該線形遮罩之兩側，其中各該側壁子之間定義出一間隔；形成一第二氮化矽層填滿該間隔；移除該等側壁子；以及以該第二氮化矽層和該等線形遮罩作為遮罩，移除部分之該第一導電層。
  2. 如申請專利範圍第1項所述之半導體元件的單元接觸和位元線的製作方法，其中直接位在該第二氮化矽層下的該第一導電層，係作為一位元線。
  3. 如申請專利範圍第2項所述之半導體元件的單元接觸和位元線的製作方法，其中該位元線係設置於該基底內的一源極摻雜區。
  4. 如申請專利範圍第3項所述之半導體元件的單元接觸和位元線的製作方法，其中一淺溝渠隔離係埋入該基底中並且與該源極摻雜區相鄰。
  5. 如申請專利範圍第1項所述之半導體元件的單元接觸和位元線的製作方法，其中直接位在該第一氮化矽層下方的該第一導電層和該第二導電層，係作為一單元接觸線。
  6. 如申請專利範圍第5項所述之半導體元件的單元接觸和位元線的製作方法，其中該單元接觸線係放置在該基底內的一汲極摻雜區上。
  7. 如申請專利範圍第6項所述之半導體元件的單元接觸和位元線的製作方法，其中一淺溝渠隔離係埋入該基底中並且與該汲極摻雜區相鄰。
  8. 如申請專利範圍第6項所述之半導體元件的單元接觸和位元線的製作方法，另包含將該單元接觸線分割為複數個單元接觸。
  9. 如申請專利範圍第1項所述之半導體元件的單元接觸和位元線的製作方法，其中該第一導電層包含TiN、W、Ti、WN、多晶矽或其組合。
  10. 如申請專利範圍第1項所述之半導體元件的單元接觸和位元線的製作方法，其中該第二導電層包含W。
  11. 如申請專利範圍第1項所述之半導體元件的單元接觸和位元線的製作方法，其中該等側壁子包含氧化矽。
  12. 一種半導體元件的單元接觸和位元線的製作方法，其中一單元接觸和一位元線係形成在一基底上，該基底包含一主動區域向一第一方向延伸，複數個溝渠式隔離和複數個淺溝渠隔離係交替地設置在該基底中，並且該等溝渠式隔離和該等淺溝渠隔離係向一第二方向延伸，該等溝渠式隔離和該等淺溝渠隔離分別與該主動區域相交，一汲極摻雜區設置於該主動區域中，並且該汲極摻雜區位在該等溝渠式隔離之其中之一和該等淺溝渠隔離之其中之一兩者之間，一源極摻雜區設置於該主動區域中，並且該源極摻雜區位在該汲極摻雜區之旁，該源極摻雜區位在該等溝渠式隔離之其中之一和該等淺溝渠隔離之其中之一兩者之間，前述之製作方法，包含：形成一第一導電層，一第二導電層、一第一氮化矽層由下至上排列於該主動區域、該等溝渠式隔離和該等淺溝渠隔離上；圖案化該第一氮化矽層和該第二導電層以形成複數條線形遮罩，該等線形遮罩係向一第二方向延伸；分別形成一對側壁子於各該線形遮罩之兩側，其中該等側壁子之間定義出一第一間隔；形成一第二氮化矽層填滿該第一間隔；移除該等側壁子以形成一第二間隔於該等線形遮罩之其中之一與該第二氮化矽層之間，其中直接位於該等溝渠式隔離和該等淺溝渠隔離上方的該第一導電層係由該第二間隔曝露出來；以該等線形遮罩和該第二氮化矽層為遮罩，移除曝露出的該第一導電層。
  13. 如申請專利範圍第12項所述之半導體元件的單元接觸和位元線的製作方法，其中直接位在該汲極摻雜區的上方的該第一導電層和該第二導電層，係作為一單元接觸線。
  14. 如申請專利範圍第13項所述之半導體元件的單元接觸和位元線的製作方法，另包含將該單元接觸線分割為複數個單元接觸。
  15. 如申請專利範圍第12項所述之半導體元件的單元接觸和位元線的製作方法，其中直接位在該源極摻雜區上的該第一導電層，係作為一位元線。
  16. 如申請專利範圍第12項所述之半導體元件的單元接觸和位元線的製作方法，其中該第一方向和該第二方向垂直。
  17. 如申請專利範圍第12項所述之半導體元件的單元接觸和位元線的製作方法，其中該形成該等側壁子之後，直接位在該源極摻雜區上的該第一導電層係由該第一間隔曝露出來。
TW101111374A 2011-06-21 2012-03-30 半導體元件的單元接觸和位元線的製作方法 TWI443778B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/164,778 US8450207B2 (en) 2011-06-21 2011-06-21 Method of fabricating a cell contact and a digit line for a semiconductor device

Publications (2)

Publication Number Publication Date
TW201301447A true TW201301447A (zh) 2013-01-01
TWI443778B TWI443778B (zh) 2014-07-01

Family

ID=47362251

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101111374A TWI443778B (zh) 2011-06-21 2012-03-30 半導體元件的單元接觸和位元線的製作方法

Country Status (3)

Country Link
US (1) US8450207B2 (zh)
CN (1) CN102842536B (zh)
TW (1) TWI443778B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564442B2 (en) 2015-04-08 2017-02-07 Micron Technology, Inc. Methods of forming contacts for a semiconductor device structure, and related methods of forming a semiconductor device structure
CN107968073B (zh) * 2016-10-20 2020-10-09 联华电子股份有限公司 埋入式字符线的制作方法
US10014302B1 (en) * 2016-12-27 2018-07-03 Micron Technology, Inc. Methods of forming memory arrays

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363710B1 (ko) * 2000-08-23 2002-12-05 삼성전자 주식회사 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법
KR100726145B1 (ko) * 2002-07-19 2007-06-13 주식회사 하이닉스반도체 반도체소자 제조방법
KR100493048B1 (ko) * 2003-02-13 2005-06-02 삼성전자주식회사 다층의 하드 마스크를 이용하여 배선 및 연결 콘택 구조를형성하는 방법
KR100541049B1 (ko) * 2003-07-03 2006-01-11 삼성전자주식회사 디램 셀들을 갖는 반도체 장치 및 그 제조방법
CN100527423C (zh) * 2004-10-20 2009-08-12 茂德科技股份有限公司 自我对准非挥发性存储器及其制造方法
KR100745398B1 (ko) * 2006-05-19 2007-08-02 삼성전자주식회사 텅스텐 패턴 형성 방법 및 이를 이용한 반도체 소자의제조방법.
CN101399229A (zh) * 2007-09-28 2009-04-01 力晶半导体股份有限公司 非易失性存储器的制造方法
JP2011243960A (ja) * 2010-04-21 2011-12-01 Elpida Memory Inc 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN102842536B (zh) 2014-09-10
CN102842536A (zh) 2012-12-26
TWI443778B (zh) 2014-07-01
US20120329274A1 (en) 2012-12-27
US8450207B2 (en) 2013-05-28

Similar Documents

Publication Publication Date Title
KR101827353B1 (ko) 디램 소자 및 이의 제조 방법
US9613967B1 (en) Memory device and method of fabricating the same
KR100749035B1 (ko) 반도체 장치의 형성방법
US9299827B2 (en) Semiconductor integrated circuit devices including gates having connection lines thereon
KR100912965B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US9196618B2 (en) Semiconductor device and method of manufacturing the same
US9048293B2 (en) Semiconductor device and method for manufacturing the same
JP2007329489A (ja) 集積回路装置およびその製造方法
JP2011159760A (ja) 半導体装置の製造方法及び半導体装置
JP2011243802A (ja) 半導体装置及びその製造方法、並びにデータ処理システム
CN100394584C (zh) 用于制造具有在位线方向延伸的接触体的半导体器件的方法
KR20090068761A (ko) 반도체 소자의 수직 채널 트랜지스터 형성 방법
JP2013168570A (ja) 半導体装置及びその製造方法
US9123576B2 (en) Semiconductor device and method for manufacturing the same
JP2012253122A (ja) 半導体装置の製造方法、並びにデータ処理システム
TWI443778B (zh) 半導體元件的單元接觸和位元線的製作方法
US20110263089A1 (en) Method for fabricating semiconductor device
TWI471947B (zh) 電晶體元件及其製造方法
KR20090077511A (ko) 콘택홀 형성 방법 및 이를 포함하는 반도체 소자의 제조방법.
US8525262B2 (en) Transistor with buried fins
KR20120004802A (ko) 반도체 장치 제조 방법
US20090061592A1 (en) Semiconductor device and manufacturing method thereof
KR101185951B1 (ko) 반도체 소자의 제조 방법
KR20050025516A (ko) 스토리지 노드 지지부재들을 갖는 반도체 장치의 제조방법
KR20110091211A (ko) 반도체 소자의 제조방법