JP2007329489A - 集積回路装置およびその製造方法 - Google Patents
集積回路装置およびその製造方法 Download PDFInfo
- Publication number
- JP2007329489A JP2007329489A JP2007176125A JP2007176125A JP2007329489A JP 2007329489 A JP2007329489 A JP 2007329489A JP 2007176125 A JP2007176125 A JP 2007176125A JP 2007176125 A JP2007176125 A JP 2007176125A JP 2007329489 A JP2007329489 A JP 2007329489A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- layers
- trench
- series
- connection structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/40—ROM only having the source region and drain region on different levels, e.g. vertical channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Abstract
【解決手段】縦型MOSトランジスタにおいて、第1導電型の基板1上に配置された一連の層SF、SF*を備え、前記一連の層は、第1のソース・ドレイン領域用の下層U、第1導電型でドープされ、チャンネル領域となる中間層Mおよび第2のソース・ドレイン領域用の上層Oからなる。第1導電型でドープされた接続構造体Vが、チャンネル領域を基板1と電気的に接続するために前記一連の層SF、SF*の第1の表面上に配置される。トランジスタのゲート電極が、前記一連の層SF、SF*の第2の表面上に配置される。接続構造体Vは、一連の層SF、SF*と、同一の又は別の一連の層SF、SF*との間に配置できる。接続構造体V等の寸法は、リソグラフィ寸法以下となり得る。製作された回路は、記憶セル配列に好適。
【選択図】図3
Description
前記チャンネル領域を前記基板に電気的に接続するために、前記一連の層の前記第1の表面に、第1の導電型でドープされた接続構造体を、少なくとも前記中央層と下層に横方向で隣接し、かつ前記基板に達するように形成する。前記一連の層は、その第2の表面が第1の表面と対面するように形成する。ゲート誘電体およびそれに隣接するゲート電極を前記一連の層の少なくとも第2の表面に形成する。
第1のスペーサSp1'に隣接する別のスペーサSp2'を形成するために、SiO2が約80 nm厚で被着され、CH3 + O2の反応でエッチバックされる(図5)。その結果、上層O'の露出面積は小さくなる。
Claims (14)
- (a)基板(1、2)の表面に隣接する層が第一の導電型でドープされるその基板(1,2)と、
(b)前記基板(1、2)上のx−yグリッドに配置された複数の縦型MOSトランジスタ対であって、前記縦型MOSトランジスタ対のそれぞれの縦型MOSトランジスタは、
(b1)それぞれ下層(U,U‘)と中央層(M,M’)と上層(O,O‘)とからなる前記基板(1、2)上の一連の層(SF,SF*)であって、前記中央層(M、M’)は第一の導電型でドープされ、前記下層(U,U’)と前記上層(O、O’)とは、第一の導電型と反対の第二の導電型でドープされ、前記下層(U,U’)は前記縦型MOSトランジスタの第一ソース・ドレイン領域を構成し、前記中央層(M、M’)は、前記縦型MOSトランジスタのチャネル層を構成し、前記上層(O、O’)は前記縦型MOSトランジスタの第二ソース・ドレイン領域を構成し、さらに、前記一連の層(SF,SF*)は、それぞれ少なくとも第一側面と、前記第一側面の反対側の第二側面とを有し、前記第一側面と第二側面とは、それぞれ前記下層(U,U‘)と前記中央層(M,M’)と前記上層(O,O‘)とによって形成される一連の層(SF,SF*)と、
(b2)前記一連の層(SF,SF*)の前記第一側面に隣接した接続構造体(V、V’)であって、前記接続構造体(V、V’)は、前記2枚の一連の層(SF,SF*)の少なくとも前記中央層(M,M’)と前記下層(U,U‘)とに隣接し、前記接続構造体は、第一導電型でドープされ、前記中央層(M,M’)と前記基板(1、2)間を電気的に接続する接続構造体(V、V’)と、
(b3)前記接続構造体(V、V’)上に設けられ、前記2枚の一連の層(SF,SF*)の前記上層(O、O’)に隣接するとともに前記第二の導電型からなり、前記一連の層(SF,SF*)の前記上層(O、O’)間を電気的に接続するドープ領域(Ge、Ge’)と、
(b4)前記第二側面領域で少なくとも前記上層(O、O’)と前記中間層(M,M’)とに隣接するゲート誘電体(Gd、Gd’)と、
(b5)前記ゲート誘電体(Gd、Gd’)に隣接するゲート電極と、
からなる縦型MOSトランジスタ対と、
(c)前記上層(O、O’)と前記ドープ領域(Ge、Ge’)の上部に設けられ、前記上層(O、O’)と前記ドープ層(Ge、Ge’)の上部を完全に覆う誘電体層(Gd,Kd)と、
(d)互いに略平行に走る第一分割トレンチ(T,T1)であって、前記縦型MOSトランジスタ対の一つと前記第一分割トレンチ(T,T1)の一つとは、交互に隣接して配置され、前記一連の層(SF,SF*)の第二面は、前記第一分割トレンチ(T,T1)に隣接した第一分割トレンチ(T,T1)と、
(e)前記第一分割トレンチ(T,T1)を横断して前記ゲート電極と接続するワードライン(W,W’)と、
(f)前記ワードライン(W,W’)を横断し、前記一連の層(SF,SF*)の前記下層(U,U‘)によって形成された下ビットラインと、
からなる集積回路装置。 - 前記第一分割トレンチ(T)が、切り通すこと無しに前記下層(U)に達して、前記下ビットラインの一つと前記接続構造体(V)の一つとが隣接して交互に配置され、
前記メモリセル配置が、さらに前記一連の層(SF,SF*)の前記上層(O)と前記ドープ層(Ge)とによって形成された上ビットラインを有し、
前記ゲート電極が前記ワードライン(W)の一部であり、前記ワードラインは表面と平行なストリップ状の断面を有し、
選択された前記一連の層(SF*)の前記中間層(M)の一部が、他の前記一連の層(SF)の前記中間層(M)と異なるドープ濃度を有し、前記トランジスタのチャネル領域のドープ濃度の形式で情報が記憶されることを特徴とする請求項1記載の集積回路装置。 - 前記メモリセル配置が、DRAMメモリセル配置を構成し、
前記第一分割トレンチ(T1)が、前記下層(U’)を切り通し、
前記接続構造体(V’)が、ストリップ状で、前記第一分割トレンチ(T1)と平行に走り、
各下ビットラインが前記接続構造体(V’)の一つと前記第一分割トレンチ(T1)の一つとの間に設けられ、
第二分割トレンチ(T2)が前記第一分割トレンチを横断して走り、前記第二分割トレンチ(T2)が、切り通すことなく前記下層(U’)まで達し、
前記ゲート電極が、二つの縦型MOSトランジスタを側面で環状に囲み、前記第一分割トレンチ(T1)と前記第二分割トレンチ(T2)に設けられた前記ワードライン(W’)の一部であり、
容量誘電体層(Kd)が前記上層(O’)上に設けられ、前記上層(O’)を完全に覆い、前記上層(O’)が第一キャパシタ電極として用いられ、
第二キャパシタ電極(P)が前記容量誘電体層(Kd)の上に設けられたことを特徴とする請求項1記載の集積回路装置。 - 互いに隣接し、前記第一分割トレンチ(T1)を横断する前記縦型MOSトランジスタ対の間隔が、互いに隣接し前記第一分割トレンチ(T1)に平行な前記縦型MOSトランジスタ対の間隔より小さく、
前記第二分割トレンチ(T2)を走る前記ワードライン(W’)の一部が、スペーサーとして用いられることを特徴とする請求項3記載の集積回路装置。 - 前記接続構造体(V,V’)が実質的に単結晶半導体材料からなることを特徴とする請求項1ないし4のいずれか1項に記載の集積回路装置。
- 前記接続構造体(V,V’)が本質的に多結晶半導体材料からなり、5×1018cm-3より高濃度のドーピング濃度を有することを特徴とする請求項1ないし4のいずれか1項に記載の集積回路装置。
- 基板(1,2)に第一の導電型でドープし、基板(1、2)の表面に隣接した層を形成するステップと、
前記基板(1、2)の上に前記第一の導電型とは反対の第二導電型でドープされ、MOSトランジスタの第一ソース・ドレイン領域を形成する下層(U,U’)を形成するステップと、
前記下層(U,U’)の上に第一導電型でドープされて前記MOSトランジスタのチャネル領域を形成する中央層(M、M’)を形成するステップと、
前記中央層(M,M’)の上に前記第二の導電型でドープされて前記MOSトランジスタの第二ソース・ドレイン領域を形成する上層(O,O’)を形成するステップと、
ストリップマスクを用いて、少なくとも第一側面と、前記第一側面と反対側の第二側面とを有する2枚の一連の層(SF,SF*)に分割するために、前記上層(O,O’)と中央層(M,M’)と下層(U,U’)とからなる一連の層を通り前記基板(1,2)にまで延在するトレンチ(G)を形成するステップと、
前記一連の層の前記中央層(M,M’)と前記下層(U,U’)の領域で対向する第一側面に隣接するとともに前記中央層(M,M’)と基板(1、2)間を電気的に接続する接続構造体(V, V’)を形成し、前記基板(1、2)まで延長することで前記第一導電型でドープされた材料で前記トレンチ(G)を部分的に埋めるステップと、
前記接続構造体(V,V’)に隣接し、それらと平行して走り、前記下層(U,U’)を構造化することで前記下層(U,U’)から下ビットラインを形成するステップと、
前記接続構造体(V,V’)の上部のトレンチ(G)に前記第二の導電型でドープされ、前記一連の層のそれぞれの上層(O,O’)とコンタクトしたドープ領域(Ge,Ge’)を設けるステップと、
前記トレンチ(G)に平行に置かれ、前記上層(O,O’)と中央層(M、M’)とを切り通し、前記中央層(M、M’)を露出し、前記一連の層の第二側面を形成して、前記縦型MOSトランジスタの一つと第一分割トレンチ(T,T’)の一つとを交互に互いに隣接して配置して第一分割トレンチ(T,T’)を各一連の層に形成するステップと、
前記第二側面領域で、少なくとも前記上層(O,O’)と中央層(M,M’)に隣接してゲート誘電体(Gd,Gd’)を形成するステップと、
少なくともゲート電極の一部が前記第一分割トレンチ(T,T’)においてゲート誘電体(Gd,Gd’)に隣接するように、ゲート電極を形成するステップと、
前記上層(O,O’)と前記ドープ層(Ge,Ge’)の上部に誘電体層(Gd,Kd)を形成して、前記上層(O,O’)と前記ドープ層(Ge,Ge’)の上部を完全に覆うようにするステップと、
前記下ビットラインを横断し、前記ゲート電極と接続するワードライン(W,W’)を形成するステップと、
からなる一対の縦型MOSトランジスタを構成する少なくとも2つの縦型MOSトランジスタを有する集積回路装置の製造方法。 - 前記メモリセル配置がROMメモリセル配置を構成し、
前記第一分割トレンチ(T)を形成するステップにおいて、前記第一分割トレンチ(T)が、切り通すことなく前記下層(U)まで達するように形成されて、前記下ビットラインの一つと前記接続構造体(V)の一つが交互に互いに隣接するように設けられ、
前記方法が、
選択された一連の層(SF*)の中央層(M)の一部を、他の一連の層(SF)の中央層とは異なるドーピング濃度でドープして、トランジスタのチャネル領域のドーピング濃度の形式で情報を記憶するステップと、
前記一連の層(SF,SF*)の上層(O)とドープ領域(Ge)とによって、上ビットラインを形成するステップと、をさらに備え、
前記ゲート電極を形成するステップにおいて、前記ゲート電極は前記ワードライン(W)の一部として形成され、前記ワードラインは表面と平行な断面を有し、ストリップ状であることを特徴とする請求項7記載の集積回路装置の製造方法。 - 前記メモリセル配置がDRAMメモリセル配置を構成し、
前記第一分割トレンチ(T1)を形成するステップにおいて、前記第一分割トレンチ(T1)が、前記下層(U’)を切り通すように形成し、
前記接続構造体(V’)がストリップ状であり、前記第一分割トレンチ(T1)と平行して走り、
各下ビットラインが、前記接続構造体(V’)の一つと前記第一分割トレンチ(T1)との間に設けられ、
第二分割トレンチ(T2)が前記第一分割トレンチ(T1)を横断するように形成され、前記第二分割トレンチ(T2)が、切り通すことなく前記下層(U’)の下にまで達し、
前記ゲート電極が側面で環状に2つの縦型MOSトランジスタを囲む前記ワードラインの一部を形成し、前記ゲート電極が前記第一分割トレンチ(T1)と前記第二分割トレンチ(T2)とに設けられ、
前記上層(U,U’)と前記ドープ層(Ge,Ge’)の上部の前記誘電体層(Gd,Kd)が、容量誘電体層(Kd)であり、
第二キャパシタ電極(P)が前記容量誘電体層(Kd)の上に形成されることを特徴とする請求項7記載の集積回路装置の製造方法。 - 前記上層(O,O’)の上に、第一補助層(H1)と、その上に第二補助層(H2)とが形成され、
前記第一補助層(H1)と前記第二補助層(H2)は、ストリップ状に形成されて、前記上層(O,O’)が部分的に露出され、
背面金属を形成し、エッチングすることで、構造化された第一補助層(H1)と構造化された第二補助層(H2)に隣接するスペーサー(Sp)を形成し、
前記スペーサー(Sp)と前記第二補助層(H2)をマスクにして前記トレンチ(G)が製造され、
前記接続構造体(V,V’)を形成した後で、材料が堆積されて、補助構造(H)が前記接続構造体(V,V’)の上に形成されて、前記第一補助層(H1)が露出するまで引き続き平坦化が実施され、
前記第一補助層(H1)が除去され、
前記スペーサー(Sp)と前記補助構造(H)とをマスクにして、前記第一分割トレンチ(T,T’)が形成されることを特徴とする請求項7ないし9のいずれか1に記載の集積回路装置の製造方法。 - 前記第一補助層(H1’)を除去した後に、前記スペーサー(Sp1)に隣接する更なるスペーサー(Sp2)が材料の堆積とエッチングにより形成され、
前記スペーサー(Sp1)と更なるスペーサー(Sp2)と前記補助構造(H)をマスクにして、前記第一分割トレンチ(T1)が形成され、
前記第二分割トレンチ(T2)が、その幅が前記第一分割トレンチ(T1)の幅より大きくなるように形成されて、
材料が堆積され、エッチバックされて、マスク無しで相互に隣接したゲート電極の形で形成されるような厚みで前記ワードライン(W,W’)が形成されることを特徴とする請求項10記載の集積回路装置の製造方法。 - 前記接続構造体(V,V’)がエピタキシによって形成されることを特徴とする請求項9ないし11のいずれか1に記載の集積回路装置の製造方法。
- 前記接続構造体(V,V’)が多結晶半導体材料を堆積することで形成されることを特徴とする請求項9ないし11のいずれか1に記載の集積回路装置の製造方法。
- 前記接続構造体(V,V’)が製造プロセスの中でドープされ、
前記接続構造体(V,V’)形成中に、ドーパントの濃度が増加して、前記接続構造体(V,V’)の内部が、外部より高濃度にドープされることを特徴とする請求項12又は13に記載の集積回路装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19844083 | 1998-09-25 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000572937A Division JP2002526928A (ja) | 1998-09-25 | 1999-09-22 | 縦型トランジスタを備えた集積回路装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007329489A true JP2007329489A (ja) | 2007-12-20 |
JP4149498B2 JP4149498B2 (ja) | 2008-09-10 |
Family
ID=7882275
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000572937A Pending JP2002526928A (ja) | 1998-09-25 | 1999-09-22 | 縦型トランジスタを備えた集積回路装置およびその製造方法 |
JP2007176125A Expired - Fee Related JP4149498B2 (ja) | 1998-09-25 | 2007-07-04 | 集積回路装置およびその製造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000572937A Pending JP2002526928A (ja) | 1998-09-25 | 1999-09-22 | 縦型トランジスタを備えた集積回路装置およびその製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6750095B1 (ja) |
EP (1) | EP1116270A1 (ja) |
JP (2) | JP2002526928A (ja) |
KR (1) | KR100423765B1 (ja) |
CN (1) | CN1152425C (ja) |
TW (1) | TW437060B (ja) |
WO (1) | WO2000019529A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101866925A (zh) * | 2009-04-17 | 2010-10-20 | 日本优尼山帝斯电子株式会社 | 半导体器件 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10030391C2 (de) * | 2000-06-21 | 2003-10-02 | Infineon Technologies Ag | Verfahren zur Herstellung einer Anschlussfläche für vertikale sublithographische Halbleiterstrukturen |
US6686604B2 (en) * | 2001-09-21 | 2004-02-03 | Agere Systems Inc. | Multiple operating voltage vertical replacement-gate (VRG) transistor |
KR20030060327A (ko) * | 2002-01-08 | 2003-07-16 | 삼성전자주식회사 | 고집적 자성체 메모리 소자 및 그 구동 방법 |
DE10204871A1 (de) * | 2002-02-06 | 2003-08-21 | Infineon Technologies Ag | Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren |
US6838723B2 (en) * | 2002-08-29 | 2005-01-04 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
US7224024B2 (en) * | 2002-08-29 | 2007-05-29 | Micron Technology, Inc. | Single transistor vertical memory gain cell |
US6804142B2 (en) * | 2002-11-12 | 2004-10-12 | Micron Technology, Inc. | 6F2 3-transistor DRAM gain cell |
US6956256B2 (en) * | 2003-03-04 | 2005-10-18 | Micron Technology Inc. | Vertical gain cell |
KR100610496B1 (ko) | 2004-02-13 | 2006-08-09 | 삼성전자주식회사 | 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법 |
US7145186B2 (en) * | 2004-08-24 | 2006-12-05 | Micron Technology, Inc. | Memory cell with trenched gated thyristor |
JP2007189008A (ja) * | 2006-01-12 | 2007-07-26 | Elpida Memory Inc | 半導体記憶装置およびその製造方法 |
US7439135B2 (en) * | 2006-04-04 | 2008-10-21 | International Business Machines Corporation | Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same |
US20100090263A1 (en) | 2008-10-10 | 2010-04-15 | Qimonda Ag | Memory devices including semiconductor pillars |
US8138538B2 (en) * | 2008-10-10 | 2012-03-20 | Qimonda Ag | Interconnect structure for semiconductor devices |
US9184281B2 (en) * | 2013-10-30 | 2015-11-10 | Infineon Technologies Ag | Method for manufacturing a vertical semiconductor device and vertical semiconductor device |
US9397094B2 (en) | 2014-09-25 | 2016-07-19 | International Business Machines Corporation | Semiconductor structure with an L-shaped bottom plate |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0793365B2 (ja) | 1984-09-11 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
US4939104A (en) * | 1984-10-31 | 1990-07-03 | Texas Instruments, Incorporated | Method for forming a buried lateral contact |
US4914739A (en) * | 1984-10-31 | 1990-04-03 | Texas Instruments, Incorporated | Structure for contacting devices in three dimensional circuitry |
US4791463A (en) * | 1984-10-31 | 1988-12-13 | Texas Instruments Incorporated | Structure for contacting devices in three dimensional circuitry |
JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP2606857B2 (ja) * | 1987-12-10 | 1997-05-07 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
JPH01227468A (ja) | 1988-03-08 | 1989-09-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
US5316962A (en) * | 1989-08-15 | 1994-05-31 | Matsushita Electric Industrial Co., Ltd. | Method of producing a semiconductor device having trench capacitors and vertical switching transistors |
US5181089A (en) * | 1989-08-15 | 1993-01-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and a method for producing the same |
US5010386A (en) * | 1989-12-26 | 1991-04-23 | Texas Instruments Incorporated | Insulator separated vertical CMOS |
JPH0425171A (ja) | 1990-05-21 | 1992-01-28 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
DE4341667C1 (de) * | 1993-12-07 | 1994-12-01 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung |
JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
DE19519160C1 (de) * | 1995-05-24 | 1996-09-12 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
DE19617646C2 (de) | 1996-05-02 | 1998-07-09 | Siemens Ag | Speicherzellenanordnung und ein Verfahren zu deren Herstellung |
EP0899790A3 (de) * | 1997-08-27 | 2006-02-08 | Infineon Technologies AG | DRAM-Zellanordnung und Verfahren zu deren Herstellung |
-
1999
- 1999-09-22 EP EP99955764A patent/EP1116270A1/de active Pending
- 1999-09-22 CN CNB998095583A patent/CN1152425C/zh not_active Expired - Fee Related
- 1999-09-22 WO PCT/DE1999/003031 patent/WO2000019529A1/de active IP Right Grant
- 1999-09-22 US US09/787,966 patent/US6750095B1/en not_active Expired - Fee Related
- 1999-09-22 JP JP2000572937A patent/JP2002526928A/ja active Pending
- 1999-09-22 KR KR10-2001-7003577A patent/KR100423765B1/ko not_active IP Right Cessation
- 1999-10-15 TW TW088116406A patent/TW437060B/zh not_active IP Right Cessation
-
2007
- 2007-07-04 JP JP2007176125A patent/JP4149498B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101866925A (zh) * | 2009-04-17 | 2010-10-20 | 日本优尼山帝斯电子株式会社 | 半导体器件 |
CN101866925B (zh) * | 2009-04-17 | 2012-05-30 | 新加坡优尼山帝斯电子私人有限公司 | 半导体器件 |
Also Published As
Publication number | Publication date |
---|---|
JP2002526928A (ja) | 2002-08-20 |
KR20010075236A (ko) | 2001-08-09 |
CN1152425C (zh) | 2004-06-02 |
CN1312955A (zh) | 2001-09-12 |
WO2000019529A1 (de) | 2000-04-06 |
JP4149498B2 (ja) | 2008-09-10 |
TW437060B (en) | 2001-05-28 |
KR100423765B1 (ko) | 2004-03-22 |
EP1116270A1 (de) | 2001-07-18 |
US6750095B1 (en) | 2004-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4149498B2 (ja) | 集積回路装置およびその製造方法 | |
US7442976B2 (en) | DRAM cells with vertical transistors | |
US6365452B1 (en) | DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation | |
US6939763B2 (en) | DRAM cell arrangement with vertical MOS transistors, and method for its fabrication | |
KR100415973B1 (ko) | Dram셀장치및그제조방법 | |
KR100749035B1 (ko) | 반도체 장치의 형성방법 | |
KR100652370B1 (ko) | 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법 | |
TWI640064B (zh) | 動態隨機存取記憶體及其製造方法 | |
KR100673673B1 (ko) | Dram 셀 장치 및 그 제조 방법 | |
US6784477B2 (en) | Structure of a deep trench-type DRAM | |
CN100394584C (zh) | 用于制造具有在位线方向延伸的接触体的半导体器件的方法 | |
KR100500261B1 (ko) | Dram-셀장치및그제조방법 | |
US20030008453A1 (en) | Semiconductor device having a contact window and fabrication method thereof | |
KR20010051702A (ko) | Dram-셀 장치 및 그의 제조 방법 | |
JPH05190794A (ja) | メモリ・セルとその製法 | |
KR19990075176A (ko) | 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 | |
US7952138B2 (en) | Memory circuit with field effect transistor and method for manufacturing a memory circuit with field effect transistor | |
US6599797B1 (en) | SOI DRAM without floating body effect | |
JPH05211312A (ja) | Dramセルの製造方法 | |
KR20010092874A (ko) | 반도체장치의 캐패시터 제조방법 | |
KR20050003297A (ko) | 랜딩 플러그 제조 방법 | |
JPH06295995A (ja) | 半導体装置及びその製造方法 | |
JPH0254961A (ja) | メモリ装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080212 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080501 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080527 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080625 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |