KR100415973B1 - Dram셀장치및그제조방법 - Google Patents

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KR100415973B1
KR100415973B1 KR10-1998-0024274A KR19980024274A KR100415973B1 KR 100415973 B1 KR100415973 B1 KR 100415973B1 KR 19980024274 A KR19980024274 A KR 19980024274A KR 100415973 B1 KR100415973 B1 KR 100415973B1
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베른트 괴벨
엠머리히 베르타크놀리
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지멘스 악티엔게젤샤프트
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Abstract

본 발명은 DRAM 셀 장치 및 그의 제조 방법에 관한 것이다.
DRAM 셀 장치는 메모리 셀당 세 개의 트랜지스터를 포함하며, 트랜지스터들 중 적어도 하나는 수직형 트랜지스터로 설계된다. 상기 트랜지스터는 트랜치들(G1,G2)의 측벽 상에 형성될 수 있다. 상이한 트랜지스터들의 세 소오스/드레인 영역(1 S/D1, 3 S/D2, 2 S/D2)을 서로 개별적으로 접속시키는 콘택 영역(K)을 형성하기 위해, 트랜치를 서로로부터 넓은 거리 및 짧은 거리를 가지도록 교호적으로 배열하는 것이 바람직하다. 트랜지스터들의 게이트 전극(Ga1,Ga3)은 기입 워드 라인(WS) 또는 독출 워드 라인(WA)의 일부로서, 트랜치(G1)의 측벽(1F1,1F2) 상에 스페이서의 형태로 형성된다. 게이트 전극(Ga2)과 소오스 드레인 영역( 3 S/D1) 사이의 접속이 도전 구조물(L)을 통해 형성된다.

Description

ＤＲＡＭ 셀 장치 및 그 제조 방법{DRAM CELL ARRANGEMENT AND METHOD FOR FABRICATION}
본 발명은 DRAM 셀 장치, 즉 다이나믹 랜덤 액세스 메모리(dynamic randomaccess memory)를 갖는 메모리 셀 장치에 관한 것이며, 여기에서 하나의 메모리 셀은 세 개의 트랜지스터를 포함한다.
DRAM 셀 장치에 있어서, 최근에는 소위 단일-트랜지스터 메모리 셀이 거의 독점적으로 사용되고 있다. 단일-트랜지스터 메모리 셀은 판독 트랜지스터 및 저장 커패시터로 구성된다. 정보는 상기 저장 커패시터에 논리 값 1 또는 논리 값 0을 나타내는 전기 전하의 형태로 저장된다. 판독 트랜지스터를 워드 라인을 통해 구동하므로써, 이러한 정보는 비트 라인을 통해 판독될 수 있다. 상기 저장 커패시터에 저장된 전기 전하는 이러한 경우에 비트 라인을 구동시킨다.
저장 밀도가 메모리 세대 별로 증가하기 때문에, 단일-트랜지스터 메모리 셀에서 요구되는 면적은 세대별로 감소되어야 한다. 이것은 기술적 물리적인 문제점들을 야기시킨다. 예를 들어 단일-트랜지스터 메모리 셀의 면적이 최소임에도 불구하고, 저장 커패시터는 그에 따른 비트 라인을 구동하기 위한 최소 전하 량을 저장할 수 있어야 한다.
상기 문제점들은 메모리 셀로서 사용되는 소위 이득 셀(gain cell)의 대안적인 DRAM 셀 장치에서 발생된다. 여기에서도 역시 정보는 전기 전하의 형태로 저장된다. 그러나, 전기 전하는 비트 라인을 직접적으로 구동시키지는 않고, 오히려 트랜지스터의 게이트 전극에 저장되어 단지 트랜지스터를 제어하는 역할만을 수행하며, 이러한 목적을 위해서는 매우 작은 양의 전기 전하로서 실제적으로 충분하다.
세 개의 구성요소, 즉 제 1 트랜지스터, 제 2 트랜지스터 및 다이오드를 포함하는 이득 셀은 참조문헌[참조문헌: Microelectronic Engineering 15 (1991) page 367-370]에 기술되어 있다. 전기 전하는 제 2 트랜지스터의 제 2 게이트 전극에 저장된다. 전기 전하는 제 1 트랜지스터 및 다이오드의 도움으로 저장된다. 이러한 목적을 위해, 제 2 게이트 전극은 다이오드에 접속되며, 상기 다이오드는 제 2 트랜지스터의 제 2 소스/드레인 영역 및 제 1 트랜지스터의 제 1 소스/드레인 영역에 접속되고, 제 2 트랜지스터의 제 1 소스/드레인 영역은 전압 소스에 접속되며, 제 1 트랜지스터의 제 2 소스/드레인 영역은 비트 라인에 접속된다. 저장을 하기 위한 목적으로, 제 1 트랜지스터의 제 1 게이트 전극은 워드 라인을 통해 구동된다. 전기 전하의 양 및 그에 따른 게이트 전극에 저장된 정보는 비트 라인 상의 전압에 의해 결정된다. 다이오드는 이러한 경우에 순방향으로 바이어싱된다. 정보는 워드 라인을 통해 제 1 트랜지스터의 제 1 게이트 전극을 구동시키므로써 판독된다. 전기 전하의 양 및 그에 따라 제 2 게이트 전극에 저장된 정보는 비트 라인을 통해 전류가 흐르는지의 여부를 결정한다. 이러한 경우, 다이오드는 역방향으로 바이어싱된다.
본 발명은 각각 적어도 세 개의 구성요소(component)를 가지는 이득 셀의 형태를 취하는 메모리 셀을 구비하고 특히 높은 구성요소 밀도를 가지고 제조될 수 있는 DRAM 셀 장치를 제공하고 이와 같은 DRAM 셀 장치를 제조하기 위한 방법을 제공하는 것을 목적으로 한다.
도 1은 제 1 기판의 표면에 대한 상세도이며, 상기 표면은 X 축과 평행인 스트립형 수평 영역과, Y축과 평행인 스트립형 수직 영역으로 구성된다.
도 2는 도핑 영역을 형성한 후, X 축에 평행이고 층내에 도핑된 제 1 기판의 표면에 수직인 단면도를 도시한다.
도 3은 제 1 임시 트랜치, 제 1 스페이서 및 스트립형의 구조물을 형성한 후 도 2의 단면도를 도시한다.
도 4는 제 2 임시 트랜치 및 제 2 스페이서를 형성한 후 도 3의 단면도를 도시한다.
도 5는 제 2 스페이서를 제거하고 제 1 트랜치 및 제 2 트랜치를 형성한 후 제 4도의 단면도를 도시하며, 본 단계에서 도핑 영역으로부터 제 1 트랜지스터의 제 2 소스/드레인 영역, 제 2 트랜지스터의 제 1 소스/드레인 영역 및 제 3 트랜지스터의 제 1 소스/드레인 영역이 형성된다.
도 6은 콘택 영역, 기록 워드 라인, 판독 워드 라인, 채널 정지 영역, 제 2 트랜지스터의 제 2 게이트 및 게이트 절연층을 형성한 후, 도 5의 단면도를 도시하며, 제 1 트랜지스터의 제 1 게이트 전극은 판독 워드 라인의 일부로 형성되고 제3 트랜지스터의 제 3 게이트 전극은 기록 워드 라인의 일부로 형성되며, 제 1 트랜지스터의 제 1 소스/드레인 영역, 제 2 트랜지스터의 제 2 소스/드레인 영역 및 제 3 트랜지스터의 제 3 소스/드레인 영역이 콘택 영역의 일부로서 형성된다.
도 7은 제 1 절연 구조물 및 도전 구조물을 형성한 후, 도 6의 단면도를 도시한다.
도 8은 제 2 도전 구조물, 비트 라인의 콘택 및 비트 라인을 형성한 후, 도 7의 단면도를 도시한다.
도 9는 도핑 영역, 제 1 트랜치, 제 2 트랜치, 제 1 트랜지스터의 제 2 소스/드레인 영역, 제 2 트랜지스터의 제 1 소스/드레인 영역, 제 3 트랜지스터의 제 1 소스/드레인 영역, 콘택 영역, 기록 워드 라인, 판독 워드 라인, 채널 정지 영역, 제 2 트랜지스터의 제 2 게이트 전극, 게이트 유전체, 제 1 트랜지스터의 제 1 게이트 전극, 제 3 트랜지스터의 제 3 게이트 전극, 제 1 절연 구조물 및 도전 구조물을 형성한 후의 층 내에 도핑된 제 2 기판의 표면에 대한 수직 단면도를 도시한다.
도 10은 도핑 영역, 제 1 트랜치, 제 2 트랜치, 제 1 트랜지스터의 제 2 소스/드레인 영역, 제 2 트랜지스터의 제 1 소스/드레인 영역, 제 3 트랜지스터의 제 1 소스/드레인 영역, 콘택 영역, 기록 워드 라인, 판독 워드 라인, 채널 정지 영역, 제 2 트랜지스터의 제 2 게이트 전극, 게이트 유전체, 제 1 트랜지스터의 제 1 게이트 전극, 제 3 트랜지스터의 제 3 게이트 전극, 제 1 절연 구조물, 도전 구조물, 제 1 커패시터 플레이트, 커패시터 유전체, 제 2 커패시터 플레이트, 제 2 절연 구조물, 비트 라인의 콘택 및 비트 라인을 형성한 후, 층내에 도핑된 제 3 기판의 표면에 수직인 단면도를 도시한다.
도 11은 제 1 기판 상에 형성된 메모리 셀의 트랜지스터들이 어떻게 상호 접속되는 지를 도시한다.
도 12는 제 3 기판 상에 형성된 메모리 셀의 트랜지스터와 커패시터가 어떻게 상호 접속되는 지를 도시한다.
*도면의 주요부분에 대한 부호의 설명*
1 S/D1 : 제 1 트랜지스터의 제 1 소스/드레인 영역
1 S/D2 : 제 1 트랜지스터의 제 2 소스/드레인 영역
2 S/D1 : 제 2 트랜지스터의 제 1 소스/드레인 영역
2 S/D2 : 제 2 트랜지스터의 제 2 소스/드레인 영역
3 S/D1 : 제 3 트랜지스터의 제 1 소스/드레인 영역
3 S/D2 : 제 3 트랜지스터의 제 2 소스/드레인 영역
Ga1, Ga2 및 Ga3 : 제 1, 제 2 및 제 3 게이트 전극
I1 : 제 1 절연 구조물Gd : 게이트 유전체
K : 콘택 영역C : 채널 정지 영역
상기 목적은 청구항 제 1 항에 따른 DRAM 셀과 청구항 제 9 항에 따른 DRAM 셀 제조 방법에 의해 해결된다. 본 발명에 대한 추가의 개선점들은 나머지 항들에서 유래한다.
본 발명에 따른 DRAM 셀 장치에 있어서, 메모리 셀의 세 개의 구성요소들은 트랜지스터들이며, 이것들 중 하나는 수직형 트랜지스터로 설계된다. 수직형으로 설계하므로써 메모리 셀의 영역이 특히 감소하기 때문에, 메모리 셀의 3개의 트랜지스터를 모두 수직형 트랜지스터로 설계하는 것이 용이하다.
기판 내에서 서로에 대해 실질적으로 평행하게 뻗어 있는 제 1 트랜치 및 제 2 트랜치의 측벽 상에 3 개의 트랜지스터를 형성하는 것도 본 발명의 범주에 속한다. 정보 아이템이 저장된 제 2 트랜지스터의 게이트 전극(이하 "제 2 게이트 전극"이라고도 함)은 예를 들어 기판의 상부에서 제 3 트랜지스터의 제 1 소스/드레인 영역과 상기 제 2 게이트 전극을 오버랩하는 도전 구조물을 통해 제 3 트랜지스터의 제 1 소스/드레인 영역에 접속된다. 상기 도전 구조물은 또한 제 2 트랜치내에 배치되어 제 2 게이트 전극에 인접한 소자를 포함한다. 제 3 트랜지스터의 제 1 소스/드레인 영역은 또한 제 2 게이트 전극에 직접적으로 접한다. 상기 도전 구조물은 이러한 경우는 필요하지 않게 된다.
다른 트랜지스터들의 이웃한 (제 1 도전형으로 도핑된) 소스/드레인 영역 사이에서 제 1 및 제 2 트랜치의 측벽을 따라 어떠한 전류도 흐르지 않게 하기 위해, 고도핑된 채널 정지 영역은 트랜치들 사이의 제 1 트랜치 및 제 2 트랜치의 측벽 상에 경사 이온 주입에 의해 형성될 수 있다. 상기 채널 정지 영역은 제 1 도전타입과 상반되는 제 2 도전 타입으로 도핑된다.
콘택 영역이 제 1 트랜치의 바닥 및 제 2 트랜치의 바닥에 인접하도록 기판 내에 콘택 영역을 배치하는 것은 본 발명의 범주에 속하며, 상기 콘택 영역은 제 1 트랜지스터의 제 1 소스/드레인 영역, 제 3 트랜지스터의 제 2 소스/드레인 영역 및 제 2 트랜지스터의 제 2 소스/드레인 영역을 서로 접속시킨다. 제 1 트랜지스터의 제 1 소스/드레인 영역, 제 3 트랜지스터의 제 2 소스/드레인 영역 및 제 2 트랜지스터의 제 2 소스/드레인 영역이 콘택 영역의 일부가 되는 것도 바람직하다. 제 1 트랜치와 제 2 트랜치 사이의 거리가 다른 메모리 셀의 제 1 트랜치와 제 2 트랜치 사이의 거리보다 작다면 콘택 영역을 형성하는 것이 바람직하다. 결과적으로, 서로로부터 절연된 콘택 영역들은 이온 주입에 의해 마스크 없이 형성될 수 있다. 상기 콘택 영역은 또한 도핑 층 또는 금속 함유 층으로 구현될 수도 있으며, 이것은 제 1 트랜지스터의 제 1 소스/드레인 영역, 제 3 트랜지스터의 제 2 소스/드레인 영역 및 제 2 트랜지스터의 제 2 소스/드레인 영역에 접속된다.
채널 영역이 이온 주입에 의해 형성된다면, 이온 주입에 앞서 이온 주입으로부터 측벽을 보호하기 위해, 예를 들어 SiO2의 물질을 증착 및 에칭함으로써 스페이서를 제 1 트랜치 및 제 2 트랜치의 측벽에 제공하는 것도 바람직하다.
메모리 셀의 영역을 줄이기 위하여, 제 1 트랜치와 제 2 트랜치 사이의 거리가 개별적인 기술을 사용하여 제조될 수 있는 최소 구조물 크기(F)보다 작은 것이 바람직하다. 이것을 위해, 제 1 트랜치 및 제 2 트랜치를 에칭하는 동안, 마스크로서 동작하는 절연층이 사용되며, 상기 마스크 층은 제 1 스페이서에 의해 구조화되고 제 2 스페이서에 의해 수정된다.
메모리 셀의 면적을 줄이기 위하여, 제 1 트랜지스터의 제 2 소스/드레인 영역이 이웃한 제 1 메모리 셀의 제 1 트랜지스터의 제 2 소스/드레인 영역과 일치하면, 제 2 트랜지스터의 제 1 소스/드레인 영역은 이웃한 제 2 메모리 셀의 제 2 트랜지스터의 제 1 소스/드레인 영역과 일치하는 것이 바람직하다. 이것은, 제 1 트랜치와 평행으로 뻗어 있는 축에 관하여 이웃한 메모리 셀이 서로에 대해 미러형 대칭적으로 구성된다는 것을 의미한다.
기록 워드 라인 및 판독 워드 라인을 제 1 트랜치의 측벽 상에 스페이서의 형태로 배치하는 것이 바람직하다. 기록 워드 라인의 일부는 제 3 트랜지스터의 게이트 전극(이하 "제 3 게이트 전극"이라 함)으로 동작할 수 있으며, 판독 워드 라인의 일부는 제 1 트랜지스터의 게이트 전극(이하 "제 1 게이트 전극"이라 함)으로 동작할 수 있다.
기록 워드 라인과 판독 워드 라인을 형성하기 위해, 제 1 트랜치 및 제 2 트랜치에 게이트 유전체가 제공된 뒤, 도전 물질을 균일하게 제공하고, 도전 물질을 사용하여 제 2 트랜치를 충진시키고 순차적으로 상기 기록 워드 라인 및 판독 워드 라인이 상기 제 1 트랜치 측벽 상의 스페이서의 형태로 형성될 때까지 상기 도전 물질을 에칭하는 것이 바람직하다. 제 2 트랜치 내의 상기 도전 물질의 일부는 마스크를 사용하여 제거될 수 있다. 제 2 트랜치 내에 남아 있는 부분의 도전 물질은 제 2 트랜지스터의 제 2 게이트 전극으로 적합하다.
제 3 트랜지스터의 제 1 소스/드레인 영역을 제 2 트랜지스터의 제 2 게이트 전극에 접속시키는 도전 구조물을 형성하기 위해, 제 2 트랜지스터의 제 2 게이트 전극을 형성한 후, 절연 물질을 제공하고 제 3 트랜지스터의 제 1 소스/드레인 영역 부분이 덮여지지 않도록 마스크를 사용하여 상기 절연 물질을 구조화하는 것은 본 발명의 범주에 속한다. 상기 도전 구조물은 예를 들어 선택적 실리콘화(siliconization)에 의해 형성될 수 있다. 이러한 목적으로, 금속이 전체 영역에 걸쳐 제공되고 가열 처리되어, 제 3 트랜지스터의 제 1 소스/드레인 영역의 덮여 지지 않은 부분 및 제 2 트랜지스터의 제 2 게이트 전극 상에 금속 실리사이드를 형성하게 된다. 순차적으로 남아 있는 금속은 에칭 단계에서 제거된다. 상기 도전 구조물은 또한 예를 들어 순차적으로 에칭되거나 또는 화학적 기계적으로 연마되기 쉬운 도전 물질을 제공함으로써 형성될 수 있다.
DRAM 셀의 여러 특성을 향상시키기 위해, 메모리 셀의 세 트랜지스터 뿐 만 아니라, 예를 들어 커패시터와 같은 메모리 셀 내의 다른 구성요소들을 집적하는 것도 본 발명의 범주에 속한다.
누설 전류에 기인하여, 정보는 규칙적인 간격으로 제 2 게이트 전극으로 새로이 기록되어야 한다. 상기 간격을 길게 하기 위해, 제 2 게이트 전극에 접속된 제 1 커패시터 플레이트를 가지는 커패시터를 각각의 메모리 셀에 제공하는 것이 바람직하다.
메모리 셀을 프로그래밍하기 위해, 상기 제 1 트랜지스터는 판독 워드 라인을 통해 구동되고, 제 3 트랜지스터는 기록 워드 라인을 통해 구동된다. 제 1 트랜지스터의 제 2 소스/드레인 영역에 접속된 비트 라인상에 세팅된 전위(potensial)에 의존하여, 정보를 나타내는 전하는 제 2 트랜지스터의 게이트 전극에 인가된다. 메모리 셀을 판독하기 위해, 제 1 트랜지스터는 판독 워드 라인을 통해 구동된다. 제 2 트랜지스터의 게이트 전극 상에 저장된 전하에 의존하여, 제 2 트랜지스터는 온 상태에 있거나 그렇지 않게 되며, 전류는 비트 라인을 통해 흐르거나 또는 흐르지 않게 된다. 제 1 트랜지스터 및 제 2 트랜지스터는 비트 라인의 일부로서 직렬로 접속된다, "기록 워드 라인" 및 "판독 워드 라인"을 설계하는 것은 그들이 제한적이지 않도록 이해되어야 한다.
본 발명의 상기 기술들은 도면을 참조한 아래와 같은 상세한 설명을 고려하여 쉽게 이해될 수 있다.
제 1 실시예에 따라, 실리콘으로 이루어진 제 1 기판(1)은 층(S)에 있어서 p-도핑되며, 상기 층의 두께는 약 2㎛이고 제 1 기판(1)의 표면(O)에 접하고 있다. 도펀트(dopant) 농도는 약 1017cm-3이다. x축(x) 및 x축(x)에 수직인 y축(y)은 상기 표면(O)에서 뻗어 있다(도 1 참조). 표면(O)은 수평 영역(Bh)과 수직 영역(Bv)으로 구성된다. 상기 수평 영역(Bh)은 스트립 형태이며, x축(x)에 평행으로 뻗어 있으며, 약 500nm의 폭을 가진다. 이웃한 수평 영역들(Bh)의 중심 선 사이의 거리는 약 1000nm이다. 수직 영역(Bv)은 스트립 형태이며, y축(y)에 평행으로 뻗어 있으며, 약 1000nm의 폭을 가진다. 이웃한 수직 영역들(Bv)의 중심 선 사이의 거리는 약 4000nm이다. 수평 영역(Bh)과 수직 영역(Bv)을 덮지 않은 (도시되지 않은) 포토레지스터로 만들어진 제 1 마스크를 사용하여, 약 150nm의 깊이를 가지는 n-도핑 영역(Ge)은 이온 주입에 의해 형성된다(도 2 참조). 상기 영역(Ge)에서의 도펀트의 농도는 약 5 × 1020cm-3이 된다.
SiO2로 이루어지고 약 600nm의 두께를 가지는 절연 층(S1)이 표면(O)의 상부에 증착된다. 포토레지스터로 만들어진 스트립형의 (도시되지 않은) 제 2 마스크를 사용하여, 서로에 대해 평행으로 뻗어 있는 제 1 임시 트랜치(GV1)가 이방성 에칭에 의해 형성된다(도 3 참조). 예를 들어 CHF3+O2가 SiO2를 이방성 에칭하기에 적합하다. 임시 트랜치(GV1) 중 하나의 중심 선은 수직 영역(Bv) 중 하나의 중심선과 부합된다. 이웃한 제 1 임시 트랜치(GV1)의 중심 선 사이의 거리는 약 1000nm이다. 제 1 임시 트랜치(GV1)는 약 300nm의 깊이를 가진다.
제 1 임시 트랜치(GV1)의 측벽 상에 제 1 스페이서(Sp1)를 형성하기 위해, TEOS 공정으로 SiO2가 균일하게 약 125nm의 두께까지 증착되고 이방성으로 에칭된다(도 3 참조).
이어 폴리실리콘이 약 500nm의 두께까지 증착된다. 상기 폴리실리콘은 폴리실리콘이 제 1 트랜치(GV1)의 외부에서 제거될 때까지 화학적 기계 연마에 의해 제거된다. 이어 상기 폴리실리콘은 약 150nm의 깊이까지 에칭된다. 이것은 스트립 형태의 폴리실리콘 구조물(St)을 형성한다. 상기 스트립 형의 구조물(St)은 사용된 기술에서 제조될 수 있는 최소 구조물 크기(F) 보다 작은 약 250nm의 폭을 가진다(도 3 참조).
제 2 임시 트랜치(GV2)를 형성하기 위해, 표면(O)의 일부가 실리콘에 대해 선택적으로 SiO2를 이방성 에칭하므로써 노출되게 된다. 상기 제 2 임시 트랜치(GV2)는 서로에 대해 하나에 이어 다른 하나가 배치된 첫번째 제 2 임시 트랜치(1GV2) 및 두번째 제 2 임시 트랜치(2GV2)로 분할된다(도 4 참조).
TEOS 공정으로 약 250nm의 SiO2를 증착하고 이어 이방성 에칭하므로써 제 2 임시 트랜치(GV2)의 측벽상에 제 2 스페이서(Sp2)가 형성된다(도 4 참조).
(도시되지 않은) 포토레지스트로 이루어진 제 3 마스크를 사용하여, 이방성 에칭 단계가 수행되어 첫번째 제 2 임시 트랜치(1GV2)의 제 2 측벽(1FV2) 및 두번째 제 2 임시 트랜치(2GV2)의 제 1 측벽(2FV1) 상부의 제 2 스페이서(Sp2)를 제거하기 위해 수행되며, 상기 제 1 측벽(2FV1)은 첫번째 제 2 임시 트랜치(1GV2)의 제 2 측벽(1FV2)에 대향하도록 위치된다(도 5 참조). 실리콘은 예를 들어 HBr+NF3+He+O2를 사용하여 약 600nm의 깊이까지 SiO2에 대해 선택적으로 에칭된다. 이의 결과로서 제 1 트랜치(G1) 및 제 2 트랜치(G2)가 형성된다. 제 2 트랜치(G2)는 첫번째 제 2 트랜치(1G2) 및 두번째 제 2 트랜치(2G2)로 분할된다. 제 1 트랜치(G1)는 각각 제 1 트랜치(G1)중 하나와 그리고 첫번째 제 2 트랜치(1G2) 또는 두번째 제 2 트랜치(2G2)중 하나와 인접하게 된다. 첫번째 제 2 트랜치(1G2)는 각각 제 1 트랜치들(G1)들 중 하나와 두번째 제 2 트랜치(2G2) 중 하나와 인접한다(도 5 참조). 두 개의 이웃한 제 1 트랜치(G1) 중심 선 사이의 거리 및 이웃한 제 2 트랜치(G2) 중심 선 사이의 거리는 제 1 트랜치(G1) 중심선 사이의 거리와 제 1 트랜치(G1)에 이웃한 제 2 트랜치(G2)의 중심 선 사이의 거리보다 길고 약 750nm가 된다. 이의 결과로서, 제 1 트랜치(G1)의 제 1 측벽(1F1)에 인접한 제 1 트랜지스터의 제 2 소스/드레인 영역, 제 1 트랜치(G1)의 제 2 측벽(1F2)과 제 2 트랜치(G2)의 제 1 측벽(2F1)에 인접한 제 3 트랜지스터의 제 1 소스/드레인 영역(3S/D1) 및 제 2 트랜치(G2)의 제 2 측벽(2F2)에 인접한 제 2 트랜지스터의 제 1 소스/드레인 영역(2S/D1)은 영역(Ge)으로부터 형성된다. 제 2 트랜치(G2)를 따라 이웃한 제 2 트랜지스터의 제 1 소스/드레인 영역들(2S/D1)은 서로 접속되고, VDD 전압 단자(VDD)에 접속된다(도 11 참조).
이어 n-도핑된 콘택 영역(K)이 포토레지스트로 만들어진 (도시되지 않은) 제 4 마스크를 사용한 이온 주입 및 이어진 열 처리에 의해 형성된다(도 6 참조). 이것을 위해, 상기 제 4 마스크는 상기 수평 영역(Bh)을 덮지 않는다. 제 1 트랜치(G1)와 상기 제 1 트랜치(G1)에 이웃한 제 2 트랜치(G2) 사이의 작은 거리에 대한 결과로서, 상기 콘택 영역(K)은 각각 제 1 트랜치(G1)의 바닥과 제 2 트랜치(G2)의 바닥에 인접하게 된다. 상기 콘택 영역(K)의 도펀트 농도는 약 5×1020cm-3이다. 제 1 트랜치(G1)의 바닥과 상기 제 1 트랜치(G1)의 제 1 측벽(1F1)에 인접한 콘택 영역(K) 부분은 제 1 트랜지스터의 제 1 소스/드레인 영역(1 S/D1)으로 적합하다. 제 1 트랜치(G1)의 바닥과 제 1 트랜치(G1)의 제 2 측벽(1F2)에 인접한 콘택 영역(K) 부분은 제 3 트랜지스터의 제 2 소스/드레인 영역(3 S/D2)으로 적합하다. 제 2 트랜치(G2)의 바닥과 제 2 트랜치(G2)의 제 2측벽(2F2)에 인접한 콘택 영역(K) 부분은 제 2 트랜지스터의 제 2 소스/드레인 영역(2 S/D2)으로서 적합하다(도 6 참조).
수평 영역(Bh)과 첫번째 제 2 트랜치(1G2)의 제 1 측벽(2F1) 사이에 놓인 영역을 덮지 않는 (도시되지 않은) 포토레지스터로 만들어진 제 5 마스크를 사용하여, 첫번째 제 2 트랜치(1G2)의 제 1 측벽(2F1)에 인접한 p 도핑된 제 1 채널 정지 영역(C1)은 경사 이온 주입에 의해 형성된다(도 6 참조). 수평 영역(Bh)과 두번째 제 2 트랜치(2G2)의 사이에 놓인 영역을 덮지 않은 (도시되지 않은) 포토레지스트로 만들어진 제 6 마스크를 사용하여, 두번째 제 2 트랜치(2G2)의 제 1 측벽(2F1)에 인접한 p-도핑된 제 2 채널 정지 영역(C2)이 경사 이온 주입에 의해 형성된다(도 6 참조). 상기 제 1 채널 정지 영역(C1) 및 제 2 채널 정지 영역(C2)은 함께 채널 정지 영역(C)을 형성한다(도 6 참조). 도펀트는 신속한 열적 어닐링에 의해 활성화된다. 상기 채널 정지 영역(C)에서의 도펀트의 농도는 약 1019cm-3이며 층(S)의 도펀트 농도 보다 높다.
절연 층(S1)의 남아 있는 부분 및 제 2 스페이서(Sp2)의 남아 있는 부분은 등방성 에칭 단계에서 제거된다(도 6 참조). 적합한 에천트(etchant)는 예를 들어 HF 이다.
약 15nm의 두께를 가지는 게이트 유전체(Gd)는 열적 산화에 의해 형성된다(도 6 참조).
이어 도핑된 실리콘 층이 약 125nm의 두께까지 증착된다. 이것의 상부에TEOS 공정으로 SiO2가 균일하게 약 400nm의 두께까지 증착된다. 상기 SiO2는 화학적 기계 연마에 의해, 상기 SiO2가 제 1 트랜치(G1) 및 제 2 트랜치(G2)의 외부에서 제거될 때까지, 제거된다. 이어 상기 제 2 트랜치(G2)를 덮지 않은, 포토레지스트로 만들어진 (도시되지 않은) 제 7 마스크를 사용하여, 제 2 트랜치(G2)로부터 상기 SiO2가 제거될 때까지 상기 SiO2는 실리콘에 대해 선택적으로 제거된다. 제 7 마스크를 제거한 후, 도핑된 폴리실리콘이 약 400nm의 두께까지 증착되어, 이의 결과로서 제 2 트랜치(G2)가 폴리실리콘으로 충진되고, 제 1 트랜치(G1)내에서 SiO2가 덮여 있지 않을 때(노출될 때)까지 화학적 기계 연마된다. 상기 SiO2는 등방성 에칭에 의해 제 1 트랜치로부터 제거된다. SiO2에 대해 높은 선택도를 갖고 폴리실리콘을 에칭하므로써, 판독 워드 라인(WA)이 제 1 트랜치(G1)의 제 1 측벽(1F1)상에 스페이서의 형태로 형성되고, 기록 워드 라인(WS)은 제 1 트랜치(G1)의 제 2 측벽(1F2) 상에 스페이서 형태로 형성된다(도 6 참조). 높은 선택도를 가지는 적합한 에천트는 예를 들어 C2F2+O2이다. 수평 영역(Bh) 사이에 놓인 영역에 위치된 제 2 트랜치(G2)의 제 1 부분을 덮지 않은 포토레지스터로 이루어진 (도시되지 않은) 제 8 마스크를 사용하여, 폴리실리콘은 높은 선택성의 에칭에 의해 제 2 트랜치(G2)의 제 1 부분으로부터 제거된다. 제 2 트랜치(G2)내에 남아 있는 폴리실리콘 부분은 제 2 트랜지스터의 제 2 게이트 전극(Ga2)으로 적합하다(도 6 참조).
TEOS 공정에서, SiO2가 약 500nm의 두께까지 증착되고 화학적 기계 연마에 의해 평탄화된다. 약 400nm의 SiO2가 본 방법으로 제거된다. 제 1 절연 구조물(I1)을 형성하기 위해, 제 2 트랜치(G2)의 제 1 측벽(2F1)을 덮지 않은, 포토레지스터로 만들어진 (도시되지 않은) 제 9 마스크를 사용하여, SiO2는 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1)의 부분이 덮여 있지 않을 때(노출될 때)까지 에칭된다(도 7 참조).
이어 티타늄이 증착되고, 열 처리에 의해 부분적으로 실리콘화된다. 이것은 도전 구조물(L)을 형성한다. 남아있는 티타늄은 예를 들어 NH3+H2O2를 사용하여 에칭하므로써 제거된다(도 7 참조).
이어 제 2 절연 구조물(I2)을 형성하기 위해, SiO2가 500nm의 두께까지 증착된다. 포토레지스트로 만들어진(도시되지 않은) 제 10 마스크를 사용하여, SiO2는 제 1 트랜지스터의 제 2 소스/드레인 영역(1 S/D2) 부분이 덮여 있지 않도록 에칭된다. 이어 텅스텐은 증착 및 에칭되고, 이에 따라, 비트 라인(B)의 콘택(KB)이 형성되도록 한다. 상기 비트 라인(B)은 AlSiCu를 예를 들어 500nm의 두께까지 증착하고 수평 영역(Bh)을 덮는 (도시되지 않은) 포토레지스트로 만들어진 제 11 마스크를 사용하여 구조화하므로써 형성된다(도 8 참조).
메모리 셀은 제 1 트랜지스터들 중 하나, 제 2 트랜지스터들 중 하나 및 제 3 트랜지스터들 중 하나를 포함한다.
메모리 셀을 프로그래밍하기 위해, 제 1 트랜지스터는 자신에게 접속된 판독워드 라인(WA)을 통해 구동되고, 제 3 트랜지스터는 자신에게 접속된 기록 워드 라인(WS)을 통해 구동된다. 제 1 트랜지스터 및 제 2 트랜지스터의 일부인 관련 비트 라인(B)에 세팅된 전위에 기초하여, 정보를 표현하는 전하는 제 2 트랜지스터의 게이트 전극(Ga2)에 인가된다(도 11 참조).
메모리 셀을 판독하기 위해, 제 1 트랜지스터는 판독 워드 라인(WA)을 통해 구동된다. 제 2 트랜지스터의 게이트 전극(Ga2) 상에 저장된 전하에 의존하여, 제 2 트랜지스터는 온 상태에 있거나 그렇지 않으며, 전류는 비트 라인(B)을 통해 흐르거나 그렇지 않게 된다(도 11 참조).
제 2 실시예에 있어서, 실리콘으로 만들어진 제 2 기판(1')은 층(S')내에서 p-도핑되며, 상기 층은 약 2㎛의 두께를 가지고 제 2 기판(1')의 표면(O')에 인접된다. 도펀트의 도핑 농도는 약 1017cm-3이다. 제 1 실시예와 유사한 방식으로, 제 2 트랜지스터의 제 1 소스 드레인 영역(2 S/D1'), 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1'), 제 1 트랜지스터의 제 2 소스/드레인 영역(1 S/D2'), 제 1 트랜치(G1'), 제 2 트랜치(G2'), 게이트 유전체(Gd'), 제 1 트랜지스터의 제 1 게이트 전극(Ga1'), 제 2 트랜지스터의 제 2 게이트 전극(Ga2'), 제 3 트랜지스터의 제 3 게이트 전극(Ga3'), 기록 워드 라인(WS'), 판독 워드 라인(WA'), 채널 정지 영역(C') 및 제 1 절연 구조물(I1')이 형성된다. 이어 텅스텐이 약 400nm의 두께까지 증착되고 화학적 기계 연마에 의해 구조화되며, 이의 결과로서, 도전 구조물(L')이 형성된다(도 9 참조). 이어 제 2 절연 구조물(I2'), 비트 라인(B')의 콘택(KB') 및 비트 라인(B')이 제 1 실시예와 유사한 방식으로 형성된다.
제 3 실시예에 있어서, 층(S")내에서 실리콘으로 만들어진 제 3 기판(1")은 p-도핑되며, 상기 층은 약 2㎛의 두께를 가지고 제 3 기판(1")의 표면(O")에 인접된다. 도펀트의 농도는 약 1017cm-3이다. 제 2 실시예와 유사한 방식으로, 제 2 트랜지스터의 제 1 소스/드레인 영역(2 S/D1"), 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1"), 제 1 트랜지스터의 제 2 소스/드레인 영역(1 S/D2"), 제 1 트랜치(G1"), 제 2 트랜치(G2"), 게이트 유전체(Gd"), 제 1 트랜지스터의 제 1 게이트 전극(Ga1"), 제 2 트랜지스터의 제 2 게이트 전극(Ga2"), 제 3 트랜지스터의 제 3 게이트 전극(Ga3"), 기록 워드 라인(WS"), 판독 워드 라인(WA"), 채널 정지 영역(C"), 제 1 절연 구조물(I1") 및 도전 구조물(L")이 형성된다.
이어 종래 기술(예를 들어 EP 0415530B1)에 따른 스택형 커패시터를 형성하기 위한 처리가 이어진다. 상기 처리 방법은 제 2 절연 구조물(I2")의 상부에 연속된 층을 형성 및 구조화하는 단계, 측면 지지 구조물(Ss")을 형성하는 단계 및 선택적 등방성 에칭에 의해 많은 수의 연속된 층을 제거하는 단계를 포함한다. 연속된 층 중 남아 있는 층과 인접한 지지 구조물(Ss")은 제 1 커패시터 플레이트(P1")로 적합하다. 상기 처리 방법은 커패시터 유전체(Kd")를 제 1 커패시터 플레이트(P1")의 표면 상에 형성하는 단계 및 제 2 커패시터 플레이트(P2")를 형성하기 위해, 예를 들어 도핑된 폴리실리콘 등과 같은 도전 물질을 증착 및 구조화하는 단계를 추가로 포함한다(도 10 참조). 제 2 트랜치(G2")를 따라 이웃한 커패시터의 제 2 커패시터 플레이트들(P2")은 서로 접속되고, 접지 단자(GND)에 접속된다.
스택형 커패시터가 형성된 후, 제 2 절연 구조물(I2"), 비트 라인(B")의 콘택(KB") 및 비트 라인(B")이 제 2 실시예와 유사한 방식으로 형성된다. 앞의 실시예에서와 같이, VDD 전압 단자(VDD")가 제공된다. 비트 라인(B")을 따라 이웃한 커패시터의 두 개의 제 2 커패시터 플레이트들(P2")은 각각 서로 접속된다.
메모리 셀은 제 1 트랜지스터들 중 하나, 제 2 트랜지스터들 중 하나, 제 3 트랜지스터들 중 하나 및 스택형 커패시터들 중 하나를 포함한다. 상기 메모리 셀은 제 1 실시예와 동일한 방식으로 프로그래밍되고 판독되며, 정보를 나타내는 전하는 제 2 트랜지스터(Ga")의 게이트 전극뿐만 아니라 스택형 커패시터에도 저장된다(도 12 참조).
본 발명의 범주에 속하는 유사한 다양한 실시예가 고려될 수 있다. 특히, 상술한 층, 영역 및 트랜치의 치수는 각각의 요구에 따라 변화된다. 또한 제안된 도펀트 농도에도 적용된다. 특히 SiO2로 만들어진 구조물 및 층들은 열적 산화 또는 증착 공정에 의해 형성될 수 있다. 폴리실리콘은 증착중에 도핑되거나 도핑 증착 이후에 도핑될 수 있다. 도핑된 폴리실리콘 대신에, 예를 들어 금속 실리사이드 및/또는 금속을 사용하는 것도 가능하다. SiO2, 텅스텐, 폴리실리콘 등과 같은 증착된 물질을 화학적 기계 연마로 제거하는 대신에, 에칭에 의해 달성될 수도 있다. 커패시터 유전체로 적합한 물질은 예를 들어 페로브스카이트(Perovskites)와같은 높은 유전 상수를 가지는 제 1 유전체이다. 상기 커패시터도 역시 플레이트 타입의 커패시터로 구현될 수도 있다.
메모리 셀당 세 개의 트랜지스터를 포함하며, 트랜지스터들 중 적어도 하나는 수직형 트랜지스터로 설계하고, 상이한 트랜지스터들의 세 소스/드레인 영역(1 S/D1, 3 S/D2, 2 S/D2)을 서로 개별적으로 접속시키는 콘택 영역(K)을 형성하고 트랜지스터들의 게이트 전극(Ga1,Ga3)은 기록 워드 라인(WS) 또는 판독 워드 라인(WA)의 일부로서, 트랜치(G1)의 측벽(1F1,1F2) 상에 스페이서의 형태로 형성하고 게이트 전극(Ga2)과 소스 드레인 영역( 3 S/D1) 사이의 접속이 도전 구조물(L)을 통해 형성하므로써, DRAM 셀 장치의 구성요소의 밀도를 높이고 메모리 셀의 영역을 감소시킬 수 있다.

Claims (17)

  1. DRAM 셀 장치로서,
    각각 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터를 구비하는 메모리 셀을 포함하고,
    상기 제 1 트랜지스터의 제 1 게이트 전극(Ga1)은 판독 워드 라인(WA)에 접속되며,
    상기 제 1 트랜지스터의 제 2 소스/드레인 영역(1 S/D2)은 비트 라인(B)에 접속되며,
    상기 제 1 트랜지스터의 제 1 소스/드레인 영역(1 S/D1)은 상기 제 3 트랜지스터의 제 2 소스/드레인 영역(3 S/D2)과 제 2 트랜지스터의 제 2 소스/드레인 영역(2 S/D2)에 접속되며,
    상기 제 3 트랜지스터의 제 3 게이트 전극(Ga3)은 기록 워드 라인(WS)에 접속되며,
    상기 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1)은 상기 제 2 트랜지스터의 제 2 게이트 전극(Ga2)에 접속되며,
    상기 제 2 트랜지스터의 제 1 소스/드레인(2 S/D1)은 전압 단자에 접속되며,
    상기 제 1 트랜지스터 및/또는 상기 제 2 트랜지스터 및/또는 상기 제 3 트랜지스터는 수직형 트랜지스터인 DRAM 셀 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 수직형 MOS 트랜지스터이며,
    상기 제 1 트랜지스터는 반도체 물질로 만들어진 기판(1)에 위치된 제 1 트랜치(G1)의 제 1 측벽(1F1) 상에 배치되고, 상기 제 2 트랜지스터는 상기 제 1 트랜치(G1)에 평행으로 뻗어 있는 제 2 트랜치(G2)의 제 2 측벽(2F2) 상에 배치되며, 상기 제 3 트랜지스터는 상기 제 1 트랜치(G1)의 제 2 측벽(1F2) 상에 배치되며,
    상기 제 1 트랜치(G1)의 제 1 측벽(1F1) 및 상기 제 1 트랜치(G1)의 제 2 측벽(1F2)에는 게이트 유전체(Gd)가 제공되며,
    상기 판독 워드 라인(WA)은 상기 제 1 트랜치(G1)의 제 1 측벽(1F1)을 따라 스페이서로서 배치되며,
    상기 기록 워드 라인(WS)은 상기 제 1 트랜치(G1)의 제 2 측벽(1F2)을 따라 스페이서로서 배치되며,
    상기 제 1 트랜지스터의 제 1 게이트 전극(Ga1)은 상기 판독 워드 라인(WA)의 일부가 되며,
    상기 제 3 트랜지스터의 제 3 게이트 전극(Ga3)은 상기 기록 워드 라인(WS)의 일부가 되며,
    상기 제 2 트랜치(G2)의 제 1 측벽(2F1) 및 상기 제 2 트랜치(G2)의 제 2 측벽(2F2)에는 게이트 유전체(Gd)가 제공되며,
    상기 제 2 트랜지스터의 제 2 게이트 전극(Ga2)은 제 2 트랜치(G2)의 제 2측벽(2F2)상에 배치되며,
    콘택 영역(K)은 상기 기판(1) 내의 제 1 트랜치(G1)의 바닥 및 상기 제 2 트랜치(G2)의 바닥에 인접하며,
    상기 제 1 트랜지스터의 제 1 소스/드레인 영역( 1 S/D1), 상기 제 3 트랜지스터의 제 2 소스/드레인 영역(3 S/D2) 및 상기 제 2 트랜지스터의 제 2 소스/드레인 영역(2 S/D2)은 상기 콘택 영역(K)의 일부이며,
    상기 콘택 영역(K), 상기 제 2 트랜지스터의 제 2 게이트 전극(Ga2) 및 이웃한 메모리 셀의 도전 구조물(L)은 서로로부터 절연되며,
    상기 제 1 트랜지스터의 제 2 소스/드레인 영역(1 S/D2)은 상기 비트 라인(B)의 콘택(KB) 및 상기 제 1 트랜치(G1)의 제 1 측벽(1F1)에 인접하며,
    상기 제 2 트랜지스터의 제 1 소스/드레인 영역(2 S/D1)은 상기 제 2 트랜치(G2)의 제 2 측벽(2F2)에 인접하며,
    상기 제 2 트랜치(G2)를 따라 이웃한 상기 제 2 트랜지스터의 제 1 소스/드레인 영역(2 S/D1)은 서로 접속되며,
    상기 비트 라인(B)은 상기 기록 워드 라인(WS)에 대해 횡방향으로 뻗어 있으며, 상기 콘택(KB)에 인접하는 것을 특징으로 하는 DRAM 셀 장치.
  3. 제 2 항에 있어서, 상기 도전 구조물(L)은 상기 제 2 트랜지스터의 제 2 게이트 전극(Ga2)을 상기 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1)에 접속시키며,
    상기 도전 구조물(L)은 상기 표면(O) 상에서 상기 제 2 트랜지스터의 제 2 게이트 전극(Ga2) 및 상기 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1)에 인접하는 것을 특징으로 하는 DRAM 셀 장치.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 제 1 트랜지스터의 제 1 소스/드레인 영역(1 S/D1), 상기 제 1 트랜지스터의 제 2 소스/드레인 영역(1 S/D2), 상기 제 2 트랜지스터의 제 1 소스/드레인 영역(2 S/D1), 상기 제 2 트랜지스터의 제 1 소스/드레인 영역(2 S/D1), 상기 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1), 제 3 트랜지스터의 제 2 소스/드레인 영역(3 S/D2) 및 상기 콘택 영역(K)은 제 1 도전 타입으로 도핑되며,
    상기 기판(1)은 상기 기판(1)의 표면(O)에 인접한 층(S) 내부의 상기 제 1 도전 타입에 상반되는 제 2 도전 타입으로 도핑되며,
    상기 층(S)은 제 1 도펀트 농도를 가지며,
    상기 채널 정지 영역(C)은 기판 내에서 상기 제 2 트랜치(G2)의 제 1 측벽(2F1)을 따라 배치되고, 상기 제 1 트랜치(G1)를 따라 각각 상기 제 1 트랜치(G1)의 제 1 측벽(1F1)과 제 2 측벽(1F2) 상부에 위치하여 이웃하는 제 1 트랜지스터의 제 1 게이트 전극들(Ga1) 및 제 3 트랜지스터의 제 3 게이트 전극들(Ga3) 사이에 배치되며,
    상기 채널 정지 영역(C)은 제 2 도전 타입으로 도핑되고 제 1 도펀트의 농도 보다 높은 제 2 도펀트 농도를 가지는 것을 특징으로 하는 DRAM 셀 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제 1 트랜치(G1) 및 상기 제 2 트랜치(G2) 사이의 거리는 이웃한 메모리 셀의 트랜치들 사이의 거리보다 작은 것을 특징으로 하는 DRAM 셀 장치.
  6. 제 4 항에 있어서, 상기 제 1 트랜치(G1) 및 상기 제 2 트랜치(G2) 사이의 거리는 이웃한 메모리 셀의 트랜치들 사이의 거리보다 작은 것을 특징으로 하는 DRAM 셀 장치.
  7. 제 2 항 또는 제 3 항에 있어서, 비트 라인(B)을 따라 이웃한 메모리 셀은 상기 제 1 트랜치(G1)에 평행하게 뻗어 있는 축에 대해 축 대칭적으로 형성되고, 제 2 트랜지스터의 제 1 소스/드레인 영역(2 S/D1)내에 형성되는 것을 특징으로 하는 DRAM 셀 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 메모리 셀은 각각 커패시터를 포함하며,
    상기 커패시터는 제 1 커패시터 플레이트(P1), 제 2 커패시터 플레이트(P2) 및 상기 제 1 커패시터 플레이트(P1)와 상기 제 2 커패시터 플레이트(P2) 사이에 배치된 커패시터 유전체(Kd)를 구비하며,
    상기 제 1 커패시터 플레이트(P1)는 상기 제 2 트랜지스터의 제 2 게이트 전극(Ga2)에 접속되는 것을 특징으로 하는 DRAM 셀 장치.
  9. 제 8 항에 있어서, 상기 커패시터는 스택형 커패시터로 설계되며,
    상기 제 1 커패시터 플레이트(P1)는 상기 도전 구조물(L)에 인접하고 상기 표면(O)의 상부에 배치되며,
    상기 제 2 트랜치(G2)를 따라 이웃한 커패시터들의 제 2 커패시터 플레이트들(P2)은 접속되며,
    상기 비트 라인(B)을 따라 이웃한 커패시터들의 두 개의 제 2 커패시터 플레이트들(P2)은 각각 접속되는 것을 특징으로 하는 DRAM 셀 장치.
  10. DRAM 셀을 제조하기 위한 방법으로서,
    서로 평행하게 뻗어 있는 제 1 트랜치(G1) 및 제 2 트랜치(G2)가 기판(1)내에 형성되며,
    서로로부터 절연되어 있는 콘택 영역(K)이 형성되며, 상기 영역은 기판(1) 내에서 상기 제 1 트랜치(G1)의 바닥과 제 2 트랜치(G2)의 바닥 모두에 각각 인접하며,
    메모리 셀의 일부로서, 제 1 수직형 트랜지스터가 상기 제 1 트랜치(G1)의 제 1 측벽(1F1) 상에 형성되고, 제 2 수직형 트랜지스터가 상기 제 2 트랜치(G2)의 제 2 측벽(2F2) 상에 형성되고, 제 3 수직형 트랜지스터가 상기 제 1 트랜치(G1)의 제 2 측벽(1F2) 상에 형성되고, 상기 콘택 영역(K) 중 한 영역은 상기 제 1 트랜지스터의 제 1 소스/드레인 영역(1 S/D1), 상기 제 2 트랜지스터의 제 2 소스/드레인 영역(2 S/D2) 및 상기 제 3 트랜지스터의 제 2 소스/드레인 영역(3 S/D2)으로서 역할하며,
    상기 세 개의 트랜지스터를 형성하기 위해, 상기 제 1 트랜치(G1)의 제 1 측벽(1F1)과 제 2 측벽(1F2) 및 상기 제 2 트랜치(G2)의 제 1 측벽(2F1)과 제 2 측벽(2F2) 상에 게이트 유전체(Gd)가 제공되며,
    판독 워드 라인(WA)의 일부로서 상기 제 1 트랜지스터의 제 1 게이트 전극(Ga1)은 상기 제 1 트랜치(G1)의 제 1 측벽(1F1)에 인접하도록 스페이서로 상기 제 1 트랜치(G1)내에 형성되며,
    기록 워드 라인(WS)의 일부로서 상기 제 3 트랜지스터의 제 3 게이트 전극(Ga3)은 상기 제 1 트랜치(G1)의 제 2 측벽에 인접하도록 스페이서로 상기 제 1 트랜치(G1)내에 형성되며,
    상기 제 2 트랜지스터의 제 2 게이트 전극(Ga2)은 상기 제 2 트랜치(G2)의 제 2 측벽(2F2)에 인접하도록 상기 제 2 트랜치(G2) 내에 형성되며,
    상기 판독 워드 라인(WA) 및 상기 기록 워드 라인(WS)에 대해 횡방향으로 뻗어 있는 비트 라인(B)이 형성되어 상기 제 1 트랜지스터의 제 2 소스/드레인 영역(1 S/D2)에 접속되는 DRAM 셀 제조 방법.
  11. 제 10 항에 있어서, 반도체 물질을 포함한 상기 기판(1)은 표면(O)에 인접한 층(S)내에서 제 1 도펀트 농도로 제 1 도전 타입으로 도핑되며,
    상기 제 2 도전 타입으로 도핑된 채널 정지 영역(C)은 경사 이온 주입으로 상기 제 2 트랜치(G2)의 제 1 측벽(2F1)을 따라 상기 기판(1) 내에 형성되며, 상기 제 1 트랜치(G1)를 따라 각각 상기 제 1 트랜치(G1)의 제 1 측벽(1F1)과 제 2 측벽(1F2) 상부에 위치하여 이웃하는 제 1 트랜지스터의 제 1 게이트 전극들(Ga1) 및 제 3 트랜지스터의 제 3 게이트 전극들(Ga3) 사이에 상기 제 1 도펀트 농도 보다 높은 제 2 도펀트 농도를 갖도록 배치되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서, 게이트 유전체(Gd)를 형성한 후, 도전 물질이 균일하게 제공되며,
    절연 물질이 상기 제 1 트랜치(G1) 및 상기 제 2 트랜치(G2) 외부에서는 제거되고 상기 제 1 트랜치(G1) 및 제 2 트랜치(G2)를 상기 절연 물질로 충진하도록 상기 절연 물질이 제공되고 제거되며 화학적 기계 연마에 의해 평탄화되며,
    상기 절연 물질은 제 7 마스크를 사용하여 상기 제 2 트랜치(G2)로부터 제거되며,
    도전 물질은 상기 제 2 트랜치(G2)를 도전 물질로 충진하기 위해 증착되어 상기 도전 물질이 상기 제 1 트랜치(G1)내의 절연 물질이 덮여 있지 않게 될 때까지 제거되며,
    상기 절연 물질은 상기 제 1 트랜치(G1)로부터 제거되며,
    상기 도전 물질은 상기 기록 워드 라인(WS) 및 상기 판독 워드 라인(WA)이상기 제 1 트랜치(G1)내에 스페이서의 형태로 형성되도록 에칭되며,
    상기 도전 물질은 제 8 마스크를 사용하여 상기 제 2 트랜치(G2) 부분으로부터 제거되고, 이의 결과로서 상기 제 2 트랜지스터의 제 2 게이트 전극(Ga2)은 상기 제 2 트랜치(G2) 내에 남아 있는 부분의 도전 물질로부터 형성되며,
    제 1 도전 구조물(I1)을 형성하기 위해, 상기 제 1 트랜치(G1)가 절연 물질로 충진되도록 상기 절연 물질이 제공되고 제 9 마스크를 사용하여 구조화되어, 상기 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1) 부분이 노출되게 되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1)은 상기 제 2 트랜치(G2)의 제 1 측벽(2F1)에 인접하도록 형성되며,
    상기 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1) 부분이 노출된 후, 금속이 제공되고 열 처리에 의해 선택적으로 실리콘화되어, 이에 의해 금속 실리사이드를 갖는 도전 구조물(L)이 형성되며,
    남아 있는 금속은 제거되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1)은 상기 제 2 트랜치(G2)의 제 1 측벽(2F1)에 인접하도록 형성되며,
    상기 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1) 부분이 노출된 후, 금속이 제공되고 열 처리에 의해 선택적으로 실리콘화되어, 이에 의해 금속 실리사이드를 갖는 도전 구조물(L)이 형성되며,
    남아 있는 금속은 제거되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  15. 제 12 항에 있어서, 상기 제 3 트랜지스터의 제 1 소스/드레인 영역(3 S/D1) 부분이 노출된 후, 도전 물질이 제공되고 평탄화되어, 이에 의해 상기 도전 구조물(L)이 형성되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  16. 제 10 항 또는 제 11 항에 있어서, 상기 제 1 트랜치(G1) 및 상기 제 2 트랜치(G2)는 그들 서로로부터의 거리가 각기 다른 메모리 셀의 트랜치들 사이의 거리보다 작도록 형성되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  17. 제 16 항에 있어서, 제 1 물질이 기판(1)의 표면(O)에 증착되며, 서로에 대해 평행인 스트립형 상기 물질의 제 1 임시 트랜치(GV1)가 서로로부터 균일한 간격으로 형성되며,
    제 1 스페이서(Sp1)가 상기 제 1 임시 트랜치(GV1)의 측벽에 형성되도록 많은 양의 상기 제 1 물질이 균일하게 제공되고 에칭되며,
    상기 제 1 임시 트랜치(GV1)가 부분적으로 충진되도록 제 2 물질이 제공되고 에칭되며,
    제 2 임시 트랜치(GV2)가 형성되고 상기 제 1 스페이서(Sp1)가 제거되도록 상기 제 1 물질이 에칭되며,
    제 2 스페이서(Sp2)가 상기 제 2 임시 트랜치(GV2)의 측벽 상에 형성되도록 많은 양의 상기 제 1 물질이 제공되고 에칭되며,
    제 3 마스크를 사용하여, 상기 제 2 스페이서(Sp2)는 상기 제 2 임시 트랜치(GV2)의 제 1 측벽(F1) 또는 제 2 측벽(F2)으로부터 택일적으로 제거되며,
    상기 반도체 물질은 제 1 트랜치(G1) 및 제 2 트랜치(G2)를 형성하기 위해 에칭되는 것을 특징으로 하는 DRAM 셀 제조 방법.
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