JP3083801B2 - スタック・キャパシタを備えた垂直トランジスタを有するメモリ - Google Patents
スタック・キャパシタを備えた垂直トランジスタを有するメモリInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、４Ｆ平方（４
Ｆ2）メモリ・セル内の高密度実装垂直トランジスタと
それを作成する方法に関し、より具体的には、垂直トラ
ンジスタの上に形成されたスタック・キャパシタを備え
たセルフアライン式ソースを有するメモリ・セルに関す
る。
Ｆ2）メモリ・セル内の高密度実装垂直トランジスタと
それを作成する方法に関し、より具体的には、垂直トラ
ンジスタの上に形成されたスタック・キャパシタを備え
たセルフアライン式ソースを有するメモリ・セルに関す
る。
【０００２】
【従来の技術】集積回路（ＩＣ）チップのサイズと電力
消費を低減し、動作の高速化を可能にするために、チッ
プ上の高密度実装半導体デバイスの小型化に対する関心
が集まっている。ギガビット・メモリ・アプリケーショ
ンに必要な高密度実装を達成するためには、個々のメモ
リ・セルのサイズをできるだけ縮小することが非常に重
要である。図１は、フローティング・ゲート層を備えた
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）などの垂直トランジスタを使用する従来の消去可能
なプログラム可能読取り専用メモリ（ＥＰＲＯＭ）デバ
イス１５の従来のアレイ１０の平面図を示している。従
来のアレイ１０については、以下の２通りの参考文献に
記載されている。すなわち、H.ペイン（Pein）およびJ.
D.プラマー（Plummer）による「A 3-D sidewall flash
EPROM call and memory array」（Electron Device Le
tters, Vol. 14 (8) 1993 pp.415-417）と、H.ペインお
よびJ. D.プラマーによる「Performance of the 3-D Pe
ncil Flash EPROM Cell and Memory Array」（IEEE Tra
nslations on Election Devices, Vol. 42, No. 11, 19
95, pp. 1982-1991）。
消費を低減し、動作の高速化を可能にするために、チッ
プ上の高密度実装半導体デバイスの小型化に対する関心
が集まっている。ギガビット・メモリ・アプリケーショ
ンに必要な高密度実装を達成するためには、個々のメモ
リ・セルのサイズをできるだけ縮小することが非常に重
要である。図１は、フローティング・ゲート層を備えた
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）などの垂直トランジスタを使用する従来の消去可能
なプログラム可能読取り専用メモリ（ＥＰＲＯＭ）デバ
イス１５の従来のアレイ１０の平面図を示している。従
来のアレイ１０については、以下の２通りの参考文献に
記載されている。すなわち、H.ペイン（Pein）およびJ.
D.プラマー（Plummer）による「A 3-D sidewall flash
EPROM call and memory array」（Electron Device Le
tters, Vol. 14 (8) 1993 pp.415-417）と、H.ペインお
よびJ. D.プラマーによる「Performance of the 3-D Pe
ncil Flash EPROM Cell and Memory Array」（IEEE Tra
nslations on Election Devices, Vol. 42, No. 11, 19
95, pp. 1982-1991）。
【０００３】従来のアレイ１０は、ワード線２０の行と
ビット線２５の列とを有する。アレイ１０の１つのセル
２７のサイズは２Ｆ×（２Ｆ＋Δ）であり、セル面積は
４Ｆ2＋２ＦΔになる。Ｆはリソグラフィでパターン形
成可能なフィーチャ・サイズの最小線幅である。２Ｆは
ワード線２０に沿ったセル・サイズであり、２Ｆ＋Δは
ビット線２５に沿ったセル・サイズである。通常、Δは
約０．２Ｆであり、その結果、セル面積は従来のリソグ
ラフィを使用して達成可能な約４Ｆ2＋０．４Ｆにな
る。追加の長さΔは、隣接ワード線２０同士を分離する
ために必要なものである。
ビット線２５の列とを有する。アレイ１０の１つのセル
２７のサイズは２Ｆ×（２Ｆ＋Δ）であり、セル面積は
４Ｆ2＋２ＦΔになる。Ｆはリソグラフィでパターン形
成可能なフィーチャ・サイズの最小線幅である。２Ｆは
ワード線２０に沿ったセル・サイズであり、２Ｆ＋Δは
ビット線２５に沿ったセル・サイズである。通常、Δは
約０．２Ｆであり、その結果、セル面積は従来のリソグ
ラフィを使用して達成可能な約４Ｆ2＋０．４Ｆにな
る。追加の長さΔは、隣接ワード線２０同士を分離する
ために必要なものである。
【０００４】図２は図１のアレイ１０の部分斜視図を示
し、図３はビット線２５に沿った垂直ＭＯＳＦＥＴ１５
の断面図を示している。
し、図３はビット線２５に沿った垂直ＭＯＳＦＥＴ１５
の断面図を示している。
【０００５】図３に示すように、ＭＯＳＦＥＴ１５はＰ
ドープ・シリコン基板３５上に形成されたｎ+ソース３
０を有する。ソース３０は、基板３５にエッチングを施
してＭＯＳＦＥＴ１５のボディと呼ばれる垂直ピラー４
０を形成した後で形成される。ピラー４０は、トランジ
スタのチャネルとして機能し、図１および図３に示すよ
うにＦ×Ｆという寸法を有する。
ドープ・シリコン基板３５上に形成されたｎ+ソース３
０を有する。ソース３０は、基板３５にエッチングを施
してＭＯＳＦＥＴ１５のボディと呼ばれる垂直ピラー４
０を形成した後で形成される。ピラー４０は、トランジ
スタのチャネルとして機能し、図１および図３に示すよ
うにＦ×Ｆという寸法を有する。
【０００６】ピラー４０を形成した後でソース３０を形
成した結果として、ソース３０は、ピラー４０のエッジ
の周りに形成され、ピラー４０の下に位置する領域４５
には存在しない。したがって、ソース３０は、ピラー４
０のフットプリント全体を占有しない。図２に示すよう
に、アレイ１０のすべてのＭＯＳＦＥＴ１５は、異なる
ビット線２５および異なるワード線２０のＭＯＳＦＥＴ
を含む、共通ソース３０を有する。図２および図３を示
すように、各ピラー４０の上部には、Ｎ型材料でドーピ
ングを施して、垂直トランジスタ１５のｎ+ドレイン５
０が形成されている。
成した結果として、ソース３０は、ピラー４０のエッジ
の周りに形成され、ピラー４０の下に位置する領域４５
には存在しない。したがって、ソース３０は、ピラー４
０のフットプリント全体を占有しない。図２に示すよう
に、アレイ１０のすべてのＭＯＳＦＥＴ１５は、異なる
ビット線２５および異なるワード線２０のＭＯＳＦＥＴ
を含む、共通ソース３０を有する。図２および図３を示
すように、各ピラー４０の上部には、Ｎ型材料でドーピ
ングを施して、垂直トランジスタ１５のｎ+ドレイン５
０が形成されている。
【０００７】トンネル酸化物６０はピラー４０の周りに
形成され、酸化物スペーサ６５はソース３０上に形成さ
れる。次に、ポリシリコン・フローティング・ゲート７
０と、ゲート酸化物７５と、ポリシリコン・コントロー
ル・ゲート２０がトンネル酸化物６０の周りに形成され
る。ただし、ワード線２０に沿った個々のトランジスタ
のコントロール・ゲート２０が相互接続されてワード線
２０を形成することに留意されたい。
形成され、酸化物スペーサ６５はソース３０上に形成さ
れる。次に、ポリシリコン・フローティング・ゲート７
０と、ゲート酸化物７５と、ポリシリコン・コントロー
ル・ゲート２０がトンネル酸化物６０の周りに形成され
る。ただし、ワード線２０に沿った個々のトランジスタ
のコントロール・ゲート２０が相互接続されてワード線
２０を形成することに留意されたい。
【０００８】ポリシリコン・コントロール・ゲート２０
は各垂直ＭＯＳＦＥＴ１５の周りに均一に成長するの
で、隣接行のＭＯＳＦＥＴ１５間の間隔はフィーチャ・
サイズＦよりわずかに大きく、たとえば、Ｆ＋Δにな
る。この場合、Δは約０．２Ｆである。このため、ポリ
シリコンがピラーから０．５Ｆの距離まで成長すると、
隣接ワード線２０同士が量Δ分だけ分離される。この厚
さ約０．５Ｆのポリシリコン層は、ピラー４０の上部お
よび側壁ならびにピラー４０の基部の基板３５上に位置
する酸化物スペーサ６５を覆う。
は各垂直ＭＯＳＦＥＴ１５の周りに均一に成長するの
で、隣接行のＭＯＳＦＥＴ１５間の間隔はフィーチャ・
サイズＦよりわずかに大きく、たとえば、Ｆ＋Δにな
る。この場合、Δは約０．２Ｆである。このため、ポリ
シリコンがピラーから０．５Ｆの距離まで成長すると、
隣接ワード線２０同士が量Δ分だけ分離される。この厚
さ約０．５Ｆのポリシリコン層は、ピラー４０の上部お
よび側壁ならびにピラー４０の基部の基板３５上に位置
する酸化物スペーサ６５を覆う。
【０００９】各ワード線２０に沿って距離Ｆだけ分離さ
れたピラー側壁で厚さ約０．５Ｆに成長したポリシリコ
ン領域は、互いに併合される。これにより、Ｆだけ分離
された複数のピラーからなる行の周りに連続したワード
線２０が形成される。しかし、距離Ｆ＋Δだけ分離され
たピラー側壁で厚さ約０．５Ｆに形成されたポリシリコ
ン領域は併合されない。むしろ、このような領域は距離
Δだけ分離されたままになる。Ｆ＋Δだけ分離されたこ
のポリシリコン被覆ピラー側壁間に位置するトレンチの
基部では、酸化物スペーサ６５が約厚さ０．５Ｆのポリ
シリコンによって覆われている。
れたピラー側壁で厚さ約０．５Ｆに成長したポリシリコ
ン領域は、互いに併合される。これにより、Ｆだけ分離
された複数のピラーからなる行の周りに連続したワード
線２０が形成される。しかし、距離Ｆ＋Δだけ分離され
たピラー側壁で厚さ約０．５Ｆに形成されたポリシリコ
ン領域は併合されない。むしろ、このような領域は距離
Δだけ分離されたままになる。Ｆ＋Δだけ分離されたこ
のポリシリコン被覆ピラー側壁間に位置するトレンチの
基部では、酸化物スペーサ６５が約厚さ０．５Ｆのポリ
シリコンによって覆われている。
【００１０】隣接ワード線２０同士を分離するため、厚
さ約０．５Ｆ分だけポリシリコンを除去するような反応
性イオン・エッチング（ＲＩＥ）が行われる。このＲＩ
Ｅによって、ピラー４０の上部ならびにＦ＋Δだけ分離
されたピラーの基部にある酸化物スペーサ６５が露出す
る。酸化物スペーサ６５の露出距離はΔである。したが
って、隣接ワード線２０間のΔという分離により、隣接
ワード線のコントロール・ゲート２０がビット線２５の
方向に沿ってショートしないことが保証される。
さ約０．５Ｆ分だけポリシリコンを除去するような反応
性イオン・エッチング（ＲＩＥ）が行われる。このＲＩ
Ｅによって、ピラー４０の上部ならびにＦ＋Δだけ分離
されたピラーの基部にある酸化物スペーサ６５が露出す
る。酸化物スペーサ６５の露出距離はΔである。したが
って、隣接ワード線２０間のΔという分離により、隣接
ワード線のコントロール・ゲート２０がビット線２５の
方向に沿ってショートしないことが保証される。
【００１１】図１および図２に示すように、第１のレベ
ルの金属は、ワード線２０と直交するビット線２５を形
成する。第１のレベルの金属は、共通ビット線２５に沿
ってＭＯＳＦＥＴ１５のドレイン５０同士を接続する。
ルの金属は、ワード線２０と直交するビット線２５を形
成する。第１のレベルの金属は、共通ビット線２５に沿
ってＭＯＳＦＥＴ１５のドレイン５０同士を接続する。
【００１２】図２のセル２７の面積は小さい。というの
は、基板３５がアレイ１０のすべてのＭＯＳＦＥＴ１５
用の共通ソース３０として使用されるからである。図４
は他の従来のアレイ９０の３次元図を示すが、このアレ
イは、正方形のピラー４０（図２）の代わりに丸いピラ
ー９５を有することを除けば、図２の従来のアレイ１０
と同様である。図２のアレイ１０のように、図４のアレ
イ９０は共通ソース３０を有する。
は、基板３５がアレイ１０のすべてのＭＯＳＦＥＴ１５
用の共通ソース３０として使用されるからである。図４
は他の従来のアレイ９０の３次元図を示すが、このアレ
イは、正方形のピラー４０（図２）の代わりに丸いピラ
ー９５を有することを除けば、図２の従来のアレイ１０
と同様である。図２のアレイ１０のように、図４のアレ
イ９０は共通ソース３０を有する。
【００１３】各セル２７のメモリ機能は、フローティン
グ・ゲート領域７０の充電または放電によって達成され
る。これにより、垂直ＭＯＳＦＥＴのしきい電圧に測定
可能なシフトが発生する。
グ・ゲート領域７０の充電または放電によって達成され
る。これにより、垂直ＭＯＳＦＥＴのしきい電圧に測定
可能なシフトが発生する。
【００１４】従来のＥＰＲＯＭセル２７では、フローテ
ィング・ゲート７０とトランジスタ・チャネルまたはピ
ラー４０との間のトンネル酸化物はかなり厚く、少なく
とも１５０Åの厚さを有する。したがって、フローティ
ング・ゲート７０の充電は、大きいドレイン電流を流す
ことによって達成しなければならない。これによりトン
ネル酸化物６０を通ってトンネリング可能なホット電子
が発生するが、これはホット電子注入またはチャネル・
ホット電子トンネリングと呼ばれることが多い。しか
し、チャネル・ホット電子トンネリングは高電力を必要
とするので、ＤＲＡＭまたは「フラッシュ」メモリ・ア
プリケーションには適していない。これは、特に、ギガ
ビットのメモリに必要な高密度アレイの場合に問題とな
る。しかも、ホット電子トンネリングによって引き起こ
されるトンネル酸化物の劣化は、頻度の高い読取り／書
込み動作を必要とするアプリケーションでは許容できな
いものである。
ィング・ゲート７０とトランジスタ・チャネルまたはピ
ラー４０との間のトンネル酸化物はかなり厚く、少なく
とも１５０Åの厚さを有する。したがって、フローティ
ング・ゲート７０の充電は、大きいドレイン電流を流す
ことによって達成しなければならない。これによりトン
ネル酸化物６０を通ってトンネリング可能なホット電子
が発生するが、これはホット電子注入またはチャネル・
ホット電子トンネリングと呼ばれることが多い。しか
し、チャネル・ホット電子トンネリングは高電力を必要
とするので、ＤＲＡＭまたは「フラッシュ」メモリ・ア
プリケーションには適していない。これは、特に、ギガ
ビットのメモリに必要な高密度アレイの場合に問題とな
る。しかも、ホット電子トンネリングによって引き起こ
されるトンネル酸化物の劣化は、頻度の高い読取り／書
込み動作を必要とするアプリケーションでは許容できな
いものである。
【００１５】トンネル酸化物６０がより薄く、たとえ
ば、３ｎｍ以下になっている場合、チャネル４０とフロ
ーティング・ゲート７０との間の直接トンネリングが可
能である。ホット電子トンネリングとは対照的に、直接
トンネリングの方が高速であり、その結果、書込みおよ
び消去時間が高速化されるので、必要な電力がかなり低
減され、トンネル酸化物の劣化が最小限になる。
ば、３ｎｍ以下になっている場合、チャネル４０とフロ
ーティング・ゲート７０との間の直接トンネリングが可
能である。ホット電子トンネリングとは対照的に、直接
トンネリングの方が高速であり、その結果、書込みおよ
び消去時間が高速化されるので、必要な電力がかなり低
減され、トンネル酸化物の劣化が最小限になる。
【００１６】しかし、すべてのＭＯＳＦＥＴのソース２
７が共通なので、単一セル２７に書き込むためにビット
線電圧とワード線電圧を適切に設定すると、ワード線２
０に沿った近隣セルにホット電子電流を誘導することが
起こりうる。これにより、このようなセル内の情報が破
壊され、そのトンネル酸化物６０が損傷する。
７が共通なので、単一セル２７に書き込むためにビット
線電圧とワード線電圧を適切に設定すると、ワード線２
０に沿った近隣セルにホット電子電流を誘導することが
起こりうる。これにより、このようなセル内の情報が破
壊され、そのトンネル酸化物６０が損傷する。
【００１７】このため、従来のＭＯＳＦＥＴ１５をＤＲ
ＡＭ／フラッシュＥＥＰＲＯＭアプリケーションに有用
なものにするには、隣接ビット線２５間のソース領域３
０を分離するようにセルを修正しなければならない。そ
うすれば、直接トンネリングによる読取り／書込み動作
の使用が可能になる。さらに、ギガビット・メモリに必
要な実装密度を達成するため、このような修正によって
全体的なセル面積が増大してはならない。セル面積は、
ほぼ４Ｆ平方（４Ｆ2）のままでなければならない。
ＡＭ／フラッシュＥＥＰＲＯＭアプリケーションに有用
なものにするには、隣接ビット線２５間のソース領域３
０を分離するようにセルを修正しなければならない。そ
うすれば、直接トンネリングによる読取り／書込み動作
の使用が可能になる。さらに、ギガビット・メモリに必
要な実装密度を達成するため、このような修正によって
全体的なセル面積が増大してはならない。セル面積は、
ほぼ４Ｆ平方（４Ｆ2）のままでなければならない。
【００１８】ビット線２５間のソース分離を達成するた
めの方法の１つは、ビット線２５間にリソグラフィで分
離線をパターン形成する方法である。次に、シリコンの
ローカル酸化（ＬＯＣＯＳ）、凹み（リセスド）ＬＯＣ
ＯＳ、または従来の浅型トレンチ技法のいずれかによっ
て、分離が達成される。
めの方法の１つは、ビット線２５間にリソグラフィで分
離線をパターン形成する方法である。次に、シリコンの
ローカル酸化（ＬＯＣＯＳ）、凹み（リセスド）ＬＯＣ
ＯＳ、または従来の浅型トレンチ技法のいずれかによっ
て、分離が達成される。
【００１９】しかし、このような分離方法ではリソグラ
フィを必要とする。したがって、ビット線に沿った隣接
コントロール・ゲート同士またはワード線２０同士のシ
ョートを回避するため、デバイス間の線をＦから少なく
とも２Ｆまで増加しなければならない。これにより、ビ
ット線２５に沿ったデバイス間間隔が１．２Ｆから２Ｆ
に増加する。したがって、全体的なセル・サイズは４Ｆ
2＋０．４Ｆから少なくとも６Ｆ2まで増加する。しか
も、リソグラフィのミスアライメントにより、デバイス
の挙動が劣化する。このため、この方式では実装密度ま
たはパフォーマンスあるいはその両方が犠牲になる。
フィを必要とする。したがって、ビット線に沿った隣接
コントロール・ゲート同士またはワード線２０同士のシ
ョートを回避するため、デバイス間の線をＦから少なく
とも２Ｆまで増加しなければならない。これにより、ビ
ット線２５に沿ったデバイス間間隔が１．２Ｆから２Ｆ
に増加する。したがって、全体的なセル・サイズは４Ｆ
2＋０．４Ｆから少なくとも６Ｆ2まで増加する。しか
も、リソグラフィのミスアライメントにより、デバイス
の挙動が劣化する。このため、この方式では実装密度ま
たはパフォーマンスあるいはその両方が犠牲になる。
【００２０】実装密度を増加するため、ピラー４０を有
する垂直ＭＯＳＦＥＴ１５を形成する代わりに、基板に
エッチングされたトレンチ内に反転トランジスタが形成
される。このようなトランジスタ構造については、米国
特許第５３８６１３２号、第５０７１７８２号、第５１
４６４２６号、第４７７４５５６号に示されている。こ
のようなトレンチに形成されたトランジスタは、米国特
許第４９６４０８０号および５０７８４９８号に記載さ
れているような追加のプレーナ・デバイスと結合するこ
とができる。他のメモリ・セルは、米国特許第５３８２
５４０号に記載されているようなフローティング・ボデ
ィを備えたトランジスタを有する。また、米国特許第５
０１７９７７号に開示されている他の従来のメモリ・セ
ルは、トランジスタ間に分離埋込みビット線を備えてい
ない。このような従来のセルは、非セルフアライン式分
離技法のために最大実装密度を達成できないか、または
製作のために、選択エピタキシャル成長など、複雑な処
理方法を必要とし、このような方法は大規模生産には適
していない。
する垂直ＭＯＳＦＥＴ１５を形成する代わりに、基板に
エッチングされたトレンチ内に反転トランジスタが形成
される。このようなトランジスタ構造については、米国
特許第５３８６１３２号、第５０７１７８２号、第５１
４６４２６号、第４７７４５５６号に示されている。こ
のようなトレンチに形成されたトランジスタは、米国特
許第４９６４０８０号および５０７８４９８号に記載さ
れているような追加のプレーナ・デバイスと結合するこ
とができる。他のメモリ・セルは、米国特許第５３８２
５４０号に記載されているようなフローティング・ボデ
ィを備えたトランジスタを有する。また、米国特許第５
０１７９７７号に開示されている他の従来のメモリ・セ
ルは、トランジスタ間に分離埋込みビット線を備えてい
ない。このような従来のセルは、非セルフアライン式分
離技法のために最大実装密度を達成できないか、または
製作のために、選択エピタキシャル成長など、複雑な処
理方法を必要とし、このような方法は大規模生産には適
していない。
【００２１】メモリ・セル２７の垂直デバイスをＥＰＲ
ＯＭとして使用する代わりに、フローティング・ゲート
のない垂直トランジスタ１５をキャパシタとともにＤＲ
ＡＭアプリケーションに使用することもできる。図５
は、電界効果トランジスタ（ＦＥＴ）１０５と記憶キャ
パシタＣSとを有する典型的なＤＲＡＭセル１００の概
略図を示している。ＦＥＴ１０５のゲートはワード線Ｗ
／Ｌとして機能する。ビット線Ｂ／ＬはＦＥＴ１０５の
一方の端子に接続され、その端子はアプリケーションに
応じてＤＲＡＭのソースまたはドレインになる。もう一
方のＤＲＡＭ端子は記憶キャパシタＣSの記憶ノード１
１０に接続されている。記憶キャパシタＣSのもう一方
の端子はプレート１１５と呼ばれる。
ＯＭとして使用する代わりに、フローティング・ゲート
のない垂直トランジスタ１５をキャパシタとともにＤＲ
ＡＭアプリケーションに使用することもできる。図５
は、電界効果トランジスタ（ＦＥＴ）１０５と記憶キャ
パシタＣSとを有する典型的なＤＲＡＭセル１００の概
略図を示している。ＦＥＴ１０５のゲートはワード線Ｗ
／Ｌとして機能する。ビット線Ｂ／ＬはＦＥＴ１０５の
一方の端子に接続され、その端子はアプリケーションに
応じてＤＲＡＭのソースまたはドレインになる。もう一
方のＤＲＡＭ端子は記憶キャパシタＣSの記憶ノード１
１０に接続されている。記憶キャパシタＣSのもう一方
の端子はプレート１１５と呼ばれる。
【００２２】ワード線Ｗ／Ｌ上の適切な信号によってＦ
ＥＴ１０５がオンになると、ビット線Ｂ／Ｌと記憶ノー
ド１１０との間でデータが転送される。図５に示す標準
的な１トランジスタ／１キャパシタのセル１００は、図
６および図７にそれぞれ示すように、折返しビット線の
場合に８Ｆ2、オープン・ビット線アーキテクチャの場
合に４Ｆ2という理論上の最小面積を有する。
ＥＴ１０５がオンになると、ビット線Ｂ／Ｌと記憶ノー
ド１１０との間でデータが転送される。図５に示す標準
的な１トランジスタ／１キャパシタのセル１００は、図
６および図７にそれぞれ示すように、折返しビット線の
場合に８Ｆ2、オープン・ビット線アーキテクチャの場
合に４Ｆ2という理論上の最小面積を有する。
【００２３】図６は、活動ビット線Ｂ／Ｌおよび通過
（非活動）ビット線Ｂ／Ｌ'と活動ワード線Ｗ／Ｌおよ
び通過（非活動）ワード線Ｗ／Ｌ'とをそれぞれ有する
従来の折返しビット線ＤＲＡＭセル１２０の平面図を示
している。ワード線とビット線はそれぞれ幅Ｆを有す
る。ビット線とワード線は、幅Ｆ分だけ隣接ビット線お
よびワード線から分離されている。したがって、折返し
ビット線ＤＲＡＭセル１２０の面積は８Ｆ2になる。
（非活動）ビット線Ｂ／Ｌ'と活動ワード線Ｗ／Ｌおよ
び通過（非活動）ワード線Ｗ／Ｌ'とをそれぞれ有する
従来の折返しビット線ＤＲＡＭセル１２０の平面図を示
している。ワード線とビット線はそれぞれ幅Ｆを有す
る。ビット線とワード線は、幅Ｆ分だけ隣接ビット線お
よびワード線から分離されている。したがって、折返し
ビット線ＤＲＡＭセル１２０の面積は８Ｆ2になる。
【００２４】図７は、ビット線Ｂ／Ｌとワード線Ｗ／Ｌ
とを有する従来のオープン・ビット線ＤＲＡＭセル１５
０の平面図を示し、それぞれの線は長さＦを有し、長さ
Ｆ分だけ隣接セル（図示せず）の隣接線から分離されて
いる。したがって、オープン・ビット線ＤＲＡＭセル１
５０の面積は４Ｆ2になる。
とを有する従来のオープン・ビット線ＤＲＡＭセル１５
０の平面図を示し、それぞれの線は長さＦを有し、長さ
Ｆ分だけ隣接セル（図示せず）の隣接線から分離されて
いる。したがって、オープン・ビット線ＤＲＡＭセル１
５０の面積は４Ｆ2になる。
【００２５】接触および分離間隔の必要性のため、プレ
ーナ・トランジスタを使用する従来の設計では、何らか
のレベルでサブリソグラフィ・フィーチャを作成するこ
とによってのみ、このような最小セル・サイズの獲得が
可能になる。しかも、最小セル・サイズを獲得する場
合、図５のトランジスタ１０５の長さをできるだけ（Ｆ
まで）減じることが必要である。これにより、ゲート長
が短くされる。しかし、ゲート長が短くなると漏れ電流
が大きくなり、許容できなくなる。したがって、ビット
線上の電圧をそれに応じて低減しなければならない。こ
のため、記憶キャパシタＣS上に蓄積される電荷が低減
され、その結果、たとえば、論理１または０を示すよう
に蓄積電荷が正しく感知されることを保証するためにキ
ャパシタンスを大きくする必要がある。
ーナ・トランジスタを使用する従来の設計では、何らか
のレベルでサブリソグラフィ・フィーチャを作成するこ
とによってのみ、このような最小セル・サイズの獲得が
可能になる。しかも、最小セル・サイズを獲得する場
合、図５のトランジスタ１０５の長さをできるだけ（Ｆ
まで）減じることが必要である。これにより、ゲート長
が短くされる。しかし、ゲート長が短くなると漏れ電流
が大きくなり、許容できなくなる。したがって、ビット
線上の電圧をそれに応じて低減しなければならない。こ
のため、記憶キャパシタＣS上に蓄積される電荷が低減
され、その結果、たとえば、論理１または０を示すよう
に蓄積電荷が正しく感知されることを保証するためにキ
ャパシタンスを大きくする必要がある。
【００２６】記憶キャパシタＣSのキャパシタンスの増
大は、キャパシタ面積を増大するか、またはキャパシタ
・プレート間に位置する有効誘電厚を減少することによ
って達成される。キャパシタ面積の増大は、セル・サイ
ズも増大することなしに行うにはさらに難しくなってお
り、このため、ゲートを短縮するという目的が損なわれ
る。
大は、キャパシタ面積を増大するか、またはキャパシタ
・プレート間に位置する有効誘電厚を減少することによ
って達成される。キャパシタ面積の増大は、セル・サイ
ズも増大することなしに行うにはさらに難しくなってお
り、このため、ゲートを短縮するという目的が損なわれ
る。
【００２７】誘電厚をさらに減少することも難しい。と
いうのは、多くの従来の誘電体の厚さはすでに実用上の
最小厚に達しているからである。誘電厚をさらに減少す
るために、誘電率が高い代替誘電体が探求された。この
ような代替誘電体は、ビット線電圧の低減によって発生
する低電荷蓄積という問題の解決に貢献するが、ビット
線電圧をさらに低減することは、達成可能な最大誘電率
によって制限される。したがって、ビット線電圧をさら
に低減するためには、トランジスタ１０５のゲート長の
減少に代わる方法が必要である。
いうのは、多くの従来の誘電体の厚さはすでに実用上の
最小厚に達しているからである。誘電厚をさらに減少す
るために、誘電率が高い代替誘電体が探求された。この
ような代替誘電体は、ビット線電圧の低減によって発生
する低電荷蓄積という問題の解決に貢献するが、ビット
線電圧をさらに低減することは、達成可能な最大誘電率
によって制限される。したがって、ビット線電圧をさら
に低減するためには、トランジスタ１０５のゲート長の
減少に代わる方法が必要である。
【００２８】
【発明が解決しようとする課題】上記の説明を考慮する
と、チャネル・ホット電子トンネリングによるプログラ
ミングの代わりに、直接電子トンネリングによるセル・
プログラミングを可能にするために、隣接ビット線間で
は分離されているが、個々の各ビット線では連続してい
るソース領域を有する高密度メモリ・セルの必要性が存
在する。
と、チャネル・ホット電子トンネリングによるプログラ
ミングの代わりに、直接電子トンネリングによるセル・
プログラミングを可能にするために、隣接ビット線間で
は分離されているが、個々の各ビット線では連続してい
るソース領域を有する高密度メモリ・セルの必要性が存
在する。
【００２９】セルの横方向面積を増大せずに適切なゲー
ト長およびキャパシタを有するメモリ・セルの必要性も
存在する。
ト長およびキャパシタを有するメモリ・セルの必要性も
存在する。
【００３０】本発明の目的は、従来のメモリ・セル・ア
レイの問題を解消するメモリ・セル・アレイとそれを作
成する方法とを提供することにある。
レイの問題を解消するメモリ・セル・アレイとそれを作
成する方法とを提供することにある。
【００３１】本発明の他の目的は、追加のセル面積がス
タック・キャパシタ、キャパシタ接点、またはトランジ
スタ接点によって消費されないようなスタック・キャパ
シタを有するメモリ・セルを提供することにある。
タック・キャパシタ、キャパシタ接点、またはトランジ
スタ接点によって消費されないようなスタック・キャパ
シタを有するメモリ・セルを提供することにある。
【００３２】本発明の他の目的は、セル面積を増大せず
にアレイの隣接ビット線上に分離されたソースを有する
メモリ・セル・アレイとそれを作成する方法とを提供す
ることにある。
にアレイの隣接ビット線上に分離されたソースを有する
メモリ・セル・アレイとそれを作成する方法とを提供す
ることにある。
【００３３】本発明の他の目的は、アレイの隣接ビット
線間にセルフアライン式分離トレンチを有するメモリ・
セル・アレイとそれを作成する方法とを提供することに
ある。
線間にセルフアライン式分離トレンチを有するメモリ・
セル・アレイとそれを作成する方法とを提供することに
ある。
【００３４】本発明の他の目的は、セルの横方向面積を
増大せずに適切なゲート長およびキャパシタを有するメ
モリ・セルを提供することにある。
増大せずに適切なゲート長およびキャパシタを有するメ
モリ・セルを提供することにある。
【００３５】本発明の他の目的は、セルのボディ内の電
荷の蓄積を防止するメモリ・セルを提供することにあ
る。
荷の蓄積を防止するメモリ・セルを提供することにあ
る。
【００３６】本発明の他の目的は、セルのボディを下側
の基板から完全に分離せずに、セル・アレイのビット線
に沿ってセルフアライン式連続ソース領域を有するメモ
リ・セルを提供することにある。
の基板から完全に分離せずに、セル・アレイのビット線
に沿ってセルフアライン式連続ソース領域を有するメモ
リ・セルを提供することにある。
【００３７】本発明の他の目的は、ビット線電圧の低減
またはメモリ・セルの横方向面積の増大を行わずに、漏
れを低減するために適した適切なゲート長を有するメモ
リ・セルを提供することにある。
またはメモリ・セルの横方向面積の増大を行わずに、漏
れを低減するために適した適切なゲート長を有するメモ
リ・セルを提供することにある。
【００３８】
【課題を解決するための手段】本発明の上記その他の目
的は、半導体デバイスとそれを作成する方法によって達
成される。この半導体デバイスは、垂直ＭＯＳＦＥＴ半
導体デバイスである。この半導体デバイスは、たとえ
ば、単結晶基板にすることができる基板からエッチング
した半導体ピラー上に製作する。ピラーの基部に拡散ソ
ース領域を形成する。あるいは、ソース領域とドレイン
領域を注入またはエピタキシャル成長させる。
的は、半導体デバイスとそれを作成する方法によって達
成される。この半導体デバイスは、垂直ＭＯＳＦＥＴ半
導体デバイスである。この半導体デバイスは、たとえ
ば、単結晶基板にすることができる基板からエッチング
した半導体ピラー上に製作する。ピラーの基部に拡散ソ
ース領域を形成する。あるいは、ソース領域とドレイン
領域を注入またはエピタキシャル成長させる。
【００３９】さらに、セルフアライン式分離により、こ
のようなピラーのアレイを形成する。垂直メモリ・デバ
イスは、ピラーの上部にある高濃度ドープ領域と、それ
に続く反対のドーピング・タイプを備えたボディ領域
と、それに続くたとえば注入あるいはメモリ・アレイ内
の列（すなわち、ビット線）間に付着された高濃度ドー
プ酸化物、ポリシリコン、その他の適当な材料からの外
方拡散によって形成された高濃度ドープ・ソース領域と
を含む。
のようなピラーのアレイを形成する。垂直メモリ・デバ
イスは、ピラーの上部にある高濃度ドープ領域と、それ
に続く反対のドーピング・タイプを備えたボディ領域
と、それに続くたとえば注入あるいはメモリ・アレイ内
の列（すなわち、ビット線）間に付着された高濃度ドー
プ酸化物、ポリシリコン、その他の適当な材料からの外
方拡散によって形成された高濃度ドープ・ソース領域と
を含む。
【００４０】ピラー・トランジスタのボディは、その材
料からのソース外方拡散の量に応じて、下側の基板との
電気接触を維持するようにすることも、維持しないよう
にすることもできる。ソース外方拡散材料は、アニール
後に除去することも、または除去しないようにすること
もできる。そしてポリシリコンまたはその他の高導電ソ
ース材料の場合、この材料は、埋込み「ストラップ」と
して機能して、拡散ソース領域の抵抗を低減することが
できる。
料からのソース外方拡散の量に応じて、下側の基板との
電気接触を維持するようにすることも、維持しないよう
にすることもできる。ソース外方拡散材料は、アニール
後に除去することも、または除去しないようにすること
もできる。そしてポリシリコンまたはその他の高導電ソ
ース材料の場合、この材料は、埋込み「ストラップ」と
して機能して、拡散ソース領域の抵抗を低減することが
できる。
【００４１】アレイ内の各ピラーの基部にあるドープ領
域は、２ステップ・トレンチ・エッチング、酸化物付
着、化学研磨、拡散ソース形成後のＲＩＥエッチバック
によって形成されたセルフアライン式分離によって分離
する。
域は、２ステップ・トレンチ・エッチング、酸化物付
着、化学研磨、拡散ソース形成後のＲＩＥエッチバック
によって形成されたセルフアライン式分離によって分離
する。
【００４２】垂直トランジスタ、たとえば、ＭＯＳＦＥ
Ｔはトランスファ（転送）デバイスとして機能し、スタ
ック・キャパシタは１トランジスタ／１キャパシタＤＲ
ＡＭセルの記憶ノードとして機能する。アレイはビット
線（すなわち、列）間に分離ソース領域を有するので、
以下の３通りのアーキテクチャが形成される。すなわ
ち、プレート電極がすべての記憶ノードに共通するオー
プン・ビット線アーキテクチャと、プレート電極が列ま
たはビット線に配置された記憶ノードのみに共通する、
すなわち、異なるビット線または列が異なるプレート電
極を有するオープン／折返しアーキテクチャと、各セル
ごとに一方のワード線が活動ワード線になり、もう一方
が通過（非活動）ワード線になるようなスタック式トラ
ンジスタを有する各セルを通過する２本のワード線を備
えた折返しアーキテクチャである。
Ｔはトランスファ（転送）デバイスとして機能し、スタ
ック・キャパシタは１トランジスタ／１キャパシタＤＲ
ＡＭセルの記憶ノードとして機能する。アレイはビット
線（すなわち、列）間に分離ソース領域を有するので、
以下の３通りのアーキテクチャが形成される。すなわ
ち、プレート電極がすべての記憶ノードに共通するオー
プン・ビット線アーキテクチャと、プレート電極が列ま
たはビット線に配置された記憶ノードのみに共通する、
すなわち、異なるビット線または列が異なるプレート電
極を有するオープン／折返しアーキテクチャと、各セル
ごとに一方のワード線が活動ワード線になり、もう一方
が通過（非活動）ワード線になるようなスタック式トラ
ンジスタを有する各セルを通過する２本のワード線を備
えた折返しアーキテクチャである。
【００４３】直交方向にトレンチをエッチングする２ス
テップ・エッチ・プロセスを使用してピラーを形成する
ことができる。このエッチ・プロセスは、（単一ステッ
プ・エッチングによって形成した円形ピラーに比べ）よ
り矩形状の断面を備えたピラーを作成し、各トレンチの
エッチ深さに応じて、ピラーの高さを隣接側面上で変化
させることができる。
テップ・エッチ・プロセスを使用してピラーを形成する
ことができる。このエッチ・プロセスは、（単一ステッ
プ・エッチングによって形成した円形ピラーに比べ）よ
り矩形状の断面を備えたピラーを作成し、各トレンチの
エッチ深さに応じて、ピラーの高さを隣接側面上で変化
させることができる。
【００４４】列（ビット線）間のソース領域は、直交ワ
ード線トレンチより深いビット線トレンチをエッチング
することによって分離される。したがって、この２ステ
ップ・エッチは、セル・アクセス用の埋込みビット線と
して使用するためにアレイ列に沿って、埋込み拡散ソー
ス領域の連続性を維持するとともに、追加のストラップ
材料を所定の位置に維持する。
ード線トレンチより深いビット線トレンチをエッチング
することによって分離される。したがって、この２ステ
ップ・エッチは、セル・アクセス用の埋込みビット線と
して使用するためにアレイ列に沿って、埋込み拡散ソー
ス領域の連続性を維持するとともに、追加のストラップ
材料を所定の位置に維持する。
【００４５】この２ステップ・エッチは、矩形ピラー断
面が必要な場合に、ソース注入の前に両方のエッチ・ス
テップを完了することにより、共通ソース構成に使用す
ることもできる。フローティング・トランジスタ・ボデ
ィが必要な場合、エピタキシャル層を含むことができる
適度にドープした基板に注入することにより、すべての
処理ステップの前にソースを形成することもできる。
面が必要な場合に、ソース注入の前に両方のエッチ・ス
テップを完了することにより、共通ソース構成に使用す
ることもできる。フローティング・トランジスタ・ボデ
ィが必要な場合、エピタキシャル層を含むことができる
適度にドープした基板に注入することにより、すべての
処理ステップの前にソースを形成することもできる。
【００４６】各ピラーのメイン・ボディは、コントロー
ル酸化物と呼ばれる誘電層、たとえば、二酸化ケイ素を
含むゲート・スタックによって囲まれている。次に、ゲ
ート酸化物の周りに、たとえばポリシリコンでできたコ
ントロール・ゲートを形成する。
ル酸化物と呼ばれる誘電層、たとえば、二酸化ケイ素を
含むゲート・スタックによって囲まれている。次に、ゲ
ート酸化物の周りに、たとえばポリシリコンでできたコ
ントロール・ゲートを形成する。
【００４７】ゲート・スタックは、各ピラーの上部およ
び上部にある２つの高濃度ドープ領域の間に延びてい
る。ビット線方向に直交し、アレイの各行（またはワー
ド線）に沿ってピラーを接続するために、導電ゲート材
料（たとえば、ケイ化を用いた、または用いない、高濃
度ドープ・ポリシリコン）をアレイ上に付着させる。こ
のポリシリコンはコントロール・ゲートである。アレイ
内のピラーは、ビット線方向とワード線方向にわずかに
異なる量だけ分離することができる。
び上部にある２つの高濃度ドープ領域の間に延びてい
る。ビット線方向に直交し、アレイの各行（またはワー
ド線）に沿ってピラーを接続するために、導電ゲート材
料（たとえば、ケイ化を用いた、または用いない、高濃
度ドープ・ポリシリコン）をアレイ上に付着させる。こ
のポリシリコンはコントロール・ゲートである。アレイ
内のピラーは、ビット線方向とワード線方向にわずかに
異なる量だけ分離することができる。
【００４８】たとえば、ワード線方向に沿って距離Ｆ、
ビット線方向に沿って距離Ｆ＋Δだけ、ピラーを分離す
る。間隔Δを追加したために、リソグラフィなしにエッ
チングのみで、たとえば、ＲＩＥにより、隣接ワード線
間でゲート材料（またはコントロール・ゲート）を分離
することができる。したがって、ピラー間のトレンチを
含むピラーのアレイ全体の上に厚さ約０．５Ｆを有する
ポリシリコンを形成し、ピラーの上とワード線トレンチ
の底部に位置する水平ポリシリコンをエッチングするこ
とにより、隣接ワード線同士を分離することができる。
ワード線トレンチの底部のエッチングされるポリシリコ
ンは幅Δを有し、それを除去すると、距離Δだけワード
線同士が分離される。もし両方向でピラーの間隔が等し
い場合は、他の所望の方向でゲート材料を分離するため
に追加マスクを使用することができる。
ビット線方向に沿って距離Ｆ＋Δだけ、ピラーを分離す
る。間隔Δを追加したために、リソグラフィなしにエッ
チングのみで、たとえば、ＲＩＥにより、隣接ワード線
間でゲート材料（またはコントロール・ゲート）を分離
することができる。したがって、ピラー間のトレンチを
含むピラーのアレイ全体の上に厚さ約０．５Ｆを有する
ポリシリコンを形成し、ピラーの上とワード線トレンチ
の底部に位置する水平ポリシリコンをエッチングするこ
とにより、隣接ワード線同士を分離することができる。
ワード線トレンチの底部のエッチングされるポリシリコ
ンは幅Δを有し、それを除去すると、距離Δだけワード
線同士が分離される。もし両方向でピラーの間隔が等し
い場合は、他の所望の方向でゲート材料を分離するため
に追加マスクを使用することができる。
【００４９】上部領域の上のそれぞれのピラー上にスタ
ック・キャパシタを形成する。それぞれのスタック・キ
ャパシタは、上部領域の上に形成された記憶電極と、記
憶ノードの上に形成された誘電層と、誘電層の上に形成
されたプレート電極とを有する。一実施例では、プレー
ト電極同士が相互接続され、スタック・キャパシタの共
通プレート電極を形成する。これは、オープン・アーキ
テクチャと呼ばれる。
ック・キャパシタを形成する。それぞれのスタック・キ
ャパシタは、上部領域の上に形成された記憶電極と、記
憶ノードの上に形成された誘電層と、誘電層の上に形成
されたプレート電極とを有する。一実施例では、プレー
ト電極同士が相互接続され、スタック・キャパシタの共
通プレート電極を形成する。これは、オープン・アーキ
テクチャと呼ばれる。
【００５０】オープン／折返しアーキテクチャと呼ばれ
る他の実施例では、キャパシタ・プレートが共通ビット
線のみに沿って接続され、補ビット線を形成する。折返
しアーキテクチャと呼ばれるさらに他の実施例では、１
つのトランジスタの代わりに、一方が受動でもう一方が
能動の２つのトランジスタがスタック・キャパシタの下
に形成される。
る他の実施例では、キャパシタ・プレートが共通ビット
線のみに沿って接続され、補ビット線を形成する。折返
しアーキテクチャと呼ばれるさらに他の実施例では、１
つのトランジスタの代わりに、一方が受動でもう一方が
能動の２つのトランジスタがスタック・キャパシタの下
に形成される。
【００５１】
４Ｆ2メモリ・セル 図８は、本発明の一実施例によるメモリ・セル２０５の
アレイ２００を示している。例示的には、メモリ・セル
２０５はＭＯＳＦＥＴに基づくものである。アレイ２０
０は、異なるビット線２２０のセルフアライン式ソース
２１５を分離し隔離するセルフアライン式の浅いトレン
チ２１０を有する。アレイ２００とそれを作成する方法
は、セル面積を増大せずにリソグラフィによるソース分
離によって種々の困難を回避する。分離されたトレンチ
２１０は、ビット線トレンチと呼ばれることがあるが、
ビット線２２０と平行であり、ワード線２２５に直交す
る。
アレイ２００を示している。例示的には、メモリ・セル
２０５はＭＯＳＦＥＴに基づくものである。アレイ２０
０は、異なるビット線２２０のセルフアライン式ソース
２１５を分離し隔離するセルフアライン式の浅いトレン
チ２１０を有する。アレイ２００とそれを作成する方法
は、セル面積を増大せずにリソグラフィによるソース分
離によって種々の困難を回避する。分離されたトレンチ
２１０は、ビット線トレンチと呼ばれることがあるが、
ビット線２２０と平行であり、ワード線２２５に直交す
る。
【００５２】アレイ構造２００は、所与のビット線２２
０に沿って共通ソース２１５を維持するが、隣接ビット
線２２０では別々のソース２１５を有する。各セル２０
５のソース２１５はセルフアラインされる。したがっ
て、追加のマスク・ステップは不要であり、デバイスの
挙動を低下させるようなミスアライメントの可能性は一
切ない。しかも、アレイ２００のエッジに沿ったプレー
ナ型周辺支持回路デバイスも、同じ浅いトレンチ・エッ
チ・ステップを使用して分離することができ、プロセス
全体が簡略化される。
０に沿って共通ソース２１５を維持するが、隣接ビット
線２２０では別々のソース２１５を有する。各セル２０
５のソース２１５はセルフアラインされる。したがっ
て、追加のマスク・ステップは不要であり、デバイスの
挙動を低下させるようなミスアライメントの可能性は一
切ない。しかも、アレイ２００のエッジに沿ったプレー
ナ型周辺支持回路デバイスも、同じ浅いトレンチ・エッ
チ・ステップを使用して分離することができ、プロセス
全体が簡略化される。
【００５３】各メモリ・セル２０５は、基板２３５の上
で上方に延びるピラー２３０を有する垂直トランジスタ
である。基板は、シリコン（Ｓｉ）などの単結晶半導体
基板であり、例えばＰ型材料でドーピングすることがで
きる。各ピラー２３０の上部領域および下部領域は、例
えばＮ型材料でドーピングし、ドレイン領域２４０とソ
ース領域２１５をそれぞれ形成する。ドレイン２４０と
ソース２１５の間にある各ピラー２３０の中間領域は、
Ｐ型材料を使用して軽くドーピングし、Ｎ型のソース領
域とドレイン領域との間のＭＯＳＦＥＴチャネルとして
機能するようにする。
で上方に延びるピラー２３０を有する垂直トランジスタ
である。基板は、シリコン（Ｓｉ）などの単結晶半導体
基板であり、例えばＰ型材料でドーピングすることがで
きる。各ピラー２３０の上部領域および下部領域は、例
えばＮ型材料でドーピングし、ドレイン領域２４０とソ
ース領域２１５をそれぞれ形成する。ドレイン２４０と
ソース２１５の間にある各ピラー２３０の中間領域は、
Ｐ型材料を使用して軽くドーピングし、Ｎ型のソース領
域とドレイン領域との間のＭＯＳＦＥＴチャネルとして
機能するようにする。
【００５４】図８は、ドレイン２４０の上に形成された
ＳｉＮ層２４５などの上部マスク層２４５も示してい
る。上部マスク層２４５はピラー２３０の形成に使用す
る。各ピラー２３０は、ワード線２２５に沿ってＦ×Ｆ
という寸法を有する。隣接ピラー間は、ワード線２２５
に沿って距離Ｆ、ビット線２２０に沿って距離Ｆ＋Δだ
け分離されるが、Δは約０．２Ｆである。
ＳｉＮ層２４５などの上部マスク層２４５も示してい
る。上部マスク層２４５はピラー２３０の形成に使用す
る。各ピラー２３０は、ワード線２２５に沿ってＦ×Ｆ
という寸法を有する。隣接ピラー間は、ワード線２２５
に沿って距離Ｆ、ビット線２２０に沿って距離Ｆ＋Δだ
け分離されるが、Δは約０．２Ｆである。
【００５５】図９は、誘電体充填２５０、化学研磨、エ
ッチバックを行った後のアレイ２００を示している。例
示的には、トレンチ２１０の充填に使用する誘電体２５
０は、シリコンの酸化物などの酸化物である。各ピラー
２３０の外側表面はコントロール・ゲート２７５を有す
るが、これは明確にするため図９では省略し、図１０お
よび図１５に示す。コントロール・ゲート２７５は、図
９に示すワード線２２５として機能する。ドレイン２４
０はビット線２２０として機能し、ソース２１５は埋込
みビット線として機能する。
ッチバックを行った後のアレイ２００を示している。例
示的には、トレンチ２１０の充填に使用する誘電体２５
０は、シリコンの酸化物などの酸化物である。各ピラー
２３０の外側表面はコントロール・ゲート２７５を有す
るが、これは明確にするため図９では省略し、図１０お
よび図１５に示す。コントロール・ゲート２７５は、図
９に示すワード線２２５として機能する。ドレイン２４
０はビット線２２０として機能し、ソース２１５は埋込
みビット線として機能する。
【００５６】図１０および図１１は、ワード線方向３１
２とビット線方向３１４に沿ったメモリ・セル２０５の
断面図をそれぞれ示している。図１０に示すように、ソ
ース２１５は完全にセルフアラインされ、ピラー２３０
の下の領域を完全に充填する。さらに、ソース２１５
は、浅いトレンチ２１０によって異なるビット線のＭＯ
ＳＦＥＴのソースから分離されている。
２とビット線方向３１４に沿ったメモリ・セル２０５の
断面図をそれぞれ示している。図１０に示すように、ソ
ース２１５は完全にセルフアラインされ、ピラー２３０
の下の領域を完全に充填する。さらに、ソース２１５
は、浅いトレンチ２１０によって異なるビット線のＭＯ
ＳＦＥＴのソースから分離されている。
【００５７】ソース２１５はデバイス・ピラーの下で完
全にセルフアラインされるので、ビット線２２０（図
９）間のソース／ゲートのオーバラップは小さくなって
いる。このため、アレイ２００の全体的なキャパシタン
スが低減される。
全にセルフアラインされるので、ビット線２２０（図
９）間のソース／ゲートのオーバラップは小さくなって
いる。このため、アレイ２００の全体的なキャパシタン
スが低減される。
【００５８】ゲート領域はソース２１５とドレイン２４
０の間の中間領域においてピラー２３０の側壁上に形成
される。ゲート領域はソース領域２１５とドレイン領域
２４０との間の抵抗を制御する。ゲート領域は、ピラー
の中間領域においてピラー２３０の少なくとも１つの側
壁上に形成することができる。あるいは、ゲート領域
は、ピラーを取り巻く取り巻きゲート（ラップアラウン
ド・ゲート）を形成するように、ピラーの中間領域にお
いてすべてのピラー側壁上に形成することもできる。
０の間の中間領域においてピラー２３０の側壁上に形成
される。ゲート領域はソース領域２１５とドレイン領域
２４０との間の抵抗を制御する。ゲート領域は、ピラー
の中間領域においてピラー２３０の少なくとも１つの側
壁上に形成することができる。あるいは、ゲート領域
は、ピラーを取り巻く取り巻きゲート（ラップアラウン
ド・ゲート）を形成するように、ピラーの中間領域にお
いてすべてのピラー側壁上に形成することもできる。
【００５９】図示のように、ゲート領域は、ピラー２３
０の周りに形成されたトンネル酸化物２６０と、それに
続く第１のゲート電極とを含むが、このゲート電極はフ
ローティング・ゲート２６５を形成するためにすべての
側で分離される。フローティング・ゲートを備えた垂直
ＭＯＳＦＥＴ２０５は、メモリ・アプリケーションに使
用することができる。ゲート酸化物２７０は、コントロ
ール・ゲート２７５からフローティング・ゲートを分離
する。コントロール・ゲート２７５はワード線２２５と
して機能する。例示的には、フローティング・ゲート２
６５とコントロール・ゲート２７５はポリシリコンであ
る。
０の周りに形成されたトンネル酸化物２６０と、それに
続く第１のゲート電極とを含むが、このゲート電極はフ
ローティング・ゲート２６５を形成するためにすべての
側で分離される。フローティング・ゲートを備えた垂直
ＭＯＳＦＥＴ２０５は、メモリ・アプリケーションに使
用することができる。ゲート酸化物２７０は、コントロ
ール・ゲート２７５からフローティング・ゲートを分離
する。コントロール・ゲート２７５はワード線２２５と
して機能する。例示的には、フローティング・ゲート２
６５とコントロール・ゲート２７５はポリシリコンであ
る。
【００６０】図１１に示すように、ソース２１５は所与
のビット線に沿って連続している。トレンチ２１０（図
８ないし図１０）の充填に使用する酸化物２５０は、追
加の処理ステップなしでビット線方向３１４に沿ってポ
リシリコン・ゲート２６５および２７５とソース領域２
１５との間に必要なスペーサ２８０も形成する。ソース
／ゲートのショート（短絡）の防止に加え、スペーサ２
８０はソース／ゲートのオーバラップ・キャパシタンス
も低減する。
のビット線に沿って連続している。トレンチ２１０（図
８ないし図１０）の充填に使用する酸化物２５０は、追
加の処理ステップなしでビット線方向３１４に沿ってポ
リシリコン・ゲート２６５および２７５とソース領域２
１５との間に必要なスペーサ２８０も形成する。ソース
／ゲートのショート（短絡）の防止に加え、スペーサ２
８０はソース／ゲートのオーバラップ・キャパシタンス
も低減する。
【００６１】ピラー２３０の下にソースを配置すると、
ラップアラウンド・ゲートを備えたフローティング・ボ
ディのＭＯＳＦＥＴを得ることもできる。これは、D.
J. Frank、S. E. Laux、M. V. Fischettiによる「Monte
Carlo simulation of a 30nmdual gate MOSFET: How s
hort can Si go?」（Inter. Electron. Devices Meetin
g, 1992, p.553）においてシミュレートされたデュアル
ゲートＭＯＳＦＥＴ構造と同様のものである。このシミ
ュレーションでは、デュアルゲートＭＯＳＦＥＴによっ
てスケーラビリティが向上し、ＭＯＳＦＥＴ設計よりゲ
ート長が短縮されることが示されている。３０ｎｍ程度
の短い有効ゲート長を備えたデバイスがシミュレートさ
れており、良好な挙動の特性を有することが示されてい
る。デュアル（またはラップアラウンド）ゲート構造に
よるゲート・コントロールの改良により、しきい値のロ
ールオフやドレイン誘導による障壁低下を含む、有害な
短チャネル効果の発生が抑制される。
ラップアラウンド・ゲートを備えたフローティング・ボ
ディのＭＯＳＦＥＴを得ることもできる。これは、D.
J. Frank、S. E. Laux、M. V. Fischettiによる「Monte
Carlo simulation of a 30nmdual gate MOSFET: How s
hort can Si go?」（Inter. Electron. Devices Meetin
g, 1992, p.553）においてシミュレートされたデュアル
ゲートＭＯＳＦＥＴ構造と同様のものである。このシミ
ュレーションでは、デュアルゲートＭＯＳＦＥＴによっ
てスケーラビリティが向上し、ＭＯＳＦＥＴ設計よりゲ
ート長が短縮されることが示されている。３０ｎｍ程度
の短い有効ゲート長を備えたデバイスがシミュレートさ
れており、良好な挙動の特性を有することが示されてい
る。デュアル（またはラップアラウンド）ゲート構造に
よるゲート・コントロールの改良により、しきい値のロ
ールオフやドレイン誘導による障壁低下を含む、有害な
短チャネル効果の発生が抑制される。
【００６２】セルフアライン式トレンチ分離を備えたア
レイ２００を形成する方法は以下のステップを含む。
レイ２００を形成する方法は以下のステップを含む。
【００６３】Ｉ．ワード線方向３１２に沿った断面図で
ある図１２に示すように、基板２３５にイオン３１０の
ブランケット注入を施すことによって、ソース領域２１
５とドレイン領域２４０を形成する。ただし、ソース注
入２１５は、約３５０ｎｍの深さの深い注入である。必
要であれば、このステップ中にフォトレジスト・マスク
を使用して、プレーナ型周辺支持回路デバイスが形成さ
れるエッジ領域を保護する。あるいは、エピタキシャル
成長を使用して、ソース領域２１５とドレイン領域２４
０を形成することもできる。
ある図１２に示すように、基板２３５にイオン３１０の
ブランケット注入を施すことによって、ソース領域２１
５とドレイン領域２４０を形成する。ただし、ソース注
入２１５は、約３５０ｎｍの深さの深い注入である。必
要であれば、このステップ中にフォトレジスト・マスク
を使用して、プレーナ型周辺支持回路デバイスが形成さ
れるエッジ領域を保護する。あるいは、エピタキシャル
成長を使用して、ソース領域２１５とドレイン領域２４
０を形成することもできる。
【００６４】II．図１３に示すように、注入済みウェハ
または基板２３５全体にわたって窒化物マスクなどのマ
スク２９０を付着させ、ビット線方向３１４に平行な方
向にアレイ領域を横切る平行線としてパターンを形成す
る。このような窒化物線２９０は幅Ｆを有し、間隔Ｆだ
け互いに分離されている。窒化物線２９０は、ビット線
に沿って垂直ＭＯＳデバイス用のピラーを定義する。
または基板２３５全体にわたって窒化物マスクなどのマ
スク２９０を付着させ、ビット線方向３１４に平行な方
向にアレイ領域を横切る平行線としてパターンを形成す
る。このような窒化物線２９０は幅Ｆを有し、間隔Ｆだ
け互いに分離されている。窒化物線２９０は、ビット線
に沿って垂直ＭＯＳデバイス用のピラーを定義する。
【００６５】III．窒化物線２９０間に位置する基板２
３５にエッチング、たとえば、反応性イオン・エッチン
グ（ＲＩＥ）を施すことにより、約３００ｎｍ〜５００
ｎｍの深さ３１５を有する浅いトレンチ２１０を形成す
る。エッチ深さ３１５は深いソース注入２１５の全到達
範囲よりわずかに大きい。この浅いトレンチ２１０は、
隣接ビット線間のソース２１５を分離するために後続の
エッチング・ステップ（Ｖ）で更に深くエッチングされ
る。
３５にエッチング、たとえば、反応性イオン・エッチン
グ（ＲＩＥ）を施すことにより、約３００ｎｍ〜５００
ｎｍの深さ３１５を有する浅いトレンチ２１０を形成す
る。エッチ深さ３１５は深いソース注入２１５の全到達
範囲よりわずかに大きい。この浅いトレンチ２１０は、
隣接ビット線間のソース２１５を分離するために後続の
エッチング・ステップ（Ｖ）で更に深くエッチングされ
る。
【００６６】IV．図１４に示すように、窒化物線または
ストリップ２９０にパターンを形成し、ビット線に沿っ
た窒化物領域２４５を形成する。各窒化物領域２４５
は、Ｆ×Ｆの寸法を有する正方形であり、ビット線方向
３１４に沿って長さＦ＋Δ分だけ隣接窒化物領域２４５
から離れている。明確にするため、図１４には窒化物領
域２４５を１つだけ示す。ワード線間のゲートのショー
トを防止するため、ビット線方向３１４に沿った窒化物
領域２４５間の間隔Ｆ＋Δはワード線方向３１２に沿っ
た間隔Ｆより大きくなっている。これは、図８にも示さ
れている。
ストリップ２９０にパターンを形成し、ビット線に沿っ
た窒化物領域２４５を形成する。各窒化物領域２４５
は、Ｆ×Ｆの寸法を有する正方形であり、ビット線方向
３１４に沿って長さＦ＋Δ分だけ隣接窒化物領域２４５
から離れている。明確にするため、図１４には窒化物領
域２４５を１つだけ示す。ワード線間のゲートのショー
トを防止するため、ビット線方向３１４に沿った窒化物
領域２４５間の間隔Ｆ＋Δはワード線方向３１２に沿っ
た間隔Ｆより大きくなっている。これは、図８にも示さ
れている。
【００６７】Ｖ．図８に戻ると、最終ピラー形状を形成
するために、エッチング・ステップ、たとえば、ＲＩＥ
をもう一度実行する。このエッチの深さ３２０は、約３
５０ｎｍ〜５００ｎｍであるが、各ビット線２２０に沿
ったピラー２３０間のプラトー（平坦領域）３２５上で
深い注入ソース領域２１５にちょうど達するように設定
する。この第２のエッチにより、ビット線２２０間に位
置するトレンチ２１０は、全体的な深さが約７００ｎｍ
〜１μｍになるまで変形する。この深いビット線トレン
チ２１０は、ワード線方向３１２でソース２１５を切り
離す。
するために、エッチング・ステップ、たとえば、ＲＩＥ
をもう一度実行する。このエッチの深さ３２０は、約３
５０ｎｍ〜５００ｎｍであるが、各ビット線２２０に沿
ったピラー２３０間のプラトー（平坦領域）３２５上で
深い注入ソース領域２１５にちょうど達するように設定
する。この第２のエッチにより、ビット線２２０間に位
置するトレンチ２１０は、全体的な深さが約７００ｎｍ
〜１μｍになるまで変形する。この深いビット線トレン
チ２１０は、ワード線方向３１２でソース２１５を切り
離す。
【００６８】ステップIIIおよびＶからなるこの２ステ
ップ・エッチ・プロセスは正方形ピラーを形成するが、
これは、単一エッチ・プロセスで形成可能な円形ピラー
に比べ、有利なものである。さらに、ビット線２２０間
に位置する列またはビット線トレンチ２１０およびワー
ド線２２５間に位置する行またはワード線トレンチ４３
０の深さが異なるため、この２エッチ・プロセスによ
り、ピラーの高さを行列で変化させることができる。
ップ・エッチ・プロセスは正方形ピラーを形成するが、
これは、単一エッチ・プロセスで形成可能な円形ピラー
に比べ、有利なものである。さらに、ビット線２２０間
に位置する列またはビット線トレンチ２１０およびワー
ド線２２５間に位置する行またはワード線トレンチ４３
０の深さが異なるため、この２エッチ・プロセスによ
り、ピラーの高さを行列で変化させることができる。
【００６９】２エッチ・プロセスは、埋込みソース領域
２１５のアレイ列（またはビット線方向）に沿った連続
性ならびに図１６に関連して記載する追加のストラップ
材料４６０の連続性を維持する。このため、セル・アク
セス用の埋込みビット線としてソース領域２１５を使用
できるようになる。
２１５のアレイ列（またはビット線方向）に沿った連続
性ならびに図１６に関連して記載する追加のストラップ
材料４６０の連続性を維持する。このため、セル・アク
セス用の埋込みビット線としてソース領域２１５を使用
できるようになる。
【００７０】ピラーの形成前にソース領域を注入するの
で、ソース領域はピラーのフットプリント全体を占有す
る。このため、下側の基板２３５からピラー・ボディが
分離され、その結果、フローティング・ボディ・トラン
ジスタが得られる。以下に記載する他の実施例では、図
２０に示すようにピラー・ボディが下側の基板２３５に
接触したままになり、列トレンチ２１０の側壁部分に設
けられる材料４６０からのドーパントの外方拡散によっ
てソース領域４０５を形成する。あるいは、ピラー形成
後にソース領域４０５を形成する。
で、ソース領域はピラーのフットプリント全体を占有す
る。このため、下側の基板２３５からピラー・ボディが
分離され、その結果、フローティング・ボディ・トラン
ジスタが得られる。以下に記載する他の実施例では、図
２０に示すようにピラー・ボディが下側の基板２３５に
接触したままになり、列トレンチ２１０の側壁部分に設
けられる材料４６０からのドーパントの外方拡散によっ
てソース領域４０５を形成する。あるいは、ピラー形成
後にソース領域４０５を形成する。
【００７１】VI．図９に戻ると、すべてのトレンチに、
たとえば酸化物などの絶縁材料または誘電材料２５０を
充填する。次に、たとえば化学研磨を使用してウェハを
平坦化し、プレーナ表面を達成する。この時点でウェハ
の表面は、酸化物２５０によって囲まれた各ピラー２３
０の上にある窒化物２４５のアイランドを含む。
たとえば酸化物などの絶縁材料または誘電材料２５０を
充填する。次に、たとえば化学研磨を使用してウェハを
平坦化し、プレーナ表面を達成する。この時点でウェハ
の表面は、酸化物２５０によって囲まれた各ピラー２３
０の上にある窒化物２４５のアイランドを含む。
【００７２】VII．最終エッチング・ステップ、たとえ
ば、ＲＩＥを実行し、ゲート・スタック形成前にピラー
の壁面を露出する。ただし、このステップは、シリコン
ではなく、酸化物だけをエッチするものである。このエ
ッチングは、ビット線２２０に沿ったピラー２３０間の
Ｓｉプラトー３２５（図８）より約３０〜４０ｎｍ上の
ところで止まるように時間設定される。図９ないし図１
１に示すように、酸化物層２５０は、約３０〜４０ｎｍ
の厚さ３３０を有するスペーサ２８０として機能する。
ば、ＲＩＥを実行し、ゲート・スタック形成前にピラー
の壁面を露出する。ただし、このステップは、シリコン
ではなく、酸化物だけをエッチするものである。このエ
ッチングは、ビット線２２０に沿ったピラー２３０間の
Ｓｉプラトー３２５（図８）より約３０〜４０ｎｍ上の
ところで止まるように時間設定される。図９ないし図１
１に示すように、酸化物層２５０は、約３０〜４０ｎｍ
の厚さ３３０を有するスペーサ２８０として機能する。
【００７３】スペーサ２８０は、ソース注入２１５から
ゲート（図１０および図１１に示すフローティング・ゲ
ート２６５とコントロール・ゲート２７５の両方）を分
離する。これは、ゲート２６５、２７５がソース２１５
にショートするのを防止するものである。このスペーサ
２８０の厚さ３３０は、ゲート／ソースのオーバラップ
・キャパシタンスを最小限にするように選択される。
ゲート（図１０および図１１に示すフローティング・ゲ
ート２６５とコントロール・ゲート２７５の両方）を分
離する。これは、ゲート２６５、２７５がソース２１５
にショートするのを防止するものである。このスペーサ
２８０の厚さ３３０は、ゲート／ソースのオーバラップ
・キャパシタンスを最小限にするように選択される。
【００７４】VIII．結果的に図９に示すアレイ２００が
得られるように、ピラー側壁上に残っている酸化物を除
去する。この時点でピラー２３０およびソース／ドレイ
ン領域２１５，２４０をアニールし、従来のフローティ
ング・ゲート・プロセスを実行してデバイスを仕上げる
ことができる。後述するように、最終的なデバイスの断
面図を図１０および図１１に示す。
得られるように、ピラー側壁上に残っている酸化物を除
去する。この時点でピラー２３０およびソース／ドレイ
ン領域２１５，２４０をアニールし、従来のフローティ
ング・ゲート・プロセスを実行してデバイスを仕上げる
ことができる。後述するように、最終的なデバイスの断
面図を図１０および図１１に示す。
【００７５】次に、ピラー２３０の周りにゲート構造を
形成する。このゲート構造の形成は、ソース領域２１５
とドレイン領域２４０との間のピラーの中間領域で、ピ
ラーの１つの側壁、または少なくとも２つの側壁、ある
いはすべての側壁上にゲート領域を形成するステップを
含む。
形成する。このゲート構造の形成は、ソース領域２１５
とドレイン領域２４０との間のピラーの中間領域で、ピ
ラーの１つの側壁、または少なくとも２つの側壁、ある
いはすべての側壁上にゲート領域を形成するステップを
含む。
【００７６】図１０および図１１に示すように、ゲート
領域の形成は、ピラーの中間領域の側壁（複数も可）の
上にトンネル酸化物２６０を形成するステップと、トン
ネル酸化物の上に、フローティング・ゲートを形成する
ように絶縁される第１のゲート２６５を形成するステッ
プと、フローティング・ゲート２６５の上にゲート酸化
物２７０を形成するステップと、ゲート酸化物２７０の
上にコントロール・ゲート２７５を形成するステップと
を含む。例示的には、トンネル酸化物２６０とゲート酸
化物２７０は熱成長可能な二酸化ケイ素であり、フロー
ティング・ゲート２６５とコントロール・ゲート２７５
はケイ化を用いた、または用いない、高濃度ドープ・ポ
リシリコンなどの導電材料である。
領域の形成は、ピラーの中間領域の側壁（複数も可）の
上にトンネル酸化物２６０を形成するステップと、トン
ネル酸化物の上に、フローティング・ゲートを形成する
ように絶縁される第１のゲート２６５を形成するステッ
プと、フローティング・ゲート２６５の上にゲート酸化
物２７０を形成するステップと、ゲート酸化物２７０の
上にコントロール・ゲート２７５を形成するステップと
を含む。例示的には、トンネル酸化物２６０とゲート酸
化物２７０は熱成長可能な二酸化ケイ素であり、フロー
ティング・ゲート２６５とコントロール・ゲート２７５
はケイ化を用いた、または用いない、高濃度ドープ・ポ
リシリコンなどの導電材料である。
【００７７】図２５および図２６は、本発明の他の実施
例によりＥＥＰＲＯＭとして使用するフローティング・
ゲート垂直ＭＯＳＦＥＴなどのメモリ・セル４００のワ
ード線方向３１２およびビット線方向３１４に沿った断
面図をそれぞれ示している。ＥＥＰＲＯＭ４００は図１
０および図１１に示すＥＰＲＯＭ２０５と同様のもので
あるが、ソース４０５は下側の基板２３５からピラー２
３０のボディを分離していない。ピラー２３０のボディ
は、ソース領域４０５とドレイン領域２４０との間にあ
るピラー２３０の中間部分である。ピラー・ボディと下
側の基板との連続性により、ピラー・ボディに電荷が蓄
積されるのが防止される。当然のことながら、ピラー２
３０の下にソースが完全に形成され、下側の基板２３５
からピラー・ボディを分離してフローティング・ピラー
・ボディを形成するまで、ソース外方拡散を続行するこ
とができる。
例によりＥＥＰＲＯＭとして使用するフローティング・
ゲート垂直ＭＯＳＦＥＴなどのメモリ・セル４００のワ
ード線方向３１２およびビット線方向３１４に沿った断
面図をそれぞれ示している。ＥＥＰＲＯＭ４００は図１
０および図１１に示すＥＰＲＯＭ２０５と同様のもので
あるが、ソース４０５は下側の基板２３５からピラー２
３０のボディを分離していない。ピラー２３０のボディ
は、ソース領域４０５とドレイン領域２４０との間にあ
るピラー２３０の中間部分である。ピラー・ボディと下
側の基板との連続性により、ピラー・ボディに電荷が蓄
積されるのが防止される。当然のことながら、ピラー２
３０の下にソースが完全に形成され、下側の基板２３５
からピラー・ボディを分離してフローティング・ピラー
・ボディを形成するまで、ソース外方拡散を続行するこ
とができる。
【００７８】ソース４０５はソース材料４６０からの外
方拡散によって形成される。ソース材料４６０は、ポリ
シリコンまたは他の高導電材料にすることができ、拡散
ソース領域４０５の抵抗を低減するための埋込みストラ
ップとして機能する。あるいは、ソース材料４６０は、
高濃度ドープ酸化物、砒素ガラス（ＡＳＧ）、その他の
適当な材料にすることができ、ソース領域４０５の形成
後に除去することもできる。
方拡散によって形成される。ソース材料４６０は、ポリ
シリコンまたは他の高導電材料にすることができ、拡散
ソース領域４０５の抵抗を低減するための埋込みストラ
ップとして機能する。あるいは、ソース材料４６０は、
高濃度ドープ酸化物、砒素ガラス（ＡＳＧ）、その他の
適当な材料にすることができ、ソース領域４０５の形成
後に除去することもできる。
【００７９】図１５および図１６は、セルフアライン式
ソース拡散分離プロセスによって形成されたフローティ
ングゲートＭＯＳＦＥＴなどの垂直メモリ・デバイス４
００のアレイ４２０を示している。図９および図２３に
示す分離酸化物２５０は、明確にするために図１５およ
び図１６から省略されているが、通常はこの酸化物がす
べてのピラーおよびトレンチの間の空間を埋めている。
ソース拡散分離プロセスによって形成されたフローティ
ングゲートＭＯＳＦＥＴなどの垂直メモリ・デバイス４
００のアレイ４２０を示している。図９および図２３に
示す分離酸化物２５０は、明確にするために図１５およ
び図１６から省略されているが、通常はこの酸化物がす
べてのピラーおよびトレンチの間の空間を埋めている。
【００８０】図１５は、各アレイ列またはビット線２２
０が共通のセルフアライン式拡散ソース領域４０５を有
するようなアレイ４２０を示している。埋込みビット線
２２０はソース材料４６０（図１６）からの外方拡散に
よって形成されるが、このソース材料はソース４０５の
形成後に除去することができる。図１６は、埋込みビッ
ト線２２０（またはソース４０５）の抵抗を低減するた
めにソース外方拡散後に所定の位置に残される、たとえ
ば、高濃度ドープ・ポリシリコンのソース材料埋込み
「ストラップ」４６０を示している。
０が共通のセルフアライン式拡散ソース領域４０５を有
するようなアレイ４２０を示している。埋込みビット線
２２０はソース材料４６０（図１６）からの外方拡散に
よって形成されるが、このソース材料はソース４０５の
形成後に除去することができる。図１６は、埋込みビッ
ト線２２０（またはソース４０５）の抵抗を低減するた
めにソース外方拡散後に所定の位置に残される、たとえ
ば、高濃度ドープ・ポリシリコンのソース材料埋込み
「ストラップ」４６０を示している。
【００８１】図１５および図１６のピラー２３０が正方
形になっているのは、前述の２ステップ・エッチ・プロ
セスによる。トランジスタ・ピラーのボディは依然とし
て基板２３５に接触している。というのは、各ピラー２
３０の両側からのソース領域４０５同士の接合を防止す
るために、ソース外方拡散４０５が制限されているから
である。下側の基板２３５からピラーのボディが分離さ
れているフローティング・ボディ・トランジスタが必要
である場合、ピラーの両側からのソース領域４０５同士
が接触するように、ソース材料４６０（図１６）からの
外方拡散をさらに行うためにより長時間の間、アニール
を行う。
形になっているのは、前述の２ステップ・エッチ・プロ
セスによる。トランジスタ・ピラーのボディは依然とし
て基板２３５に接触している。というのは、各ピラー２
３０の両側からのソース領域４０５同士の接合を防止す
るために、ソース外方拡散４０５が制限されているから
である。下側の基板２３５からピラーのボディが分離さ
れているフローティング・ボディ・トランジスタが必要
である場合、ピラーの両側からのソース領域４０５同士
が接触するように、ソース材料４６０（図１６）からの
外方拡散をさらに行うためにより長時間の間、アニール
を行う。
【００８２】あるいは、図１２に関連して説明したよう
に、ピラーを形成するアレイ製作の前にソース注入を行
うこともできる。
に、ピラーを形成するアレイ製作の前にソース注入を行
うこともできる。
【００８３】ただし、トランジスタに電荷が蓄積するた
め、フローティング・ピラー・ボディは多くのアプリケ
ーションでは望ましくないが、これは、ドレイン誘導の
障壁低下（ＤＩＢＬ）が軽減されるなどの利点を有し、
アプリケーションによっては欠点を相殺する可能性があ
る。
め、フローティング・ピラー・ボディは多くのアプリケ
ーションでは望ましくないが、これは、ドレイン誘導の
障壁低下（ＤＩＢＬ）が軽減されるなどの利点を有し、
アプリケーションによっては欠点を相殺する可能性があ
る。
【００８４】図１５および図１６では、隣接ビット線２
２０間のソース拡散領域４０５は、ビット線２２０間に
あってビット線トレンチまたは列トレンチと呼ばれる深
いトレンチ２１０を形成するためにさらにエッチングす
ることによって、互いに分離されている。列トレンチ２
１０は、ワード線２２５間に位置するトレンチ４３０よ
り深くエッチングされるが、このトレンチはワード線ト
レンチまたは行トレンチ４３０と呼ばれる。必要であれ
ば、ソース形成前に両方のトレンチ２１０、４３０を同
じ深さまでエッチングすることにより、共通ソース（す
なわち、すべてのワード線およびビット線に共通するソ
ース）を達成することができる。
２０間のソース拡散領域４０５は、ビット線２２０間に
あってビット線トレンチまたは列トレンチと呼ばれる深
いトレンチ２１０を形成するためにさらにエッチングす
ることによって、互いに分離されている。列トレンチ２
１０は、ワード線２２５間に位置するトレンチ４３０よ
り深くエッチングされるが、このトレンチはワード線ト
レンチまたは行トレンチ４３０と呼ばれる。必要であれ
ば、ソース形成前に両方のトレンチ２１０、４３０を同
じ深さまでエッチングすることにより、共通ソース（す
なわち、すべてのワード線およびビット線に共通するソ
ース）を達成することができる。
【００８５】図９ないし図１１と同様に、埋込みビット
線２２０をワード線２２５から分離するスペーサ２８０
を形成するために、絶縁体２５０を付着させ、エッチン
グする。スペーサ２８０については図２３に示す。前述
のように、各ピラー２３０の上にドレイン２４０を形成
する。さらに、図１０および図１１に関連して説明した
ように、コントロール・ゲート２７５がワード線２２５
として機能するようなゲート構造を各ピラー２３０の周
りに形成する。このゲート構造は、トンネル酸化物２６
０と、フローティング・ゲート２６５と、ゲート酸化物
２７０と、コントロール・ゲート２７５とを含むことが
できる。
線２２０をワード線２２５から分離するスペーサ２８０
を形成するために、絶縁体２５０を付着させ、エッチン
グする。スペーサ２８０については図２３に示す。前述
のように、各ピラー２３０の上にドレイン２４０を形成
する。さらに、図１０および図１１に関連して説明した
ように、コントロール・ゲート２７５がワード線２２５
として機能するようなゲート構造を各ピラー２３０の周
りに形成する。このゲート構造は、トンネル酸化物２６
０と、フローティング・ゲート２６５と、ゲート酸化物
２７０と、コントロール・ゲート２７５とを含むことが
できる。
【００８６】図８に関連して前述したように、隣接アレ
イ行またはワード線２２５同士を分離するためにリソグ
ラフィは一切不要である。これは、ワード線２２５間の
間隔Ｆ＋Δがアレイ列またはビット線２２０間の間隔Ｆ
より大きいからである。
イ行またはワード線２２５同士を分離するためにリソグ
ラフィは一切不要である。これは、ワード線２２５間の
間隔Ｆ＋Δがアレイ列またはビット線２２０間の間隔Ｆ
より大きいからである。
【００８７】図１５および図１６のアレイ４２０を形成
するプロセス・ステップは、図８および図９のアレイ２
００に関連して説明したものと同様である。このような
プロセス・ステップは以下のステップを含む。
するプロセス・ステップは、図８および図９のアレイ２
００に関連して説明したものと同様である。このような
プロセス・ステップは以下のステップを含む。
【００８８】（ａ）図１３に示し、前のプロセスのステ
ップIIに記載したように、ビット線に沿って平行線を形
成するために、基板２３５に窒化物２９０を付着させ、
パターンを形成する。窒化物ストリップ２９０はそれぞ
れ幅Ｆを有し、距離Ｆ分だけ互いに分離されている。図
１７および図１８に示すように、窒化物層２９０を形成
する前に基板２３５上に薄いパッド酸化物層４５０を形
成することができる。例示的には、窒化物層は約５００
ｎｍの厚さを有し、パッド酸化物層４５０は約２５ｎｍ
の厚さを有する。
ップIIに記載したように、ビット線に沿って平行線を形
成するために、基板２３５に窒化物２９０を付着させ、
パターンを形成する。窒化物ストリップ２９０はそれぞ
れ幅Ｆを有し、距離Ｆ分だけ互いに分離されている。図
１７および図１８に示すように、窒化物層２９０を形成
する前に基板２３５上に薄いパッド酸化物層４５０を形
成することができる。例示的には、窒化物層は約５００
ｎｍの厚さを有し、パッド酸化物層４５０は約２５ｎｍ
の厚さを有する。
【００８９】（ｂ）前のプロセスのステップIIIと同様
に、たとえば、ＲＩＥを使用して、窒化物ストリップ２
９０間に位置する露出基板２３５にエッチングを施し、
窒化物線２９０間に浅いビット線トレンチ２１０を形成
する。これについては、図１３および図１７に示す。エ
ッチ深さ４５５は、予想ドレイン注入深さ、所望のゲー
ト長、埋込みビット線拡散深さを収容できるだけの十分
な深さである。例示的には、トレンチ２１０の深さ４５
５は約７００ｎｍである。
に、たとえば、ＲＩＥを使用して、窒化物ストリップ２
９０間に位置する露出基板２３５にエッチングを施し、
窒化物線２９０間に浅いビット線トレンチ２１０を形成
する。これについては、図１３および図１７に示す。エ
ッチ深さ４５５は、予想ドレイン注入深さ、所望のゲー
ト長、埋込みビット線拡散深さを収容できるだけの十分
な深さである。例示的には、トレンチ２１０の深さ４５
５は約７００ｎｍである。
【００９０】（ｃ）図１７に示すように、ソース外方拡
散材料４６０をウェハに付着させ、トレンチ２１０の側
壁に裏打ちする。図１７および図１８は、浅いビット線
トレンチ２１０にソース外方拡散材料４６０を形成して
凹ませた後の図１３に示すものと同様の構造のワード線
方向３１２およびビット線方向３１４に沿った断面図で
ある。図１７および図１８は、基板２３５上に形成され
たパッド酸化物層４５０および窒化物層２９０も示して
いる。
散材料４６０をウェハに付着させ、トレンチ２１０の側
壁に裏打ちする。図１７および図１８は、浅いビット線
トレンチ２１０にソース外方拡散材料４６０を形成して
凹ませた後の図１３に示すものと同様の構造のワード線
方向３１２およびビット線方向３１４に沿った断面図で
ある。図１７および図１８は、基板２３５上に形成され
たパッド酸化物層４５０および窒化物層２９０も示して
いる。
【００９１】基板がＰ型である例では、ソースおよびド
レインに対してＮ型材料をドーピングする。例示的に
は、ソース外方拡散材料４６０は、ソースを形成する外
方拡散後にソース外方拡散材料４６０を除去するような
場合には砒素ガラス（ＡＳＧ）である。
レインに対してＮ型材料をドーピングする。例示的に
は、ソース外方拡散材料４６０は、ソースを形成する外
方拡散後にソース外方拡散材料４６０を除去するような
場合には砒素ガラス（ＡＳＧ）である。
【００９２】ソース外方拡散材料４６０を除去せず、埋
込みストラップ線として機能するように残す場合のソー
ス外方拡散材料４６０は、たとえば、高濃度ドープＮ型
ポリシリコンである。次に、このポリ層４６０をエッチ
バックし、トレンチ２１０内でそれを凹ませ、トレンチ
の側壁より約２５０ｎｍ上に延びる高さ４６２を有する
側壁構造を残す。フォトレジストを使用して残りのポリ
シリコンをエッチ損傷から保護することによって、この
エッチバックを行う場合、各トレンチ２１０の底部にも
ある程度のポリが残る。
込みストラップ線として機能するように残す場合のソー
ス外方拡散材料４６０は、たとえば、高濃度ドープＮ型
ポリシリコンである。次に、このポリ層４６０をエッチ
バックし、トレンチ２１０内でそれを凹ませ、トレンチ
の側壁より約２５０ｎｍ上に延びる高さ４６２を有する
側壁構造を残す。フォトレジストを使用して残りのポリ
シリコンをエッチ損傷から保護することによって、この
エッチバックを行う場合、各トレンチ２１０の底部にも
ある程度のポリが残る。
【００９３】（ｄ）ポリシリコン４６０のエッチバック
後、ウェハをアニールし、ソース領域の外方拡散を開始
することができる。ただし、これは、ソース分離前にポ
リシリコン４６０または他のソース材料を除去する場合
に必要である。しかし、ポリシリコン４６０を所定の位
置に残す場合は、後続の高温プロセスによって外方拡散
が行われるので、アニールは不要である。外方拡散ソー
ス領域４０５については、図１９のアレイ平面図と、図
２０のワード線方向３１２に沿った断面図に示す。
後、ウェハをアニールし、ソース領域の外方拡散を開始
することができる。ただし、これは、ソース分離前にポ
リシリコン４６０または他のソース材料を除去する場合
に必要である。しかし、ポリシリコン４６０を所定の位
置に残す場合は、後続の高温プロセスによって外方拡散
が行われるので、アニールは不要である。外方拡散ソー
ス領域４０５については、図１９のアレイ平面図と、図
２０のワード線方向３１２に沿った断面図に示す。
【００９４】（ｅ）図１９に示すように、窒化物線２９
０にパターン形成して窒化物アイランド２４５を形成す
ることにより、ピラー定義を完了し、ワード線を形成す
るが、このアイランド２４５は、トレンチ２１０に対し
て垂直な幅Ｆを有するマスク線を使用して形成される。
この結果、Ｆ×Ｆという寸法を有する正方形の窒化物ア
イランド２４５が得られる。ただし、ワード線間間隔は
Ｆ＋Δであり、Δは約０．２Ｆ程度である。追加の間隔
Δによって、ゲートはさらにリソグラフィを行わずにワ
ード線間のショートから保護される。
０にパターン形成して窒化物アイランド２４５を形成す
ることにより、ピラー定義を完了し、ワード線を形成す
るが、このアイランド２４５は、トレンチ２１０に対し
て垂直な幅Ｆを有するマスク線を使用して形成される。
この結果、Ｆ×Ｆという寸法を有する正方形の窒化物ア
イランド２４５が得られる。ただし、ワード線間間隔は
Ｆ＋Δであり、Δは約０．２Ｆ程度である。追加の間隔
Δによって、ゲートはさらにリソグラフィを行わずにワ
ード線間のショートから保護される。
【００９５】（ｆ）図１９ないし図２２に示すように、
正方形の窒化物アイランド２４５をマスクとして使用し
て最終ピラー形状をエッチングするために、第２のＲＩ
Ｅステップを実行する。図２０および図２１に示すこの
エッチの深さ４７０は、各ビット線に沿ってピラー２３
０間のプラトー４７５（図２１）上の拡散ソース領域に
達するように設定される。例示的には、このエッチの深
さ４７０は約６００ｎｍである。
正方形の窒化物アイランド２４５をマスクとして使用し
て最終ピラー形状をエッチングするために、第２のＲＩ
Ｅステップを実行する。図２０および図２１に示すこの
エッチの深さ４７０は、各ビット線に沿ってピラー２３
０間のプラトー４７５（図２１）上の拡散ソース領域に
達するように設定される。例示的には、このエッチの深
さ４７０は約６００ｎｍである。
【００９６】図２０に示すように、このエッチは、パッ
ド酸化物４５０および窒化物ストリップ２９０（図１７
および図１８）からパッド酸化物アイランド４７２およ
び窒化物アイランド２４５を形成する。さらに、このエ
ッチは、ポリシリコン４６０をさらに凹ませ、ポリシリ
コン４６０をビット線トレンチ２１０の底部から除去す
る。ビット線トレンチ２１０の深さは、この第２のエッ
チング・ステップから得られる追加の深さ４７０だけ増
加する。これにより、（ワード線方向３１２に沿って）
ビット線間のソース４０５が切断される。
ド酸化物４５０および窒化物ストリップ２９０（図１７
および図１８）からパッド酸化物アイランド４７２およ
び窒化物アイランド２４５を形成する。さらに、このエ
ッチは、ポリシリコン４６０をさらに凹ませ、ポリシリ
コン４６０をビット線トレンチ２１０の底部から除去す
る。ビット線トレンチ２１０の深さは、この第２のエッ
チング・ステップから得られる追加の深さ４７０だけ増
加する。これにより、（ワード線方向３１２に沿って）
ビット線間のソース４０５が切断される。
【００９７】２通りのエッチ・ステップ（ｂ）および
（ｆ）は、単一エッチ・ピラー形成ステップによって形
成されたより丸いエッジとは対照的に正方形のエッジを
有するピラーを形成するものである。さらに、この２エ
ッチ・ピラー形成プロセスでは、直交トレンチ２１０、
４３０（図１５）の深さが異なることによる隣接ピラー
側壁の高さの違いが可能である。
（ｆ）は、単一エッチ・ピラー形成ステップによって形
成されたより丸いエッジとは対照的に正方形のエッジを
有するピラーを形成するものである。さらに、この２エ
ッチ・ピラー形成プロセスでは、直交トレンチ２１０、
４３０（図１５）の深さが異なることによる隣接ピラー
側壁の高さの違いが可能である。
【００９８】図２２は、図２０および図２１に関連する
この処理段階におけるアレイ４２０の３次元図を示して
いる。
この処理段階におけるアレイ４２０の３次元図を示して
いる。
【００９９】（ｇ）図２３を参照すると、すべてのトレ
ンチには酸化物２５０またはその他の適当な分離材料を
充填し、ウェハを化学研磨してプレーナ表面を達成す
る。この時点でウェハの表面は、酸化物２５０によって
囲まれた各ピラーの上の窒化物２４５のアイランドを含
む。
ンチには酸化物２５０またはその他の適当な分離材料を
充填し、ウェハを化学研磨してプレーナ表面を達成す
る。この時点でウェハの表面は、酸化物２５０によって
囲まれた各ピラーの上の窒化物２４５のアイランドを含
む。
【０１００】（ｈ）図２３に示すように、ゲート・スタ
ック形成前にピラー側面を露出するためにＲＩＥをもう
一度実行する。ただし、このステップは、シリコンでは
なく、酸化物だけをエッチするものである。このエッチ
は、ビット線２２０に沿ったピラー間に位置するＳｉプ
ラトーより所望の距離３３０上で止まるように時間設定
される。酸化物層２５０は、後で形成されるポリシリコ
ン・ゲート同士またはワード線同士をソース領域４０５
から分離するためのスペーサ２８０として機能する。こ
のため、ゲートとソース４０５とのショートが防止され
る。
ック形成前にピラー側面を露出するためにＲＩＥをもう
一度実行する。ただし、このステップは、シリコンでは
なく、酸化物だけをエッチするものである。このエッチ
は、ビット線２２０に沿ったピラー間に位置するＳｉプ
ラトーより所望の距離３３０上で止まるように時間設定
される。酸化物層２５０は、後で形成されるポリシリコ
ン・ゲート同士またはワード線同士をソース領域４０５
から分離するためのスペーサ２８０として機能する。こ
のため、ゲートとソース４０５とのショートが防止され
る。
【０１０１】この層の厚さ３３０は、アンダラップが発
生できないようにしながら、ゲート／ソースのオーバラ
ップ・キャパシタンスを最小限にするように選択され、
所与のデバイス設計ではソース外方拡散の量によって決
まる。例示的には、厚さ３３０は約３０〜４０ｎｍであ
る。ステップ（ｅ）〜（ｈ）は、図８、図９、図１４に
関連して説明したプロセスのステップIV〜VIIと同様の
ものである。
生できないようにしながら、ゲート／ソースのオーバラ
ップ・キャパシタンスを最小限にするように選択され、
所与のデバイス設計ではソース外方拡散の量によって決
まる。例示的には、厚さ３３０は約３０〜４０ｎｍであ
る。ステップ（ｅ）〜（ｈ）は、図８、図９、図１４に
関連して説明したプロセスのステップIV〜VIIと同様の
ものである。
【０１０２】ステップVIII以降に前述したように、ピラ
ー側壁上に残っている酸化物の除去後、ゲート・スタッ
クを形成する。具体的には、以下のステップにより、ゲ
ート・スタックが形成され、図１５および図１６に示す
アレイ４２０の形成が完了する。
ー側壁上に残っている酸化物の除去後、ゲート・スタッ
クを形成する。具体的には、以下のステップにより、ゲ
ート・スタックが形成され、図１５および図１６に示す
アレイ４２０の形成が完了する。
【０１０３】（ｉ）図２４ないし図２６に示すように、
分離酸化物２５０より上の露出ピラー上にゲート・スタ
ックを形成する。トンネル酸化物と呼ばれる初期誘電層
２６０、たとえば、熱成長二酸化ケイ素を成長させ、こ
れに続いて電荷を蓄積できるフローティング・ゲート材
料２６５を形成する。例示的には、フローティング・ゲ
ート材料２６５は、非晶質シリコン、シリコン濃厚酸化
物、シリコンの微結晶、ゲルマニウム、窒化物、金属、
その他の適当な材料である。分離のため、フローティン
グ・ゲート２６５にＲＩＥエッチングを施し、第２の誘
電層の付着前に各ピラーの周りに側壁として形成するこ
とができる。例示的には、第２の誘電層は、コントロー
ルまたはゲート酸化物２７０と呼ばれる、付着させた二
酸化ケイ素である。
分離酸化物２５０より上の露出ピラー上にゲート・スタ
ックを形成する。トンネル酸化物と呼ばれる初期誘電層
２６０、たとえば、熱成長二酸化ケイ素を成長させ、こ
れに続いて電荷を蓄積できるフローティング・ゲート材
料２６５を形成する。例示的には、フローティング・ゲ
ート材料２６５は、非晶質シリコン、シリコン濃厚酸化
物、シリコンの微結晶、ゲルマニウム、窒化物、金属、
その他の適当な材料である。分離のため、フローティン
グ・ゲート２６５にＲＩＥエッチングを施し、第２の誘
電層の付着前に各ピラーの周りに側壁として形成するこ
とができる。例示的には、第２の誘電層は、コントロー
ルまたはゲート酸化物２７０と呼ばれる、付着させた二
酸化ケイ素である。
【０１０４】（ｊ）次に、ケイ化を用いた、または用い
ない、高濃度ドープＮ型ポリシリコンなどの導電ゲート
材料を使用して、コントロール・ゲート２７５を形成す
る。０．５Ｆから前に付着したフローティング・ゲート
・スタック層２６０、２６５、２７０の厚さを引いた厚
さで、この導電ゲート材料を付着させる。これにより、
ビット線に沿って分離しながら、（連続した電気接続を
形成するために）ワード線に沿ったデバイス間でポリシ
リコン・コントロール・ゲート２７５同士をショートさ
せることができる。
ない、高濃度ドープＮ型ポリシリコンなどの導電ゲート
材料を使用して、コントロール・ゲート２７５を形成す
る。０．５Ｆから前に付着したフローティング・ゲート
・スタック層２６０、２６５、２７０の厚さを引いた厚
さで、この導電ゲート材料を付着させる。これにより、
ビット線に沿って分離しながら、（連続した電気接続を
形成するために）ワード線に沿ったデバイス間でポリシ
リコン・コントロール・ゲート２７５同士をショートさ
せることができる。
【０１０５】ビット線方向に沿ったピラー間の幅Ｆ＋Δ
を有するワード線トレンチの幅がΔだけ追加されている
ために、ワード線トレンチの底部に形成されたポリシリ
コン（ポリ）２７５の幅Δは露出されたままになる。こ
れは、ワード線トレンチ側壁上に形成された厚さ約０．
５Ｆのポリ２７５が依然として距離Δだけ分離されてい
るからである。
を有するワード線トレンチの幅がΔだけ追加されている
ために、ワード線トレンチの底部に形成されたポリシリ
コン（ポリ）２７５の幅Δは露出されたままになる。こ
れは、ワード線トレンチ側壁上に形成された厚さ約０．
５Ｆのポリ２７５が依然として距離Δだけ分離されてい
るからである。
【０１０６】厚さ約０．５Ｆのポリ２７５にエッチング
を施すと、ピラーの上部から厚さ約０．５Ｆのポリ２７
５が除去される。さらに、このエッチングにより、ワー
ド線トレンチの底部に露出した幅Δのポリが除去され
る。ワード線トレンチの底部で除去されるポリについて
は、破線を含む領域２７７として図２６に示す。したが
って、隣接ワード線同士の底部接続が除去され、隣接ワ
ード線間が分離される。
を施すと、ピラーの上部から厚さ約０．５Ｆのポリ２７
５が除去される。さらに、このエッチングにより、ワー
ド線トレンチの底部に露出した幅Δのポリが除去され
る。ワード線トレンチの底部で除去されるポリについて
は、破線を含む領域２７７として図２６に示す。したが
って、隣接ワード線同士の底部接続が除去され、隣接ワ
ード線間が分離される。
【０１０７】間隔Δが追加されているため、リソグラフ
ィを必要とせずに、このＲＩＥステップにより隣接ワー
ド線２７５同士が互いに分離される。
ィを必要とせずに、このＲＩＥステップにより隣接ワー
ド線２７５同士が互いに分離される。
【０１０８】図２４は、アレイ４２０の平面図を示して
いる。距離Δだけ分離されたワード線を形成するポリシ
リコン・コントロール・ゲート２７５間には、交互のス
トラップ領域４６０と基板領域２３５が示されている。
図２４では、明確にするため、酸化物層２５０またはス
ペーサ２８０（図２３に示す）が省略されているが、こ
の層／スペーサは通常、ワード線またはコントロール・
ゲート２７５間に位置する交互のストラップ領域４６０
と基板領域２３５を覆うものである。
いる。距離Δだけ分離されたワード線を形成するポリシ
リコン・コントロール・ゲート２７５間には、交互のス
トラップ領域４６０と基板領域２３５が示されている。
図２４では、明確にするため、酸化物層２５０またはス
ペーサ２８０（図２３に示す）が省略されているが、こ
の層／スペーサは通常、ワード線またはコントロール・
ゲート２７５間に位置する交互のストラップ領域４６０
と基板領域２３５を覆うものである。
【０１０９】（ｋ）図２５および図２６に示すように、
次にゲート・スタックのすべての層に対してＲＩＥエッ
チングを施す。これは、隣接ワード線間を距離Δ（図２
６）だけ分離する。両方向でピラーの間隔が等しい場
合、所望の方向にコントロール・ゲート材料２７５を分
離するために追加マスクを使用する。
次にゲート・スタックのすべての層に対してＲＩＥエッ
チングを施す。これは、隣接ワード線間を距離Δ（図２
６）だけ分離する。両方向でピラーの間隔が等しい場
合、所望の方向にコントロール・ゲート材料２７５を分
離するために追加マスクを使用する。
【０１１０】（ｌ）図２４ないし図２６に示すように、
デバイス製作を完了するため、ピラー２３０の上に位置
する窒化物アイランド２４５（図２３）を除去し、ドレ
イン注入２４０を行う。図２４の点線４９０は、ソース
または埋込み拡散ビット線４０５と平行であり、ピラー
２３０の上部を接続するために製造工程の後半に形成し
た金属ビット線を表している。金属ビット線４９０につ
いては、図１５および図１６にも示す。
デバイス製作を完了するため、ピラー２３０の上に位置
する窒化物アイランド２４５（図２３）を除去し、ドレ
イン注入２４０を行う。図２４の点線４９０は、ソース
または埋込み拡散ビット線４０５と平行であり、ピラー
２３０の上部を接続するために製造工程の後半に形成し
た金属ビット線を表している。金属ビット線４９０につ
いては、図１５および図１６にも示す。
【０１１１】前述のソース分離と一般的なメモリ・セル
構造は、揮発性と不揮発性どちらのメモリ・デバイスに
も適用可能である。フローティング・ゲート・スタック
の構造は主にメモリ・デバイスの機能を決定する。さら
に、多様な用途のために、多数の異なるゲート構造をこ
の基本垂直セルと容易に統合することができる。
構造は、揮発性と不揮発性どちらのメモリ・デバイスに
も適用可能である。フローティング・ゲート・スタック
の構造は主にメモリ・デバイスの機能を決定する。さら
に、多様な用途のために、多数の異なるゲート構造をこ
の基本垂直セルと容易に統合することができる。
【０１１２】非晶質Ｓｉなどの連続フィルム・フローテ
ィング・ゲート２６５と薄いトンネル酸化物２６０を有
する上記のメモリ・セルは、書込み／消去時間の高速化
が可能であるが、保持時間は短くなる。このようなメモ
リ・セルは揮発性メモリ・アプリケーションに有用であ
る。薄いトンネル酸化物２６０により、それを通る電子
の直接トンネリングが可能である。
ィング・ゲート２６５と薄いトンネル酸化物２６０を有
する上記のメモリ・セルは、書込み／消去時間の高速化
が可能であるが、保持時間は短くなる。このようなメモ
リ・セルは揮発性メモリ・アプリケーションに有用であ
る。薄いトンネル酸化物２６０により、それを通る電子
の直接トンネリングが可能である。
【０１１３】トンネル酸化物２６０の厚さを増大すると
保持時間が増加するが、電力消費の増加や書込み／消去
時間の低速化ならびにサイクル性の低下という犠牲を伴
う。このようなメモリ・セルは不揮発性読取り専用メモ
リに有用である。トンネル酸化物２６０が薄い場合で
も、ゲート酸化物２７０に組み込まれたシリコン微結晶
などの不連続フローティング・ゲート・フィルムを形成
することにより、保持時間を増加することができる。こ
の場合、低電力消費と高サイクル性が維持されるが、消
去時間が増加する。このようなセルは、頻繁な書換えを
必要とする不揮発性メモリに有用である。
保持時間が増加するが、電力消費の増加や書込み／消去
時間の低速化ならびにサイクル性の低下という犠牲を伴
う。このようなメモリ・セルは不揮発性読取り専用メモ
リに有用である。トンネル酸化物２６０が薄い場合で
も、ゲート酸化物２７０に組み込まれたシリコン微結晶
などの不連続フローティング・ゲート・フィルムを形成
することにより、保持時間を増加することができる。こ
の場合、低電力消費と高サイクル性が維持されるが、消
去時間が増加する。このようなセルは、頻繁な書換えを
必要とする不揮発性メモリに有用である。
【０１１４】トンネル酸化物１６０とゲート酸化物２７
０の相対的な厚さは変更することができる。たとえば、
トンネル酸化物２６０をゲート酸化物２７０より厚くす
ることができる。このため、フローティング・ゲートと
半導体ピラーとの間ではなく、フローティング・ゲート
とコントロール・ゲートとの間で書込み／消去動作用の
トンネリングを行わせることができよう。あるいは、両
方の酸化物２６０、２７０が同様の厚さを備えることも
できる。
０の相対的な厚さは変更することができる。たとえば、
トンネル酸化物２６０をゲート酸化物２７０より厚くす
ることができる。このため、フローティング・ゲートと
半導体ピラーとの間ではなく、フローティング・ゲート
とコントロール・ゲートとの間で書込み／消去動作用の
トンネリングを行わせることができよう。あるいは、両
方の酸化物２６０、２７０が同様の厚さを備えることも
できる。
【０１１５】上記のソース拡散技法およびセルフアライ
ン式分離技法によって形成したセルなどの上記のメモリ
・デバイスにより、ギガビット・メモリ・アプリケーシ
ョンに適した正方形アレイにおいて垂直フローティング
ゲートＭＯＳデバイスの高密度実装が可能になる。隣接
ビット線間のセル（またはソース）分離は、上記の２ス
テップ・セルフアライン式分離プロセスによって達成さ
れる。
ン式分離技法によって形成したセルなどの上記のメモリ
・デバイスにより、ギガビット・メモリ・アプリケーシ
ョンに適した正方形アレイにおいて垂直フローティング
ゲートＭＯＳデバイスの高密度実装が可能になる。隣接
ビット線間のセル（またはソース）分離は、上記の２ス
テップ・セルフアライン式分離プロセスによって達成さ
れる。
【０１１６】従来の垂直メモリおよびそれを形成する方
法とは対照的に、本発明の方法では、セル・サイズを増
加させずにビット線間のソース領域同士を分離する。こ
の結果、分離された４Ｆ平方セルを有するアレイが得ら
れる。ソース領域同士を分離すると、直接トンネリング
により個々のセルをアドレス指定し、個々のセルに書き
込むことができる。
法とは対照的に、本発明の方法では、セル・サイズを増
加させずにビット線間のソース領域同士を分離する。こ
の結果、分離された４Ｆ平方セルを有するアレイが得ら
れる。ソース領域同士を分離すると、直接トンネリング
により個々のセルをアドレス指定し、個々のセルに書き
込むことができる。
【０１１７】ソース領域同士を分離することによってフ
レキシビリティが追加されるので、典型的な不揮発性メ
モリ・デバイス（ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフ
ラッシュＥＥＰＲＯＭ）だけでなく、揮発性（ＤＲＡ
Ｍ）アプリケーションでもこのセルを使用することがで
きる。さらに、ソース拡散深さを制御することにより、
各ピラー上にフローティング・ボディの垂直トランジス
タを製作するか、またはトランジスタ・ボディと基板と
の間の接触を維持することが可能である。しかも、本発
明の方法のセルフアライン性の結果、ラップアラウンド
・ゲートの垂直ＭＯＳＦＥＴ用のプロセス・フローが簡
略化され、プレーナ型周辺支持回路デバイスとの統合が
比較的容易になる。本発明のメモリ・デバイスは、３０
ｎｍゲート長まで短チャネル効果に対する抵抗力が優れ
ている。
レキシビリティが追加されるので、典型的な不揮発性メ
モリ・デバイス（ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフ
ラッシュＥＥＰＲＯＭ）だけでなく、揮発性（ＤＲＡ
Ｍ）アプリケーションでもこのセルを使用することがで
きる。さらに、ソース拡散深さを制御することにより、
各ピラー上にフローティング・ボディの垂直トランジス
タを製作するか、またはトランジスタ・ボディと基板と
の間の接触を維持することが可能である。しかも、本発
明の方法のセルフアライン性の結果、ラップアラウンド
・ゲートの垂直ＭＯＳＦＥＴ用のプロセス・フローが簡
略化され、プレーナ型周辺支持回路デバイスとの統合が
比較的容易になる。本発明のメモリ・デバイスは、３０
ｎｍゲート長まで短チャネル効果に対する抵抗力が優れ
ている。
【０１１８】リソグラフィによるアライメントに依存す
る従来の分離技法では、結果的にメモリ・セルのサイズ
が大きくなる。しかし、本発明のメモリ・デバイスとプ
ロセスは、４Ｆ2のセル・サイズをほぼ維持し、その結
果、リソグラフィを使用することによって可能な最高密
度のメモリ・セルが得られる。複雑なサブリソグラフィ
・ステップは回避される。本発明のメモリ・デバイスお
よびセルフアライン式分離技法は、特にデバイスのソー
スが各行または列に沿って共通する場合に、垂直デバイ
スの大型アレイを必要とするアプリケーションにも使用
される。
る従来の分離技法では、結果的にメモリ・セルのサイズ
が大きくなる。しかし、本発明のメモリ・デバイスとプ
ロセスは、４Ｆ2のセル・サイズをほぼ維持し、その結
果、リソグラフィを使用することによって可能な最高密
度のメモリ・セルが得られる。複雑なサブリソグラフィ
・ステップは回避される。本発明のメモリ・デバイスお
よびセルフアライン式分離技法は、特にデバイスのソー
スが各行または列に沿って共通する場合に、垂直デバイ
スの大型アレイを必要とするアプリケーションにも使用
される。
【０１１９】ただし、特殊アプリケーションのためにデ
バイスのゲート、ドレイン、ソースを個別に接触させる
ためには、一方またはもう一方の方向のデバイス間間隔
を増加することが必要になる場合もある。しかし、少な
くとも同程度のサイズの増加は、接点形成のために従来
のセルでも発生する。本発明のセルおよびそれを形成す
る方法では個々の接点のために空間またはアライメント
を追加する必要がないので、得られるセルが使用する可
能性のある面積は必ず最小になり、その結果、最大実装
密度を見込むことができる。
バイスのゲート、ドレイン、ソースを個別に接触させる
ためには、一方またはもう一方の方向のデバイス間間隔
を増加することが必要になる場合もある。しかし、少な
くとも同程度のサイズの増加は、接点形成のために従来
のセルでも発生する。本発明のセルおよびそれを形成す
る方法では個々の接点のために空間またはアライメント
を追加する必要がないので、得られるセルが使用する可
能性のある面積は必ず最小になり、その結果、最大実装
密度を見込むことができる。
【０１２０】実装密度における利点に加え、本発明のプ
ロセスは、フローティング・ボディとラップアラウンド
・ゲートとを有する垂直ＭＯＳＦＥＴを製作する単純な
方法も提供する。このようなデバイスは非常に短いチャ
ネル長への縮小に適したものなので、本発明のメモリ・
セル設計およびプロセスはパフォーマンスの高いＭＯＳ
アプリケーションに有用である。
ロセスは、フローティング・ボディとラップアラウンド
・ゲートとを有する垂直ＭＯＳＦＥＴを製作する単純な
方法も提供する。このようなデバイスは非常に短いチャ
ネル長への縮小に適したものなので、本発明のメモリ・
セル設計およびプロセスはパフォーマンスの高いＭＯＳ
アプリケーションに有用である。
【０１２１】スタック・キャパシタを備えたメモリ・デ
バイス図２７は、本発明の他の実施例によるアレイ５０
０を示している。図５に示す１トランジスタ１キャパシ
タのＤＲＡＭセル１００として使用するために、図２７
のアレイ５００に示す各ピラー２３０の上にスタック・
キャパシタを追加する。アレイ５００は、図１５ないし
図２３に関連して前述したものと同じステップを使用し
て形成する。あるいは、アレイ５００は、図８ないし図
１４に関連して説明したステップを使用して形成するこ
とができる。アレイ５００は、トンネル酸化物とフロー
ティング・ゲート（図２５および図２６の２６０、２６
５）が不要なので、前の実施例とは異なる。したがっ
て、ピラーの周りにゲート酸化物２７０だけを形成し、
続いてゲート２７５を形成する。
バイス図２７は、本発明の他の実施例によるアレイ５０
０を示している。図５に示す１トランジスタ１キャパシ
タのＤＲＡＭセル１００として使用するために、図２７
のアレイ５００に示す各ピラー２３０の上にスタック・
キャパシタを追加する。アレイ５００は、図１５ないし
図２３に関連して前述したものと同じステップを使用し
て形成する。あるいは、アレイ５００は、図８ないし図
１４に関連して説明したステップを使用して形成するこ
とができる。アレイ５００は、トンネル酸化物とフロー
ティング・ゲート（図２５および図２６の２６０、２６
５）が不要なので、前の実施例とは異なる。したがっ
て、ピラーの周りにゲート酸化物２７０だけを形成し、
続いてゲート２７５を形成する。
【０１２２】前述のように、ポリシリコン・ストラップ
４６０は、残してもよく、あるいはワード線２２５間に
ワード線トレンチ４３０を形成する第２のエッチング・
ステップの前または後に除去することもできる。第２の
エッチング・ステップは、ビット線２２０間に位置し、
第１のエッチによって形成されたビット線トレンチ２１
０を深くする働きもする。
４６０は、残してもよく、あるいはワード線２２５間に
ワード線トレンチ４３０を形成する第２のエッチング・
ステップの前または後に除去することもできる。第２の
エッチング・ステップは、ビット線２２０間に位置し、
第１のエッチによって形成されたビット線トレンチ２１
０を深くする働きもする。
【０１２３】図２８は、第２のエッチの前にストラップ
４６０が除去されるアレイ５１０を示している。アレイ
５１０は、図８に関連して説明した列またはビット・ト
レンチ２１０をエッチングすることによって形成する。
ＳｉＮアイランド２４５をパターン形成してピラー２３
０を形成する前に、ドレイン２４０を注入することがで
きる。あるいは、図２５および図２６に関連して前述し
たように、後続段階でドレイン２４０を形成することも
できる。
４６０が除去されるアレイ５１０を示している。アレイ
５１０は、図８に関連して説明した列またはビット・ト
レンチ２１０をエッチングすることによって形成する。
ＳｉＮアイランド２４５をパターン形成してピラー２３
０を形成する前に、ドレイン２４０を注入することがで
きる。あるいは、図２５および図２６に関連して前述し
たように、後続段階でドレイン２４０を形成することも
できる。
【０１２４】ただし、ＤＲＡＭアプリケーションの場
合、図５に示すＦＥＴ１０５のソースおよびドレイン
は、用途、たとえば、読取り動作か書込み動作かに応じ
て交換可能である。単純化のため、集積キャパシタを有
する垂直トランジスタに関する以下の説明では、ピラー
の上部ドープ領域をドレインと呼び、下部ドープ領域を
ソースと呼ぶ。しかし、当業者であれば、各ピラーのソ
ースとドレインが交換可能であることが分かるだろう。
合、図５に示すＦＥＴ１０５のソースおよびドレイン
は、用途、たとえば、読取り動作か書込み動作かに応じ
て交換可能である。単純化のため、集積キャパシタを有
する垂直トランジスタに関する以下の説明では、ピラー
の上部ドープ領域をドレインと呼び、下部ドープ領域を
ソースと呼ぶ。しかし、当業者であれば、各ピラーのソ
ースとドレインが交換可能であることが分かるだろう。
【０１２５】図２９に示すように、ソース外方拡散材料
４６０はビット線トレンチ２１０に形成される。例示的
には、ソース外方拡散材料４６０は、砒素ガラス（ＡＳ
Ｇ）、高濃度ドープ酸化物、ポリシリコン、その他の適
当な材料である。次に、ＡＳＧをエッチバックし、ビッ
ト線トレンチ２１０の下部側壁および底部にＡＳＧを残
す。ソース４０５は、ＡＳＧ４６０から砒素などの材料
を外方拡散することによって形成する。この外方拡散
は、アニールによって行うことができる。ソース外方拡
散は、各ピラーの下に位置するソース４０５が下側の基
板２３５からピラー２３０を分離する前に停止する。
４６０はビット線トレンチ２１０に形成される。例示的
には、ソース外方拡散材料４６０は、砒素ガラス（ＡＳ
Ｇ）、高濃度ドープ酸化物、ポリシリコン、その他の適
当な材料である。次に、ＡＳＧをエッチバックし、ビッ
ト線トレンチ２１０の下部側壁および底部にＡＳＧを残
す。ソース４０５は、ＡＳＧ４６０から砒素などの材料
を外方拡散することによって形成する。この外方拡散
は、アニールによって行うことができる。ソース外方拡
散は、各ピラーの下に位置するソース４０５が下側の基
板２３５からピラー２３０を分離する前に停止する。
【０１２６】図３０に示すように、ＡＳＧ４６０の除去
後に第２のエッチを行う。第２のエッチは、ワード線ま
たは行トレンチ４３０（図３２）を形成し、ビット線ま
たは列トレンチ２１０を深くするものである。図３１お
よび図３２に示すように、酸化物層２５０などの絶縁体
層を形成し、トレンチ２１０、４３０を充填する。前述
のように、酸化物充填２５０を平坦化し、エッチングを
施して、それをトレンチ２１０、４３０内で凹ませる。
酸化物層２５０の上部部分は酸化物スペーサ２８０を形
成する。各ピラーの周りにゲート酸化物２７０を形成
し、続いてゲート２７５を形成するが、このゲートは、
たとえば、高濃度ドープｎ+ポリシリコンにすることが
できる。
後に第２のエッチを行う。第２のエッチは、ワード線ま
たは行トレンチ４３０（図３２）を形成し、ビット線ま
たは列トレンチ２１０を深くするものである。図３１お
よび図３２に示すように、酸化物層２５０などの絶縁体
層を形成し、トレンチ２１０、４３０を充填する。前述
のように、酸化物充填２５０を平坦化し、エッチングを
施して、それをトレンチ２１０、４３０内で凹ませる。
酸化物層２５０の上部部分は酸化物スペーサ２８０を形
成する。各ピラーの周りにゲート酸化物２７０を形成
し、続いてゲート２７５を形成するが、このゲートは、
たとえば、高濃度ドープｎ+ポリシリコンにすることが
できる。
【０１２７】必要であれば、ゲート酸化物２７０とゲー
ト２７５の形成前に、ピラーの周りにフローティング・
ゲートとトンネル酸化物を形成することができる。窒化
物アイランド２４５の形成前にドレイン２４０が最初に
形成されなかった場合は、ピラーの上に位置する窒化物
アイランド２４５の除去後に、Ｎ型材料を注入すること
などによって、そこにドレイン２４０を形成する。
ト２７５の形成前に、ピラーの周りにフローティング・
ゲートとトンネル酸化物を形成することができる。窒化
物アイランド２４５の形成前にドレイン２４０が最初に
形成されなかった場合は、ピラーの上に位置する窒化物
アイランド２４５の除去後に、Ｎ型材料を注入すること
などによって、そこにドレイン２４０を形成する。
【０１２８】図３３に示すように、アレイ内の各ピラー
２３０のドレイン２４０の上にスタック・キャパシタ５
２０を形成する。スタック・キャパシタは、ドレイン２
４０の上に第１の電極５２５を形成することによって形
成する。第１の電極５２５は、図５に示す記憶電極また
はノード１１０として機能する。記憶電極５２５の上
に、たとえば、バリウム・ストロンチウム白金（ＢＳ
Ｔ）などの誘電体５３０を形成し、続いてその上に第２
の電極５３５を形成する。
２３０のドレイン２４０の上にスタック・キャパシタ５
２０を形成する。スタック・キャパシタは、ドレイン２
４０の上に第１の電極５２５を形成することによって形
成する。第１の電極５２５は、図５に示す記憶電極また
はノード１１０として機能する。記憶電極５２５の上
に、たとえば、バリウム・ストロンチウム白金（ＢＳ
Ｔ）などの誘電体５３０を形成し、続いてその上に第２
の電極５３５を形成する。
【０１２９】第２の電極５３５は、図５に示す共通電極
またはプレート１１５として機能する。第１および第２
の電極５２５、５３５は、たとえば金属などの導電材料
から形成する。スタック・キャパシタ５２０は、垂直ト
ランジスタまたはＦＥＴ自体の上に直接形成する。この
ため、メモリ・セルの横方向面積の拡大が防止される。
またはプレート１１５として機能する。第１および第２
の電極５２５、５３５は、たとえば金属などの導電材料
から形成する。スタック・キャパシタ５２０は、垂直ト
ランジスタまたはＦＥＴ自体の上に直接形成する。この
ため、メモリ・セルの横方向面積の拡大が防止される。
【０１３０】図３４および図３５に示すように、記憶電
極５２５は各ピラー専用であり、ＤＲＡＭセルに電荷を
蓄積するために使用する。第２の電極５３５は、キャパ
シタ・プレートとして機能するものであって、すべての
ピラーに共通であるか（図３４）または各ピラー専用と
して接続する（図３５）ことができる。図３５に示す後
者の場合、専用キャパシタ・プレート５３５は、希望に
応じて、たとえば、共通埋込みビット線に沿って、第１
の金属４９０によって接続することができる。第１の金
属４９０は補ビット線として機能し、対応する埋込みビ
ット線４６０は真ビット線として機能する。
極５２５は各ピラー専用であり、ＤＲＡＭセルに電荷を
蓄積するために使用する。第２の電極５３５は、キャパ
シタ・プレートとして機能するものであって、すべての
ピラーに共通であるか（図３４）または各ピラー専用と
して接続する（図３５）ことができる。図３５に示す後
者の場合、専用キャパシタ・プレート５３５は、希望に
応じて、たとえば、共通埋込みビット線に沿って、第１
の金属４９０によって接続することができる。第１の金
属４９０は補ビット線として機能し、対応する埋込みビ
ット線４６０は真ビット線として機能する。
【０１３１】前述のように、ＤＲＡＭアプリケーション
では、ＦＥＴのソースとドレインは用途に応じて交換可
能である。たとえば、ピラー２３０のボディが下側の基
板２３５と連続している図３３に示す構成では、埋込み
拡散線４０５は実際にはメモリ・セル用の「ドレイン」
またはビット線として機能し、ピラーの上の注入接点２
４０は記憶キャパシタ５２０を充電するための「ソー
ス」として機能する。記憶キャパシタ５２０を有するこ
の実施態様の場合、ピラーのボディまたは中間領域が下
側の基板２３５から分離されているフローティング・ボ
ディ設計は望ましくないであろう。これは、ピラーの分
離ボディ内に蓄積した電荷によって発生するボディ充電
効果のためである。下側の基板と連続しているピラー・
ボディを備えると、ピラー・ボディ内の電荷の蓄積が防
止され、電荷は記憶キャパシタ５２０のみに蓄積され
る。
では、ＦＥＴのソースとドレインは用途に応じて交換可
能である。たとえば、ピラー２３０のボディが下側の基
板２３５と連続している図３３に示す構成では、埋込み
拡散線４０５は実際にはメモリ・セル用の「ドレイン」
またはビット線として機能し、ピラーの上の注入接点２
４０は記憶キャパシタ５２０を充電するための「ソー
ス」として機能する。記憶キャパシタ５２０を有するこ
の実施態様の場合、ピラーのボディまたは中間領域が下
側の基板２３５から分離されているフローティング・ボ
ディ設計は望ましくないであろう。これは、ピラーの分
離ボディ内に蓄積した電荷によって発生するボディ充電
効果のためである。下側の基板と連続しているピラー・
ボディを備えると、ピラー・ボディ内の電荷の蓄積が防
止され、電荷は記憶キャパシタ５２０のみに蓄積され
る。
【０１３２】十分な電荷を蓄積するのに必要な高キャパ
シタンスを獲得するため、ＢＳＴなどの高誘電材料をキ
ャパシタ・スタックで使用する。キャパシタの面積をさ
らに増加し、その結果、記憶キャパシタンスを増加する
ために、バイア・ホール５３６（図３５）内またはクラ
ウン（突出部）５３７（図３４）上にキャパシタ構造を
付着させ、側壁キャパシタンスを利用することもできよ
う。この構造は、フローティングゲート構造を使用せず
に、最小領域内で図５の１トランジスタ／１キャパシタ
ＤＲＡＭセル１００を実現する。
シタンスを獲得するため、ＢＳＴなどの高誘電材料をキ
ャパシタ・スタックで使用する。キャパシタの面積をさ
らに増加し、その結果、記憶キャパシタンスを増加する
ために、バイア・ホール５３６（図３５）内またはクラ
ウン（突出部）５３７（図３４）上にキャパシタ構造を
付着させ、側壁キャパシタンスを利用することもできよ
う。この構造は、フローティングゲート構造を使用せず
に、最小領域内で図５の１トランジスタ／１キャパシタ
ＤＲＡＭセル１００を実現する。
【０１３３】図２７に戻ると、垂直ＭＯＳＦＥＴデバイ
スからなる基本アレイ５００は、前述のセルフアライン
式ソース拡散および分離技法によって形成する。図２７
のこの３次元表現では、明確にするため、分離酸化物２
５０（図３１）が省略されているが、通常はすべてのピ
ラーとトレンチとの間の空間を充填する。アレイ５００
は、拡散下部ビット線４０５上に追加のポリシリコン・
ストラップ４６０を有する。ストラップ４６０はビット
線４０５の抵抗を低減するものである。
スからなる基本アレイ５００は、前述のセルフアライン
式ソース拡散および分離技法によって形成する。図２７
のこの３次元表現では、明確にするため、分離酸化物２
５０（図３１）が省略されているが、通常はすべてのピ
ラーとトレンチとの間の空間を充填する。アレイ５００
は、拡散下部ビット線４０５上に追加のポリシリコン・
ストラップ４６０を有する。ストラップ４６０はビット
線４０５の抵抗を低減するものである。
【０１３４】トランジスタ・ピラーのボディは依然とし
て下側の基板２３５と接触している。これは、ピラー２
３０の両側からの領域が接触しないようにソース外方拡
散４０５が限定されているからである。必要であれば、
より長時間のアニールまたはアレイ製作前の注入によっ
て、フローティング・ボディ・トランジスタを形成す
る。さらに、分離およびソース形成ステップについて前
述した他のすべての変形もここで適用可能である。
て下側の基板２３５と接触している。これは、ピラー２
３０の両側からの領域が接触しないようにソース外方拡
散４０５が限定されているからである。必要であれば、
より長時間のアニールまたはアレイ製作前の注入によっ
て、フローティング・ボディ・トランジスタを形成す
る。さらに、分離およびソース形成ステップについて前
述した他のすべての変形もここで適用可能である。
【０１３５】各ピラー２３０およびピラー間の間隔が占
める面積は４Ｆ平方（４Ｆ2）をわずかに上回る。この
追加面積は、ビット線方向に沿ってアレイ・ワード線同
士を互いに分離するために必要なデルタ（Δ）による。
デルタは、リソグラフィの許容範囲が許す限り小さくす
ることができる。また、サブリソグラフィ技法を使用す
る場合は、本当に４Ｆ平方またはそれより小さいセルを
得ることも可能である。しかし、サブリソグラフィ技法
の使用は複雑であり、費用がかかる。垂直設計の主な利
点の１つは、サブリソグラフィ技法を使用せずに、ほぼ
４Ｆ平方のセル・サイズが得られることである。
める面積は４Ｆ平方（４Ｆ2）をわずかに上回る。この
追加面積は、ビット線方向に沿ってアレイ・ワード線同
士を互いに分離するために必要なデルタ（Δ）による。
デルタは、リソグラフィの許容範囲が許す限り小さくす
ることができる。また、サブリソグラフィ技法を使用す
る場合は、本当に４Ｆ平方またはそれより小さいセルを
得ることも可能である。しかし、サブリソグラフィ技法
の使用は複雑であり、費用がかかる。垂直設計の主な利
点の１つは、サブリソグラフィ技法を使用せずに、ほぼ
４Ｆ平方のセル・サイズが得られることである。
【０１３６】もう１つの利点は、ゲート長がセル面積と
は完全に無関係であることである。このため、ウェハ上
の追加の横方向領域を占めずにピラー高を増加するだけ
で、長チャネル・トランジスタを維持することができ
る。これは、１トランジスタ／１キャパシタＤＲＡＭセ
ルでは特に重要である。このような設計は、小形化しや
すく、しかも所望のセル特性を維持するものである。
は完全に無関係であることである。このため、ウェハ上
の追加の横方向領域を占めずにピラー高を増加するだけ
で、長チャネル・トランジスタを維持することができ
る。これは、１トランジスタ／１キャパシタＤＲＡＭセ
ルでは特に重要である。このような設計は、小形化しや
すく、しかも所望のセル特性を維持するものである。
【０１３７】図３４および図３５は、キャパシタ５２０
の２通りの設計を示している。ただし、キャパシタ５２
０は各ピラーと隣接ピラー間間隔のほぼ４Ｆ平方の領域
内に完全に収容されるので、最小面積のセル・サイズが
自動的に維持され、サブリソグラフィ・ステップは一切
不要である。キャパシタ構造については、これ以外にも
いくつかの設計が可能である。図３４および図３５の２
通りの設計は、機能上の２つの相違点を例示するために
示す。
の２通りの設計を示している。ただし、キャパシタ５２
０は各ピラーと隣接ピラー間間隔のほぼ４Ｆ平方の領域
内に完全に収容されるので、最小面積のセル・サイズが
自動的に維持され、サブリソグラフィ・ステップは一切
不要である。キャパシタ構造については、これ以外にも
いくつかの設計が可能である。図３４および図３５の２
通りの設計は、機能上の２つの相違点を例示するために
示す。
【０１３８】図３４に示すキャパシタ設計では、キャパ
シタ・プレート５３５はアレイ内のすべてのセルに共通
である。例示的には、キャパシタ・プレート５３５は一
定の電圧、たとえば、アースに保持される。これによ
り、図７に関連して説明したようにオープン・ビット線
アーキテクチャ１５０が作成され、埋込み拡散ソース４
０５またはポリシリコン・ストラップ４６０あるいはそ
の両方がビット線として機能し、ポリシリコン・ゲート
２７５がワード線として機能する。ただし、記憶電極ま
たはノード５２５上に電荷が蓄積されるが、この電極ま
たはノードは依然として各ピラー２３０に専用である。
対応を示すと、記憶電極またはノード５２５は図５に示
す記憶ノード１１０である。
シタ・プレート５３５はアレイ内のすべてのセルに共通
である。例示的には、キャパシタ・プレート５３５は一
定の電圧、たとえば、アースに保持される。これによ
り、図７に関連して説明したようにオープン・ビット線
アーキテクチャ１５０が作成され、埋込み拡散ソース４
０５またはポリシリコン・ストラップ４６０あるいはそ
の両方がビット線として機能し、ポリシリコン・ゲート
２７５がワード線として機能する。ただし、記憶電極ま
たはノード５２５上に電荷が蓄積されるが、この電極ま
たはノードは依然として各ピラー２３０に専用である。
対応を示すと、記憶電極またはノード５２５は図５に示
す記憶ノード１１０である。
【０１３９】図３４に示す実施例では、記憶電極５２５
は絶縁層５２２によってゲート２７５から分離されてお
り、この絶縁層５２２はたとえばシリコンの酸化物にす
ることができる。絶縁層５２２は、ピラー２３０の上部
ドープ領域２４０間の各ゲート２７５の上に形成され
る。絶縁層５２２は、記憶ノード５２５を形成する前に
形成することができる。
は絶縁層５２２によってゲート２７５から分離されてお
り、この絶縁層５２２はたとえばシリコンの酸化物にす
ることができる。絶縁層５２２は、ピラー２３０の上部
ドープ領域２４０間の各ゲート２７５の上に形成され
る。絶縁層５２２は、記憶ノード５２５を形成する前に
形成することができる。
【０１４０】各メモリ・デバイスまたはピラーごとに個
別記憶ノード５２５と共通プレート５３５とを有する代
わりに、各メモリ・デバイスはそれ専用のプレート５３
５と記憶ノード５２５とを有することができる。図３５
は、それぞれが個別の記憶プレート５２５と対向プレー
ト５３５の両方を有し、これらのプレートが各ピラー２
３０に専用であるようなセルのアレイを示している。プ
レート５３５は、図２７の点線４９０と同様の第１のレ
ベルの金属によって、所望の構成になるようにまとめて
接続することができる。
別記憶ノード５２５と共通プレート５３５とを有する代
わりに、各メモリ・デバイスはそれ専用のプレート５３
５と記憶ノード５２５とを有することができる。図３５
は、それぞれが個別の記憶プレート５２５と対向プレー
ト５３５の両方を有し、これらのプレートが各ピラー２
３０に専用であるようなセルのアレイを示している。プ
レート５３５は、図２７の点線４９０と同様の第１のレ
ベルの金属によって、所望の構成になるようにまとめて
接続することができる。
【０１４１】例示的には、共通拡散埋込みビット線に沿
ったピラー上にあるキャパシタ５２０用のすべてのプレ
ート５３５がまとめて接続される。すなわち、金属線４
９０は図２７に示すビット線２２０に平行に、すなわち
図３５に示す断面図の紙面に垂直に延びる。埋込みソー
ス４０５または埋込みストラップ４６０は埋込みビット
線として機能する。
ったピラー上にあるキャパシタ５２０用のすべてのプレ
ート５３５がまとめて接続される。すなわち、金属線４
９０は図２７に示すビット線２２０に平行に、すなわち
図３５に示す断面図の紙面に垂直に延びる。埋込みソー
ス４０５または埋込みストラップ４６０は埋込みビット
線として機能する。
【０１４２】図３５に示す実施例では、記憶ノード５２
５を形成する前に、上部ドープ領域２４０間に絶縁層５
３８を形成する。絶縁層５３８はゲート２７５の上に延
び、バイア・ホール５３６を形成するためのサポート層
を提供するように成形され、そこに記憶ノード５２５を
後で形成する。
５を形成する前に、上部ドープ領域２４０間に絶縁層５
３８を形成する。絶縁層５３８はゲート２７５の上に延
び、バイア・ホール５３６を形成するためのサポート層
を提供するように成形され、そこに記憶ノード５２５を
後で形成する。
【０１４３】絶縁層５３８は、記憶ノード５２５を相互
にかつゲート２７５から分離する。例示的には、絶縁層
５３８はシリコンの酸化物である。次に、記憶ノード５
２５の上に誘電層５３０を形成し、続いて個別プレート
５３５を形成する。プレート５３５は互いに分離され、
それぞれの誘電層５３０内に閉じこめられる。
にかつゲート２７５から分離する。例示的には、絶縁層
５３８はシリコンの酸化物である。次に、記憶ノード５
２５の上に誘電層５３０を形成し、続いて個別プレート
５３５を形成する。プレート５３５は互いに分離され、
それぞれの誘電層５３０内に閉じこめられる。
【０１４４】図３５に示す構成では、埋込みビット線４
６０は「真ビット線」であり、キャパシタ５２０の上に
位置する金属ビット線４９０は「補ビット線」である。
図３５に示す構造では、真ビット線と補ビット線の両方
の電圧が変化するようなオープン／折返しアーキテクチ
ャが得られる。
６０は「真ビット線」であり、キャパシタ５２０の上に
位置する金属ビット線４９０は「補ビット線」である。
図３５に示す構造では、真ビット線と補ビット線の両方
の電圧が変化するようなオープン／折返しアーキテクチ
ャが得られる。
【０１４５】キャパシタ・プレート５３５がすべてのセ
ルに共通するような図３４のオープン・アーキテクチャ
とは対照的に、図３５のオープン／折返しアーキテクチ
ャでは各セルが個別のキャパシタ・プレート５３５を有
する。オープン／折返しアーキテクチャの個別のキャパ
シタ・プレート５３５はまとめて接続される。図３５の
オープン／折返しアーキテクチャの相互接続キャパシタ
・プレート５３５は、ビット線に対して平行であり、補
ビット線を形成する。図５１に関連して説明し、折返し
アーキテクチャと呼ばれる第３のアーキテクチャは、各
ピラーの周りで互いの上に位置し、各セルを通過する２
本のワード線を有するが、各セルごとに一方は活動ワー
ド線になり、もう一方は通過（非活動）ワード線にな
る。
ルに共通するような図３４のオープン・アーキテクチャ
とは対照的に、図３５のオープン／折返しアーキテクチ
ャでは各セルが個別のキャパシタ・プレート５３５を有
する。オープン／折返しアーキテクチャの個別のキャパ
シタ・プレート５３５はまとめて接続される。図３５の
オープン／折返しアーキテクチャの相互接続キャパシタ
・プレート５３５は、ビット線に対して平行であり、補
ビット線を形成する。図５１に関連して説明し、折返し
アーキテクチャと呼ばれる第３のアーキテクチャは、各
ピラーの周りで互いの上に位置し、各セルを通過する２
本のワード線を有するが、各セルごとに一方は活動ワー
ド線になり、もう一方は通過（非活動）ワード線にな
る。
【０１４６】オープン／折返しアーキテクチャは、キャ
パシタ上に同量の電荷が蓄積された場合に２倍のセンス
電圧を供給する。これは、より小さい電圧を感知する場
合に有利である。というのは、小形化が増すほどキャパ
シタンス値が低下し続けるからである。オープン／折返
しアーキテクチャ１２０（図６）はノイズ耐性を高め
る。ノイズ耐性は図７の純粋オープン・ビット線設計１
５０でしばしば問題になる。オープン／折返しアーキテ
クチャについては、T. Hamamoto、Y. Morooka、M. Asak
ura、H. ASICによる「Cell-plate-line and bit-line c
omplementarily-sensed (CBCS) architecture for ultr
a low-power non-destructive DRAMs」（1995, Symposi
um on VLSI Circuits Digest of Technical Papers, p.
79）（以下Hamamoto論文という）に記載されている。
パシタ上に同量の電荷が蓄積された場合に２倍のセンス
電圧を供給する。これは、より小さい電圧を感知する場
合に有利である。というのは、小形化が増すほどキャパ
シタンス値が低下し続けるからである。オープン／折返
しアーキテクチャ１２０（図６）はノイズ耐性を高め
る。ノイズ耐性は図７の純粋オープン・ビット線設計１
５０でしばしば問題になる。オープン／折返しアーキテ
クチャについては、T. Hamamoto、Y. Morooka、M. Asak
ura、H. ASICによる「Cell-plate-line and bit-line c
omplementarily-sensed (CBCS) architecture for ultr
a low-power non-destructive DRAMs」（1995, Symposi
um on VLSI Circuits Digest of Technical Papers, p.
79）（以下Hamamoto論文という）に記載されている。
【０１４７】プレーナ技術を使用する従来の折返しまた
はオープン／折返しアーキテクチャでは、ワード線の追
加（折返しアーキテクチャの通過ワード線）または別々
のキャパシタ・プレート間の接続（オープン／折返しア
ーキテクチャ）によりセル面積が増加する。本発明の垂
直セルの通過ワード線または別々のキャパシタ・プレー
トは、容易にアクセス可能であり、セル面積を増加させ
ない。
はオープン／折返しアーキテクチャでは、ワード線の追
加（折返しアーキテクチャの通過ワード線）または別々
のキャパシタ・プレート間の接続（オープン／折返しア
ーキテクチャ）によりセル面積が増加する。本発明の垂
直セルの通過ワード線または別々のキャパシタ・プレー
トは、容易にアクセス可能であり、セル面積を増加させ
ない。
【０１４８】トレンチ・キャパシタを備えたメモリ・デ
バイス本発明の他の実施例では、図３６に示すアレイ５
４０のメモリ・セル・ピラーの下に深いトレンチ・キャ
パシタが設けられている。このアレイ５４０は、本明細
書で前述したアレイと同様のものである。垂直トランジ
スタをトランスファ・デバイスとして使用すると、セル
５４５の横方向面積の増加が防止される。
バイス本発明の他の実施例では、図３６に示すアレイ５
４０のメモリ・セル・ピラーの下に深いトレンチ・キャ
パシタが設けられている。このアレイ５４０は、本明細
書で前述したアレイと同様のものである。垂直トランジ
スタをトランスファ・デバイスとして使用すると、セル
５４５の横方向面積の増加が防止される。
【０１４９】垂直トランジスタを使用することにより、
各トランジスタのゲート長は、ビット線電圧を低下させ
たりメモリ・セルの横方向面積を増加せずに、漏れを低
くするために適当な値に維持される。さらに、深いトレ
ンチ・キャパシタは垂直トランジスタのすぐ下に配置さ
れるので、消費する面積は一切増加しない。
各トランジスタのゲート長は、ビット線電圧を低下させ
たりメモリ・セルの横方向面積を増加せずに、漏れを低
くするために適当な値に維持される。さらに、深いトレ
ンチ・キャパシタは垂直トランジスタのすぐ下に配置さ
れるので、消費する面積は一切増加しない。
【０１５０】各メモリ・セル５４５とそのトレンチ・キ
ャパシタは、図５の１トランジスタ１キャパシタＤＲＡ
Ｍセル１００として使用される。メモリ・セル・アレイ
のピラーは、オープン・ビット線アーキテクチャまたは
デュアル・ビット線を使用するオープン／折返しアーキ
テクチャのいずれかでそれぞれが４Ｆ2というサイズを
有するセルを形成する前述のステップを使用して形成す
る。セルはワード線間では長さΔだけ分離されるが、こ
の長さはたとえば約０．１Ｆ〜０．２Ｆにすることがで
きる。
ャパシタは、図５の１トランジスタ１キャパシタＤＲＡ
Ｍセル１００として使用される。メモリ・セル・アレイ
のピラーは、オープン・ビット線アーキテクチャまたは
デュアル・ビット線を使用するオープン／折返しアーキ
テクチャのいずれかでそれぞれが４Ｆ2というサイズを
有するセルを形成する前述のステップを使用して形成す
る。セルはワード線間では長さΔだけ分離されるが、こ
の長さはたとえば約０．１Ｆ〜０．２Ｆにすることがで
きる。
【０１５１】各トレンチ・キャパシタは、メモリ・セル
・アレイの各ピラーの底部を取り巻く。図２７のアレイ
５００と同様に、アレイ５４０の各セル５４５は埋込み
ドープ領域を有し、それは垂直トランジスタのソースま
たはドレインのいずれかとして機能することができる。
便宜上、下部ドープ領域を埋込みソース領域４０５と呼
ぶ。埋込みソース領域４０５はトレンチ・キャパシタ用
の電荷記憶ノードとして機能する。各トランジスタのソ
ースは、他のトランジスタのソースから分離される。
・アレイの各ピラーの底部を取り巻く。図２７のアレイ
５００と同様に、アレイ５４０の各セル５４５は埋込み
ドープ領域を有し、それは垂直トランジスタのソースま
たはドレインのいずれかとして機能することができる。
便宜上、下部ドープ領域を埋込みソース領域４０５と呼
ぶ。埋込みソース領域４０５はトレンチ・キャパシタ用
の電荷記憶ノードとして機能する。各トランジスタのソ
ースは、他のトランジスタのソースから分離される。
【０１５２】垂直トランジスタの形成の詳細については
前述した通りである。さらに、前述した変形も適用可能
である。たとえば、ピラー・ボディは、下側の基板２３
５と電気的に接触する場合もあれば、接触しない場合も
ある。結果的にフローティング・トランジスタ・ボディ
が得られるトランジスタまたはピラー・ボディの分離
は、ピラー・フットプリント全体の下に完全に形成する
ようにソースを拡散しないことによって達成することが
できる。
前述した通りである。さらに、前述した変形も適用可能
である。たとえば、ピラー・ボディは、下側の基板２３
５と電気的に接触する場合もあれば、接触しない場合も
ある。結果的にフローティング・トランジスタ・ボディ
が得られるトランジスタまたはピラー・ボディの分離
は、ピラー・フットプリント全体の下に完全に形成する
ようにソースを拡散しないことによって達成することが
できる。
【０１５３】あるいは、フローティング・トランジスタ
・ボディの場合、すべてのエッチング・ステップの前に
適度にドープした基板（エピタキシャル層を含みうる）
に注入することによってソースを形成することができ
る。ただし、２重トレンチ・エッチングの深さが、ワー
ド線２２５間の各ピラー２３０の基部にある高濃度ドー
プ・ソース領域４０５を分離するのに十分な深さである
場合に限る。
・ボディの場合、すべてのエッチング・ステップの前に
適度にドープした基板（エピタキシャル層を含みうる）
に注入することによってソースを形成することができ
る。ただし、２重トレンチ・エッチングの深さが、ワー
ド線２２５間の各ピラー２３０の基部にある高濃度ドー
プ・ソース領域４０５を分離するのに十分な深さである
場合に限る。
【０１５４】トレンチ・キャパシタは、各ピラーの基部
の周りに付着させた酸窒化物フィルムなどの誘電材料か
らなる。プレート電極材料、たとえば、高濃度ドープ・
ポリシリコンをピラー間のマトリックス内に付着させ、
ソース領域の最上部のすぐ下まで凹ませる。このプレー
ト電極はアレイ内のすべてのピラーに共通のものにする
ことができる（オープン・アーキテクチャ）。あるい
は、共通ビット線に沿ったピラーだけを働かせるように
エッチングすることによって、プレート電極を分離する
こともできる（オープン／折返しアーキテクチャ）。ま
た、プレート電極材料をケイ化して、抵抗を低減するこ
ともできる。
の周りに付着させた酸窒化物フィルムなどの誘電材料か
らなる。プレート電極材料、たとえば、高濃度ドープ・
ポリシリコンをピラー間のマトリックス内に付着させ、
ソース領域の最上部のすぐ下まで凹ませる。このプレー
ト電極はアレイ内のすべてのピラーに共通のものにする
ことができる（オープン・アーキテクチャ）。あるい
は、共通ビット線に沿ったピラーだけを働かせるように
エッチングすることによって、プレート電極を分離する
こともできる（オープン／折返しアーキテクチャ）。ま
た、プレート電極材料をケイ化して、抵抗を低減するこ
ともできる。
【０１５５】トランスファ・デバイス（または垂直トラ
ンジスタ）が製作される各ピラーの中間部分は、ゲート
誘電体２７０、たとえば、熱成長二酸化ケイ素によって
取り囲まれる。図２７のように、このゲート誘電体２７
０は、各ピラーの上部および基部にある２つの高濃度ド
ープ領域間に延びている。導電ゲート材料２７５、たと
えば、ケイ化を用いた、または用いない、高濃度ドープ
・ポリシリコンをアレイに付着させ、アレイの各行また
はワード線２２５に沿ったピラー同士を接続する。ワー
ド線２２５はビット線２２０に直交する。
ンジスタ）が製作される各ピラーの中間部分は、ゲート
誘電体２７０、たとえば、熱成長二酸化ケイ素によって
取り囲まれる。図２７のように、このゲート誘電体２７
０は、各ピラーの上部および基部にある２つの高濃度ド
ープ領域間に延びている。導電ゲート材料２７５、たと
えば、ケイ化を用いた、または用いない、高濃度ドープ
・ポリシリコンをアレイに付着させ、アレイの各行また
はワード線２２５に沿ったピラー同士を接続する。ワー
ド線２２５はビット線２２０に直交する。
【０１５６】アレイ内のピラーは、ビット線方向とワー
ド線方向でわずかに異なる量Δだけ分離することができ
る。このため、ＲＩＥエッチングのみによって、たとえ
ば、ピラーのエッジに沿ってポリシリコン・スペーサを
形成し、リソグラフィなしにそれを取り囲むことによっ
て、ワード線２２５間でゲート材料２７５を分離するこ
とができる。両方向でピラーの間隔が等しい場合、所望
の方向にゲート材料を分離するために追加マスクを使用
することができる。
ド線方向でわずかに異なる量Δだけ分離することができ
る。このため、ＲＩＥエッチングのみによって、たとえ
ば、ピラーのエッジに沿ってポリシリコン・スペーサを
形成し、リソグラフィなしにそれを取り囲むことによっ
て、ワード線２２５間でゲート材料２７５を分離するこ
とができる。両方向でピラーの間隔が等しい場合、所望
の方向にゲート材料を分離するために追加マスクを使用
することができる。
【０１５７】基本セル設計を例示するため、オープン・
ビット線アーキテクチャの場合について注釈付きのプロ
セス・フローを以下に説明する。オープン／折返し設計
に必要な変更については、該当する場合にプロセス・フ
ローで言及する。ただし、このプロセス・フローに列挙
した特定の材料は、上記のように同等の材料に置き換え
ることができる。たとえば、ゲート酸化物２７０または
酸化物充填２５０ならびにポリシリコン・ゲート２７５
またはストラップ４６０の代わりに、他の誘電体ならび
に導電材料を使用することができる。
ビット線アーキテクチャの場合について注釈付きのプロ
セス・フローを以下に説明する。オープン／折返し設計
に必要な変更については、該当する場合にプロセス・フ
ローで言及する。ただし、このプロセス・フローに列挙
した特定の材料は、上記のように同等の材料に置き換え
ることができる。たとえば、ゲート酸化物２７０または
酸化物充填２５０ならびにポリシリコン・ゲート２７５
またはストラップ４６０の代わりに、他の誘電体ならび
に導電材料を使用することができる。
【０１５８】１）図３６および図３７に示すように、図
１７および図１８に関連して前述したステップと同様の
ステップを実行する。具体的には、ウェハ全体に薄いパ
ッド酸化物層とそれより厚い窒化物層を付着させる。ア
レイ領域を横切る平行線５５０になるようにフォトレジ
ストにパターン形成する。このような線５５０は幅Ｆと
相互間隔Ｆを有し、ビット線方向３１４に沿ってピラー
を定義する。
１７および図１８に関連して前述したステップと同様の
ステップを実行する。具体的には、ウェハ全体に薄いパ
ッド酸化物層とそれより厚い窒化物層を付着させる。ア
レイ領域を横切る平行線５５０になるようにフォトレジ
ストにパターン形成する。このような線５５０は幅Ｆと
相互間隔Ｆを有し、ビット線方向３１４に沿ってピラー
を定義する。
【０１５９】フォトレジスト線５５０を所定の位置に配
置して、窒化物層とパッド酸化物層とをエッチングし、
窒化物およびパッド酸化物ストリップ２９０、４５０を
形成する（図１７および図１８）。このエッチにより、
ビット線方向３１４に沿って平行な窒化物線またはスト
リップ２９０が形成され、それぞれが幅Ｆを有し、距離
Ｆだけ互いに分離されている。窒化物ストリップ２９０
は、後続のＳｉ基板２３５の深いエッチのためのマスク
として機能する。
置して、窒化物層とパッド酸化物層とをエッチングし、
窒化物およびパッド酸化物ストリップ２９０、４５０を
形成する（図１７および図１８）。このエッチにより、
ビット線方向３１４に沿って平行な窒化物線またはスト
リップ２９０が形成され、それぞれが幅Ｆを有し、距離
Ｆだけ互いに分離されている。窒化物ストリップ２９０
は、後続のＳｉ基板２３５の深いエッチのためのマスク
として機能する。
【０１６０】オープン／折返し設計が必要である場合、
フォトレジスト線５５０間のＳｉ自体も約０．５μｍエ
ッチする。これにより、最終ピラー高がワード線方向３
１２よりもビット線方向３１４において深くなる。
フォトレジスト線５５０間のＳｉ自体も約０．５μｍエ
ッチする。これにより、最終ピラー高がワード線方向３
１２よりもビット線方向３１４において深くなる。
【０１６１】２）窒化物ストリップ２９０をエッチング
し、前のフォトレジスト線５５０に対して垂直のフォト
レジスト線５５２を使ってパターン形成することによ
り、ピラー定義を完了する。フォトレジスト線５５２の
幅はＦであり、線間５５５の間隔はＦ＋Δであり、Δは
約０．２Ｆ程度である。この追加の距離Δにより、リソ
グラフィの必要なしに、ピラー２３０の周りに形成され
たゲート２７５がワード線２２５間でショートするのを
防止する。フォトレジスト５５２を除去した後で得られ
るマスク・パターンは、図３６に示すようにＳｉ基板２
３５上の窒化物２４５からなるほぼ正方形のアイランド
のアレイである。
し、前のフォトレジスト線５５０に対して垂直のフォト
レジスト線５５２を使ってパターン形成することによ
り、ピラー定義を完了する。フォトレジスト線５５２の
幅はＦであり、線間５５５の間隔はＦ＋Δであり、Δは
約０．２Ｆ程度である。この追加の距離Δにより、リソ
グラフィの必要なしに、ピラー２３０の周りに形成され
たゲート２７５がワード線２２５間でショートするのを
防止する。フォトレジスト５５２を除去した後で得られ
るマスク・パターンは、図３６に示すようにＳｉ基板２
３５上の窒化物２４５からなるほぼ正方形のアイランド
のアレイである。
【０１６２】３）図３７に示すように、窒化物の正方形
またはアイランド２４５をマスク材料として使用し、Ｒ
ＩＥを使用して深いトレンチ５５５をエッチする。この
ステップは図１７に関連して説明したものと同様である
が、前に説明したステップでは図３７の窒化物アイラン
ド２４５の代わりに窒化物ストリップ２９０をマスクと
して使用した。ここでは、窒化物アイランド２４５をマ
スクとして使用するが、このエッチはパッド酸化物アイ
ランド４７２と窒化物アイランド２４５を形成し、基板
２３５をエッチングしてピラー２３０を形成する。垂直
ＦＥＴとトレンチ・キャパシタの両方を各ピラー２３０
の高さに沿って製作できるようにするために、エッチ深
さ５６０は約９μｍにする。必要な正確な深さは、信頼
性の高いメモリ機能を実現するために必要なキャパシタ
ンスの量によって決まる。
またはアイランド２４５をマスク材料として使用し、Ｒ
ＩＥを使用して深いトレンチ５５５をエッチする。この
ステップは図１７に関連して説明したものと同様である
が、前に説明したステップでは図３７の窒化物アイラン
ド２４５の代わりに窒化物ストリップ２９０をマスクと
して使用した。ここでは、窒化物アイランド２４５をマ
スクとして使用するが、このエッチはパッド酸化物アイ
ランド４７２と窒化物アイランド２４５を形成し、基板
２３５をエッチングしてピラー２３０を形成する。垂直
ＦＥＴとトレンチ・キャパシタの両方を各ピラー２３０
の高さに沿って製作できるようにするために、エッチ深
さ５６０は約９μｍにする。必要な正確な深さは、信頼
性の高いメモリ機能を実現するために必要なキャパシタ
ンスの量によって決まる。
【０１６３】ビット線方向３１４だけに沿ったトレンチ
線である、図１７のビット線トレンチ２１０とは対照的
に、ビット線とワード線の両方の間により深いトレンチ
５５５が形成される。したがって、図３７に示すよう
に、ビット線とワード線の両方に沿った断面は同じにな
る。
線である、図１７のビット線トレンチ２１０とは対照的
に、ビット線とワード線の両方の間により深いトレンチ
５５５が形成される。したがって、図３７に示すよう
に、ビット線とワード線の両方に沿った断面は同じにな
る。
【０１６４】ステップ１でビット線に沿ったＳｉ基板２
３５にエッチングする（図１７と同様）オープン／折返
しアーキテクチャの場合、ピラーのビット線側の最終深
さはワード線側より深くなる。というのは、この深さの
差が深いトレンチ・エッチ中にそのまま続くからであ
る。たとえば、より深いビット線トレンチ、すなわち、
ビット線方向３１４に平行なトレンチの最終深さは、ワ
ード線トレンチの深さより約０．５μｍ深くなる。
３５にエッチングする（図１７と同様）オープン／折返
しアーキテクチャの場合、ピラーのビット線側の最終深
さはワード線側より深くなる。というのは、この深さの
差が深いトレンチ・エッチ中にそのまま続くからであ
る。たとえば、より深いビット線トレンチ、すなわち、
ビット線方向３１４に平行なトレンチの最終深さは、ワ
ード線トレンチの深さより約０．５μｍ深くなる。
【０１６５】４）高濃度ドープ酸化物、たとえば、ＡＳ
Ｇなどのソース外方拡散材料４６０をウェハ上に付着さ
せ、トレンチ５５５の側壁を裏打ちする。次に、トレン
チ５５５の側壁の下部部分およびおそらく底部だけにＡ
ＳＧ材料４６０が残るように、ＡＳＧ層４６０をエッチ
バックする。例示的には、ＡＳＧ４６０はトレンチ５５
５の上部側壁から除去されるので、ＡＳＧは垂直ＦＥＴ
の所望のソース領域の最上部まで、すなわち、各ピラー
２３０の頂部から約０．５μｍの深さ５６５だけ残る。
Ｇなどのソース外方拡散材料４６０をウェハ上に付着さ
せ、トレンチ５５５の側壁を裏打ちする。次に、トレン
チ５５５の側壁の下部部分およびおそらく底部だけにＡ
ＳＧ材料４６０が残るように、ＡＳＧ層４６０をエッチ
バックする。例示的には、ＡＳＧ４６０はトレンチ５５
５の上部側壁から除去されるので、ＡＳＧは垂直ＦＥＴ
の所望のソース領域の最上部まで、すなわち、各ピラー
２３０の頂部から約０．５μｍの深さ５６５だけ残る。
【０１６６】５）ウェハを高温で短時間アニールし、Ａ
ｓの一部をＡＳＧ４６０からピラー側壁内へ浸透させ
る。このｎ＋層の浸透は、ピラー全体に完全に広がらな
いように制御することができる。これにより、トランジ
スタ・ボディは下側の基板２３５と接触した状態を維持
することができる。ｎ+拡散領域４０５は、垂直ＦＥＴ
のソース（またはアプリケーションによってはドレイ
ン）と、後で形成されるトレンチ・キャパシタ用の図５
に示す電荷記憶ノード１１０の両方を形成する。
ｓの一部をＡＳＧ４６０からピラー側壁内へ浸透させ
る。このｎ＋層の浸透は、ピラー全体に完全に広がらな
いように制御することができる。これにより、トランジ
スタ・ボディは下側の基板２３５と接触した状態を維持
することができる。ｎ+拡散領域４０５は、垂直ＦＥＴ
のソース（またはアプリケーションによってはドレイ
ン）と、後で形成されるトレンチ・キャパシタ用の図５
に示す電荷記憶ノード１１０の両方を形成する。
【０１６７】６）図３８に示すように、ＡＳＧ４６０を
除去し、約０．２５μｍという追加の深さ５７０分だけ
わずかに深くトレンチをエッチングする。これは、各ピ
ラー２３０のｎ+領域４０５を分離するものである。す
なわち、各ピラー２３０は、すべての側から拡散された
それ自体の分離したｎ+領域４０５を有する。
除去し、約０．２５μｍという追加の深さ５７０分だけ
わずかに深くトレンチをエッチングする。これは、各ピ
ラー２３０のｎ+領域４０５を分離するものである。す
なわち、各ピラー２３０は、すべての側から拡散された
それ自体の分離したｎ+領域４０５を有する。
【０１６８】異なるピラー２３０の記憶ノード４０５間
の適切な分離をさらに確保するため、高ドーズＰ型注入
を行って、トレンチ５５５の底部にフィールド分離領域
５７５を形成することができる。あるいは、他の付着材
料からの外方拡散かまたはｐ／ｐ+エピタキシャル基板
ウェハを使用することによって、この分離を形成するこ
ともできる。
の適切な分離をさらに確保するため、高ドーズＰ型注入
を行って、トレンチ５５５の底部にフィールド分離領域
５７５を形成することができる。あるいは、他の付着材
料からの外方拡散かまたはｐ／ｐ+エピタキシャル基板
ウェハを使用することによって、この分離を形成するこ
ともできる。
【０１６９】７）図３９に示すように、次にトレンチ５
５５内のＯＮＯフィルム５８０を成長させることによ
り、トレンチ・キャパシタ５７８を形成する。次に、ｎ
+ポリシリコン５８５をトレンチ５５５内に付着させ
る。ＯＮＯ５８０とｎ+ポリシリコン５８５層はキャパ
シタ誘電体とプレート材料をそれぞれ形成する。これら
の層５８０、５８５は、ｎ+拡散領域４０５の最上部よ
り約０．１μｍ下の距離５９２に相当する深さ５９０ま
で、たとえばＲＩＥにより凹ませる。
５５内のＯＮＯフィルム５８０を成長させることによ
り、トレンチ・キャパシタ５７８を形成する。次に、ｎ
+ポリシリコン５８５をトレンチ５５５内に付着させ
る。ＯＮＯ５８０とｎ+ポリシリコン５８５層はキャパ
シタ誘電体とプレート材料をそれぞれ形成する。これら
の層５８０、５８５は、ｎ+拡散領域４０５の最上部よ
り約０．１μｍ下の距離５９２に相当する深さ５９０ま
で、たとえばＲＩＥにより凹ませる。
【０１７０】オープン・ビット線の場合、このポリシリ
コン５８５はピラー２３０間のトレンチ格子全体を充填
し、接触させるためにメモリ・アレイの上に広がってい
る。
コン５８５はピラー２３０間のトレンチ格子全体を充填
し、接触させるためにメモリ・アレイの上に広がってい
る。
【０１７１】ポリシリコン充填５８５は、すべてのトレ
ンチ・キャパシタ５７８からなるプレートを形成するた
めに固定ポテンシャル、たとえば、アースに保持され
る。基板２３５もアースに保持されるので、ｐ+フィー
ルド分離領域５７５には明らかなバイアスはかからな
い。したがって、隣接ピラー・キャパシタ間の漏れは小
さくなる。
ンチ・キャパシタ５７８からなるプレートを形成するた
めに固定ポテンシャル、たとえば、アースに保持され
る。基板２３５もアースに保持されるので、ｐ+フィー
ルド分離領域５７５には明らかなバイアスはかからな
い。したがって、隣接ピラー・キャパシタ間の漏れは小
さくなる。
【０１７２】図４０は、ビット線方向３１２およびワー
ド線方向３１４に異なる深さのトレンチを有するオープ
ン／折返しの場合を示している。ポリシリコン充填５８
５（図３９）はこのようなトレンチの側壁のみを裏打ち
する。これは、ＲＩＥ凹み形成ステップにより、トレン
チの底部に付着したポリシリコンを除去することによっ
て達成される。これにより、ビット線２２５間のポリシ
リコン（ポリ）が切断される。
ド線方向３１４に異なる深さのトレンチを有するオープ
ン／折返しの場合を示している。ポリシリコン充填５８
５（図３９）はこのようなトレンチの側壁のみを裏打ち
する。これは、ＲＩＥ凹み形成ステップにより、トレン
チの底部に付着したポリシリコンを除去することによっ
て達成される。これにより、ビット線２２５間のポリシ
リコン（ポリ）が切断される。
【０１７３】直交方向のトレンチの深さが異なるため、
各ビット線２２５に沿ってポリの側壁が残る。これは、
補ビット線５９５を形成し、アレイのエッジで接触され
る。この補ビット線５９５の高さは、ステップ１のバイ
アス・エッチの量、たとえば、０．５μｍによって決ま
るが、ビット線５９５の抵抗を変更するために０．５μ
ｍから変化させることができる。さらに、ポリ５９５を
ケイ化するか、またはポリの代わりにタングステンなど
の代替導電材料を使用して、補ビット線５９５の抵抗を
低下させることもできる。
各ビット線２２５に沿ってポリの側壁が残る。これは、
補ビット線５９５を形成し、アレイのエッジで接触され
る。この補ビット線５９５の高さは、ステップ１のバイ
アス・エッチの量、たとえば、０．５μｍによって決ま
るが、ビット線５９５の抵抗を変更するために０．５μ
ｍから変化させることができる。さらに、ポリ５９５を
ケイ化するか、またはポリの代わりにタングステンなど
の代替導電材料を使用して、補ビット線５９５の抵抗を
低下させることもできる。
【０１７４】オープンとオープン／折返しの場合、後続
のアレイ処理ステップはすべて同じになる。したがっ
て、オープンの場合のみ、図に示す。
のアレイ処理ステップはすべて同じになる。したがっ
て、オープンの場合のみ、図に示す。
【０１７５】８）図４１に示すように、たとえば、約５
０ｎｍの厚さを有するバリア酸化物６００をウェハ上に
付着させ、トレンチ５５５内に凹ませる。この酸化物６
００はｎ+ポリシリコン・キャパシタ・プレート５８５
を覆い、後で形成される垂直ＦＥＴゲート・ポリシリコ
ン２７５からそれを分離する。ただし、ｎ+拡散領域４
０５はバリア酸化物６００の上に延びており、垂直ＦＥ
Ｔにアンダラップが生じないようにする。バリア酸化物
６００を凹ませる（掘り下げる）凹み形成ステップは、
より平面のバリア酸化物６００を達成するために化学研
磨またはレジスト付着ステップを含むことができる。し
かし、リソグラフィは不要である。
０ｎｍの厚さを有するバリア酸化物６００をウェハ上に
付着させ、トレンチ５５５内に凹ませる。この酸化物６
００はｎ+ポリシリコン・キャパシタ・プレート５８５
を覆い、後で形成される垂直ＦＥＴゲート・ポリシリコ
ン２７５からそれを分離する。ただし、ｎ+拡散領域４
０５はバリア酸化物６００の上に延びており、垂直ＦＥ
Ｔにアンダラップが生じないようにする。バリア酸化物
６００を凹ませる（掘り下げる）凹み形成ステップは、
より平面のバリア酸化物６００を達成するために化学研
磨またはレジスト付着ステップを含むことができる。し
かし、リソグラフィは不要である。
【０１７６】９）バリア酸化物６００の上に位置する露
出ピラーの側壁の周りに、垂直ＦＥＴ用のゲート酸化物
２７０を成長させる。
出ピラーの側壁の周りに、垂直ＦＥＴ用のゲート酸化物
２７０を成長させる。
【０１７７】１０）ピラー２３０から０．５Ｆをちょう
ど上回る程度の厚さ６１０で実際のコントロール・ゲー
ト材料２７５（たとえば、基板２３５とピラー２３０が
Ｐ型である場合はドープＮ型ポリシリコン）を付着させ
る。これにより、ポリシリコン・ゲート２７５がワード
線に沿ったデバイス間でショートし（連続した電気接続
を形成する）、同時に、ビット線方向の間隔の方が大き
いために平行ワード線間で後続ＲＩＥエッチングにより
（ビット線方向に）分離できるようにする。
ど上回る程度の厚さ６１０で実際のコントロール・ゲー
ト材料２７５（たとえば、基板２３５とピラー２３０が
Ｐ型である場合はドープＮ型ポリシリコン）を付着させ
る。これにより、ポリシリコン・ゲート２７５がワード
線に沿ったデバイス間でショートし（連続した電気接続
を形成する）、同時に、ビット線方向の間隔の方が大き
いために平行ワード線間で後続ＲＩＥエッチングにより
（ビット線方向に）分離できるようにする。
【０１７８】１１）次にゲート・スタック６１５のすべ
ての層（すなわち、ゲート酸化物層２７０とゲート層２
７５）にＲＩＥエッチングを施して、ワード線同士を分
離し、ゲート・スタック６１５全体をピラーの頂部より
わずかに下へ凹ませる。ゲート・スタック凹みのエッチ
深さ６２０は、窒化物およびパッド酸化物アイランド２
４５、４７２の厚さの合計よりわずかに大きい。
ての層（すなわち、ゲート酸化物層２７０とゲート層２
７５）にＲＩＥエッチングを施して、ワード線同士を分
離し、ゲート・スタック６１５全体をピラーの頂部より
わずかに下へ凹ませる。ゲート・スタック凹みのエッチ
深さ６２０は、窒化物およびパッド酸化物アイランド２
４５、４７２の厚さの合計よりわずかに大きい。
【０１７９】図４２および図４３に示すように、メモリ
・アレイの外側の支持回路構造の処理ステップと統合さ
れる最終処理ステップは、ピラー２３０の上に位置する
窒化物アイランド２４５を除去し、各ピラー２３０上に
ｎ+ドレイン領域２４０を注入し、各ビット線に沿って
ビット線金属４９０を接続することによって完了する。
ビット線金属４９０はワード線に対して垂直である。た
だし、図４０に示すオープン／折返しの場合、「真」ビ
ット線として機能するビット線金属４９０は、各ピラー
の下部側壁に埋め込まれるポリシリコン・スペーサ
「補」ビット線５９５と平行である。
・アレイの外側の支持回路構造の処理ステップと統合さ
れる最終処理ステップは、ピラー２３０の上に位置する
窒化物アイランド２４５を除去し、各ピラー２３０上に
ｎ+ドレイン領域２４０を注入し、各ビット線に沿って
ビット線金属４９０を接続することによって完了する。
ビット線金属４９０はワード線に対して垂直である。た
だし、図４０に示すオープン／折返しの場合、「真」ビ
ット線として機能するビット線金属４９０は、各ピラー
の下部側壁に埋め込まれるポリシリコン・スペーサ
「補」ビット線５９５と平行である。
【０１８０】図４４に示すように、ピラー２３０の面積
とピラー２３０間の間隔とを含む、各セルが占める面積
は、４Ｆ2をわずかに上回る。追加の面積は、ワード線
２７５同士を分離するために必要なデルタ（Δ）による
ものである。このデルタ（Δ）はリソグラフィの許容範
囲に入るほど小さい。また、サブリソグラフィ技法を使
用する場合、本当に４Ｆ2またはそれより小さいセルを
得ることも可能である。
とピラー２３０間の間隔とを含む、各セルが占める面積
は、４Ｆ2をわずかに上回る。追加の面積は、ワード線
２７５同士を分離するために必要なデルタ（Δ）による
ものである。このデルタ（Δ）はリソグラフィの許容範
囲に入るほど小さい。また、サブリソグラフィ技法を使
用する場合、本当に４Ｆ2またはそれより小さいセルを
得ることも可能である。
【０１８１】一般的な概要を図７に示す、上記のオープ
ン・ビット線の場合、トレンチ・キャパシタ５７８のポ
リシリコン・キャパシタ・プレート５８５はアレイ内の
すべてのセルに共通である。例示的には、共通キャパシ
タ・プレート５８５は、アースなどの一定の電圧に保持
される。金属４９０の場合、これにより標準的なオープ
ン・ビット線・アーキテクチャが得られ、金属４９０が
ピラーの上部同士を接続してビット線として機能し、ポ
リシリコン・ゲート２７５がワード線として機能する。
ただし、電荷は各ピラー内のｎ+拡散４０５に蓄積さ
れ、ｎ+拡散領域４０５は互いに分離されている。した
がって、各ピラー２３０はそれ専用のｎ+拡散領域４０
５を有し、その領域はすべての隣接ピラーのｎ+拡散領
域から分離される。
ン・ビット線の場合、トレンチ・キャパシタ５７８のポ
リシリコン・キャパシタ・プレート５８５はアレイ内の
すべてのセルに共通である。例示的には、共通キャパシ
タ・プレート５８５は、アースなどの一定の電圧に保持
される。金属４９０の場合、これにより標準的なオープ
ン・ビット線・アーキテクチャが得られ、金属４９０が
ピラーの上部同士を接続してビット線として機能し、ポ
リシリコン・ゲート２７５がワード線として機能する。
ただし、電荷は各ピラー内のｎ+拡散４０５に蓄積さ
れ、ｎ+拡散領域４０５は互いに分離されている。した
がって、各ピラー２３０はそれ専用のｎ+拡散領域４０
５を有し、その領域はすべての隣接ピラーのｎ+拡散領
域から分離される。
【０１８２】あるいは、ピラーの基部にトレンチ・キャ
パシタを形成するｎ+拡散４０５とｎ+ポリシリコン５８
５の役割は逆転することができる。この場合、ｎ+拡散
４０５はキャパシタ・プレートとして機能するように相
互接続することができ、電荷は各ピラーを取り巻く個々
のｎ+ポリシリコン側壁５８５に蓄積される。この場
合、各ピラーのｎ+ポリシリコン５８５はアレイ内の他
のピラーのｎ+ポリシリコンから分離される。
パシタを形成するｎ+拡散４０５とｎ+ポリシリコン５８
５の役割は逆転することができる。この場合、ｎ+拡散
４０５はキャパシタ・プレートとして機能するように相
互接続することができ、電荷は各ピラーを取り巻く個々
のｎ+ポリシリコン側壁５８５に蓄積される。この場
合、各ピラーのｎ+ポリシリコン５８５はアレイ内の他
のピラーのｎ+ポリシリコンから分離される。
【０１８３】図４０に示すオープン／折返しの場合、ポ
リシリコン・キャパシタ・プレート５９５はアレイ全体
のすべてのセルに共通するものではない。むしろ、ポリ
シリコン・キャパシタ・プレート５９５は各ビット線列
に沿ってのみ共通である。オープン／折返しの場合、埋
込みポリシリコン・スペーサ５９５は「補ビット線」と
して機能し、ピラーの上にある金属ビット線４９０（図
４３）は「真ビット線」になる。
リシリコン・キャパシタ・プレート５９５はアレイ全体
のすべてのセルに共通するものではない。むしろ、ポリ
シリコン・キャパシタ・プレート５９５は各ビット線列
に沿ってのみ共通である。オープン／折返しの場合、埋
込みポリシリコン・スペーサ５９５は「補ビット線」と
して機能し、ピラーの上にある金属ビット線４９０（図
４３）は「真ビット線」になる。
【０１８４】Ｈａｍａｍｏｔｏ論文に記載されているよ
うに、真ビット線と補ビット線の両方の電圧が変動する
ようなオープン／折返しアーキテクチャは、キャパシタ
上に同量の電荷が蓄積された場合に２倍のセンス電圧を
供給する。これは有利であり、感度を増すものである。
より小さいサイズに縮小するにつれてキャパシタンス値
が低下し続けるので、縮小したキャパシタに蓄積される
電荷は低減される。オープン／折返しアーキテクチャで
は、キャパシタに蓄積されたこのような小さい電荷を適
切に感知することができる。また、オープン／折返しア
ーキテクチャでは、純粋なオープン・ビット線設計でし
ばしば問題になる耐ノイズ性が向上する。
うに、真ビット線と補ビット線の両方の電圧が変動する
ようなオープン／折返しアーキテクチャは、キャパシタ
上に同量の電荷が蓄積された場合に２倍のセンス電圧を
供給する。これは有利であり、感度を増すものである。
より小さいサイズに縮小するにつれてキャパシタンス値
が低下し続けるので、縮小したキャパシタに蓄積される
電荷は低減される。オープン／折返しアーキテクチャで
は、キャパシタに蓄積されたこのような小さい電荷を適
切に感知することができる。また、オープン／折返しア
ーキテクチャでは、純粋なオープン・ビット線設計でし
ばしば問題になる耐ノイズ性が向上する。
【０１８５】図４５および図４６は、折返しビット線ア
ーキテクチャの他の実施例のビット線方向に沿った断面
を示している。図６は、従来の折返しビット線アーキテ
クチャを示している。これは、上記のトレンチ・キャパ
シタを備えたＤＲＡＭのプロセス・フローを拡張するこ
とによって達成される。図４５および図４６は、折返し
ビット線アーキテクチャとして構成されたセル・アレイ
の隣接ビット線７００、７０５の断面を示している。折
返し実施例の場合、深いトレンチ記憶キャパシタより上
の各ピラー２３０の上部に２つのトランジスタを製作す
る。
ーキテクチャの他の実施例のビット線方向に沿った断面
を示している。図６は、従来の折返しビット線アーキテ
クチャを示している。これは、上記のトレンチ・キャパ
シタを備えたＤＲＡＭのプロセス・フローを拡張するこ
とによって達成される。図４５および図４６は、折返し
ビット線アーキテクチャとして構成されたセル・アレイ
の隣接ビット線７００、７０５の断面を示している。折
返し実施例の場合、深いトレンチ記憶キャパシタより上
の各ピラー２３０の上部に２つのトランジスタを製作す
る。
【０１８６】各ピラー２３０ごとに、一方のトランジス
タはキャパシタ上に蓄積された電荷にアクセスするため
の「能動」トランスファ・デバイスとして機能し、もう
一方のトランジスタは「受動」ダミー・トランジスタに
なる。図４５では、上部トランジスタ７１５が能動であ
り、下部トランジスタ７１７が受動である。図４６は、
図４５のビット線７１５に隣接するビット線７０５を示
している。図４６では、下部トランジスタ７２０が能動
であり、上部トランジスタ７２２が受動である。このた
め、各ピラー２３０を横切る各セルの２本のポリシリコ
ン・ワード線のうちの一方（図４５の７２０と図４６の
７２５）だけがそのセルにアクセス可能な「能動」ワー
ド線になり、もう一方のワード線（図４５の７３０と図
４６の７３５）はそのセルに対して一切影響を与えない
「受動」ワード線になる。
タはキャパシタ上に蓄積された電荷にアクセスするため
の「能動」トランスファ・デバイスとして機能し、もう
一方のトランジスタは「受動」ダミー・トランジスタに
なる。図４５では、上部トランジスタ７１５が能動であ
り、下部トランジスタ７１７が受動である。図４６は、
図４５のビット線７１５に隣接するビット線７０５を示
している。図４６では、下部トランジスタ７２０が能動
であり、上部トランジスタ７２２が受動である。このた
め、各ピラー２３０を横切る各セルの２本のポリシリコ
ン・ワード線のうちの一方（図４５の７２０と図４６の
７２５）だけがそのセルにアクセス可能な「能動」ワー
ド線になり、もう一方のワード線（図４５の７３０と図
４６の７３５）はそのセルに対して一切影響を与えない
「受動」ワード線になる。
【０１８７】隣接ピラー・ビット線列７１５、７２０上
でどちらかのトランジスタ（すなわち、上部または下部
デバイス）を交互に能動にすることにより、通常の４Ｆ
平方の面積以上にセル・サイズを増加せずに折返しビッ
ト線アーキテクチャが達成される。ただし、図４５、図
４６ではビット線方向３１４に平行に断面が取られてい
るが、すべての能動デバイスは上部または下部いずれか
のワード線上にある。これに対して、説明すべきプロセ
ス・フローに付随する図４７ないし図５０に示すワード
線方向３１２に沿った断面では、能動デバイスは交互に
各ワード線に沿った上部位置と下部位置になる。
でどちらかのトランジスタ（すなわち、上部または下部
デバイス）を交互に能動にすることにより、通常の４Ｆ
平方の面積以上にセル・サイズを増加せずに折返しビッ
ト線アーキテクチャが達成される。ただし、図４５、図
４６ではビット線方向３１４に平行に断面が取られてい
るが、すべての能動デバイスは上部または下部いずれか
のワード線上にある。これに対して、説明すべきプロセ
ス・フローに付随する図４７ないし図５０に示すワード
線方向３１２に沿った断面では、能動デバイスは交互に
各ワード線に沿った上部位置と下部位置になる。
【０１８８】交互に位置する能動デバイスと受動デバイ
スを備えたこのピラー構造を製作するため、オープン・
ビット線構成について図３６ないし図４４に関連して説
明したプロセス・ステップ１〜８を続行する。単一トラ
ンジスタの代わりに、２つのトランジスタをトレンチ・
キャパシタ上に形成するので、ピラーを定義するために
ステップ３で行う深いトレンチ・エッチを約０．５μｍ
だけ大きくして、ピラー高の増加に対応する。これは、
トランジスタ・ゲート長の追加に対応するものである。
ステップ３のエッチがこのように深くなることを除き、
プロセス・フローは前述のステップ１〜８と同じにな
る。
スを備えたこのピラー構造を製作するため、オープン・
ビット線構成について図３６ないし図４４に関連して説
明したプロセス・ステップ１〜８を続行する。単一トラ
ンジスタの代わりに、２つのトランジスタをトレンチ・
キャパシタ上に形成するので、ピラーを定義するために
ステップ３で行う深いトレンチ・エッチを約０．５μｍ
だけ大きくして、ピラー高の増加に対応する。これは、
トランジスタ・ゲート長の追加に対応するものである。
ステップ３のエッチがこのように深くなることを除き、
プロセス・フローは前述のステップ１〜８と同じにな
る。
【０１８９】ステップ８の後、処理は以下のように続行
されるが、ステップ９〜１１の代わりにプライム付き番
号で示す以下のステップを実行する。
されるが、ステップ９〜１１の代わりにプライム付き番
号で示す以下のステップを実行する。
【０１９０】９'）ワード線方向３１２に沿った断面で
ある図４７に示すように、ＡＳＧの層７４０をウェハに
付着させる。下部トランジスタ形成位置の頂部までピラ
ーの上に延びるように、ＡＳＧ層７４０をトレンチ内に
凹ませる。ＡＳＧ７４０は２重機能を果たす。第１に、
ＡＳＧ層７４０からのＡｓの一部は後続の高温処理中に
ピラー２３０内に拡散する。これは、深いトレンチ・キ
ャパシタ７５０を上部活動トランジスタのソース７５５
（図４８）に接続するものである。第２に、ＡＳＧ層７
４０は、図４５の下部ワード線ポリシリコン７３０（お
よび図４６の７２５）と１つ置きのピラー上に位置する
隣接下部ダミー・デバイスとの間のキャパシタンスを低
下させる。
ある図４７に示すように、ＡＳＧの層７４０をウェハに
付着させる。下部トランジスタ形成位置の頂部までピラ
ーの上に延びるように、ＡＳＧ層７４０をトレンチ内に
凹ませる。ＡＳＧ７４０は２重機能を果たす。第１に、
ＡＳＧ層７４０からのＡｓの一部は後続の高温処理中に
ピラー２３０内に拡散する。これは、深いトレンチ・キ
ャパシタ７５０を上部活動トランジスタのソース７５５
（図４８）に接続するものである。第２に、ＡＳＧ層７
４０は、図４５の下部ワード線ポリシリコン７３０（お
よび図４６の７２５）と１つ置きのピラー上に位置する
隣接下部ダミー・デバイスとの間のキャパシタンスを低
下させる。
【０１９１】図４５、図４６および図４８では、上部ト
ランジスタ領域を番号７７１で参照し、下部トランジス
タ領域を番号７７２で参照する。図４５および図４８は
上部トランジスタのソース７５５を示し、図４５はその
ドレイン７７３を示す。図４６は下部トランジスタのソ
ース７７４を示し、図４６および図５０はそのドレイン
８１０を示す。
ランジスタ領域を番号７７１で参照し、下部トランジス
タ領域を番号７７２で参照する。図４５および図４８は
上部トランジスタのソース７５５を示し、図４５はその
ドレイン７７３を示す。図４６は下部トランジスタのソ
ース７７４を示し、図４６および図５０はそのドレイン
８１０を示す。
【０１９２】１０'）フォト・リソグラフィのパターン
形成およびＲＩＥエッチングにより、１つ置きのビット
線行からＡＳＧ層７４０を除去する。図４７に示すよう
に、このエッチング・ステップで使用するリソグラフィ
・マスク７６０は、互いに平行で、ビット線方向３１４
にも平行の線を有する（図４５、図４６）。マスク線７
６０はピラー・アレイに対して位置合せする（精密性は
必要ない）。マスク線７６０はそれぞれ幅２Ｆを有し、
２Ｆ間隔になっている。この下部ＡＳＧカラー７４０と
ともに残っているピラー２３０は、「下部」方向にダミ
ー・トランジスタを有する。このため、下部ポリシリコ
ン・ワード線７７０（図４８）は通過（受動）ワード線
になる。
形成およびＲＩＥエッチングにより、１つ置きのビット
線行からＡＳＧ層７４０を除去する。図４７に示すよう
に、このエッチング・ステップで使用するリソグラフィ
・マスク７６０は、互いに平行で、ビット線方向３１４
にも平行の線を有する（図４５、図４６）。マスク線７
６０はピラー・アレイに対して位置合せする（精密性は
必要ない）。マスク線７６０はそれぞれ幅２Ｆを有し、
２Ｆ間隔になっている。この下部ＡＳＧカラー７４０と
ともに残っているピラー２３０は、「下部」方向にダミ
ー・トランジスタを有する。このため、下部ポリシリコ
ン・ワード線７７０（図４８）は通過（受動）ワード線
になる。
【０１９３】１１'）図４８に示すように、ＡＳＧカラ
ー７４０によって覆われていないピラー側壁の上にゲー
ト酸化物７７５を形成する。トレンチをポリシリコンで
充填し、下部トランジスタ用のポリシリコン・ワード線
７７０を形成する。ゲート酸化物７７５およびポリシリ
コン・ワード線７７０は、前述し、ＤＲＡＭ／トレンチ
・キャパシタ製作プロセスのステップ９〜１１として参
照したものと同じ基本プロセス・ステップを使用して形
成する。ゲート酸化物７７５およびポリ・ワード線７７
０は、この場合、下部ＡＳＧカラー７４０の上部まで凹
ませる。これにより、次に製作する上部トランジスタ用
としてピラー上に空間ができる。
ー７４０によって覆われていないピラー側壁の上にゲー
ト酸化物７７５を形成する。トレンチをポリシリコンで
充填し、下部トランジスタ用のポリシリコン・ワード線
７７０を形成する。ゲート酸化物７７５およびポリシリ
コン・ワード線７７０は、前述し、ＤＲＡＭ／トレンチ
・キャパシタ製作プロセスのステップ９〜１１として参
照したものと同じ基本プロセス・ステップを使用して形
成する。ゲート酸化物７７５およびポリ・ワード線７７
０は、この場合、下部ＡＳＧカラー７４０の上部まで凹
ませる。これにより、次に製作する上部トランジスタ用
としてピラー上に空間ができる。
【０１９４】１２'）図４９に示すように、たとえば、
約５０ｎｍの厚さを有する第２のバリア酸化物７８０を
付着させ、トレンチ内に凹ませて、下部ポリシリコン・
ワード線７７０を後で形成する上部ポリシリコン・ワー
ド線８００（図５０）から絶縁する。第２のバリア酸化
物７８０は、ＤＲＡＭ／トレンチ・キャパシタ製作プロ
セスのステップ８に記載した第１のバリア酸化物６００
と同様に形成する。
約５０ｎｍの厚さを有する第２のバリア酸化物７８０を
付着させ、トレンチ内に凹ませて、下部ポリシリコン・
ワード線７７０を後で形成する上部ポリシリコン・ワー
ド線８００（図５０）から絶縁する。第２のバリア酸化
物７８０は、ＤＲＡＭ／トレンチ・キャパシタ製作プロ
セスのステップ８に記載した第１のバリア酸化物６００
と同様に形成する。
【０１９５】１３'）ＡＳＧの第２の層７８５をウェハ
に付着させる。下部ＡＳＧカラー７４０を備えていない
１つ置きのピラー上に残るように、この第２のＡＳＧ層
７８５にパターン形成し、ＲＩＥエッチングを施す。図
４７のリソグラフィ・マスク７６０と同様のリソグラフ
ィ・マスク７９０を使用するが、このリソグラフィ・マ
スク７９０は幅２Ｆの線を有し、ビット線方向に平行に
延びる２Ｆの間隔を有する。しかし、マスク７９０は、
ステップ１０'で使用するマスク７６０（図４７）から
２Ｆだけオフセットされる。この上部ＡＳＧカラー７８
５を有するピラーは、この「上部」位置にダミー・トラ
ンジスタを有する。
に付着させる。下部ＡＳＧカラー７４０を備えていない
１つ置きのピラー上に残るように、この第２のＡＳＧ層
７８５にパターン形成し、ＲＩＥエッチングを施す。図
４７のリソグラフィ・マスク７６０と同様のリソグラフ
ィ・マスク７９０を使用するが、このリソグラフィ・マ
スク７９０は幅２Ｆの線を有し、ビット線方向に平行に
延びる２Ｆの間隔を有する。しかし、マスク７９０は、
ステップ１０'で使用するマスク７６０（図４７）から
２Ｆだけオフセットされる。この上部ＡＳＧカラー７８
５を有するピラーは、この「上部」位置にダミー・トラ
ンジスタを有する。
【０１９６】１４'）図５０に示すように、しかもステ
ップ１１'の説明と同様に、上部ＡＳＧカラー７８５に
よって覆われていないピラーの露出側壁上に上部ゲート
酸化物７９５を形成する。ピラー間のトレンチにポリシ
リコン（ポリ）を充填する。上部ＡＳＧカラー７８５を
取り巻くポリは通過ポリ・ワード線８００として機能
し、上部ゲート酸化物７９５を取り巻くポリは活動ポリ
・ワード線８０５になる。ただし、図４５および図４６
に示すように、ポリ・ワード線はビット線方向３１４に
沿って互いに分離される。
ップ１１'の説明と同様に、上部ＡＳＧカラー７８５に
よって覆われていないピラーの露出側壁上に上部ゲート
酸化物７９５を形成する。ピラー間のトレンチにポリシ
リコン（ポリ）を充填する。上部ＡＳＧカラー７８５を
取り巻くポリは通過ポリ・ワード線８００として機能
し、上部ゲート酸化物７９５を取り巻くポリは活動ポリ
・ワード線８０５になる。ただし、図４５および図４６
に示すように、ポリ・ワード線はビット線方向３１４に
沿って互いに分離される。
【０１９７】さらに、第２のＡＳＧ層７８５からの外方
拡散によって下部トランジスタのドレイン８１０を形成
する。ＤＲＡＭ／トレンチ・キャパシタ製作プロセスの
ステップ９〜１２で前述したものと同じプロセス・ステ
ップを使用して、ドレイン注入を含む最終デバイス処理
ステップを実行する。
拡散によって下部トランジスタのドレイン８１０を形成
する。ＤＲＡＭ／トレンチ・キャパシタ製作プロセスの
ステップ９〜１２で前述したものと同じプロセス・ステ
ップを使用して、ドレイン注入を含む最終デバイス処理
ステップを実行する。
【０１９８】ビット線方向３１４に沿って図４５および
図４６に示し、ワード線方向３１２に沿って図５０に示
す最終構造は、最小サイズのセル面積を含む、オープン
・ビット線アーキテクチャに関して説明したすべての特
徴を提供する。さらに、この最終構造は、付加的なノイ
ズ耐性、ピッチ緩和センス・アンプ設計という折返しビ
ット線の追加の利点を有する。
図４６に示し、ワード線方向３１２に沿って図５０に示
す最終構造は、最小サイズのセル面積を含む、オープン
・ビット線アーキテクチャに関して説明したすべての特
徴を提供する。さらに、この最終構造は、付加的なノイ
ズ耐性、ピッチ緩和センス・アンプ設計という折返しビ
ット線の追加の利点を有する。
【０１９９】他のアプリケーションで使用するため、ピ
ラーの基部に深いトレンチ記憶キャパシタがなく、スタ
ック・トランジスタ（２つまたはそれ以上）を備えたピ
ラーの製作に上記と同じプロセスを使用することができ
る。
ラーの基部に深いトレンチ記憶キャパシタがなく、スタ
ック・トランジスタ（２つまたはそれ以上）を備えたピ
ラーの製作に上記と同じプロセスを使用することができ
る。
【０２００】トレンチ・キャパシタの代わりに、他の実
施例は、図２７ないし図３５に関連して説明したように
電荷蓄積のためにピラーの上に形成されたスタック・キ
ャパシタを有する折返しビット線アーキテクチャの形成
を含む。この場合、各ピラー上に２つのトランジスタを
形成し、ピラーの上に位置するスタック・キャパシタ内
の電荷にアクセスするために、下部トランジスタの下に
埋込み拡散ビット線を備えた活動ワード線と通過ワード
線を形成する。この構成は、図３６ないし図５０に関連
して説明した深いトレンチ構成の逆であり、図５１に示
す。実際のスタック・キャパシタ構造５２０は、図３４
および図３５に関連して説明したように、図５１に示す
ものとは変化しうる。
施例は、図２７ないし図３５に関連して説明したように
電荷蓄積のためにピラーの上に形成されたスタック・キ
ャパシタを有する折返しビット線アーキテクチャの形成
を含む。この場合、各ピラー上に２つのトランジスタを
形成し、ピラーの上に位置するスタック・キャパシタ内
の電荷にアクセスするために、下部トランジスタの下に
埋込み拡散ビット線を備えた活動ワード線と通過ワード
線を形成する。この構成は、図３６ないし図５０に関連
して説明した深いトレンチ構成の逆であり、図５１に示
す。実際のスタック・キャパシタ構造５２０は、図３４
および図３５に関連して説明したように、図５１に示す
ものとは変化しうる。
【０２０１】２Ｆ2メモリ・セル 上記の実施例の概要として、図２７に示すアレイ５００
など、Ｓｉ基板上にエッチングした垂直ピラーの高密度
アレイを様々なメモリ・セル用の基本構造として使用す
る。このようなアレイの利点の１つは、トランジスタの
ゲート長とは無関係に、各メモリ・セルがウェハ上で必
要とする面積が小さいことである。これは、妥当なビッ
ト線電圧とデバイスの漏れの低さを維持しながら、ギガ
ビットのメモリ・チップに必要な高密度に到達するため
に重大なものである。
など、Ｓｉ基板上にエッチングした垂直ピラーの高密度
アレイを様々なメモリ・セル用の基本構造として使用す
る。このようなアレイの利点の１つは、トランジスタの
ゲート長とは無関係に、各メモリ・セルがウェハ上で必
要とする面積が小さいことである。これは、妥当なビッ
ト線電圧とデバイスの漏れの低さを維持しながら、ギガ
ビットのメモリ・チップに必要な高密度に到達するため
に重大なものである。
【０２０２】図１３、図１４および図８に関連して説明
したステップIIIおよびＶや、図１７ないし図２２に関
連して説明したステップ（ｂ）および（ｆ）などの２エ
ッチ・プロセスを使用することにより、ワード線方向に
沿ってわずかＦのピラー間間隔を備えたサイズＦ×Ｆ
（Ｆは達成可能な最小リソグラフィ線幅である）の正方
形のピラーを製作する。ビット線方向に沿ったピラー間
間隔はＦ＋Δであり、その結果、４Ｆ2＋２ＦΔという
サイズを有するメモリ・セルが得られる。
したステップIIIおよびＶや、図１７ないし図２２に関
連して説明したステップ（ｂ）および（ｆ）などの２エ
ッチ・プロセスを使用することにより、ワード線方向に
沿ってわずかＦのピラー間間隔を備えたサイズＦ×Ｆ
（Ｆは達成可能な最小リソグラフィ線幅である）の正方
形のピラーを製作する。ビット線方向に沿ったピラー間
間隔はＦ＋Δであり、その結果、４Ｆ2＋２ＦΔという
サイズを有するメモリ・セルが得られる。
【０２０３】この方法は、各セル列の下にセルフアライ
ン式埋込み拡散ビット線も達成するが、これはポリシリ
コンでストラップを形成して、抵抗を低減することがで
きる。さらに、セルフアライン式ワード線はビット線に
対して垂直に形成される。
ン式埋込み拡散ビット線も達成するが、これはポリシリ
コンでストラップを形成して、抵抗を低減することがで
きる。さらに、セルフアライン式ワード線はビット線に
対して垂直に形成される。
【０２０４】このようなピラー・アレイを形成すると、
各ピラーは、そのピラーの上部と底部に２つの高濃度ド
ープ領域を有するトランジスタを形成する。ワード線ポ
リは、上部および底部の高濃度ドープ領域間のピラー・
ボディを取り巻くゲート電極である。ただし、このよう
なトランジスタの有効幅はピラーの周囲、すなわち、４
Ｆである。というのはゲート・ポリが各ピラーを完全に
取り巻いているからである。
各ピラーは、そのピラーの上部と底部に２つの高濃度ド
ープ領域を有するトランジスタを形成する。ワード線ポ
リは、上部および底部の高濃度ドープ領域間のピラー・
ボディを取り巻くゲート電極である。ただし、このよう
なトランジスタの有効幅はピラーの周囲、すなわち、４
Ｆである。というのはゲート・ポリが各ピラーを完全に
取り巻いているからである。
【０２０５】前述の実施例の１つでは、ゲート・スタッ
クが、フローティング・ゲートの周りにトンネルおよび
ゲート酸化物を形成する酸化ケイ素などの誘電材料に組
み込まれたフローティング・ゲート構造を含む場合、メ
モリ・セルはそれだけで完成である。この実施例のメモ
リ・セルは、たとえば、ＥＥＰＲＯＭまたはフラッシュ
・メモリ・デバイスとして動作する。他の実施例として
前述したように、そのフットプリントを増加せずに、ス
タック・キャパシタまたは深いトレンチ・キャパシタ用
のトランスファ・デバイスとしてピラー・トランジスタ
を使用するようなＤＲＡＭセルが形成される。
クが、フローティング・ゲートの周りにトンネルおよび
ゲート酸化物を形成する酸化ケイ素などの誘電材料に組
み込まれたフローティング・ゲート構造を含む場合、メ
モリ・セルはそれだけで完成である。この実施例のメモ
リ・セルは、たとえば、ＥＥＰＲＯＭまたはフラッシュ
・メモリ・デバイスとして動作する。他の実施例として
前述したように、そのフットプリントを増加せずに、ス
タック・キャパシタまたは深いトレンチ・キャパシタ用
のトランスファ・デバイスとしてピラー・トランジスタ
を使用するようなＤＲＡＭセルが形成される。
【０２０６】図５２は、前述の実施例を増強する他の実
施例によるメモリ・セルのアレイ８５０を示している。
ワード線方向に沿ったピラーが単一ワード線２２５を有
するような図１６および図２７のアレイ４２０、５００
とは対照的に、ワード線方向に配置したピラー用に２本
のワード線２２５、２２５'が形成されている。
施例によるメモリ・セルのアレイ８５０を示している。
ワード線方向に沿ったピラーが単一ワード線２２５を有
するような図１６および図２７のアレイ４２０、５００
とは対照的に、ワード線方向に配置したピラー用に２本
のワード線２２５、２２５'が形成されている。
【０２０７】２本のワード線２２５、２２５'は、アプ
リケーションに応じて酸化物またはその他の材料などの
絶縁体または誘電体８５５によって分離される。以下の
プロセス・フローで説明するように、酸化物８５５は、
２本のワード線２２５、２２５'の形成前にワード線２
２５と２２５'との間のピラー間間隔内に形成される。
ワード線２２５、２２５'は、各ピラーごとに形成され
た２つのトランジスタのコントロール・ゲート２７５、
２７５'であり、ビット線方向３１４に互いに対向する
ピラー側壁上に形成される。
リケーションに応じて酸化物またはその他の材料などの
絶縁体または誘電体８５５によって分離される。以下の
プロセス・フローで説明するように、酸化物８５５は、
２本のワード線２２５、２２５'の形成前にワード線２
２５と２２５'との間のピラー間間隔内に形成される。
ワード線２２５、２２５'は、各ピラーごとに形成され
た２つのトランジスタのコントロール・ゲート２７５、
２７５'であり、ビット線方向３１４に互いに対向する
ピラー側壁上に形成される。
【０２０８】前述の実施例とは異なり、２つのゲート２
７５、２７５'は形成されても各ピラーを取り囲むこと
はない。各ピラーの周りに単一ゲートを形成する代わり
に、行またはワード線３１２方向に配置されたピラーの
対向する２つの側に沿って２つのゲート２７５、２７
５'またはワード線２２５、２２５'が形成される。
７５、２７５'は形成されても各ピラーを取り囲むこと
はない。各ピラーの周りに単一ゲートを形成する代わり
に、行またはワード線３１２方向に配置されたピラーの
対向する２つの側に沿って２つのゲート２７５、２７
５'またはワード線２２５、２２５'が形成される。
【０２０９】これには、前述のセル設計に適用可能な利
点がいくつかある。
点がいくつかある。
【０２１０】利点の１つは、ワード線の全体的なキャパ
シタンスがほぼ１／２に低下することである。このキャ
パシタンスの低下は、デバイスの有効面積が半分に低減
することによる。このため、ワード線の遅延が大幅に低
減される。各ワード線２２５、２２５'の有効幅は減少
するが、その結果発生する抵抗の増加は、従来のケイ化
技法で補正することができる。
シタンスがほぼ１／２に低下することである。このキャ
パシタンスの低下は、デバイスの有効面積が半分に低減
することによる。このため、ワード線の遅延が大幅に低
減される。各ワード線２２５、２２５'の有効幅は減少
するが、その結果発生する抵抗の増加は、従来のケイ化
技法で補正することができる。
【０２１１】もう１つの利点は、すべての方向のピラー
間間隔がＦであることである。すなわち、図１６および
図２７に示すようにビット線方向に沿ったゲート２７５
間の追加の間隔デルタ（Δ）はゼロに低減される。追加
の間隔デルタの解消は有害な影響なしに達成される。と
いうのは、隣接ピラー行からなるゲートまたはワード線
がポリ・ゲートの厚さを制御することによって分離され
るからである。このようなゲートの厚さは、ワード線間
のショートが一切発生しないことを保証するように独立
して調整する。このため、間隔デルタの解消にも関わら
ず、ワード線同士を分離するために追加のリソグラフィ
は不要である。その結果、真の４Ｆ平方のセル・サイズ
が得られることになる。
間間隔がＦであることである。すなわち、図１６および
図２７に示すようにビット線方向に沿ったゲート２７５
間の追加の間隔デルタ（Δ）はゼロに低減される。追加
の間隔デルタの解消は有害な影響なしに達成される。と
いうのは、隣接ピラー行からなるゲートまたはワード線
がポリ・ゲートの厚さを制御することによって分離され
るからである。このようなゲートの厚さは、ワード線間
のショートが一切発生しないことを保証するように独立
して調整する。このため、間隔デルタの解消にも関わら
ず、ワード線同士を分離するために追加のリソグラフィ
は不要である。その結果、真の４Ｆ平方のセル・サイズ
が得られることになる。
【０２１２】この設計のさらにもう１つの利点は、フロ
ーティング・ゲート構造を有するアレイにとって特に重
要なものであるが、ワード線または行ピラーあたり、す
なわち、ワード線または行方向３１２に沿ったピラーあ
たり、２重のワード線２２５、２２５'を有することで
ある。各行ピラーはその上に２つのワード線２２５、２
２５'を両側に１つずつ有する。この２つのワード線２
２５、２２５'はキャパシタＤＲＡＭセル用の１つのワ
ード線として使用することができるが、各ワード線２２
５、２２５'はメモリ・アレイの外縁部で個別に接触す
ることができる。
ーティング・ゲート構造を有するアレイにとって特に重
要なものであるが、ワード線または行ピラーあたり、す
なわち、ワード線または行方向３１２に沿ったピラーあ
たり、２重のワード線２２５、２２５'を有することで
ある。各行ピラーはその上に２つのワード線２２５、２
２５'を両側に１つずつ有する。この２つのワード線２
２５、２２５'はキャパシタＤＲＡＭセル用の１つのワ
ード線として使用することができるが、各ワード線２２
５、２２５'はメモリ・アレイの外縁部で個別に接触す
ることができる。
【０２１３】適切に分離したフローティング・ゲート２
６５が各ピラーとコントロール・ゲート２７５との間に
位置する場合、各ピラーは２つのメモリ・セルを含む。
これは、各ピラーが１つのトランジスタを有するような
図１６のアレイ４２０とは対照的なものである。
６５が各ピラーとコントロール・ゲート２７５との間に
位置する場合、各ピラーは２つのメモリ・セルを含む。
これは、各ピラーが１つのトランジスタを有するような
図１６のアレイ４２０とは対照的なものである。
【０２１４】コントロール・ゲート２７５とフローティ
ング・ゲート２６５との間に位置する酸化物充填８５５
の一部分はゲート酸化物２７０として機能するが、フロ
ーティング・ゲート２６５とピラーとの間に位置する他
の酸化物充填部分はトンネル酸化物２６０として機能す
る。トランジスタのみ（電荷蓄積可能なメモリ・セルと
は対照的）またはキャパシタを備えたトランジスタを使
用する他のアプリケーションの場合、フローティング・
ゲート２６５は省かれる。
ング・ゲート２６５との間に位置する酸化物充填８５５
の一部分はゲート酸化物２７０として機能するが、フロ
ーティング・ゲート２６５とピラーとの間に位置する他
の酸化物充填部分はトンネル酸化物２６０として機能す
る。トランジスタのみ（電荷蓄積可能なメモリ・セルと
は対照的）またはキャパシタを備えたトランジスタを使
用する他のアプリケーションの場合、フローティング・
ゲート２６５は省かれる。
【０２１５】ゲート形成が完了した後、ワード線方向３
１２に沿ったピラー間に位置する材料（ポリまたは酸化
物のいずれか）を除去することにより、その間の分離が
達成される。次に、露出したゲート材料（たとえば、ポ
リシリコン）は酸化され、残りのボイドは酸化物充填８
５５で充填される。これにより、各トランジスタのフロ
ーティング・ゲート２６５が分離される。
１２に沿ったピラー間に位置する材料（ポリまたは酸化
物のいずれか）を除去することにより、その間の分離が
達成される。次に、露出したゲート材料（たとえば、ポ
リシリコン）は酸化され、残りのボイドは酸化物充填８
５５で充填される。これにより、各トランジスタのフロ
ーティング・ゲート２６５が分離される。
【０２１６】ピラー上の２つのセルのそれぞれは、電荷
蓄積用にそれ専用のワード線とフローティング・ゲート
を有する。２つのセルまたはトランジスタは、各ピラー
の両側に形成され、ビット線２２０を共用する。これに
より、各メモリ・セルの面積は２Ｆ平方に効果的に低減
されるが、これはたとえばＥＥＰＲＯＭまたはフラッシ
ュ・メモリとして使用する前述のセルのサイズの半分で
ある。
蓄積用にそれ専用のワード線とフローティング・ゲート
を有する。２つのセルまたはトランジスタは、各ピラー
の両側に形成され、ビット線２２０を共用する。これに
より、各メモリ・セルの面積は２Ｆ平方に効果的に低減
されるが、これはたとえばＥＥＰＲＯＭまたはフラッシ
ュ・メモリとして使用する前述のセルのサイズの半分で
ある。
【０２１７】Ｆ＝０．１８μｍ（ギガビット・メモリで
は典型的な値である）というリソグラフィ線幅でこの高
密度を達成することにより、最高１ギガバイト（Ｇバイ
ト）のデータを６平方ｃｍ（６ｃｍ2）の領域に格納す
ることができる。サポート回路のオーバヘッドが追加さ
れるが、最高４ギガバイトのデータがクレジットカード
・サイズの領域に容易に格納される。これにより、メモ
リ・アレイ８００は磁気ディスク・ドライブ記憶装置と
十分競争できるものになる。
は典型的な値である）というリソグラフィ線幅でこの高
密度を達成することにより、最高１ギガバイト（Ｇバイ
ト）のデータを６平方ｃｍ（６ｃｍ2）の領域に格納す
ることができる。サポート回路のオーバヘッドが追加さ
れるが、最高４ギガバイトのデータがクレジットカード
・サイズの領域に容易に格納される。これにより、メモ
リ・アレイ８００は磁気ディスク・ドライブ記憶装置と
十分競争できるものになる。
【０２１８】ただし、２Ｆ平方のセル・サイズは、図３
３ないし図５１に関連して説明したスタックおよびトレ
ンチ・キャパシタでも使用できることに留意されたい。
３ないし図５１に関連して説明したスタックおよびトレ
ンチ・キャパシタでも使用できることに留意されたい。
【０２１９】ピラー形成および分離を実現するプロセス
・フローの例について以下に説明する。ただし、このプ
ロセス・フローは前の実施例の特徴の多くを実現するも
のである。この場合、すべてのステップはＰ型基板上の
ＮＭＯＳデバイスの形成を想定しているが、Ｎ型基板上
のＰＭＯＳデバイスにも同様の手順を使用できるはずで
ある。また、Ｆ＝０．１８μｍであると想定して、サン
プル厚さおよび深さを示す。
・フローの例について以下に説明する。ただし、このプ
ロセス・フローは前の実施例の特徴の多くを実現するも
のである。この場合、すべてのステップはＰ型基板上の
ＮＭＯＳデバイスの形成を想定しているが、Ｎ型基板上
のＰＭＯＳデバイスにも同様の手順を使用できるはずで
ある。また、Ｆ＝０．１８μｍであると想定して、サン
プル厚さおよび深さを示す。
【０２２０】１）図１７および図１８に関連して説明し
たように、ウェハ全体に窒化物を付着させ、アレイ領域
を横切る平行線としてパターン形成する。この窒化物線
２９０は、幅と間隔Ｆを有し、ビット線方向２１４に沿
った垂直ＭＯＳデバイス用のピラーを定義する。
たように、ウェハ全体に窒化物を付着させ、アレイ領域
を横切る平行線としてパターン形成する。この窒化物線
２９０は、幅と間隔Ｆを有し、ビット線方向２１４に沿
った垂直ＭＯＳデバイス用のピラーを定義する。
【０２２１】２）エッチング、たとえば、ＲＩＥを使用
して、この窒化物線２９０同士の間に浅いトレンチ２１
０を形成する。このトレンチは、ビット線（または列）
方向３１４に沿っているので、ビット線（または列）ト
レンチと呼ばれる。例示的には、ビット線トレンチは約
７００ｎｍの深さ４５５を有する。このエッチ深さは、
予想ドレイン注入深さ、所望のゲート長、埋込みビット
線拡散を収容できるだけの十分な深さである。
して、この窒化物線２９０同士の間に浅いトレンチ２１
０を形成する。このトレンチは、ビット線（または列）
方向３１４に沿っているので、ビット線（または列）ト
レンチと呼ばれる。例示的には、ビット線トレンチは約
７００ｎｍの深さ４５５を有する。このエッチ深さは、
予想ドレイン注入深さ、所望のゲート長、埋込みビット
線拡散を収容できるだけの十分な深さである。
【０２２２】３）たとえば、６０ｎｍの厚さまでウェハ
上に共形付着するするようにＮ＋ポリシリコン（ポリ）
４６０を形成する。厚さ６０ｎｍのポリ４６０は、ビッ
ト線トレンチ２１０の底部および側壁を裏打ちする。次
にこのポリ層４６０をエッチバックしてトレンチ２１０
内に凹ませ、トレンチ２１０の側壁の上に、約２５０ｎ
ｍである距離４６２だけ延びる側壁形成を残す。一部の
ポリ４６０はトレンチ２１０の底部に残る可能性があ
る。必要であれば、このエッチバック中にレジスト・コ
ーティングを使用する。しかし、追加のリソグラフィは
不要である。
上に共形付着するするようにＮ＋ポリシリコン（ポリ）
４６０を形成する。厚さ６０ｎｍのポリ４６０は、ビッ
ト線トレンチ２１０の底部および側壁を裏打ちする。次
にこのポリ層４６０をエッチバックしてトレンチ２１０
内に凹ませ、トレンチ２１０の側壁の上に、約２５０ｎ
ｍである距離４６２だけ延びる側壁形成を残す。一部の
ポリ４６０はトレンチ２１０の底部に残る可能性があ
る。必要であれば、このエッチバック中にレジスト・コ
ーティングを使用する。しかし、追加のリソグラフィは
不要である。
【０２２３】４）追加のエッチング、たとえば、ＲＩＥ
ステップを実行し、トレンチ２１０の底部に位置するポ
リ４６０を貫通するエッチングと、Ｓｉ基板２３５内に
至るエッチングを施す。ワード線方向に沿って得られる
構造は図２０に示すものと同じである。ビット線方向３
１４に沿った断面は依然として図１８に示すものと同じ
である。これは、上部窒化物層２９０が平行ストリップ
の形式（図２１に示す窒化物アイランド２４５とは対照
的）になっているからである。したがって、ビット線方
向３１４に対して垂直なワード線方向３１２に沿ったワ
ード線トレンチはエッチングしない。
ステップを実行し、トレンチ２１０の底部に位置するポ
リ４６０を貫通するエッチングと、Ｓｉ基板２３５内に
至るエッチングを施す。ワード線方向に沿って得られる
構造は図２０に示すものと同じである。ビット線方向３
１４に沿った断面は依然として図１８に示すものと同じ
である。これは、上部窒化物層２９０が平行ストリップ
の形式（図２１に示す窒化物アイランド２４５とは対照
的）になっているからである。したがって、ビット線方
向３１４に対して垂直なワード線方向３１２に沿ったワ
ード線トレンチはエッチングしない。
【０２２４】この追加エッチングにより、ピラーからな
る隣接列間、すなわち、ワード線方向に沿った隣接ピラ
ー間のビット線４０５同士が分離される。ただし、後続
の熱サイクル中にドーパントがポリ４６０からＳｉピラ
ー２３０内に拡散し、拡散ビット線４０５を形成する。
る隣接列間、すなわち、ワード線方向に沿った隣接ピラ
ー間のビット線４０５同士が分離される。ただし、後続
の熱サイクル中にドーパントがポリ４６０からＳｉピラ
ー２３０内に拡散し、拡散ビット線４０５を形成する。
【０２２５】５）図５３に示すように、ビット線トレン
チ２１０をすべて酸化物８５７で充填し、残りの窒化物
２９０を停止層として使用してウェハをプレーナ表面ま
で化学研磨する。充填したビット線トレンチは参照番号
２１０'で示す。図５６に示すように、化学研磨後に追
加の窒化物の層８７０をウェハ上に付着させる。
チ２１０をすべて酸化物８５７で充填し、残りの窒化物
２９０を停止層として使用してウェハをプレーナ表面ま
で化学研磨する。充填したビット線トレンチは参照番号
２１０'で示す。図５６に示すように、化学研磨後に追
加の窒化物の層８７０をウェハ上に付着させる。
【０２２６】前述のように、酸化物充填８７０以外の材
料をこの充填に使用することができる。図５４に示すよ
うに、フローティング・ゲート分離のために後続ステッ
プで充填したビット線トレンチ２１０'内の材料を除去
する場合、他の選択肢としては、酸化物ライナ８６０で
トレンチを裏打ちし、続いてポリシリコン充填８６５を
行う方法が考えられる。
料をこの充填に使用することができる。図５４に示すよ
うに、フローティング・ゲート分離のために後続ステッ
プで充填したビット線トレンチ２１０'内の材料を除去
する場合、他の選択肢としては、酸化物ライナ８６０で
トレンチを裏打ちし、続いてポリシリコン充填８６５を
行う方法が考えられる。
【０２２７】ポリシリコン充填８６５を使用する場合の
利点の１つは、後続の除去またはエッチ・ステップ中に
酸化物および窒化物に応じて選択的にそれを容易にエッ
チングできる点である。ポリシリコン充填８６５を使用
する残りのステップについて説明する。特に注記した場
合を除き、この残りのステップは、図５４に示す酸化物
／ポリ充填トレンチと、図５３に示す純粋酸化物充填ト
レンチのどちらについても同じである。
利点の１つは、後続の除去またはエッチ・ステップ中に
酸化物および窒化物に応じて選択的にそれを容易にエッ
チングできる点である。ポリシリコン充填８６５を使用
する残りのステップについて説明する。特に注記した場
合を除き、この残りのステップは、図５４に示す酸化物
／ポリ充填トレンチと、図５３に示す純粋酸化物充填ト
レンチのどちらについても同じである。
【０２２８】図５５は、図５４に示すメモリ・セル・ア
レイ構造の平面図を示している。ビット線窒化物ストリ
ップ２９０は、図１８に示すように基板２３５を覆って
いる。図５５の拡散ｎ+領域４０５は、窒化物ストリッ
プ２９０の下の基板２３５内に位置し、ビット線方向３
１４に沿って延びる破線として示されている。窒化物ス
トリップ２９０間の充填ビット線トレンチ２１０'に
は、酸化物ライナ８６０とポリシリコン充填８６５が入
っている。
レイ構造の平面図を示している。ビット線窒化物ストリ
ップ２９０は、図１８に示すように基板２３５を覆って
いる。図５５の拡散ｎ+領域４０５は、窒化物ストリッ
プ２９０の下の基板２３５内に位置し、ビット線方向３
１４に沿って延びる破線として示されている。窒化物ス
トリップ２９０間の充填ビット線トレンチ２１０'に
は、酸化物ライナ８６０とポリシリコン充填８６５が入
っている。
【０２２９】６）次に、ウェハの上に追加の窒化物層を
形成する。図５６および図５７に示すように、ピラー定
義を完了し、ワード線を形成するために、ワード線方向
３１２に平行な窒化物ストリップまたは線８７０になる
ように窒化物層にパターン形成する。窒化物線８７０
は、幅Ｆを有し、距離Ｆだけ互いに離れており、充填ビ
ット線トレンチ２１０'に対して垂直になっている。
形成する。図５６および図５７に示すように、ピラー定
義を完了し、ワード線を形成するために、ワード線方向
３１２に平行な窒化物ストリップまたは線８７０になる
ように窒化物層にパターン形成する。窒化物線８７０
は、幅Ｆを有し、距離Ｆだけ互いに離れており、充填ビ
ット線トレンチ２１０'に対して垂直になっている。
【０２３０】ただし、ワード線方向３１２に沿って窒化
物をエッチングすると、ピラー２３０を形成するＳｉと
酸化物８６０の部分が交互に形成される。酸化物ライナ
８６０は、第１の窒化物付着の厚さから窒化物エッチに
よる損失を引いた厚さに等しい量だけＳｉピラー２３０
の上に広がっている。この酸化物の広がりは後で平坦化
する。
物をエッチングすると、ピラー２３０を形成するＳｉと
酸化物８６０の部分が交互に形成される。酸化物ライナ
８６０は、第１の窒化物付着の厚さから窒化物エッチに
よる損失を引いた厚さに等しい量だけＳｉピラー２３０
の上に広がっている。この酸化物の広がりは後で平坦化
する。
【０２３１】７）図５７に示すように、もう一度エッチ
ング、たとえば、ＲＩＥを使用し、充填ビット線トレン
チ２１０'（図５３）に対して垂直なワード線トレンチ
４３０をエッチングする。図５５に示すように、ワード
線方向３１２に沿ってワード線トレンチ４３０を形成す
るには、酸化物とシリコン／ポリシリコンの両方を貫通
するエッチングが必要である。
ング、たとえば、ＲＩＥを使用し、充填ビット線トレン
チ２１０'（図５３）に対して垂直なワード線トレンチ
４３０をエッチングする。図５５に示すように、ワード
線方向３１２に沿ってワード線トレンチ４３０を形成す
るには、酸化物とシリコン／ポリシリコンの両方を貫通
するエッチングが必要である。
【０２３２】特に、ワード線トレンチ４３０を形成する
には、酸化物ライナ８６０と、酸化物裏打ちビット線ト
レンチ２１０を充填するポリシリコン２７５と、ワード
線窒化物ストリップ８７０（図５７）になるように窒化
物層にパターン形成した後に露出されるシリコン・ピラ
ー２３０とを貫通するエッチングが必要である。ただ
し、ワード線窒化物ストリップ８７０はビット線窒化物
ストリップ２９０（図５４）に対して垂直である。
には、酸化物ライナ８６０と、酸化物裏打ちビット線ト
レンチ２１０を充填するポリシリコン２７５と、ワード
線窒化物ストリップ８７０（図５７）になるように窒化
物層にパターン形成した後に露出されるシリコン・ピラ
ー２３０とを貫通するエッチングが必要である。ただ
し、ワード線窒化物ストリップ８７０はビット線窒化物
ストリップ２９０（図５４）に対して垂直である。
【０２３３】このように異なる材料を同時にエッチング
するという難しさのため、２通りの手法を使用すること
ができる。
するという難しさのため、２通りの手法を使用すること
ができる。
【０２３４】（ａ）図５６ないし図５８に示す第１の手
法では、アレイ全体に沿って延びるワード線トレンチ４
３０を形成する。ワード線トレンチ４３０のエッチング
は、窒化物に応じて選択的に酸化物およびシリコンをエ
ッチングするＲＩＥ化学作用を使用することによって行
う。これは、酸化物ライナ８６０と、ピラー２３０のシ
リコンと、ポリシリコン充填８６５とをエッチングする
ものである。
法では、アレイ全体に沿って延びるワード線トレンチ４
３０を形成する。ワード線トレンチ４３０のエッチング
は、窒化物に応じて選択的に酸化物およびシリコンをエ
ッチングするＲＩＥ化学作用を使用することによって行
う。これは、酸化物ライナ８６０と、ピラー２３０のシ
リコンと、ポリシリコン充填８６５とをエッチングする
ものである。
【０２３５】２通りの材料（酸化物８６０とピラー２３
０のシリコンまたはポリシリコン２７５）ではエッチの
深さが異なる可能性があるが、エッチ深さが異なっても
最終的なデバイス構造またはパフォーマンスに影響しな
い。これは、ワード線トレンチの底部に異なる高さの２
通りの材料によって形成される段差が後続の酸化物充填
中に埋まってしまうからである。
０のシリコンまたはポリシリコン２７５）ではエッチの
深さが異なる可能性があるが、エッチ深さが異なっても
最終的なデバイス構造またはパフォーマンスに影響しな
い。これは、ワード線トレンチの底部に異なる高さの２
通りの材料によって形成される段差が後続の酸化物充填
中に埋まってしまうからである。
【０２３６】図５７に示すように、このエッチの深さ８
８０は、拡散ビット線領域４０５の上部のすぐ下に達
し、埋込みビット線ストラップ４６０（図５６）の上ま
たは付近で停止するように設定する。例示的には、深さ
８８０は約６００ｎｍである。あるいは、拡散ビット線
領域４０５に達せずに、埋込みポリ・ストラップ４６０
の上に酸化物の層８６０またはポリ充填物８６５あるい
はその両方を残した状態で、ワード線トレンチ・エッチ
を停止することもできる。
８０は、拡散ビット線領域４０５の上部のすぐ下に達
し、埋込みビット線ストラップ４６０（図５６）の上ま
たは付近で停止するように設定する。例示的には、深さ
８８０は約６００ｎｍである。あるいは、拡散ビット線
領域４０５に達せずに、埋込みポリ・ストラップ４６０
の上に酸化物の層８６０またはポリ充填物８６５あるい
はその両方を残した状態で、ワード線トレンチ・エッチ
を停止することもできる。
【０２３７】図５８は、ワード線方向３１２のアレイ全
体に沿って延びるワード線トレンチ４３０をエッチング
した後のアレイ構造の平面図を示している。ワード線ト
レンチ４３０をエッチングすると、ピラーの下部部分に
位置するｎ+拡散領域４０５が露出し、露出した下部ピ
ラー部分の基板２３５によって分離される。さらに、ワ
ード線トレンチ・エッチング・ステップにより、ポリ・
ストラップ４６０と、ポリ・ストラップ４６０間に位置
するビット線トレンチの深い部分を充填する酸化物ライ
ナ８６０の下部部分８６０'とが露出する。この酸化物
ライナの下部部分８６０'は図５６にも示されている。
図５８では、ワード線窒化物ストリップ８７０の下に、
充填したビット線トレンチ２１０'によって分離された
ピラー２３０を示す。
体に沿って延びるワード線トレンチ４３０をエッチング
した後のアレイ構造の平面図を示している。ワード線ト
レンチ４３０をエッチングすると、ピラーの下部部分に
位置するｎ+拡散領域４０５が露出し、露出した下部ピ
ラー部分の基板２３５によって分離される。さらに、ワ
ード線トレンチ・エッチング・ステップにより、ポリ・
ストラップ４６０と、ポリ・ストラップ４６０間に位置
するビット線トレンチの深い部分を充填する酸化物ライ
ナ８６０の下部部分８６０'とが露出する。この酸化物
ライナの下部部分８６０'は図５６にも示されている。
図５８では、ワード線窒化物ストリップ８７０の下に、
充填したビット線トレンチ２１０'によって分離された
ピラー２３０を示す。
【０２３８】（ｂ）第２の手法では、酸化物と窒化物の
両方に対して選択的にＳｉのみ（ポリシリコンを含む）
をエッチングするＲＩＥ化学作用を使用する。エッチ深
さは上記と同じであり、すなわち、約６００ｎｍであ
る。酸化物ライナ８６０はエッチングされないので、結
果的に得られる、図５９の平面図に示すワード線トレン
チ４３０'は、点線で示す正方形の穴８９０と矩形の穴
８９５とを含む。このような穴は、穴８９０、８９５の
壁面として機能する酸化物ライナ８６０によって分離さ
れている。
両方に対して選択的にＳｉのみ（ポリシリコンを含む）
をエッチングするＲＩＥ化学作用を使用する。エッチ深
さは上記と同じであり、すなわち、約６００ｎｍであ
る。酸化物ライナ８６０はエッチングされないので、結
果的に得られる、図５９の平面図に示すワード線トレン
チ４３０'は、点線で示す正方形の穴８９０と矩形の穴
８９５とを含む。このような穴は、穴８９０、８９５の
壁面として機能する酸化物ライナ８６０によって分離さ
れている。
【０２３９】正方形の穴８９０は、Ｆ×Ｆというサイズ
を有し、ワード線窒化物ストリップ８７０によって覆わ
れないピラーの露出シリコンをエッチングすることによ
って得られる。ピラー・エッチングは、図５９の穴８９
０の底部に示すようにｎ+拡散領域４０５を露出する。
それぞれの正方形の穴８９０の内部では、ｎ+拡散領域
４０５が基板２３５によって分離される。
を有し、ワード線窒化物ストリップ８７０によって覆わ
れないピラーの露出シリコンをエッチングすることによ
って得られる。ピラー・エッチングは、図５９の穴８９
０の底部に示すようにｎ+拡散領域４０５を露出する。
それぞれの正方形の穴８９０の内部では、ｎ+拡散領域
４０５が基板２３５によって分離される。
【０２４０】矩形の穴８９５は、図５６に示すポリ充填
８６５のエッチングまたは除去によって得られる。この
穴８９０は、ｎ+拡散領域４０５の両側の酸化物壁面８
６０同士の間に位置する。矩形の穴８９５の幅はワード
線窒化物ストリップ８７０に接触している。それぞれの
矩形の穴８９５の基部は、図５６に示すポリ・ストラッ
プ４６０を覆う酸化物８６０の下部部分８６０"であ
る。明確にするため、１つのピラー２３０と充填ビット
線トレンチ２１０'だけをワード線窒化物ストリップ８
７０の下に示す。ピラー２３０と充填ビット線トレンチ
２１０'については図５８に輪郭を示すが、同図はワー
ド線窒化物ストリップ８７０の下に図５９のものと同じ
構造を有する。
８６５のエッチングまたは除去によって得られる。この
穴８９０は、ｎ+拡散領域４０５の両側の酸化物壁面８
６０同士の間に位置する。矩形の穴８９５の幅はワード
線窒化物ストリップ８７０に接触している。それぞれの
矩形の穴８９５の基部は、図５６に示すポリ・ストラッ
プ４６０を覆う酸化物８６０の下部部分８６０"であ
る。明確にするため、１つのピラー２３０と充填ビット
線トレンチ２１０'だけをワード線窒化物ストリップ８
７０の下に示す。ピラー２３０と充填ビット線トレンチ
２１０'については図５８に輪郭を示すが、同図はワー
ド線窒化物ストリップ８７０の下に図５９のものと同じ
構造を有する。
【０２４１】必要であれば、酸化物壁面８６０は凹ませ
ることができる。しかし、効率を上げるためには、この
時点で酸化物をエッチングしたり凹ませたりしない方が
好ましい。というのは、次のステップで酸化物を凹ませ
て、図６０に示す酸化物バリア９００を形成するからで
ある。
ることができる。しかし、効率を上げるためには、この
時点で酸化物をエッチングしたり凹ませたりしない方が
好ましい。というのは、次のステップで酸化物を凹ませ
て、図６０に示す酸化物バリア９００を形成するからで
ある。
【０２４２】８）上記で選択したエッチ方法（ａ）また
は（ｂ）に関わらず、図５８のワード線トレンチ４３０
または図５９の穴８９０、８９５を酸化物で充填する。
次に、ワード線窒化物ストリップ８７０を停止層として
使用して、ウェハを化学研磨し、プレーナ表面を達成す
る。
は（ｂ）に関わらず、図５８のワード線トレンチ４３０
または図５９の穴８９０、８９５を酸化物で充填する。
次に、ワード線窒化物ストリップ８７０を停止層として
使用して、ウェハを化学研磨し、プレーナ表面を達成す
る。
【０２４３】図６０に示すように、ワード線トレンチ４
３０内の酸化物を約５６０ｎｍの深さまで再エッチング
する。この酸化物エッチは、およそ拡散ビット線領域４
０５の上部まで酸化物充填を凹ませるものである。これ
により、厚さが約４０ｎｍのプレーナ酸化物バリア層９
００が残り、この層は埋込みビット線４０５、４６０
（図５８）から形成すべきポリシリコン・ワード線また
はゲート２７５を分離する。ただし、図６０はビット線
方向３１４に沿った断面であり、図５６はワード線方向
３１２に沿ったこの製作時点でのアレイの断面である。
３０内の酸化物を約５６０ｎｍの深さまで再エッチング
する。この酸化物エッチは、およそ拡散ビット線領域４
０５の上部まで酸化物充填を凹ませるものである。これ
により、厚さが約４０ｎｍのプレーナ酸化物バリア層９
００が残り、この層は埋込みビット線４０５、４６０
（図５８）から形成すべきポリシリコン・ワード線また
はゲート２７５を分離する。ただし、図６０はビット線
方向３１４に沿った断面であり、図５６はワード線方向
３１２に沿ったこの製作時点でのアレイの断面である。
【０２４４】９）図６１に示し、前述したように、所望
のゲート・スタックを成長させ、ポリシリコン・ゲート
／ワード線２７５を付着させることにより、ワード線ト
レンチ４３０に沿ってゲート・スタックを形成する。ピ
ラーの上部より下にこのゲート・スタックを凹ませ、ド
レイン注入できるようにする。図６１に示すゲート・ス
タックは、図２６に示すものと同様であり、トンネル酸
化物２６０とゲート酸化物２７０との間に分離されたフ
ローティング・ゲート２６５を含む。
のゲート・スタックを成長させ、ポリシリコン・ゲート
／ワード線２７５を付着させることにより、ワード線ト
レンチ４３０に沿ってゲート・スタックを形成する。ピ
ラーの上部より下にこのゲート・スタックを凹ませ、ド
レイン注入できるようにする。図６１に示すゲート・ス
タックは、図２６に示すものと同様であり、トンネル酸
化物２６０とゲート酸化物２７０との間に分離されたフ
ローティング・ゲート２６５を含む。
【０２４５】あるいは、各ゲート・スタックがゲート酸
化物２７０とコントロール・ポリ・ゲート／ワード線２
７５のみを有するように、トンネル酸化物２６０とフロ
ーティング・ゲート２６５を形成しない。
化物２７０とコントロール・ポリ・ゲート／ワード線２
７５のみを有するように、トンネル酸化物２６０とフロ
ーティング・ゲート２６５を形成しない。
【０２４６】フローティング・ゲートを含まない場合、
あるいはフローティング・ゲートが「自己分離」性のも
の、たとえば、Ｓｉ微結晶またはシリコンに富んだ酸化
物（ＳＲＯ）である場合、前述のように、ワード線窒化
物ストリップ８７０を除去し、ドレイン領域２４０（図
２６）を注入することにより、トランジスタ形成を完了
する。
あるいはフローティング・ゲートが「自己分離」性のも
の、たとえば、Ｓｉ微結晶またはシリコンに富んだ酸化
物（ＳＲＯ）である場合、前述のように、ワード線窒化
物ストリップ８７０を除去し、ドレイン領域２４０（図
２６）を注入することにより、トランジスタ形成を完了
する。
【０２４７】ＤＲＡＭセルの場合、前述のように、各ピ
ラーの上にスタック・キャパシタを形成し、ワード線キ
ャパシタンスとビット線抵抗を低減した４Ｆ平方セルを
得る。図３４に示すスタック・キャパシタ５２０と同様
に、図６２および図６３はメモリ・アレイのピラー２３
０の上に形成したスタック・キャパシタ５２０'を示し
ている。図６２は酸化物のみで充填したビット線トレン
チを示している。しかし、図３４に示すように、酸化物
とポリでビット線トレンチを充填することもできる。
ラーの上にスタック・キャパシタを形成し、ワード線キ
ャパシタンスとビット線抵抗を低減した４Ｆ平方セルを
得る。図３４に示すスタック・キャパシタ５２０と同様
に、図６２および図６３はメモリ・アレイのピラー２３
０の上に形成したスタック・キャパシタ５２０'を示し
ている。図６２は酸化物のみで充填したビット線トレン
チを示している。しかし、図３４に示すように、酸化物
とポリでビット線トレンチを充填することもできる。
【０２４８】スタック・キャパシタ５２０'は、ＢＳＴ
またはその他の高誘電材料などの誘電体５３０'によっ
て囲まれた記憶ノード５２５'を有する。記憶ノード５
２５'と誘電体５３０'は、各ピラー２３０の上部に位置
する各ドレイン領域２４０の上に形成され、共通プレー
ト５３５'によって囲まれている。図６４はスタック・
キャパシタ５２０'の平面図を示している。ただし、１
ビットをサポートするピラーあたりの面積は４Ｆ2であ
り、その結果、１つのアレイは４Ｆ2あたり１ビットを
有することになる。酸化物８５５によって覆われている
ポリ・ストラップは参照番号４６０'として示す。ワー
ド線ピラーあたり２つのコントロール・ゲート２７５、
２７５'は酸化物充填８５５によって分離される。隣接
ピラーのコントロール・ゲートはワード線トレンチによ
って分離されるが、このトレンチは酸化物で充填するこ
とができる。スタック・キャパシタ５２０'の場合と、
フローティング・ゲート２６５（図５２）が欠落してい
る場合を除き、図６４の平面図は図５２の３次元図に匹
敵する。
またはその他の高誘電材料などの誘電体５３０'によっ
て囲まれた記憶ノード５２５'を有する。記憶ノード５
２５'と誘電体５３０'は、各ピラー２３０の上部に位置
する各ドレイン領域２４０の上に形成され、共通プレー
ト５３５'によって囲まれている。図６４はスタック・
キャパシタ５２０'の平面図を示している。ただし、１
ビットをサポートするピラーあたりの面積は４Ｆ2であ
り、その結果、１つのアレイは４Ｆ2あたり１ビットを
有することになる。酸化物８５５によって覆われている
ポリ・ストラップは参照番号４６０'として示す。ワー
ド線ピラーあたり２つのコントロール・ゲート２７５、
２７５'は酸化物充填８５５によって分離される。隣接
ピラーのコントロール・ゲートはワード線トレンチによ
って分離されるが、このトレンチは酸化物で充填するこ
とができる。スタック・キャパシタ５２０'の場合と、
フローティング・ゲート２６５（図５２）が欠落してい
る場合を除き、図６４の平面図は図５２の３次元図に匹
敵する。
【０２４９】あるいは、トランジスタまたはＦＥＴの形
成前に処理を実行すると、図３６ないし図４１に関連し
て前述したものと同様の電荷蓄積用のトレンチ・キャパ
シタが各ＦＥＴの下に形成される。さらに、スタックま
たはトレンチに関わらず、各ピラーの周りに２つの別々
のキャパシタを形成することもできる。これにより、２
Ｆ2ＤＲＡＭセルが形成され、各ピラーはこのような２
Ｆ2ＤＲＡＭセルを２つずつ有する。
成前に処理を実行すると、図３６ないし図４１に関連し
て前述したものと同様の電荷蓄積用のトレンチ・キャパ
シタが各ＦＥＴの下に形成される。さらに、スタックま
たはトレンチに関わらず、各ピラーの周りに２つの別々
のキャパシタを形成することもできる。これにより、２
Ｆ2ＤＲＡＭセルが形成され、各ピラーはこのような２
Ｆ2ＤＲＡＭセルを２つずつ有する。
【０２５０】自己分離式のフローティング・ゲートが存
在する場合、キャパシタは一切不要である。図５２を参
照すると、各ピラーの別々の側に位置するワード線２２
５、２２５'を接触させて、２Ｆ平方（２Ｆ2）のＥＥＰ
ＲＯＭまたはフラッシュ・タイプ・セル、すなわち、ピ
ラーあたり２つの２Ｆ2セルを得ることができる。
在する場合、キャパシタは一切不要である。図５２を参
照すると、各ピラーの別々の側に位置するワード線２２
５、２２５'を接触させて、２Ｆ平方（２Ｆ2）のＥＥＰ
ＲＯＭまたはフラッシュ・タイプ・セル、すなわち、ピ
ラーあたり２つの２Ｆ2セルを得ることができる。
【０２５１】非晶質Ｓｉのフローティング・ゲート２６
５が必要である場合、図５２に示すように、追加の処理
ステップを実行する。この追加のステップでは、ワード
線方向３１２に沿った別々のピラー上のフローティング
・ゲート２６５を分離する。アレイ製作のこの段階にお
けるワード線とビット線の断面を図５６および図６１に
それぞれ示す。追加のステップは以下のものを含む。
５が必要である場合、図５２に示すように、追加の処理
ステップを実行する。この追加のステップでは、ワード
線方向３１２に沿った別々のピラー上のフローティング
・ゲート２６５を分離する。アレイ製作のこの段階にお
けるワード線とビット線の断面を図５６および図６１に
それぞれ示す。追加のステップは以下のものを含む。
【０２５２】１０）図６５および図６６に示すように、
追加の窒化物の層９１０をウェハに付着させ、ゲート・
スタックを保護する。図５６と比較すると、窒化物層９
１０は図５９の窒化物ストリップ８７０を覆っている。
追加の窒化物の層９１０をウェハに付着させ、ゲート・
スタックを保護する。図５６と比較すると、窒化物層９
１０は図５９の窒化物ストリップ８７０を覆っている。
【０２５３】次に、図６７に示すように、ＲＩＥによっ
て窒化物層９１０の一部を除去し、ワード線ピラー間材
料（すなわち、ワード線方向３１２に沿ったピラー間に
位置する材料）を露出するが、この材料はポリシリコン
充填８６５と酸化物ライナ８６０を含む。この窒化物エ
ッチ後、図６６に示す窒化物層９１０の厚さも低減す
る。ただし、ワード線ピラー間領域の上の窒化物層９１
０の厚さ９２０（図６５）はウェハの残りの部分の上の
厚さより小さい。したがって、ワード線ピラー間材料を
露出するためにはリソグラフィは不要である。
て窒化物層９１０の一部を除去し、ワード線ピラー間材
料（すなわち、ワード線方向３１２に沿ったピラー間に
位置する材料）を露出するが、この材料はポリシリコン
充填８６５と酸化物ライナ８６０を含む。この窒化物エ
ッチ後、図６６に示す窒化物層９１０の厚さも低減す
る。ただし、ワード線ピラー間領域の上の窒化物層９１
０の厚さ９２０（図６５）はウェハの残りの部分の上の
厚さより小さい。したがって、ワード線ピラー間材料を
露出するためにはリソグラフィは不要である。
【０２５４】１１）図６８および図６９は、ワード線ピ
ラー間材料を露出するエッチ済み窒化物層９１０'を示
している。次に、ＲＩＥなどを使用して、露出したポリ
シリコン充填８６５をゲート・ストックの底部までエッ
チングする。例示的には、このエッチは、５６０ｎｍの
深さまで行い、酸化物ライナの底部部分８６０"で停止
するが、この底部部分は埋込みビット線拡散領域４０５
の上部の深さとほぼ同じ深さである。
ラー間材料を露出するエッチ済み窒化物層９１０'を示
している。次に、ＲＩＥなどを使用して、露出したポリ
シリコン充填８６５をゲート・ストックの底部までエッ
チングする。例示的には、このエッチは、５６０ｎｍの
深さまで行い、酸化物ライナの底部部分８６０"で停止
するが、この底部部分は埋込みビット線拡散領域４０５
の上部の深さとほぼ同じ深さである。
【０２５５】このエッチは、酸化物および窒化物の上の
ポリに応じて選択的に行う。したがって、ポリ・エッチ
は、ワード線方向３１２に沿ったピラー間に、ワード線
穴９３０といい、図６８および図６９に点線で示す穴を
形成する。図６９に示すように、矩形の穴９３０を形成
するためにエッチングを施す酸化物ライナ８６０とポリ
充填８６５を含むＦ×Ｆの正方形の露出領域を除き、ウ
ェハ全体がエッチ済み窒化物層９１０'で覆われてい
る。
ポリに応じて選択的に行う。したがって、ポリ・エッチ
は、ワード線方向３１２に沿ったピラー間に、ワード線
穴９３０といい、図６８および図６９に点線で示す穴を
形成する。図６９に示すように、矩形の穴９３０を形成
するためにエッチングを施す酸化物ライナ８６０とポリ
充填８６５を含むＦ×Ｆの正方形の露出領域を除き、ウ
ェハ全体がエッチ済み窒化物層９１０'で覆われてい
る。
【０２５６】穴９３０を形成すると、ワード線方向３１
２に沿ったピラー間、すなわち、ワード線ピラー間のフ
ローティング・ゲート２６５が露出する。エッチ選択度
に応じて、薄いトンネル酸化物２６０は露出したフロー
ティング・ゲート２６５上に残る可能性がある。穴９３
０の長さは、ビット線方向３１４に沿った酸化物ライナ
８６０によって制限される。ワード線方向３１２に沿っ
た穴９３０の幅は、フローティング・ゲート２６５（ま
たはトンネル酸化物２６０）によって制限される。図６
８に示すフローティング・ゲート２６５は穴９３０の後
ろになる。
２に沿ったピラー間、すなわち、ワード線ピラー間のフ
ローティング・ゲート２６５が露出する。エッチ選択度
に応じて、薄いトンネル酸化物２６０は露出したフロー
ティング・ゲート２６５上に残る可能性がある。穴９３
０の長さは、ビット線方向３１４に沿った酸化物ライナ
８６０によって制限される。ワード線方向３１２に沿っ
た穴９３０の幅は、フローティング・ゲート２６５（ま
たはトンネル酸化物２６０）によって制限される。図６
８に示すフローティング・ゲート２６５は穴９３０の後
ろになる。
【０２５７】酸化物ライナ８６０とポリ充填物８６５の
両方の代わりに、酸化物だけを充填材料として使用した
場合、このエッチ・ステップでは窒化物の上に酸化物の
選択エッチを施すことが必要になり、これはより達成し
にくいものである。また、このポリシリコン・エッチが
完了した後でフローティング・ゲート部分全体が露出
し、この部分がワード線方向３１２に沿った酸化物ライ
ナ８６０間に位置するように、ビット線トレンチとワー
ド線トレンチの両方の酸化物の相対的厚さが設定されて
いることも重要である。
両方の代わりに、酸化物だけを充填材料として使用した
場合、このエッチ・ステップでは窒化物の上に酸化物の
選択エッチを施すことが必要になり、これはより達成し
にくいものである。また、このポリシリコン・エッチが
完了した後でフローティング・ゲート部分全体が露出
し、この部分がワード線方向３１２に沿った酸化物ライ
ナ８６０間に位置するように、ビット線トレンチとワー
ド線トレンチの両方の酸化物の相対的厚さが設定されて
いることも重要である。
【０２５８】１２）図７０および図７１に示すように、
露出したフローティング・ポリ・ゲート部分２６５"を
酸化するのに十分であるか、または穴９３０の露出した
薄いトンネル酸化物２６０によって覆われたフローティ
ング・ゲート部分を酸化するのに十分な簡単な再酸化ス
テップを実行する。図７１には、穴９３０の後ろに位置
する酸化済みフローティング・ゲート部分２６５'が示
されている。
露出したフローティング・ポリ・ゲート部分２６５"を
酸化するのに十分であるか、または穴９３０の露出した
薄いトンネル酸化物２６０によって覆われたフローティ
ング・ゲート部分を酸化するのに十分な簡単な再酸化ス
テップを実行する。図７１には、穴９３０の後ろに位置
する酸化済みフローティング・ゲート部分２６５'が示
されている。
【０２５９】フローティング・ゲート部分２６５"を酸
化すると、ピラーの側面に沿った各トランジスタのフロ
ーティング・ゲートが互いに分離される。
化すると、ピラーの側面に沿った各トランジスタのフロ
ーティング・ゲートが互いに分離される。
【０２６０】アレイの平面図を図７０に示すが、同図で
は各ピラーは２つの分離フローティング・ゲート２６
５、２６５'を有する。各フローティング・ゲートは、
ピラーに隣接して埋め込まれた２つのポリ・ストラップ
４６０の幅を含む距離だけ、ワード線方向３１２に沿っ
たピラーの上に延びている。各ピラーは、２Ｆ×２Ｆす
なわち４Ｆ2という正方形の領域に形成された２つのト
ランジスタを有する。したがって、２Ｆ2の領域あたり
１つのトランジスタまたは１ビットが存在することにな
る。
は各ピラーは２つの分離フローティング・ゲート２６
５、２６５'を有する。各フローティング・ゲートは、
ピラーに隣接して埋め込まれた２つのポリ・ストラップ
４６０の幅を含む距離だけ、ワード線方向３１２に沿っ
たピラーの上に延びている。各ピラーは、２Ｆ×２Ｆす
なわち４Ｆ2という正方形の領域に形成された２つのト
ランジスタを有する。したがって、２Ｆ2の領域あたり
１つのトランジスタまたは１ビットが存在することにな
る。
【０２６１】必要であれば、追加の酸化物充填および化
学研磨を行って、ワード線ピラー間に残っている穴９３
０を充填することができる。その後、上記で説明し、図
７２に示すように、窒化物を除去し、各ピラーの上にド
レイン領域２４０を注入する。
学研磨を行って、ワード線ピラー間に残っている穴９３
０を充填することができる。その後、上記で説明し、図
７２に示すように、窒化物を除去し、各ピラーの上にド
レイン領域２４０を注入する。
【０２６２】これは、３次元図に示す図５２のアレイ８
５０を形成するものである。明確にするため、図５２で
は、ワード線トレンチ４３０とビット線トレンチ２１０
を充填する酸化物は省略されている。２Ｆ平方のセル・
サイズを実現するため、各ピラー上の２つのワード線２
２５、２２５'のそれぞれをアレイ８５０の端部で別々
に接触させる。
５０を形成するものである。明確にするため、図５２で
は、ワード線トレンチ４３０とビット線トレンチ２１０
を充填する酸化物は省略されている。２Ｆ平方のセル・
サイズを実現するため、各ピラー上の２つのワード線２
２５、２２５'のそれぞれをアレイ８５０の端部で別々
に接触させる。
【０２６３】ただし、いずれの実施例でも、アレイの周
縁部のサポート・デバイスおよび回路を完成するため
に、追加の従来の処理ステップを実行する。
縁部のサポート・デバイスおよび回路を完成するため
に、追加の従来の処理ステップを実行する。
【０２６４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【０２６５】（１）基板と、前記基板上に形成されたピ
ラーを有するセルのアレイであって、前記ピラーが行と
列に配置され、前記ピラーのそれぞれが上方に延び、第
１のタイプの不純物でドープした上部領域と、第２のタ
イプの不純物でドープした中間領域と、前記第１のタイ
プの不純物でドープした下部領域とを有し、前記中間領
域が前記上部領域と前記下部領域との間にある、セルの
アレイと、前記中間領域において各前記ピラーの少なく
とも１つの側壁上に形成され、前記上部領域と前記下部
領域との間の抵抗を制御するためのゲート領域と、各前
記ピラーの前記上部領域上に形成されたスタック・キャ
パシタであって、前記スタック・キャパシタのそれぞれ
が前記上部領域の上に形成された記憶電極と、前記記憶
電極の上に形成された誘電層と、前記誘電層の上に形成
されたプレート電極とを有するスタック・キャパシタと
を含む半導体デバイス。 （２）前記プレート電極が相互接続され、前記スタック
・キャパシタの共通プレート電極を形成することを特徴
とする、上記（１）に記載の半導体デバイス。 （３）前記行に沿った前記ゲート領域が前記セルのワー
ド線になり、前記列に沿った前記下部領域が前記セルの
ビット線になることを特徴とする、上記（１）に記載の
半導体デバイス。 （４）前記行に沿った前記ゲート領域が連続して前記セ
ルのワード線を形成し、前記列に沿った前記プレート電
極が前記セルのビット線になることを特徴とする、上記
（１）に記載の半導体デバイス。 （５）前記下部領域が前記列に沿って共通であり、列ト
レンチによって前記行に沿って互いに分離されることを
特徴とする、上記（１）に記載の半導体デバイス。 （６）前記行が行トレンチによって互いに分離され、前
記列トレンチが前記行トレンチより深いことを特徴とす
る、上記（５）に記載の半導体デバイス。 （７）前記下部領域が前記ピラーのフットプリントを完
全に占有することを特徴とする、上記（１）に記載の半
導体デバイス。 （８）前記ゲート領域が、前記側壁上に形成されたゲー
ト酸化物と、前記ゲート酸化物の上に形成されたゲート
電極とを含むことを特徴とする、上記（１）に記載の半
導体デバイス。 （９）前記下部領域のそれぞれに隣接して位置し、前記
下部領域の抵抗を低減するためのストラップをさらに含
むことを特徴とする、上記（１）に記載の半導体デバイ
ス。 （１０）前記ゲート領域が、前記行に配置されたピラー
に沿って共通であり、前記列に配置されたピラーのゲー
ト領域から分離されることを特徴とする、上記（１）に
記載の半導体デバイス。 （１１）前記セルのそれぞれが２つのトランジスタを有
し、前記トランジスタの一方が能動になり、前記トラン
ジスタのもう一方が受動になることを特徴とする、上記
（１）に記載の半導体デバイス。 （１２）半導体デバイスを形成する方法において、下部
ドープ領域と上部ドープ領域を基板内に形成するステッ
プと、行と列に配置されたピラーのアレイを形成するス
テップであって、前記ピラーのそれぞれが前記下部ドー
プ領域と前記上部ドープ領域によって分離されたボディ
部分を有し、前記ピラーの１つの側壁が前記下部ドープ
領域と前記上部ドープ領域との間に延び、前記ピラーの
もう１つの側壁が前記上部領域から前記下部ドープ領域
の下にある領域まで延び、隣接列の前記下部ドープ領域
同士を分離する、ピラーのアレイを形成するステップ
と、前記ピラーのそれぞれの上にスタック・キャパシタ
を形成するステップとを含む方法。 （１３）前記スタック・キャパシタ形成ステップが、前
記ピラーのそれぞれの上に記憶電極を形成するステップ
と、前記記憶電極のそれぞれの上に誘電層を形成するス
テップと、前記誘電層のそれぞれの上にプレート電極を
形成するステップとを含むことを特徴とする、上記（１
２）に記載の方法。 （１４）前記プレート電極形成ステップが、前記スタッ
ク・キャパシタに共通する連続プレート電極を形成する
ことを特徴とする、上記（１３）に記載の方法。 （１５）アレイ形成ステップが、フィーチャ・サイズだ
け分離された列トレンチをエッチングするステップと、
前記フィーチャ・サイズの約１２０％だけ分離された行
トレンチをエッチングし、前記下部ドープ部分を露出
し、前記列トレンチを深くするステップとを含むことを
特徴とする、上記（１２）に記載の方法。 （１６）前記列トレンチ・エッチング・ステップの前
に、列に配置された前記基板の上にマスクを形成するス
テップと、前記行トレンチ・エッチング・ステップの前
に、前記マスク列にパターン形成してマスク・アイラン
ドを形成するステップとをさらに含むことを特徴とす
る、上記（１５）に記載の方法。 （１７）隣接ピラーの前記側壁間に絶縁スペーサを形成
するステップをさらに含むことを特徴とする、上記（１
２）に記載の方法。 （１８）前記ピラーの前記側壁の少なくとも１つにゲー
ト領域を形成するステップをさらに含むことを特徴とす
る、上記（１２）に記載の方法。 （１９）前記ゲート領域形成ステップが、前記側壁上に
ゲート酸化物を形成するステップと、前記ゲート酸化物
の上にゲート電極を形成するステップとを含むことを特
徴とする、上記（１８）に記載の方法。 （２０）前記ゲート領域の上に他の絶縁スペーサを形成
するステップと、前記他の絶縁層の上に位置する前記ピ
ラーの一部分に第３のドープ領域を形成するステップ
と、前記他の絶縁層の上に位置する前記ピラーの前記一
部分の周りに他のゲート領域を形成するステップとをさ
らに含むことを特徴とする、上記（１９）に記載の方
法。 （２１）第３のドープ領域形成ステップが、ワード線方
向に沿って交互のピラー内に前記第３のドープ領域を形
成し、他のゲート領域形成ステップが、前記第３のドー
プ領域を備えていない交互のピラーの周りに前記他のゲ
ート領域を形成することを特徴とする、上記（２０）に
記載の方法。 （２２）半導体デバイスを形成する方法において、行と
列に配置されたピラーのアレイを基板上に形成するステ
ップであって、前記ピラーが第１の深さを有する列トレ
ンチと、前記第１の深さより小さい第２の深さを有する
行トレンチによって分離されるステップと、前記ピラー
の下に下部ドープ領域を形成するステップと、前記ピラ
ーの少なくとも１つの壁面の周りにゲート領域を形成す
るステップと、前記ピラー上に上部ドープ領域を形成す
るステップと、前記ピラーのそれぞれの上にスタック・
キャパシタを形成するステップとを含む方法。 （２３）アレイ形成ステップが、前記列に平行なマスク
線を前記基板の上に形成するステップと、前記基板の露
出部分をエッチングして、前記列トレンチを形成するス
テップと、前記マスク線にパターン形成して、マスク・
アイランドを形成するステップと、前記基板の前記露出
部分をエッチングして、前記行トレンチを形成し、前記
列トレンチを深くすることを特徴とする、上記（２２）
に記載の方法。 （２４）下部ドープ領域形成ステップが、前記列トレン
チの下部部分に外方拡散材料を形成するステップと、前
記外方拡散材料から材料を外方拡散して、前記ピラーの
下に前記下部領域を形成するステップとを含むことを特
徴とする、上記（２２）に記載の方法。 （２５）前記ゲート領域形成ステップが、前記側壁上に
ゲート酸化物を形成するステップと、前記ゲート酸化物
の上にゲート電極を形成するステップとを含むことを特
徴とする、上記（２２）に記載の方法。
ラーを有するセルのアレイであって、前記ピラーが行と
列に配置され、前記ピラーのそれぞれが上方に延び、第
１のタイプの不純物でドープした上部領域と、第２のタ
イプの不純物でドープした中間領域と、前記第１のタイ
プの不純物でドープした下部領域とを有し、前記中間領
域が前記上部領域と前記下部領域との間にある、セルの
アレイと、前記中間領域において各前記ピラーの少なく
とも１つの側壁上に形成され、前記上部領域と前記下部
領域との間の抵抗を制御するためのゲート領域と、各前
記ピラーの前記上部領域上に形成されたスタック・キャ
パシタであって、前記スタック・キャパシタのそれぞれ
が前記上部領域の上に形成された記憶電極と、前記記憶
電極の上に形成された誘電層と、前記誘電層の上に形成
されたプレート電極とを有するスタック・キャパシタと
を含む半導体デバイス。 （２）前記プレート電極が相互接続され、前記スタック
・キャパシタの共通プレート電極を形成することを特徴
とする、上記（１）に記載の半導体デバイス。 （３）前記行に沿った前記ゲート領域が前記セルのワー
ド線になり、前記列に沿った前記下部領域が前記セルの
ビット線になることを特徴とする、上記（１）に記載の
半導体デバイス。 （４）前記行に沿った前記ゲート領域が連続して前記セ
ルのワード線を形成し、前記列に沿った前記プレート電
極が前記セルのビット線になることを特徴とする、上記
（１）に記載の半導体デバイス。 （５）前記下部領域が前記列に沿って共通であり、列ト
レンチによって前記行に沿って互いに分離されることを
特徴とする、上記（１）に記載の半導体デバイス。 （６）前記行が行トレンチによって互いに分離され、前
記列トレンチが前記行トレンチより深いことを特徴とす
る、上記（５）に記載の半導体デバイス。 （７）前記下部領域が前記ピラーのフットプリントを完
全に占有することを特徴とする、上記（１）に記載の半
導体デバイス。 （８）前記ゲート領域が、前記側壁上に形成されたゲー
ト酸化物と、前記ゲート酸化物の上に形成されたゲート
電極とを含むことを特徴とする、上記（１）に記載の半
導体デバイス。 （９）前記下部領域のそれぞれに隣接して位置し、前記
下部領域の抵抗を低減するためのストラップをさらに含
むことを特徴とする、上記（１）に記載の半導体デバイ
ス。 （１０）前記ゲート領域が、前記行に配置されたピラー
に沿って共通であり、前記列に配置されたピラーのゲー
ト領域から分離されることを特徴とする、上記（１）に
記載の半導体デバイス。 （１１）前記セルのそれぞれが２つのトランジスタを有
し、前記トランジスタの一方が能動になり、前記トラン
ジスタのもう一方が受動になることを特徴とする、上記
（１）に記載の半導体デバイス。 （１２）半導体デバイスを形成する方法において、下部
ドープ領域と上部ドープ領域を基板内に形成するステッ
プと、行と列に配置されたピラーのアレイを形成するス
テップであって、前記ピラーのそれぞれが前記下部ドー
プ領域と前記上部ドープ領域によって分離されたボディ
部分を有し、前記ピラーの１つの側壁が前記下部ドープ
領域と前記上部ドープ領域との間に延び、前記ピラーの
もう１つの側壁が前記上部領域から前記下部ドープ領域
の下にある領域まで延び、隣接列の前記下部ドープ領域
同士を分離する、ピラーのアレイを形成するステップ
と、前記ピラーのそれぞれの上にスタック・キャパシタ
を形成するステップとを含む方法。 （１３）前記スタック・キャパシタ形成ステップが、前
記ピラーのそれぞれの上に記憶電極を形成するステップ
と、前記記憶電極のそれぞれの上に誘電層を形成するス
テップと、前記誘電層のそれぞれの上にプレート電極を
形成するステップとを含むことを特徴とする、上記（１
２）に記載の方法。 （１４）前記プレート電極形成ステップが、前記スタッ
ク・キャパシタに共通する連続プレート電極を形成する
ことを特徴とする、上記（１３）に記載の方法。 （１５）アレイ形成ステップが、フィーチャ・サイズだ
け分離された列トレンチをエッチングするステップと、
前記フィーチャ・サイズの約１２０％だけ分離された行
トレンチをエッチングし、前記下部ドープ部分を露出
し、前記列トレンチを深くするステップとを含むことを
特徴とする、上記（１２）に記載の方法。 （１６）前記列トレンチ・エッチング・ステップの前
に、列に配置された前記基板の上にマスクを形成するス
テップと、前記行トレンチ・エッチング・ステップの前
に、前記マスク列にパターン形成してマスク・アイラン
ドを形成するステップとをさらに含むことを特徴とす
る、上記（１５）に記載の方法。 （１７）隣接ピラーの前記側壁間に絶縁スペーサを形成
するステップをさらに含むことを特徴とする、上記（１
２）に記載の方法。 （１８）前記ピラーの前記側壁の少なくとも１つにゲー
ト領域を形成するステップをさらに含むことを特徴とす
る、上記（１２）に記載の方法。 （１９）前記ゲート領域形成ステップが、前記側壁上に
ゲート酸化物を形成するステップと、前記ゲート酸化物
の上にゲート電極を形成するステップとを含むことを特
徴とする、上記（１８）に記載の方法。 （２０）前記ゲート領域の上に他の絶縁スペーサを形成
するステップと、前記他の絶縁層の上に位置する前記ピ
ラーの一部分に第３のドープ領域を形成するステップ
と、前記他の絶縁層の上に位置する前記ピラーの前記一
部分の周りに他のゲート領域を形成するステップとをさ
らに含むことを特徴とする、上記（１９）に記載の方
法。 （２１）第３のドープ領域形成ステップが、ワード線方
向に沿って交互のピラー内に前記第３のドープ領域を形
成し、他のゲート領域形成ステップが、前記第３のドー
プ領域を備えていない交互のピラーの周りに前記他のゲ
ート領域を形成することを特徴とする、上記（２０）に
記載の方法。 （２２）半導体デバイスを形成する方法において、行と
列に配置されたピラーのアレイを基板上に形成するステ
ップであって、前記ピラーが第１の深さを有する列トレ
ンチと、前記第１の深さより小さい第２の深さを有する
行トレンチによって分離されるステップと、前記ピラー
の下に下部ドープ領域を形成するステップと、前記ピラ
ーの少なくとも１つの壁面の周りにゲート領域を形成す
るステップと、前記ピラー上に上部ドープ領域を形成す
るステップと、前記ピラーのそれぞれの上にスタック・
キャパシタを形成するステップとを含む方法。 （２３）アレイ形成ステップが、前記列に平行なマスク
線を前記基板の上に形成するステップと、前記基板の露
出部分をエッチングして、前記列トレンチを形成するス
テップと、前記マスク線にパターン形成して、マスク・
アイランドを形成するステップと、前記基板の前記露出
部分をエッチングして、前記行トレンチを形成し、前記
列トレンチを深くすることを特徴とする、上記（２２）
に記載の方法。 （２４）下部ドープ領域形成ステップが、前記列トレン
チの下部部分に外方拡散材料を形成するステップと、前
記外方拡散材料から材料を外方拡散して、前記ピラーの
下に前記下部領域を形成するステップとを含むことを特
徴とする、上記（２２）に記載の方法。 （２５）前記ゲート領域形成ステップが、前記側壁上に
ゲート酸化物を形成するステップと、前記ゲート酸化物
の上にゲート電極を形成するステップとを含むことを特
徴とする、上記（２２）に記載の方法。
【図１】従来のメモリ・セルのアレイの平面図である。
【図２】従来のメモリ・セルのアレイの斜視図である。
【図３】ビット線に沿って図１および図２のアレイに示
す従来のメモリ・セルの１つの断面図である。
す従来のメモリ・セルの１つの断面図である。
【図４】他の従来のメモリ・セルのアレイの概略図であ
る。
る。
【図５】従来のＤＲＡＭセルの概略図である。
【図６】従来の折返しビット線ＤＲＡＭセルの平面図で
ある。
ある。
【図７】従来のオープン・ビット線ＤＲＡＭセルの平面
図である。
図である。
【図８】本発明の一実施例によるメモリ・セルのアレイ
を示す図である。
を示す図である。
【図９】本発明により誘電体充填、化学研磨、エッチバ
ックを行った後の図８のアレイを示す図である。
ックを行った後の図８のアレイを示す図である。
【図１０】本発明によりワード線方向に沿った図９のメ
モリ・セルの断面図である。
モリ・セルの断面図である。
【図１１】本発明によりビット線方向に沿った図９のメ
モリ・セルの断面図である。
モリ・セルの断面図である。
【図１２】本発明により図８に示すアレイを形成する方
法を示す図である。
法を示す図である。
【図１３】本発明により図８に示すアレイを形成する方
法を示す図である。
法を示す図である。
【図１４】本発明により図８に示すアレイを形成する方
法を示す図である。
法を示す図である。
【図１５】本発明の他の実施例によりストラップ線を備
えたメモリ・セルのアレイを示す図である。
えたメモリ・セルのアレイを示す図である。
【図１６】本発明の他の実施例によりストラップ線のな
いメモリ・セルのアレイを示す図である。
いメモリ・セルのアレイを示す図である。
【図１７】本発明により図１５および図１６に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図１８】本発明により図１５および図１６に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図１９】本発明により図１５および図１６に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図２０】本発明により図１５および図１６に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図２１】本発明により図１５および図１６に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図２２】本発明により図１５および図１６に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図２３】本発明により図１５および図１６に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図２４】本発明により図１５および図１６に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図２５】本発明により図１５および図１６に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図２６】本発明により図１５および図１６に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図２７】本発明の他の実施例によりストラップ線を備
えたメモリ・セルのアレイを示す図である。
えたメモリ・セルのアレイを示す図である。
【図２８】本発明の他の実施例によりストラップ線のな
いメモリ・セルのアレイを示す図である。
いメモリ・セルのアレイを示す図である。
【図２９】本発明により図２７および図２８に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図３０】本発明により図２７および図２８に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図３１】本発明により図２７および図２８に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図３２】本発明により図２７および図２８に示すアレ
イを形成する方法を示す図である。
イを形成する方法を示す図である。
【図３３】本発明の他の実施例によりスタック・キャパ
シタを有するメモリ・セルを示す図である。
シタを有するメモリ・セルを示す図である。
【図３４】本発明により図３３に示すスタック・キャパ
シタの他の実施例を示す図である。
シタの他の実施例を示す図である。
【図３５】本発明により図３３に示すスタック・キャパ
シタの他の実施例を示す図である。
シタの他の実施例を示す図である。
【図３６】本発明の他の実施例によりオープン・ビット
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
【図３７】本発明の他の実施例によりオープン・ビット
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
【図３８】本発明の他の実施例によりオープン・ビット
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
【図３９】本発明の他の実施例によりオープン・ビット
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
【図４０】本発明の他の実施例によりオープン・ビット
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
【図４１】本発明の他の実施例によりオープン・ビット
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
【図４２】本発明の他の実施例によりオープン・ビット
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
【図４３】本発明の他の実施例によりオープン・ビット
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
【図４４】本発明の他の実施例によりオープン・ビット
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
線およびオープン／折返しアーキテクチャ用のトレンチ
・キャパシタを有するメモリ・セルのアレイを形成する
方法を示す図である。
【図４５】本発明の他の実施例により折返しビット線ア
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
【図４６】本発明の他の実施例により折返しビット線ア
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
【図４７】本発明の他の実施例により折返しビット線ア
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
【図４８】本発明の他の実施例により折返しビット線ア
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
【図４９】本発明の他の実施例により折返しビット線ア
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
【図５０】本発明の他の実施例により折返しビット線ア
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
ーキテクチャ用のトレンチ・キャパシタを有するメモリ
・セルのアレイを形成する方法を示す図である。
【図５１】本発明の他の実施例により折返しビット線ア
ーキテクチャ用のスタック・キャパシタを有するメモリ
・セルの断面図である。
ーキテクチャ用のスタック・キャパシタを有するメモリ
・セルの断面図である。
【図５２】本発明の他の実施例によりピラー当たり２つ
のトランジスタを有するメモリ・セルのアレイを示す図
である。
のトランジスタを有するメモリ・セルのアレイを示す図
である。
【図５３】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図５４】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図５５】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図５６】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図５７】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図５８】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図５９】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図６０】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図６１】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図６２】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図６３】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図６４】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図６５】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図６６】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図６７】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図６８】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図６９】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図７０】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図７１】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
【図７２】本発明により図５２に示すアレイを形成する
方法を示す図である。
方法を示す図である。
２００ アレイ ２０５ メモリ・セル ２１０ セルフアライン式浅型トレンチ ２１５ ｎ+ソース ２２０ ビット線 ２２５ ワード線 ２３０ ピラー ２３５ ｐ型Ｓｉ基板 ２４０ ｎ+ドレイン ３２０ エッチの深さ ３２５ プラトー ４３０ ワード線トレンチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 フセイン・イブラヒム・ハナフィー アメリカ合衆国10526 ニューヨーク州 ゴールデンズ・ヴリッジ アパッチ・サ ークル ７ ピー・オー・ボックス243 (72)発明者 パワード・レオ・カルター アメリカ合衆国05446 バーモント州コ ルチェスタビレッジ・ドライブ 14 (72)発明者 ワルデマル・ヴォルター・ココン アメリカ合衆国12590 ニューヨーク州 ワッピンガーズ・フォールズ バレー・ ロード 25 (72)発明者 ジェフリー・ジェイ・ウェルサー アメリカ合衆国06830 コネチカット州 グリーニチオールド・フィールド・ポイ ント・ロード 11 ナンバー１ビー (56)参考文献 特開 平８−330532（ＪＰ，Ａ) 特開 平６−291277（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (12)
- 【請求項１】基板と、 前記基板上に形成されたピラーを有するセルのアレイで
あって、前記ピラーが行と列に配置され、前記ピラーの
それぞれが上方に延び、第１導電型の上部領域と、第２
導電型の中間領域と、前記第１導電型の下部領域とを有
し、前記中間領域が前記上部領域と前記下部領域との間
にある、セルのアレイと、 前記中間領域において各前記ピラーの少なくとも１つの
側壁上に形成され、前記上部領域と前記下部領域との間
の抵抗を制御するためのゲート領域と、 前記ピラーの前記上部領域上に形成されたスタック・キ
ャパシタと、 を含む半導体デバイスにおいて、 前記セルのそれぞれ２つのゲート電極を有し、前記２つ
のゲート電極の一方のみが前記ゲート領域として作用す
る半導体デバイス。 - 【請求項２】前記一方のゲート電極は、前記各ピラー中
間領域における上部および下部の選択的に形成可能なＭ
ＯＳトランジスタ形成予定領域のうち、奇数列／偶数列
の各ピラーの上部の予定領域および偶数列／奇数列の各
ピラーの下部の予定領域にそれぞれ形成されたＭＯＳト
ランジスタのゲート電極であることを特徴とする請求項
１に記載の半導体デバイス。 - 【請求項３】前記ピラーは深い複数の列または行トレン
チ（以下、列トレンチと言う）および浅い複数の行また
は列トレンチ（以下、行トレンチと言う）で区画されて
いることを特徴とする請求項１または２に記載の半導体
デバイス。 - 【請求項４】基板上において複数の列トレンチおよび複
数の行トレンチで区画され前記基板から実質的に垂直に
上方に延びている複数のピラーから成り、該ピラーの上
部領域が第１導電型のドレイン領域／ソース領域を含
み、前記ピラーの中間領域が側壁上にゲート領域を有す
る第２導電型のチャネル領域を含み、前記ピラーの下部
領域が所定の側壁内に浅く拡散形成された第１導電型の
ソース領域／ドレイン領域を含み、前記チャネル領域が
同じ導電型の基板に電気的に連続しているセルのアレイ
と、 前記各ピラーの前記上部領域上に形成された記憶電極、
誘電層およびキャパシタ・プレートから成る複数のスタ
ック・キャパシタと、 を含む半導体デバイスにおいて、 前記各キャパシタ・プレートは、前記各ピラー下部領域
のソース領域／ドレイン領域の埋込みビット線の列に沿
って共通接続され列毎に分離され、補ビット線として機
能する構成を有することを特徴とする半導体デバイス。 - 【請求項５】基板上において複数の深い列トレンチおよ
び複数の浅い行トレンチで区画され前記基板から実質的
に垂直に上方に延びている複数のピラーから成り、該ピ
ラーの上部領域が第１導電型のドレイン領域／ソース領
域を含み、前記ピラーの中間領域が側壁上にゲート領域
を有する第２導電型のチャネル領域を含み、前記ピラー
の下部領域が所定の側面内に浅く拡散形成された第１導
電型のソース領域／ドレイン領域を含み、前記チャネル
領域が同じ導電型の基板に電気的に連続しているセルの
アレイと、 前記各ピラーの前記下部領域において前記ソース領域／
ドレイン領域の壁面に隣接してトレンチ内に位置する誘
電層および電極層から成る複数のトレンチ・キャパシタ
と、 を含む半導体デバイスにおいて、 前記各ピラー中間領域は、上部および下部の選択的に形
成可能なＭＯＳトランジスタ形成予定領域を含み、この
うち、奇数列／偶数列の各ピラーの前記上部の予定領域
および偶数列／奇数列の各ピラーの前記下部の予定領域
にはそれぞれ上部および下部の各ＭＯＳトランジスタが
形成され、残りの下部および上部の予定領域にはトラン
ジスタ機能を欠如した下部および上部の各ダミーＭＯＳ
トランジスタが形成されていることを特徴とする半導体
デバイス。 - 【請求項６】上部および下部の２本のワード線が各ピラ
ー行に対して割り当てられ、前記上部ワード線が行方向
に交互に位置した前記上部の各ＭＯＳトランジスタおよ
び前 記上部の各ダミーＭＯＳトランジスタに接続され、
前記下部ワード線が行方向に交互に位置した前記下部の
各ダミーＭＯＳトランジスタおよび下部の各ＭＯＳトラ
ンジスタに接続されていることを特徴とする請求項５に
記載の半導体デバイス。 - 【請求項７】前記上部および下部のＭＯＳトランジスタ
と下部および上部のダミーＭＯＳトランジスタがトレン
チ側壁間に跨る絶縁スペーサ層により分離され、前記ソ
ース領域／ドレイン領域が前記絶縁スペーサ層の近傍に
延長した前記上部ＭＯＳトランジスタのための延長部を
含み、前記ドレイン領域／ソース領域が前記絶縁スペー
サ層の近傍に延長した前記下部ＭＯＳトランジスタのた
めの延長部を含むことを特徴とする請求項５に記載の半
導体デバイス。 - 【請求項８】下部ドープ領域と上部ドープ領域を基板内
に形成するステップと、 行と列に配置されたピラーのアレイを形成するステップ
であって、前記ピラーのそれぞれが前記下部ドープ領域
と前記上部ドープ領域によって分離された中間領域を有
し、前記ピラーの１つの側壁が前記下部ドープ領域と前
記上部ドープ領域との間に延び、前記ピラーのもう１つ
の側壁が前記上部領域から前記下部ドープ領域の下にあ
る領域まで延び、隣接列の前記下部ドープ領域同士を分
離する、ピラーのアレイを形成するステップと、 前記ピラーのそれぞれの上にスタック・キャパシタを形
成するステップと、 を含半導体デバイスを形成する方法において、 前記アレイ形成ステップが、 列に配置された線状マスクを前記基板の上に形成するス
テップと、 前記基板の露出部分をエッチングして浅い列トレンチを
形成するステップと、 前記線状マスクをパターン形成して島状マスクを形成す
るステップと、 前記基板の露出部分をエッチングして前記下部ドープ領
域を露出する浅い行トレンチを形成し、前記列トレンチ
を深くするステップと、 を含むことを特徴とする方法。 - 【請求項９】行と列に配置されたピラーのアレイを基板
上に形成するステップであって、前記ピラーが第１の深
さを有する列トレンチと、前記第１の深さより小さい第
２の深さを有する行トレンチによって分離されるステッ
プと、 前記ピラーの下に下部ドープ領域を形成するステップ
と、 前記ピラーの少なくとも１つの壁面の周りにゲート領域
を形成するステップと、 前記ピラー上に上部ドープ領域を形成するステップと、 前記ピラーのそれぞれの上にスタック・キャパシタを形
成するステップと、 を含む半導体デバイスを形成する方法において、 前記アレイ形成ステップが、 列に平行な線状マスクを前記基板の上に形成するステッ
プと、 前記基板の露出部分をエッチングして浅い列トレンチを
形成するステップと、 前記線状マスクをパターン形成して島状マスクを形成す
るステップと、 前記基板の露出部分をエッチングして前記行トレンチを
形成し、前記浅い列トレンチを深くするステップと、 を含む方法。 - 【請求項１０】前記下部ドープ領域形成ステップが、 前記列トレンチの下方部分に外方拡散材料を形成するス
テップと、 前記外方拡散材料から材料を外方拡散して、前記ピラー
の下に前記外方拡散領域を形成するステップを含むこと
を特徴とする請求項９に記載の方法。 - 【請求項１１】行と列に配置されたピラーのアレイを基
板上に形成するステップであって、前記ピラーが第１の
深さを有する列トレンチと、前記第１の深さより小さい
第２の深さを有する行トレンチによって分離されるステ
ップと、 前記各ピラーの下部に下部ドープ領域を形成するステッ
プと、前記各ピラー下部の側壁の周りに前記下部ドープ領域に
隣接して誘電層およびキャパシタ・プレートから成るト
レンチ・キャパシタを形成するステップと、 前記ピラーの上部の側壁の周りに前記下部ドープ領域に
隣接してゲート絶縁層 およびゲート電極層を形成するス
テップと、 を含む半導体デバイスを形成する方法において、 前記アレイ形成ステップが、 列に平行な線状マスクを前記基板の上に形成するステッ
プと、 前記基板の露出部分をエッチングして浅い列トレンチを
形成するステップと、 前記線状マスクをパターン形成して島状マスクを形成す
るステップと、 前記基板の露出部分をエッチングして前記行トレンチを
形成し、前記浅い列トレンチを深くするステップと、 を含む方法。 - 【請求項１２】前記キャパシタ・プレート形成ステップ
が、 前記トレンチ内をポリシリコン材料で充填するステップ
と、 充填ポリシリコン材料のエッチングにより、列トレンチ
の対向する内側壁が裏打ちされ列トレンチ内で底部が分
離している各列専用のキャパシタ・プレートを形成する
ステップと、 を含むことを特徴とする請求項１１に記載の方法。
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