JP4690438B2 - 半導体記憶装置及びその製造方法、並びに、データ処理システム - Google Patents
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Description
10 シリコンピラー
11 第1の拡散層
12 第2の拡散層
12a シリコンエピタキシャル層
13 ゲート絶縁膜
14 ゲート電極
15 サイドウォール絶縁膜
16 ストレージノードコンタクト
20 層間絶縁膜
21 層間絶縁膜
22 シリコン窒化膜
22a 開口部
22b コンタクトホール
23 層間絶縁膜
24 層間絶縁膜
30 ダミーシリコンピラー
33 ダミーゲート絶縁膜
34 ダミーゲート電極
36 ワードコンタクト
40 補助ワード線
51 下部電極
52 上部電極
53 容量絶縁膜
60 シリコンフィン
61 サイドウォール窒化膜
62 シリコン酸化膜
63 ビットトレンチの一方の側壁
64 ビットトレンチの他方の側壁
65 シリコン酸化膜
66 シリコン酸化膜
67 サイドウォール窒化膜
68 シリコン酸化膜
73 ハードマスク
73a シリコン酸化膜
73b シリコン窒化膜
77 マスク酸化膜
78 スルーホール
79 LDD領域
80 マスク
91 下部電極
92 記録層
93 上部電極
94 基準電位コンタクト
100 データ処理システム
110 システムバス
120 データプロセッサ
130 半導体記憶装置(DRAM)
140 ストレージデバイス
150 I/Oデバイス
160 ROM
ARY セルアレイ領域
BL ビット線
BLa シリコン材料領域
BLb 低抵抗領域
BT ビットトレンチ
Cp キャパシタ
M 記憶素子
MC メモリセル
Pc 相変化素子
PL 基準電位配線
SA センスアンプ
Tr セルトランジスタ
WC ワード線接続領域
WD ワードドライバ
WL ワード線
Claims (18)
- シリコン基板と、
前記シリコン基板の一部であり、前記シリコン基板の主面に対してほぼ垂直に形成された複数のシリコンピラーと、
ビット線方向に延在し、隣接する前記シリコンピラー間のシリコン基板に設けられたビットトレンチと、
前記ビットトレンチの表面を覆う絶縁膜と、
前記絶縁膜で表面が覆われた前記ビットトレンチ内に埋設されたビット線と、
ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極と、
前記シリコンピラーの下部であって、前記ビットトレンチの側壁の一部に接して設けられた第1の拡散層と、
前記シリコンピラーの上面に接して設けられた第2の拡散層と、
前記シリコンピラーの上方に配置され、前記第2の拡散層に接続された記憶素子とを備え、
前記ビットトレンチに埋設された前記ビット線は、前記ビットトレンチの側壁の一部を介して前記第1の拡散層と接触して接続されたシリコン材料領域と、前記シリコン材料領域と接触し前記シリコン材料領域の下に位置する、前記シリコン材料領域よりも電気抵抗の低い材料からなる低抵抗領域とを含んでいることを特徴とする半導体記憶装置。 - 前記低抵抗領域の表面は、前記シリコン材料領域との接触面を除き、前記絶縁膜によって覆われていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記低抵抗領域は、金属又はその化合物を含んでいることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記ビット線方向と交差するワード線方向に隣接する前記複数のシリコンピラーを覆うゲート電極は互いに接触しており、前記ビット線方向に隣接する前記複数のシリコンピラーを覆うゲート電極は互いに分離されていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体記憶装置。
- 前記ワード線方向に延在する前記複数のシリコンピラーの列に介在するダミーシリコンピラーと、
ダミーゲート絶縁膜を介して前記ダミーシリコンピラーの表面を覆うダミーゲート電極と、
前記ワード線方向に延在し、前記ダミーゲート電極に接続された補助ワード線とをさらに備え、
前記ダミーシリコンピラーと隣接する前記シリコンピラーを覆うゲート電極は、前記ダミーゲート電極と接触していることを特徴とする請求項4に記載の半導体記憶装置。 - 前記補助ワード線は、前記ゲート電極よりも電気抵抗の小さい材料によって構成されていることを特徴とする請求項5に記載の半導体記憶装置。
- 前記ダミーシリコンピラーが前記ビット線方向に複数設けられていることを特徴とする請求項5又は6に記載の半導体記憶装置。
- 前記シリコンピラーの上部に設けられた層間絶縁膜をさらに備え、前記第2の拡散層は、前記層間絶縁膜に設けられたスルーホールを介して前記シリコンピラーの上部に接続されていることを特徴とする請求項1乃至7のいずれか一項に記載の半導体記憶装置。
- 前記スルーホールの内壁に設けられ、前記第2の拡散層と前記ゲート電極とを絶縁する筒状のサイドウォール絶縁膜をさらに備えることを特徴とする請求項8に記載の半導体記憶装置。
- 平面的に見て、前記筒状のサイドウォール絶縁膜の外周部と前記シリコンピラーの外周部が実質的に一致していることを特徴とする請求項9に記載の半導体記憶装置。
- 前記記憶素子がキャパシタであることを特徴とする請求項1乃至10のいずれか一項に記載の半導体記憶装置。
- 前記記憶素子が相変化素子であることを特徴とする請求項1乃至10のいずれか一項に記載の半導体記憶装置。
- シリコン基板からなるシリコンピラーと、前記シリコンピラーの側面を囲むゲート電極と、前記シリコンピラーの下部であってビットトレンチの側壁の一部に接して設けられた第1の拡散層と、前記シリコンピラーの上面に接して設けられた第2の拡散層と、前記第2拡散層の上方に形成された記憶素子とを有する半導体記憶装置の製造方法であって、
シリコン基板の表面に形成したハードマスクを用いて前記シリコン基板をエッチングすることにより、ビット線方向に延在する複数のシリコンフィンを形成する第1の工程と、
前記複数のシリコンフィンの側壁にサイドウォール窒化膜を形成し、隣接する前記シリコンフィンの間の底部に前記シリコン基板を露出させる第2の工程と、
露出した前記シリコン基板をエッチングすることにより、隣接する前記シリコンフィン間に前記ビットトレンチを形成する第3の工程と、
前記ビットトレンチの表面および前記サイドウォール窒化膜が形成されている前記シリコンフィンの側壁を絶縁膜で覆った後、前記ビットトレンチの底部に前記ビット線の低抵抗領域を埋め込む第4の工程と、
前記ビットトレンチの上部に形成された前記絶縁膜を部分的に除去することにより、前記ビットトレンチの一方の側壁に前記シリコン基板を露出させる第5の工程と、
前記側壁に露出した前記シリコン基板と接するように、前記ビットトレンチの上部に前記ビット線のシリコン材料領域を埋め込む第6の工程と、
熱処理を行うことによって、前記シリコン材料領域に含まれる不純物を前記シリコンフィンの下部に位置する前記シリコン基板に拡散させ、ソース/ドレインの一方となる前記第1の拡散層を形成する第7の工程と、
前記第7の工程の後、前記ビット線方向に垂直なワード線方向に延在するマスクを用いて、前記シリコン基板からなる前記シリコンフィンをエッチングして前記ビット線方向に切断することにより複数のシリコンピラーを形成する第8の工程と、を備えることを特徴とする半導体記憶装置の製造方法。 - 請求項1乃至12のいずれか一項に記載の半導体記憶装置を含むデータ処理システム。
- 前記第5の工程は、前記第4の工程において前記ビットトレンチの底部に前記低抵抗領域を埋め込んだ後、前記低抵抗領域の上面より上方であって、前記低抵抗領域の両側に位置して露出する前記絶縁膜の内、一方の前記絶縁膜をマスクで覆った状態で他の一方の前記絶縁膜を除去する工程を含み、これによって前記絶縁膜が除去された一方の側壁には、前記シリコンフィンを覆う前記サイドウォール窒化膜と、前記サイドウォール窒化膜と前記低抵抗領域の上面との間に位置するシリコン基板とが露出されることを特徴とする請求項13に記載の半導体記憶装置の製造方法。
- 前記サイドウォール窒化膜と前記低抵抗領域の上面との間に位置して露出されるシリコン基板に接するように、前記シリコン材料領域が形成されることを特徴とする請求項15に記載の半導体記憶装置の製造方法。
- 前記シリコン材料領域は、不純物の拡散によって形成される前記第1の拡散層の拡散源として用いられ、前記第1の拡散層は前記サイドウォール窒化膜と前記低抵抗領域の上面との間に位置して露出されるシリコン基板内に、前記シリコン材料領域から不純物を拡散させて形成されることを特徴とする請求項16に記載の半導体記憶装置の製造方法。
- 前記シリコンピラーの側面に熱酸化法によりゲート絶縁膜を形成する第9の工程と、
第9の工程の後、CVD法により全面にポリシリコン膜を形成した後エッチバックすることにより前記シリコンピラーの側面を囲むゲート電極を形成する第10の工程と、
第10の工程の後、全面に層間絶縁膜を形成し、CMP法により研磨して平坦化することにより、前記ハードマスクの上面を露出させる第11の工程と、
上面が露出した前記ハードマスクを除去して前記シリコンピラー上にスルーホールを形成する第12の工程と、
前記シリコンピラーの上面に接して前記スルーホールを埋め込むように選択エピタキシャル成長法によりシリコンエピタキシャル層を形成した後、不純物をイオン注入して前記第2の拡散層を形成する第13の工程と、
前記第2の拡散層に接続される記憶素子を形成する第14の工程と、
を有することを特徴とする請求項13に記載の半導体記憶装置の製造方法。
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