JP2011205030A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】下部拡散層の抵抗値のばらつきが小さく、信頼性に優れた半導体装置およびその製造方法を提供する。
【解決手段】Ｙ方向に延在し、内面に絶縁膜１０４の設けられたビット線トレンチ２ａ、２ｂ内に、埋め込みビット線１０５ａ、１０５ｂを形成する工程と、Ｘ方向に延在し、底面の一部に半導体基板１００が露出されたワード線トレンチ８ａを、底面が埋め込みビット線１０５ａ、１０５ｂの上面１０５ｄよりも浅い位置となるように形成する工程とを行った後に、ワード線トレンチ８ａの底面に露出された半導体基板１００に不純物を導入して下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成する工程と、埋め込みビット線１０５ａ、１０５ｂと下部拡散層１０６ａ、１０６ｂ、１０６ｃとを接続するコンタクト部３ａ、３ｂを形成する工程とを行う方法とする。
【選択図】図３

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
近年、半導体装置の微細化が進むにつれて、平面的に半導体素子の占める領域が減少し、トランジスタの形成される領域（活性領域）が減少している。プレナー型トランジスタでは、活性領域の大きさが減少するにつれて、チャネル長やチャネル幅が減少し、短チャネル効果等の問題が発生している。
そこで、プレナー型トランジスタに代わり、微細化された領域でもチャネル長及びチャネル幅を確保できる縦型トランジスタを備えた半導体装置が提案されている。
縦型トランジスタは、プレナー型トランジスタとは異なり、半導体基板の主面に垂直な方向にピラーが形成され、ＯＮ時には、このピラー内の該主面に垂直な方向にチャネルが形成される。したがって、縦型トランジスタは、プレナー型トランジスタと比較して、微細化したＤＲＡＭに代表される半導体メモリ素子に有効に適用することができる。
半導体装置を構成する縦型トランジスタのソース又はドレイン領域には、埋め込みビット線が接続されている。埋め込みビット線としては、内壁に絶縁膜の設けられたトレンチ内に埋め込まれ、トレンチの側壁に設けられた導電材料からなるコンタクト部を介して、トランジスタのソース又はドレインを構成する拡散層と接続されているものがある。
このような埋め込みビット線を形成する方法としては、例えば、シリコン基板に、ビット線方向に延在するビットトレンチを形成し、ビットトレンチの表面に露出するシリコン基板をシリコン酸化膜で覆い、ビットトレンチの一方の側壁を露出させた後、ビットトレンチの底部にビット線となる材料を埋め込んで、露出させたシリコン基板と接触するビット線を形成し、露出させたシリコン基板と接触するビット線から熱処理により不純物を拡散させてトランジスタのソース又はドレインとなる拡散層を形成する方法がある（例えば、特許文献１参照）。
特開２００９−１０３６６号公報
しかしながら、下部拡散層と接触された埋め込みビット線を備えた従来の半導体装置では、下部拡散層の抵抗値のばらつきが大きいため、半導体の信頼性が不十分であった。
ここで、従来の半導体装置の問題点について図面を用いて詳細に説明する。
図２２は、従来の半導体装置の一例として半導体記憶装置（ＤＲＡＭ（Dynamic Random Access Memory））の一部を示した縦断面図である。図２３〜図３０は、図２２に示すＤＲＡＭの問題点を説明するための図であり、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。図３１は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の平面図である。
図２２に示す従来の半導体記憶装置では、シリコンからなる半導体基板２００にトレンチ２０２ａ、２０２ｂが形成されている。トレンチ２０２ａ、２０２ｂ間の領域は、トランジスタのチャネルとなるシリコンピラー２０３ａ、２０３ｂ、２０３ｃとなっている。シリコンピラー２０３ａの両側壁には、一対のゲート電極２０８ａ、２０８ｂが埋め込まれ、隣接するシリコンピラー２０３ｂの両側壁には一対のゲート電極２０８ｃ、２０８ｄが埋め込まれている。ゲート電極２０８ａ、２０８ｂ、２０８ｃ、２０８ｄはワード線として機能する。
トレンチ２０２ａ、２０２ｂの底部２０１ａ、２０１ｂの内壁には、熱酸化膜からなる絶縁膜２０４が形成されている。絶縁膜２０４の内側には、埋め込みビット線２０５ａ、２０５ｂが形成されている。ビット線２０５ａ、２０５ｂの延在方向は、平面視においては、ワード線（図２２におけるゲート電極２０８ａ、２０８ｂ、２０８ｃ、２０８ｄ）の延在方向に直交する方向となっている。埋め込みビット線２０５ａ、２０５ｂは、トランジスタのソース又はドレイン領域（Ｓ／Ｄ）の一方である下部拡散層２０６ａ、２０６ｂと、導電材料からなるコンタクト部１３ａ、１３ｂを介してそれぞれ接続されている。
シリコンピラー２０３ａ、２０３ｂ、２０３ｃ各々の上部には、トランジスタの他方のソース又はドレイン領域（Ｓ／Ｄ）である上部拡散層２１０が形成されている。上部拡散層２１０の上には、コンタクトプラグ２１２を介してキャパシタ２１３が形成されている。キャパシタ２１３は、下部電極２１３ａと容量絶縁膜２１３ｂと上部電極２１３ｃとを備えている。シリコンピラー２０３ａ、２０３ｂ、２０３ｃおよびコンタクトプラグ２１２の各々は、層間絶縁膜２０９、２１１により絶縁分離されている。
ここで、シリコンピラー２０３ｂに注目して説明すると、ビット線２０５ｂに接続されている下部拡散層２０６ｂと、シリコンピラー２０３ｂの両側壁にゲート絶縁膜（図２２においては図示略）を介して対向して配置された一対のゲート電極２０８ｃ、２０８ｄと、キャパシタ２１３に接続されている上部拡散層２１０とによって、一つの縦型トランジスタが構成されている。
次に、図２２に示す半導体記憶装置の製造方法を図２３〜図３１を用いて説明する。
まず、シリコンからなる半導体基板２００上に、シリコン窒化膜１４０を成膜し、フォトリソグラフィとドライエッチングとにより、図２３に示すように、底部に半導体基板２００の露出されたビット線開口１０５ｃを形成する。
次に、図２４に示すように、シリコン窒化膜１４０をマスクとして半導体基板２００を異方性ドライエッチングしてトレンチ２０２ａ、２０２ｂを形成し、熱酸化法によりトレンチ２０２ａ、２０２ｂの内壁に熱酸化膜からなる絶縁膜２０４を形成する。
次に、図２５に示すように、トレンチ２０２ａ、２０２ｂ内を埋め込むように、ＣＶＤ法により全面にポリシリコン膜１１１を形成する。次に、図２６に示すように、ドライエッチングによりエッチバックして、ポリシリコン膜１１１の上面がコンタクト部１３ａ、１３ｂ（図２２参照）の上端の位置となるようにポリシリコン膜１１１を除去する。
次に、トレンチ２０２ａ、２０２ｂの側壁に、絶縁膜２０４と異なるエッチングレートの材料からなるサイドウォール１１５を形成し、ドライエッチングによりポリシリコン膜１１１をエッチバックして、図２６に示すように、ポリシリコン膜１１１の上面がコンタクト部１３ａ、１３ｂ（図２２参照）の下端の位置となるようにポリシリコン膜１１１を除去する。
その後、コンタクト部１３ａ、１３ｂの形成される位置を除くトレンチ２０２ａ、２０２ｂの側壁に、絶縁膜２０４と異なるエッチングレートの材料からなるマスクを形成し、ウェットエッチングにより絶縁膜２０４の一部を除去する。このことにより、図２６に示すように、トレンチ２０２ａ、２０２ｂの側壁に半導体基板２００の一部が露出された開口部１００ａを形成する。
なお、開口部１００ａを形成するウェットエッチングを施す工程の前に、図３１に示すように、ビット線用のトレンチ２０２ａ、２０２ｂの端部に位置するビット線引き上げコンタクト部２０２ａａ、２０２ｂｂをホトレジスト膜で覆うリソグラフィ工程を行なう。ビット線引き上げコンタクト部２０２ａａ、２０２ｂｂにも開口部１００ａが形成されてしまうと、この部分にも後の工程で拡散層が形成されてしまい、隣接ビット線間のショートが発生する問題が生じる。この問題を回避するために、ビット線引き上げコンタクト部２０２ａａ、２０２ｂｂには拡散層が形成されないようにする。すなわち、図３１に示すように、メモリセル領域の内、ピラートランジスタが形成される領域以外の領域をホトレジスト膜で覆うリソグラフィ工程を実施し、開口パターン２０２ｃを形成した状態でトレンチ２０２ａ、２０２ｂに開口部１００ａを形成する。
開口部１００ａを形成した後、ホトレジスト膜を除去する。
開口部１００ａを形成した後、サイドウォール１１５を除去する。さらに、次に、ＣＶＤ法により全面に、ヒ素やリンなどの不純物の添加されたポリシリコン膜１１７を形成して、図２７に示すように、ポリシリコン膜１１７をトレンチ２０２ａ、２０２ｂ内に埋め込み、ドライエッチングによりエッチバックして、開口部１００ａにのみポリシリコン膜１１７を残存させる。このことにより、図２８に示すように、トレンチ２０２ａ、２０２ｂ内のコンタクト部１３ａ、１３ｂとなる部分以外のポリシリコン膜１１７が除去されて、コンタクト部１３ａ、１３ｂが形成される。
次に、図２９に示すように、トレンチ２０２ａ、２０２ｂを埋め込むように、ＣＶＤ法により全面にビット線２０５ａ、２０５ｂとなる導電材料からなる導電膜１２０を形成する。
次いで、熱処理を行い、コンタクト部１３ａ、１３ｂに添加されている不純物を半導体基板２００に拡散させて、下部拡散層２０６ａ、２０６ｂを形成する。
次に、図３０に示すように、異方性ドライエッチングにより、コンタクト部１３ａ、１３ｂの上端の位置まで導電膜１２０をエッチバックする。これにより、図３０に示すように、トレンチ２０２ａ、２０２ｂの絶縁膜２０４の内側に埋め込まれ、コンタクト部１３ａ、１３ｂを介して下部拡散層２０６ａ、２０６ｂに接続された埋め込みビット線２０５ａ、２０５ｂが形成される。
その後、図２２に示すように、ビット線２０５ａ、２０５ｂよりも上方に位置し、ビット線２０５ａ、２０５ｂの延在方向に直交する方向に延在するゲート電極２０８ａ、２０８ｂ、２０８ｃ、２０８ｄ（ワード線）を形成する。
その後、シリコン窒化膜１４０を除去してシリコンピラー２０３ａ、２０３ｂ、２０３ｃの上部にトランジスタの他方のソース又はドレイン領域（Ｓ／Ｄ）を構成する上部拡散層２１０を形成する工程と、上部拡散層２１０の上にコンタクトプラグ２１２を形成する工程と、コンタクトプラグ２１２の上にキャパシタ２１３を形成する工程を経て、図２２に示す半導体記憶装置が得られる。
このような製造方法を用いて得られた図２２に示す半導体記憶装置では、面積の小さいコンタクト部１３ａ、１３ｂに添加されている不純物を、熱処理により半導体基板２００に拡散させて、下部拡散層２０６ａ、２０６ｂを形成しているので、下部拡散層２０６ａ、２０６ｂの抵抗値のばらつきが大きくなりやすかった。
本発明者は、上記問題を解決し、下部拡散層の抵抗値のばらつきが小さく、信頼性に優れた半導体装置およびその製造方法を提供するために、鋭意検討を重ねた。
その結果、内面に溝底絶縁膜の設けられたビット線トレンチ内に埋め込みビット線を形成した後、埋め込みビット線の延在方向と交差する方向に延在し、底面が埋め込みビット線の上面よりも浅く、底面の一部に半導体基板が露出されたワード線トレンチを形成し、ワード線トレンチ内にワード線を形成する前に、下部拡散層と、埋め込みビット線と下部拡散層とを接続するコンタクト部とをワード線トレンチ内に形成すればよいことを見出した。
従来方法では、ビット線トレンチを形成する工程、下部拡散層を形成する工程、ビット線を形成する工程、ワード線トレンチを形成する工程、ワード線を形成する工程を順次に行なっていた。しかし、本願では上記工程に代えて、ビット線トレンチを形成する工程、ビット線を形成する工程、ワード線トレンチを形成する工程、下部拡散層を形成する工程、ワード線を形成する工程を順次に実施することとし、下部拡散層の形成工程をビット線形成工程より後で、ワード線形成より前の段階で行なう方法とした。
すなわち、底面の一部に半導体基板が露出されたワード線トレンチを形成した状態で、ワード線を形成する前に、ワード線トレンチの底面に露出している半導体基板に対して下部拡散層を形成する。この場合、底面に露出された状態の半導体基板に不純物を導入することにより、下部拡散層を形成できる。底面が露出しているので、下部拡散層となる半導体基板に不純物を導入する方法として、不純物の導入量を容易に高精度で制御できるイオン注入法を用いることができる。その結果、下部拡散層の抵抗値のばらつきが小さく、信頼性に優れた半導体装置が得られる。
本発明の半導体装置の製造方法は、第１方向に延在し、内面に溝底絶縁膜の設けられたビット線トレンチ内に、埋め込みビット線を形成する工程と、前記第１方向と交差する第２方向に延在し、底面の一部に前記半導体基板が露出されたワード線トレンチを、前記底面が前記埋め込みビット線の上面よりも浅い位置となるように形成する工程とを行った後に、前記ワード線トレンチの底面に露出された前記半導体基板に不純物を導入して下部拡散層を形成する工程と、前記埋め込みビット線と前記下部拡散層とを接続するコンタクト部を形成する工程とを少なくとも行うことを特徴とする。
本発明の半導体装置の製造方法は、第１方向に延在し、内面に溝底絶縁膜の設けられたビット線トレンチ内に、埋め込みビット線を形成する工程と、前記第１方向と交差する第２方向に延在し、底面の一部に前記半導体基板が露出されたワード線トレンチを、前記底面が前記埋め込みビット線の上面よりも浅い位置となるように形成する工程とを行った後に、前記ワード線トレンチの底面に露出された前記半導体基板に不純物を導入して下部拡散層を形成する工程と、前記埋め込みビット線と前記下部拡散層とを接続するコンタクト部を形成する工程とを少なくとも行う方法であるので、下部拡散層を形成するために半導体基板に不純物を導入する方法として、熱処理を行ってコンタクト部に添加されている不純物を拡散させる熱拡散法と比較して、不純物の導入量を容易に高精度で制御できるイオン注入法を用いることができる。したがって、下部拡散層の抵抗値のばらつきが小さく、信頼性に優れた半導体装置を容易に提供できる。
しかも、本発明の半導体装置の製造方法では、下部拡散層を形成するために半導体基板に不純物を導入する方法として、熱処理を行ってコンタクト部に添加されている不純物を拡散させる熱拡散法を用いなくてもよい。このため、本発明の半導体装置の製造方法では、熱拡散法を行う場合のように、コンタクト部に使用する材料として不純物の添加されたものを用いる必要はない。よって、本発明の半導体装置の製造方法は、コンタクト部に使用可能な材料の自由度が高い方法となり、例えば、熱拡散法を行う場合と比較して、コンタクト部を安全性や導電性に優れた材料を用いて形成することができる。
具体的には、従来技術では、下部拡散層を熱拡散法で形成するための不純物拡散源としてヒ素ドープシリコン膜を用いていたが、ヒ素ドープシリコン膜の形成には猛毒のアルシン（ＡｓＨ3）ガスを用いるため、使用時の安全確保に膨大なコストを費やすこととなる。本願では安全性が確立されているヒ素イオン注入を用いることができるので、安全性を確保すると共に低コスト化に寄与できる。
また、本発明の半導体装置の製造方法では、内面に溝底絶縁膜の設けられたビット線トレンチ内に、埋め込みビット線を形成する工程を行った後に、コンタクト部を形成する工程を行うので、溝底絶縁膜が埋め込みビット線によって保護された状態で、コンタクト部を形成することができる。このため、コンタクト部を形成する工程を行うことによる溝底絶縁膜の損傷を防止することができ、溝底絶縁膜の損傷に起因する埋め込みビット線と半導体基板との短絡や、隣接する埋め込みビット線間の短絡を抑制できる。
さらに、本発明の半導体装置の製造方法では、下部拡散層が、メモリセル領域の内、ピラートランジスタが形成される領域のワード線トレンチ内のみに形成されるので、ビット線引き上げコンタクト部には下部拡散層が形成されない。したがって、従来技術において必要であった図３１に示したビット線引き上げコンタクト部を覆うためのリソグラフィ工程を不要とすることができる。また、従来技術において、下部拡散層を形成するめに必要であった、複数のサイドウォール形成および除去、複数の埋め込み膜の形成およびエッチバックなどの工程を省略でき、大幅な製造工程の簡略化を図れるので製造歩留まりの向上および製造コストの低減に寄与する効果がある。
図１は、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）を説明するための図であり、ＤＲＡＭのメモリセル部を模式的に示した斜視図である。 図２は、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）を説明するための図であり、図１に対応する平面図である。 図３（ａ）は、図２のＡ−Ａ断面を示した縦断面図であり、図３（ｂ）は、図２のＢ−Ｂ断面を示した縦断面図である。 図４は、図１〜図３に示すＤＲＡＭの製造方法を説明するための図であり、図４は製造途中のＤＲＡＭの一部を示した平面図である。 図５は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図６は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図７は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図８は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図９は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図１０は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図１１は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図１２は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図１３は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図１４は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図１５は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図１６は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図１７は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図１８は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図１９は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図２０は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図２１は、製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。 図２２は、従来の半導体装置の一例としてＤＲＡＭ（Dynamic Random Access Memory）の一部を示した縦断面図である。 図２３は、図２２に示すＤＲＡＭの問題点を説明するための図であり、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。 図２４は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。 図２５は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。 図２６は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。 図２７は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。 図２８は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。 図２９は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。 図３０は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。 図３１は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の平面図である。
本発明の実施形態について、図面を参照して詳細に説明する。
図１〜図３は、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）を説明するための図である。図１は、ＤＲＡＭのメモリセル部を模式的に示した斜視図であり、図２は、図１に対応する平面図である。また、図３（ａ）は、図２のＡ−Ａ断面を示した縦断面図であり、図３（ｂ）は、図２のＢ−Ｂ断面を示した縦断面図である。
なお、図１および図２においては、シリコンピラー、ワード線、埋め込みビット線の配置関係の説明を容易とするために、シリコンピラー、ワード線、埋め込みビット線の配置関係の説明に関わらない部材の一部の図示を省略し、図面を見やすくしている。
図１〜図３に示すＤＲＡＭは、半導体基板１００に備えられたトランジスタのチャネルとなる複数のシリコンピラー（ピラー）１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃ（図１においては１０２ｃ、１０３ａ、１０３ｂ、１０３ｃは図示略）を有している。シリコンピラー１０１ａ〜１０３ｃは、図２に示すように、シリコンからなる半導体基板１００を掘り込んで形成した複数のビット線トレンチ（図２、図３（ａ）、図３（ｂ）における２ａ、２ｂ）と複数のワード線トレンチ（図２および図３（ａ）における８ａおよび図２における８ｂ）との間に形成されている。すなわち、Ｙ方向に平行に延在する２本のビット線トレンチと、Ｙ方向に直交するＸ方向に平行に延在する２本のワード線トレンチに囲まれた位置に一つのシリコンピラーが構成される。
図１〜図３に示すＤＲＡＭでは、ビット線トレンチ２ａ、２ｂが図１および図２に示すＹ方向（第１方向）に延在し、ワード線トレンチ８ａ、８ｂが図１および図２に示すＹ方向と略直交するＸ方向（第２方向）に延在していることにより、シリコンピラー１０１ａ〜１０３ｃが、Ｘ方向およびＹ方向に規則的に並べられている。
図１〜図３に示すＤＲＡＭでは、各シリコンピラー１０１ａ〜１０３ｃを取り囲むように、トランジスタのゲート電極１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、１０８ｅ、１０８ｆ（図１においては１０８ｅ、１０８ｆは図示略）であるワード線と、埋め込みビット線（配線）１０５ａ、１０５ｂとが、各々異なる深さで且つ直交する方向に交差して延在している。
図１〜図３に示すＤＲＡＭでは、ゲート電極１０８ａ〜１０８ｆは、ワード線として機能するものとされている。ゲート電極１０８ａ〜１０８ｆは、ワード線トレンチ８ａ、８ｂ内に形成され、埋め込みビット線１０５ａ、１０５ｂの上面より浅い（上方の）位置で図１および図２に示すＸ方向に延在している。浅い位置とは、シリコンピラー上面からの深さが浅いことを意味している。
また、埋め込みビット線１０５ａ、１０５ｂは、ビット線トレンチ内２ａ、２ｂに形成され、Ｙ方向に延在している。各埋め込みビット線は、Ｙ方向に配置された複数のシリコンピラーで共有されている。具体的には、例えば、埋め込みビット線１０５ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有されている。
図１〜図３に示すＤＲＡＭにおいて、単位セルを構成するトランジスタは、トランジスタのチャネルとなるシリコンピラーと、シリコンピラーに接続された１本の埋め込みビット線と、シリコンピラーの両側壁にゲート絶縁膜（図１〜図３においては図示略）を介して対向して配置され、セル領域端部で互いに接続されている一対のゲート電極（ワード線）とを備えている。
具体的には、例えば、シリコンピラー１０１ａは、埋め込みビット線１０５ａと接続され、一対のゲート電極（ワード線）１０８ａ、１０８ｂと対向している。同様に、例えば、シリコンピラー１０２ａは、埋め込みビット線１０５ａと接続され、一対のゲート電極（ワード線）１０８ｃ、１０８ｄと対向している。他のシリコンピラー１０１ｃ〜１０３ｃも同様である。
埋め込みビット線は、導電材料からなるものであればよく、特に限定されない。埋め込みビット線に用いられる導電材料としては、例えば、窒化チタンとタングステンとが底面側および側面側からこの順で積層されてなる積層膜からなるものとすることができる。
また、ゲート電極（ワード線）は、導電材料からなるものであればよく、特に限定されない。ゲート電極（ワード線）に用いられる導電材料としては、例えば、埋め込みビット線と同じ材料が挙げられる。
また、図１〜図３に示すＤＲＡＭにおいては、隣接するシリコンピラー間に配置された２本のワード線の間（例えば図２に示すゲート電極（ワード線）１０８ｃと１０８ｂとの間）は、ワード線間を分離する分離溝８３に埋め込まれた層間絶縁膜で分離されている。また、図１〜図３に示すＤＲＡＭでは、２本のワード線が１つのシリコンピラーに接続されたダブルゲートとなっているが、埋め込みビット線は、片側のシリコンピラーだけに接続されている。
図１〜図３に示すＤＲＡＭでは、図３（ａ）および図３（ｂ）に示すように、ビット線トレンチ２ａ、２ｂの底部の内面に、熱酸化膜からなる絶縁膜１０４（溝底絶縁膜）が形成されている。絶縁膜１０４の設けられたビット線トレンチ２ａ、２ｂ内の底部には、埋め込みビット線１０５ａ、１０５ｂが設けられている。埋め込みビット線１０５ａ、１０５ｂは、図３（ａ）に示すように、コンタクト部３ａ、３ｂを介して下部拡散層１０６ｂ、１０６ｃにそれぞれ接続されている。また、図３（ａ）および図３（ｂ）に示すように、ビット線トレンチ２ａ、２ｂの内壁の埋め込みビット線１０５ａ、１０５ｂ上においてＹ方向に沿う対向面の一方の全面には、サイドウォール１５が備えられている。
コンタクト部３ａ、３ｂは、図３（ａ）に示すように、埋め込みビット線１０５ａ、１０５ｂとワード線トレンチ８ａとが平面視で交差する領域に形成されている。コンタクト部３ａ、３ｂは、ワード線トレンチ８ａの底面８１ａに開口するコンタクト穴３１ａ、３１ｂに導電材料が埋め込まれてなるものである。
コンタクト部３ａ、３ｂを形成する導電材料は、特に限定されるものではなく、例えば、埋め込みビット線１０５ａ、１０５ｂと同様の材料で形成することができる。具体的には、コンタクト部３ａ、３ｂは、例えば、窒化チタンとタングステンとが底面側および側面側からこの順で積層されてなる積層膜からなるものとすることができる。
コンタクト穴３１ａ、３１ｂは、図３（ａ）に示すように、埋め込みビット線１０５ａ、１０５ｂが露出された底面８ｃと、側面とを備えるものである。コンタクト穴３１ａ、３１ｂの側面は、Ｙ方向に沿う対向面の一方のみに下部拡散層１０６ａ、１０６ｂ、１０６ｃとなる半導体基板１００が露出されてなる露出面８ｄと、絶縁膜で覆われた絶縁面８ｅとからなる。図３（ａ）に示すように、コンタクト穴３１ａ、３１ｂの絶縁面８ｅのうち、露出面８ｄと対向する絶縁面８ｆにはサイドウォール１５が露出され、Ｘ方向に沿う対向面には図３（ｂ）に示す層間絶縁膜１０９ｂが露出されている。
下部拡散層１０６ａ、１０６ｂ、１０６ｃは、トランジスタのソース又はドレイン領域（Ｓ／Ｄ）の一方を構成するものであり、図２および図３（ａ）に示すように、ワード線１０８ｂと平面視で重なる領域の半導体基板１００に不純物が拡散されたものである。下部拡散層１０６ａ、１０６ｂ、１０６ｃは、図３（ａ）に示すように、上面１０６ｄがワード線１０８ｂの下面よりも深い位置に配置され、層間絶縁膜１０９ａ（ワード線トレンチ内絶縁膜）によってワード線１０８ｂと絶縁されている。
層間絶縁膜１０９ａは、ワード線１０８ｂとコンタクト部３ａ、３ｂと下部拡散層１０６ａ、１０６ｂ、１０６ｃとを絶縁できるものであればよく、特に限定されないが、例えば、図３（ａ）に示すように、外側のシリコン酸窒化膜９ａと内側のシリコン酸化膜９ｂとの積層膜からなるものとすることができる。
本実施形態においては、下部拡散層１０６ａ、１０６ｂ、１０６ｃには、不純物としてヒ素またはリンが添加されている。下部拡散層１０６ａ、１０６ｂ、１０６ｃに拡散されている不純物濃度は、上から下に向かって低くなる分布を有している。
また、図３（ａ）および図３（ｂ）に示すように、埋め込みビット線１０５ａ、１０５ｂの底面および側面は、ビット線トレンチ２ａ、２ｂの底面および底部の内壁に配置された絶縁膜１０４よって半導体基板１００と絶縁されている。また、埋め込みビット線１０５ａ、１０５ｂの上面１０５ｄは、図３（ａ）に示すように、ワード線トレンチ８ａと平面視で交差する領域ではコンタクト部３ａ、３ｂに接続されており、図３（ｂ）に示すように、平面視でワード線トレンチ８ａ間に位置する領域では層間絶縁膜１０９ｂによって絶縁されている。
層間絶縁膜１０９ｂは、Ｙ方向に隣接するシリコンピラー間を絶縁できるものであればよく特に限定されないが、例えば、図３（ｂ）に示すように、外側のシリコン酸窒化膜９ａと内側のシリコン酸化膜９ｂとの積層膜からなるものとすることができる。
また、コンタクト部３ａ、３ｂのＹ方向に沿う対向面のうちの一方側は、図３（ａ）に示すように、コンタクト穴３１ａ、３１ｂの半導体基板１００が露出されてなる露出面８ｄにおいて下部拡散層１０６ｂ、１０６ｃと接続されることによって、Ｙ方向に沿う対向面のうちの一方側のシリコンピラーと接続されている。具体的には、図３（ａ）に示すコンタクト部３ａはシリコンピラー１０６ｂと接続され、コンタクト部３ｂはシリコンピラー１０６ｃと接続されている。
また、コンタクト部３ａ、３ｂは、コンタクト穴３１ａ、３１ｂの露出面８ｄ以外の側面である絶縁面８ｅにおいて絶縁されることによって、Ｙ方向に沿う対向面のうちの他方側のシリコンピラーと未接続状態になっている。より詳細には、コンタクト部３ａ、３ｂのＹ方向に沿う対向面のうちの他方側は、図３（ａ）に示すように、コンタクト穴３１ａ、３１ｂの絶縁面８ｅに露出されたサイドウォール１５と、サイドウォール１５の外側に配置された絶縁膜１０４とによって絶縁され、コンタクト部３ａ、３ｂのＸ方向に沿う対向面は、コンタクト穴３１ａ、３１ｂの絶縁面８ｅに露出された図３（ｂ）に示す層間絶縁膜１０９ｂによって絶縁されている（図１６参照）。
すなわち、本実施形態においては、埋め込みビット線１０５ａ、１０５ｂは、コンタクト部３ａ、３ｂを介して、ビット線トレンチ２ａ、２ｂ内に露出されている接続する側の下部拡散層１０６ａ、１０６ｂ、１０６ｃと接続してシリコンピラーと接続されており、接続する側と反対側の下部拡散層、シリコンピラーとは未接続状態とされている。
具体的には、例えば、埋め込みビット線１０５ａは、図３（ａ）、図３（ｂ）に示すように、コンタクト部３ａ、下部拡散層１０６ｂ、シリコンピラー１０１ｂと接続され、下部拡散層１０６ｂと反対側の下部拡散層１０６ａ、シリコンピラー１０１ａとは未接続状態とされている。
また、図１〜図３に示すＤＲＡＭを構成する各シリコンピラー１０１ａ〜１０３ｃの上部には、図３（ｂ）に示すように、上部拡散層１１０が形成されている。上部拡散層１１０は、トランジスタの他方のソース又はドレイン領域（Ｓ／Ｄ）を構成するものであり、不純物が拡散されているものである。
また、上部拡散層１１０の上には、図３（ｂ）に示すように、コンタクトプラグ１１２を介してキャパシタ１１３が形成されている。キャパシタ１１３は、下部電極１１３ａと容量絶縁膜１１３ｂと上部電極１１３ｃとを備えている。また、図３（ａ）および図３（ｂ）に示すように、シリコンピラー１０１ａ〜１０３ｃおよびコンタクトプラグ１１２の各々は、層間絶縁膜１０９ａ、１０９ｂ、１１により絶縁分離されている。
ここで、図３（ｂ）に示すシリコンピラー１０１ｂに注目して説明すると、埋め込みビット線１０５ａに接続されている図３（ａ）に示す下部拡散層１０６ｂと、キャパシタ１１３に接続されている上部拡散層１１０と、下部拡散層１０６ｂと上部拡散層１１０との間の深さにおいてシリコンピラー１０１ｂの両側壁に対向配置されている図２に示す（図３（ａ）にはゲート電極１０８ｂのみ示す）一対のゲート電極１０８ｂ、１０８ａとによって、一つの縦型トランジスタが構成されている。
なお、図２においては、説明の便宜上ＤＲＡＭを構成するシリコンピラーを９個記載しているが、シリコンピラーの数は特に限定されるものではなく、数千〜数十万個のシリコンピラーが配置されることが好ましい。したがって、埋め込みビット線およびワード線の数も数百〜数千本配置されることが好ましい。
「製造方法」
次に、図１〜図３に示すＤＲＡＭの製造方法について図４〜図２１を用いて説明する。図４〜図２１は、図１〜図３に示すＤＲＡＭの製造方法を説明するための図であり、図４は製造途中のＤＲＡＭの一部を示した平面図であり、図５〜図２１は製造途中のＤＲＡＭの縦断面の一部を示した縦断面斜視図である。なお、図５〜図２１に示す縦断面斜視図のＸ方向最前面は、図２のＡ−Ａ断面に対応する位置の縦断面図である。
図１〜図３に示すＤＲＡＭを製造するには、まず、半導体基板１００に複数のビット線トレンチ２ａ、２ｂを形成する。
具体的には、まず、半導体基板１００上に、シリコン窒化膜４０を減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。本実施形態においては、半導体基板１００として、シリコン単結晶基板を用いる。
次に、フォトリソグラフィとドライエッチングを用いて、シリコン窒化膜４０に、底面に半導体基板１００が露出しているビット線開口を形成する。次いで、シリコン窒化膜４０をマスクとして、半導体基板１００を異方性ドライエッチングし、図４および図５に示すように、図１および図２に示すＹ方向（第１方向）に延在するビット線トレンチ２ａ、２ｂを形成する。なお、図４以降の図では、ビット線引き上げコンタクト部の図示は省略している。
ビット線トレンチ２ａ、２ｂを形成するための半導体基板１００の異方性ドライエッチングとしては、例えば、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いることができる。
次に、図６に示すように、熱酸化法により、ビット線トレンチ２ａ、２ｂの内面全面にシリコン酸化膜からなる絶縁膜１０４（溝底絶縁膜）を形成する。
次に、ビット線トレンチ２ａ、２ｂを埋め込むように、ＣＶＤ法により全面に埋め込みビット線１０５ａ、１０５ｂとなる導電材料からなる配線材料層を形成する。配線材料層は、図７に示すように、ビット線トレンチ２ａ、２ｂの形状に沿って形成された窒化チタン膜１９と、ビット線トレンチ２ａ、２ｂを埋め込むように形成されたタングステン２０との積層膜であることが好ましい。
次に、異方性ドライエッチングにより、コンタクト部３ａ、３ｂの上端となる位置まで配線材料層をエッチバックする。これにより、図７に示すように、埋め込みビット線１０５ａ、１０５ｂが形成される。
次に、サイドウォール１５を形成する工程を行う。本実施形態においては、サイドウォール１５を形成する工程を、埋め込みビット線１０５ａ、１０５ｂを形成する工程を行った後、後述するワード線トレンチ８ａを形成する工程を行う前に行う。
サイドウォール１５を形成する工程においては、以下に示す方法により、図８（ａ）に示すサイドウォール１５ａを形成し、図８（ａ）に示すサイドウォール１５ａの一部を除去して、ビット線トレンチ２ａ、２ｂの内壁のＹ方向に沿う対向面の一方の全面（図８（ａ）における右側半分（図１０参照））のみにサイドウォール１５を形成する。
サイドウォール１５を形成するには、まず、半導体基板１００上の全面にＣＶＤ法によりシリコン窒化膜を形成する。次に、シリコン窒化膜を異方性ドライエッチングによりエッチバックして、ビット線トレンチ２ａ、２ｂの底面に埋め込みビット線１０５ａ、１０５ｂを露出させ、図８（ａ）に示すように、底部にビット線１０５ａ、１０５ｂの形成されたビット線トレンチ２ａ、２ｂの側壁の全面に、シリコン窒化膜からなるサイドウォール１５ａを形成する。このことにより、ビット線トレンチ２ａ、２ｂの側壁は、図８（ａ）に示すように、絶縁膜１０４と、絶縁膜１０４の内側に設けられたサイドウォール１５ａとによって覆われた状態とされる。
次に、ビット線トレンチ２ａ、２ｂ内に残存する空間を埋め込むように、シリコン酸化膜１１６を形成する。シリコン酸化膜の形成には、ＣＶＤ法、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｎ）あるいは回転塗布法を用いることができる。
次に、シリコン酸化膜１１６およびサイドウォール１５ａをエッチバックし、図８（ｂ）に示すように、ビット線トレンチ２ａ、２ｂ内の上部のみシリコン酸化膜１１６およびサイドウォール１５ａを除去する。
次に、半導体基板１００上の全面にＣＶＤ法によりシリコン膜１１８をＣＶＤ法により形成する。シリコン膜１１８としては、エッチング段階で、不均一なエッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜を設けることが好ましい。非晶質シリコン膜は、成膜温度を５４０℃以下とすることにより得られる。
次に、シリコン膜１１８のうち、シリコン窒化膜４０上に形成された上面シリコン膜１１８ａと、ビット線トレンチ２ａ、２ｂの側壁に形成されたシリコン膜１１８の片側（図９においては右側）の側壁シリコン膜１１８ｂと、シリコン酸化膜１１６上に形成された水平シリコン膜１１８ｄの一部（図９においては右側半分）に不純物を注入する。
シリコン膜１１８への不純物の導入は、ビット線トレンチ２ａ、２ｂの側壁に形成されたシリコン膜１１８のうち、サイドウォール１５ａを除去する側と対向する側に形成された側壁シリコン膜１１８ｂ（図９においては右側）に対して実施する。シリコン膜１１８に添加される不純物としては、フッ化ボロン（ＢＦ２）などが挙げられる。
ビット線トレンチ２ａ、２ｂの側壁に形成されたシリコン膜１１８のうち片側（図９においては左側）に不純物を注入せずに、上面シリコン膜１１８ａと側壁シリコン膜１１８ｂと水平シリコン膜１１８ｄの一部とに不純物を添加する方法としては、例えば、斜めイオン注入法などが挙げられる。図９においては、斜めイオン注入法を用いて、シリコン膜１１８に不純物を注入する場合を例に挙げて示している。
また、図９においてシリコン膜１１８に不純物を注入する場合、側壁シリコン膜１１８ｂだけでなく、側壁シリコン膜１１８ｂに対して傾斜して配置されている水平シリコン膜１１８ｄの一部にも不純物を添加する必要がある。このため、シリコン膜１１８に不純物を注入する方法として、側壁シリコン膜１１８ｂと水平シリコン膜１１８ｄの一部の各部位に最適な注入角度となるように、角度の異なる２段階注入法を用いてもよい。ここで、注入角度とは、半導体基板１００の表面に対する垂線からの傾斜角を意味している。
２段階注入法を用いてシリコン膜１１８に不純物を注入する場合、例えば、加速エネルギー５ｋｅＶ、注入ドーズ量２Ｅ１４ｃｍ−２で、注入角度２０°での注入と注入角度３０°での注入とを組み合わせることが好ましい。なお、注入角度は、シリコン膜１１８の膜厚や、水平シリコン膜１１８ｄの面積、側壁シリコン膜１１８ｂの深さなどに応じて適宜変更できる。
次に、アンモニア水（ＮＨ３）などをエッチング液として用いるウエットエッチングにより、不純物の注入されていないシリコン膜１１８（図９においては側壁に形成されたシリコン膜１１８のうち左側と、水平シリコン膜１１８ｄの左側半分）を除去して、図９に示すように、シリコン窒化膜からなるサイドウォール１５ａの上部の一部とシリコン酸化膜１１６の左側半分とを露出させる。
次に、残存するシリコン膜１１８（図１０における側壁シリコン膜１１８ｂ、水平シリコン膜１１８ｄの右側半分、上面シリコン膜１１８ａ）をマスクとして、上面の露出されているサイドウォール１５ａをウエットエッチングにより除去する。これにより、図１０に示すように、ビット線トレンチ２ａ、２ｂの内壁のＹ方向に沿う対向面の一方の全面である右側全面のみにサイドウォール１５が形成され、ビット線トレンチ２ａ、２ｂの側壁に設けられた絶縁膜１０４のうち、図１０における左側全面がビット線トレンチ２ａ、２ｂ内に露出される。
サイドウォール１５のウエットエッチングに用いるエッチング液としては、サイドウォール１５が窒化チタン膜からなるものであり、絶縁膜１０４がシリコン酸化膜からなるものである場合、絶縁膜１０４およびシリコン酸化膜１１６を残存させてサイドウォール１５を効率よく選択的に除去できるアンモニアと過酸化水素水との混合液を用いることが好ましい。
このようにして得られたサイドウォール１５は、後述するシリコン酸化膜１１６と絶縁膜１０４の一部とをウエットエッチングにより除去する工程と、層間絶縁膜１０９ｂをウエットエッチングにより除去する工程とにおいて、残存されるべき絶縁膜１０４がエッチングされることを防止するとともに、コンタクト部３ａ、３ｂを形成した後に、接続されるべき下部拡散層に隣接する他の下部拡散層に、コンタクト部３ａ、３ｂが接続されることを絶縁膜１０４とともに防止するものである。
このように本実施形態においては、ビット線トレンチ２ａ、２ｂの内壁のＹ方向に沿う対向面の一方の全面である右側全面のみにサイドウォール１５を形成しているので、ビット線トレンチ２ａ、２ｂの側壁に設けられた絶縁膜１０４のうち、左側全面がビット線トレンチ２ａ、２ｂ内に露出された状態となる。ビット線トレンチ２ａ、２ｂ内に露出された絶縁膜１０４は、埋め込みビット線１０５ａ、１０５ｂと下部拡散層１０６ａ、１０６ｂ、１０６ｃとを接続するコンタクト部３ａ、３ｂを形成するために、後の工程において除去される。
本実施形態においては、絶縁膜１０４の左側全面をビット線トレンチ２ａ、２ｂ内に露出させるので、例えば、絶縁膜１０４の左側の一部のみ露出させる場合と比較して、サイドウォール１５を容易に高精度で形成でき、微細化に対応しやすい方法となる。
より詳細には、絶縁膜１０４の左側の一部のみ露出させる場合、ビット線トレンチ２ａ、２ｂの左側の側壁に所定の形状でサイドウォールを残存させる必要があるため、サイドウォールの内側に犠牲層を設けなくてはならない。したがって、本実施形態の製造方法では不要な工程である犠牲層を形成する工程やサイドウォールの形状を所定の形状とするための工程を行わなければならず、本実施形態の製造方法と比較して、手間がかかり、生産性が低下する。
また、絶縁膜１０４の左側の一部のみ露出させる場合、サイドウォールの内側に犠牲層を設けなくてはならないため、ビット線トレンチ２ａ、２ｂの内径が犠牲層の厚み分さらに狭くなる。その結果、サイドウォールの形状を所定の形状とする際に、ビット線トレンチ２ａ、２ｂ内にエッチング残りが発生するなどのエッチング不良が発生しやすく、本実施形態の製造方法と比較して、微細化に対応しにくい製造方法となる。
次に、図１１に示すように、残存するシリコン膜１１８を等方性ドライエッチングにより除去する。
その後、フッ化水素酸含有溶液などのエッチング液を用いるウエットエッチングにより、ビット線トレンチ２ａ、２ｂの側壁に露出しているシリコン酸化膜１１６およびシリコン酸化膜からなる絶縁膜１０４を除去し、図１２に示すように、ビット線トレンチ２ａ、２ｂの側壁に半導体基板１００を露出させるとともに、ビット線トレンチ２ａ、２ｂの底面に埋め込みビット線１０５ａ、１０５ｂを露出させる。
次に、図１３に示すように、ビット線トレンチ２ａ、２ｂ内に沿ってＣＶＤ法によりシリコン酸窒化膜９ａを形成する。その後、塗布型低誘電率絶縁膜材料（ＳＯＤ）を用いて、ビット線トレンチ２ａ、２ｂ内にシリコン酸化膜９ｂを埋め込む。このことにより、図１３に示すように、ビット線トレンチ２ａ、２ｂ内に、シリコン酸窒化膜９ａとシリコン酸化膜９ｂとからなる層間絶縁膜１０９ｂを形成する。
次に、半導体基板１００上の全面にシリコン酸化膜４１を設け、ドライエッチングを行うことにより、図１４に示すように、図１および図２に示すＸ方向（第２方向）に延在し、底面８１ａが埋め込みビット線１０５ａ、１０５ｂの上面よりも浅い位置となるように、ワード線トレンチ８ａを形成する。このドライエッチングでは、シリコン酸化膜４１、９ｂと、シリコン窒化膜４０と、シリコン酸窒化膜９ａと、シリコン基板１０１ａ、１０１ｂ、１０１ｃの各々が等速でエッチングされる条件を用いる。また、絶縁膜とシリコンを別々にエッチングすることもできる。
このようにして形成されたワード線トレンチ８ａは、図１４に示すように、底面８１ａのうち、ワード線トレンチ８ａと埋め込みビット線１０５ａ、１０５ｂとが平面視で交差する領域にはビット線トレンチ２ａ、２ｂ内の層間絶縁膜１０９ｂが露出され、ビット線トレンチ２ａ、２ｂ間の領域には半導体基板１００が露出されたものとなる。
また、ワード線トレンチ８ａが形成されることにより、ワード線トレンチ８ａと埋め込みビット線１０５ａ、１０５ｂとの間に、シリコンピラー１０１ａ〜１０３ｃ（図１４においてはシリコンピラー１０１ａ、１０１ｂ、１０１ｃのみ記載）が形成される。
次に、半導体基板１００上の全面にＣＶＤ法によりシリコン窒化膜を形成し、異方性ドライエッチングによりエッチバックして、ワード線トレンチ８ａの底面８１ａに半導体基板１００を露出させる。このことにより、図１５に示すように、ワード線トレンチ８ａの側壁の全面に、シリコン窒化膜からなるサイドウォールマスク１４が形成される。
次に、ワード線トレンチ８ａの底面８１ａに露出されているビット線トレンチ２ａ、２ｂ内の層間絶縁膜１０９ｂを構成するシリコン酸窒化膜９ａおよびシリコン酸化膜９ｂをドライエッチングにより除去する。このことにより、図１６に示すように、埋め込みビット線１０５ａ、１０５ｂが露出される。また、図１６に示すように、ワード線トレンチ８ａの底面８１ａにおける埋め込みビット線１０５ａ、１０５ｂと平面視で交差する領域に、ワード線トレンチ８ａの底面８１ａに開口するコンタクト穴３１ａ、３１ｂが形成される。
コンタクト穴３１ａ、３１ｂは、図１６に示すように、埋め込みビット線１０５ａ、１０５ｂの上面が露出された底面８ｃと、Ｙ方向に沿う対向面の一方にのみ下部拡散層１０６ａ、１０６ｂ、１０６ｃとなる半導体基板１００が露出されてなる露出面８ｄと絶縁膜で覆われた絶縁面８ｅとからなる側面とを備えている。したがって、コンタクト穴３１ａ、３１ｂに導電材料を埋め込むことにより、コンタクト穴３１ａ、３１ｂの底面８ｃにおいて埋め込みビット線１０５ａ、１０５ｂと接続され、コンタクト穴３１ａ、３１ｂの露出面８ｄにおいて半導体基板１００と接続されたコンタクト部３ａ、３ｂを容易に製造できる。
また、図１６に示すように、露出面８ｄと対向する面の絶縁面８ｆにはサイドウォール１５が露出され、コンタクト穴３１ａ、３１ｂのＹ方向に垂直な側面には絶縁面８ｅである層間絶縁膜１０９ｂが露出されている。したがって、コンタクト穴３１ａ、３１ｂに導電材料を埋め込むことにより形成されるコンタクト部３ａ、３ｂが、接続されるべき下部拡散層以外の下部拡散層に接続されないようになっている。
次に、ワード線トレンチ８ａの底面８１ａに露出されている半導体基板１００に、ヒ素またはリンなどの不純物を導入して、図１７に示すように、下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成する。半導体基板１００に不純物を導入して下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成する方法としては、イオン注入法を用いることが好ましい。イオン注入法を用いて下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成することにより、下部拡散層１０６ａ、１０６ｂ、１０６ｃに導入されている不純物濃度は、上から下に向かって低くなる分布となる。
また、イオン注入法を用いて下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成する方法として、斜めイオン注入法を用いることが好ましい。斜めイオン注入法は、半導体基板１００の表面に対する垂線よりもコンタクト穴３１ａ、３１ｂの露出面８ｄに対する垂線に近づく角度に、注入角度を傾斜させて行う。この場合、下部拡散層１０６ａ、１０６ｂ、１０６ｃに拡散されている不純物濃度は、上から下に向かって低くなる分布になるとともに、半導体基板１００の露出面８ｄに露出された部分から注入角度に沿う深さ方向に向かって低くなる分布になる。斜めイオン注入法を用いて下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成した場合、下部拡散層１０６ａ、１０６ｂ、１０６ｃとコンタクト部３ａ、３ｂとが接続される露出面８ｄの不純物濃度が十分に高いものとなるので、下部拡散層１０６ａ、１０６ｂ、１０６ｃとコンタクト部３ａ、３ｂとの接続抵抗値が低減され、好ましい。
次に、ワード線トレンチ８ａ内のコンタクト穴３１ａ、３１ｂ内に沿って、チタン膜またはコバルト膜（不図示）からなる薄膜を形成し、その後、熱処理を行うことにより、半導体基板１００の露出面８ｄに露出された部分からチタンシリサイドまたはコバルトシリサイドを成長させる。このことにより、下部拡散層１０６ａ、１０６ｂ、１０６ｃとコンタクト部３ａ、３ｂとの接続抵抗値を低くすることができる。より抵抗を下げるためにはコバルトシリサイドとすることが好ましい。
次に、ワード線トレンチ８ａ内のコンタクト穴３１ａ、３１ｂを埋め込むように、ＣＶＤ法によりコンタクト部３ａ、３ｂとなる導電材料を埋め込んで配線材料層を形成する。
配線材料層としては、埋め込みビット線１０５ａ、１０５ｂと同じ導電材料からなるものなどが形成され、具体的には、図１８に示すように、コンタクト穴３１ａ、３１ｂの形状に沿って形成された窒化チタン膜１９と、コンタクト穴３１ａ、３１ｂを埋め込むように形成されたタングステン２０との積層膜からなるものであることが好ましい。
コンタクト部３ａ、３ｂを埋め込みビット線１０５ａ、１０５ｂと同じ材料で形成する場合、コンタクト部３ａ、３ｂと埋め込みビット線１０５ａ、１０５ｂとを同じ設備を用いて形成することができるとともに、半導体装置の製造に使用する材料の種類を少なくすることができ、効率よく製造できる。
次に、異方性ドライエッチングにより、コンタクト部３ａ、３ｂの上端となる位置まで配線材料層をエッチバックし、ワード線トレンチ８ａの底面８１ａに拡散層１０６ａ、１０６ｂ、１０６ｃを露出させる。これにより、図１８に示すように、ワード線トレンチ８ａの底面８１ａにおける埋め込みビット線１０５ａ、１０５ｂと平面視で交差する領域に設けられたコンタクト穴３１ａ、３１ｂ内に、コンタクト部３ａ、３ｂが形成される。そして、図１８に示すように、コンタクト部３ａ、３ｂによって、埋め込みビット線１０５ａ、１０５ｂと下部拡散層１０６ａ、１０６ｂ、１０６ｃとが接続される。
コンタクト部３ａ、３ｂと拡散層１０６ａ、１０６ｂ、１０６ｃとの接続面積は、コンタクト部３ａ、３ｂの高さ（厚み）に応じて変化する。コンタクト部３ａ、３ｂの高さは、コンタクト部３ａ、３ｂとなる配線材料層をエッチバックする際の終点を制御することによって調整できる。本実施形態においては、コンタクト穴３１ａ、３１ｂは、ワード線トレンチ８ａの底面８１ａに開口するものであり、コンタクト部３ａ、３ｂがコンタクト穴３１ａ、３１ｂに導電材料を埋め込んでなるものであるので、コンタクト部３ａ、３ｂの上面の位置がワード線トレンチ８ａの底面８１ａよりも深い位置となり、Ｘ方向に隣接するコンタクト部３ａ、３ｂ同士が絶縁されている。よって、配線材料層をエッチバックする際の終点の検知に、ワード線トレンチ８ａの底面８１ａ（本実施形態においては、半導体基板１００に形成された拡散層１０６ａ、１０６ｂ、１０６ｃの上面）を用いることができる。
従来技術では、エッチバックを行なう場合にエッチングの終点を検知する手段が存在しないため、エッチバックした後の被エッチング材の上面の位置を制御することが困難で、大きなバラツキを有する原因となっていた。これに対し、本願ではワード線トレンチ８ａの底面８１ａに露出するシリコンを終点検知手段として用いることができるので、エッチバックの制御性を向上させることができる。
したがって、本実施形態の製造方法においては、コンタクト部３ａ、３ｂと拡散層１０６ａ、１０６ｂ、１０６ｃとの接続面積（コンタクト部３ａ、３ｂの高さ）を、ワード線トレンチ８ａの底面８１ａと埋め込みビット線１０５ａ、１０５ｂの上面との距離を変化させることによって容易に高精度で調整できる。その結果、埋め込みビット線１０５ａ、１０５ｂと拡散層１０６ａ、１０６ｂ、１０６ｃとの接続抵抗値のばらつきが非常に小さい半導体装置が得られる。
これに対し、例えば、図２３〜図３０に示す従来の半導体装置の製造方法では、絶縁膜２０４の一部を除去することにより、図２６に示すように、トレンチ２０２ａ、２０２ｂの側壁に半導体基板２００の一部が露出された開口部１００ａを形成している。その後、トレンチ２０２ａ、２０２ｂにポリシリコン膜１１７を埋め込み、エッチバックして開口部１００ａにのみポリシリコン膜１１７を残存させて、図２８に示すように、コンタクト部１３ａ、１３ｂを形成している。そして、図２９に示すように、トレンチ２０２ａ、２０２ｂを埋め込むように導電膜１２０を形成し、コンタクト部１３ａ、１３ｂの上端の位置まで導電膜１２０をエッチバックして、図３０に示す埋め込みビット線２０５ａ、２０５ｂを形成している。
このような従来の半導体装置の製造方法では、開口部１００ａの形状や、コンタクト部１３ａ、１３ｂとなる部分以外のポリシリコン膜１１７を除去することによって得られるコンタクト部１３ａ、１３ｂの形状、コンタクト部１３ａ、１３ｂの上端の位置まで導電膜１２０をエッチバックして得られる埋め込みビット線２０５ａ、２０５ｂの厚み寸法のばらつきが大きくなりやすいため、埋め込みビット線２０５ａ、２０５ｂと下部拡散層２０６ａ、２０６ｂとの接続抵抗値のばらつきが大きかった。
なお、本実施形態の製造方法における下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成する工程およびコンタクト部３ａ、３ｂを形成する工程は、ワード線トレンチ８ａを形成する工程を行った後に行えばよく、下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成する工程とコンタクト部３ａ、３ｂを形成する工程のうち、どちらを先に行ってもよいし、本実施形態のように、コンタクト部３ａ、３ｂを形成する工程の途中の段階で下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成する工程を行ってもよい。
なお、コンタクト部３ａ、３ｂを形成する工程に含まれるコンタクト部３ａ、３ｂとなる配線材料層をエッチバックする工程を行う前に、下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成する工程を行った場合、拡散層１０６ａ、１０６ｂ、１０６ｃの上面を、コンタクト部３ａ、３ｂとなる配線材料層をエッチバックする際の終点の検知に用いることができる。また、コンタクト部３ａ、３ｂとなる配線材料層をエッチバックする工程を行った後に、下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成する工程を行う場合、ワード線トレンチ８ａの底面８１ａに露出された半導体基板１００を、コンタクト部３ａ、３ｂとなる配線材料層をエッチバックする際の終点の検知に用いることができる。
次に、ワード線トレンチ８ａ内に沿ってＣＶＤ法によりシリコン酸窒化膜９ａを形成する。その後、塗布型低誘電率絶縁膜材料（ＳＯＤ）を用いて、ワード線トレンチ８ａ内にシリコン酸化膜９ｂを埋め込む。このことにより、図１９に示すように、ワード線トレンチ８ａ内の底部に、シリコン酸窒化膜９ａとシリコン酸化膜９ｂとからなる層間絶縁膜１０９ａ（ワード線トレンチ内絶縁膜）を埋め込み、下部拡散層１０６ａ、１０６ｂ、１０６ｃ上およびコンタクト部３ａ、３ｂ上を層間絶縁膜１０９ａで覆う。
次に、ドライエッチングにより、ワード線トレンチ８ａの側壁に設けられているシリコン窒化膜からなるサイドウォールマスク１４を除去し、図２０に示すように、ワード線トレンチ８ａの側壁にシリコンピラー１０１ａ、１０１ｂ、１０１ｃを露出させる。
次に、図２１に示すように、ワード線トレンチ８ａ内に露出されたシリコンピラー１０１ａ、１０１ｂ、１０１ｃの側壁にゲート絶縁膜８２を形成する。
次に、ワード線トレンチ８ａを埋め込むように、ＣＶＤ法によりゲート電極１０８ｂとなる導電材料を埋め込んで配線材料層を形成する。配線材料層としては、埋め込みビット線１０５ａ、１０５ｂと同じ導電材料からなるものなどが形成され、具体的には、図２１に示すように、層間絶縁膜１０９ａの設けられたワード線トレンチ８ａ内の形状に沿って形成された窒化チタン膜１９と、ワード線トレンチ８ａ内を埋め込むように形成されたタングステン２０との積層膜からなるものであることが好ましい。
続いて、ドライエッチングなどにより、配線材料層の一部を除去することにより、ワード線トレンチ８ａの幅方向中心の位置に層間絶縁膜１０９ａの露出された分離溝８３を形成する。このようにして、図２１に示すように、ワード線トレンチ８ａ内の層間絶縁膜１０９ａ上に、分離溝８３によって分離され、ワード線として機能するゲート電極１０８ｂ、１０８ｃ（図２１にはゲート電極１０８ｃ不図示（図２参照））が形成される。
次に、分離溝８３内および分離溝８３上のワード線トレンチ８ａ内に層間絶縁膜（図２１には不図示）を埋め込む。
その後、エッチングにより、半導体基板１００上に設けられているシリコン酸化膜４１およびシリコン窒化膜４０を除去してシリコンピラー１０１ａ〜１０３ｃを露出させて、図１、図３（ｂ）に示すように、ゲート電極１０８ａ、１０８ｂ、１０８ｃ、１０８ｄよりも上方のシリコンピラー１０１ａ〜１０３ｃの上部に、トランジスタの他方のソース又はドレイン領域（Ｓ／Ｄ）を構成する不純物の添加された上部拡散層１１０を形成する。
その後、拡散層１１０の上にコンタクトプラグ１１２を形成する工程と、コンタクトプラグ１１２の上にキャパシタ１１３を形成する工程を経て、図１〜図３に示す半導体記憶装置が得られる。
本実施形態の半導体装置の製造方法は、Ｙ方向に延在し、内面に絶縁膜１０４の設けられたビット線トレンチ２ａ、２ｂ内に、埋め込みビット線１０５ａ、１０５ｂを形成する工程と、Ｘ方向に延在し、底面８１ａの一部に半導体基板１００が露出されたワード線トレンチ８ａを、底面８１ａが埋め込みビット線１０５ａ、１０５ｂの上面１０５ｄよりも浅い位置となるように形成する工程とを行った後に、ワード線トレンチ８ａの底面８１ａに露出された半導体基板１００に不純物を拡散させて下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成する工程と、埋め込みビット線１０５ａ、１０５ｂと下部拡散層１０６ａ、１０６ｂ、１０６ｃとを接続するコンタクト部３ａ、３ｂを形成する工程とを行う方法であるので、下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成するために半導体基板１００に不純物を拡散させる方法として、熱処理を行ってコンタクト部に添加されている不純物を拡散させる熱拡散法と比較して、不純物の導入量を容易に高精度で制御できるイオン注入法などの方法を用いることができる。したがって、下部拡散層１０６ａ、１０６ｂ、１０６ｃの抵抗値のばらつきが小さく、信頼性に優れた半導体装置を容易に提供できる。
また、本実施形態の半導体装置の製造方法を用いて得られた本実施形態の半導体装置は、Ｙ方向に延在し、内面に絶縁膜１０４の設けられたビット線トレンチ２ａ、２ｂと、Ｘ方向に延在するワード線トレンチ８ａとを備える半導体基板１００と、ビット線トレンチ２ａ、２ｂ内に形成された埋め込みビット線１０５ａ、１０５ｂと、ワード線トレンチ８ａ内に形成されたワード線（本実施形態においてはゲート電極１０８ｂ、１０８ｃ）と、ワード線と平面視で重なる領域の半導体基板１００に不純物が拡散されたものであり、上面１０６ｄがワード線の下面よりも深い位置に配置され、ワード線と絶縁された下部拡散層１０６ａ、１０６ｂ、１０６ｃと、埋め込みビット線１０５ａ、１０５ｂと下部拡散層１０６ａ、１０６ｂ、１０６ｃとを接続するコンタクト部３ａ、３ｂとを備えるものである。
したがって、本実施形態の半導体装置は、ワード線トレンチ８ａの底面８１ａに半導体基板１００を露出させて、半導体基板１００に不純物を拡散させることによって下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成できる。このため、本実施形態の半導体装置は、下部拡散層１０６ａ、１０６ｂ、１０６ｃを形成するために半導体基板１００に不純物を拡散させる方法として、熱処理を行ってコンタクト部に添加されている不純物を拡散させる熱拡散法と比較して、不純物の導入量を容易に高精度で制御できるイオン注入法などの方法を用いて製造することができるものであり、下部拡散層１０６ａ、１０６ｂ、１０６ｃの抵抗値のばらつきが小さく、信頼性に優れた半導体装置とすることができる。
２ａ、２ｂ…ビット線トレンチ、３ａ、３ｂ…コンタクト部、８ａ、８ｂ…ワード線トレンチ、１１、１０９ａ、１０９ｂ…層間絶縁膜、１００…半導体基板，１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃ…シリコンピラー、１０４…絶縁膜、１０５ａ、１０５ｂ…埋め込みビット線、１０６ａ、１０６ｂ、１０６ｃ…下部拡散層、１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、１０８ｅ、１０８ｆ…ゲート電極（ワード線）、１１０…上部拡散層、１１２…コンタクトプラグ、１１３…キャパシタ、１１３ａ…下部電極、１１３ｂ…容量絶縁膜、１１３ｃ…上部電極。

Claims (15)

  1. 第１方向に延在し、内面に溝底絶縁膜の設けられたビット線トレンチ内に、埋め込みビット線を形成する工程と、
    前記第１方向と交差する第２方向に延在し、底面の一部に前記半導体基板が露出されたワード線トレンチを、前記底面が前記埋め込みビット線の上面よりも浅い位置となるように形成する工程とを行った後に、
    前記ワード線トレンチの底面に露出された前記半導体基板に不純物を導入して下部拡散層を形成する工程と、
    前記埋め込みビット線と前記下部拡散層とを接続するコンタクト部を形成する工程とを少なくとも行うことを特徴とする半導体装置の製造方法。
  2. 前記下部拡散層を形成する工程が、イオン注入法を用いて前記半導体基板に不純物を導入する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記コンタクト部を形成する工程において、前記ワード線トレンチの底面における前記埋め込みビット線と平面視で交差する領域に、前記コンタクト部を形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記下部拡散層を形成する工程および前記コンタクト部を形成する工程を行った後に、
    前記ワード線トレンチ内にワード線トレンチ内絶縁膜を形成する工程と、
    前記ワード線トレンチ内絶縁膜上にワード線を形成する工程とを備えることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置の製造方法。
  5. 前記コンタクト部を形成する工程が、前記ワード線トレンチの底面に開口するコンタクト穴を形成する工程と、
    前記コンタクト穴に導電材料を埋め込む工程とを備えることを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置の製造方法。
  6. 前記コンタクト穴を形成する工程において、前記埋め込みビット線が露出された底面と、前記第１方向に沿う対向面の一方にのみ前記下部拡散層となる前記半導体基板が露出されてなる露出面と絶縁膜で覆われた絶縁面とからなる側面とを備えるコンタクト穴を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記埋め込みビット線を形成する工程を行った後、前記ワード線トレンチを形成する工程を行う前に、
    ビット線トレンチ内壁の前記第１方向に沿う対向面の一方の全面のみにサイドウォールを形成する工程が備えられ、
    前記コンタクト穴を形成する工程において、前記露出面と対向する面に前記サイドウォールを露出させることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 第１方向に延在し、内面に溝底絶縁膜の設けられたビット線トレンチと、前記第１方向と交差する第２方向に延在するワード線トレンチとを備える半導体基板と、
    前記ビット線トレンチ内に形成された埋め込みビット線と、
    前記ワード線トレンチ内に形成されたワード線と、
    前記ワード線と平面視で重なる領域の前記半導体基板に不純物が拡散されたものであり、上面が前記ワード線の下面よりも深い位置に配置され、前記ワード線と絶縁された下部拡散層と、
    前記埋め込みビット線と前記下部拡散層とを接続するコンタクト部とを備えることを特徴とする半導体装置。
  9. 前記コンタクト部が、前記埋め込みビット線と前記ワード線トレンチとが平面視で交差する領域に形成されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記下部拡散層が、上から下に向かって不純物濃度が低くなっているものであることを特徴とする請求項８または請求項９に記載の半導体装置の製造方法。
  11. 前記コンタクト部が、前記ワード線トレンチの底面に開口するコンタクト穴に、導電材料が埋め込まれてなるものであることを特徴とする請求項８〜請求項１０のいずれかに記載の半導体装置。
  12. 前記コンタクト穴が、前記埋め込みビット線が露出された底面と、前記第１方向に沿う対向面の一方にのみ前記下部拡散層が露出されてなる露出面と絶縁膜で覆われた絶縁面とからなる側面とを備えるものであることを特徴とする請求項１１に記載の半導体装置。
  13. 前記ビット線トレンチ内壁の前記埋め込みビット線上において前記第１方向に沿う対向面の一方の全面にサイドウォールが備えられ、
    前記コンタクト穴が、前記露出面と対向する面に前記サイドウォールが露出されたものであることを特徴とする請求項１２に記載の半導体装置。
  14. 前記半導体基板が、複数の前記ビット線トレンチと複数の前記ワード線トレンチとの間に形成された複数のピラーを備えるものであり、
    前記ピラーの上部に備えられた不純物の拡散された上部拡散層と、
    前記下部拡散層と前記上部拡散層との間の深さに配置され、前記ピラーの側壁にゲート絶縁膜を介して対向するゲート電極とを備えることを特徴とする請求項８〜請求項１３のいずれかに記載の半導体装置。
  15. 前記ワード線が、前記ゲート電極として機能するものであることを特徴とする請求項１４に記載の半導体装置。
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