JP2012074684A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】高速動作が可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１の方向に平行に延在する第１素子分離溝部とそれに交差する方向に延在する第２素子分離溝部とが交互に連なってなる素子分離溝に第１絶縁膜を埋め込んで形成された素子分離領域を複数備え、素子分離領域間に第１素子形成部と第２素子形成部とが交互に連なってなる素子形成領域を複数備え、各第１素子形成部は所定数の第１半導体ピラーを備え、各第２素子形成部は第２半導体ピラーを備え、各素子形成領域はピラーの下部に不純物拡散層からなる第１のビット線を備え、ピラーの上部に上部不純物拡散層を備え、各素子形成領域の第２半導体ピラーの上部不純物拡散層に電気的に接続する第1のビット線より低抵抗の第２のビット線を備え、ピラーの下部側壁に第２絶縁膜を介して第２の方向に延在するワード線を備えることを特徴とする。
【選択図】図１４Ｂ

Description

本発明は、半導体装置およびその製造方法に関する。

近年、半導体装置の微細化が進むにつれて、平面的に半導体素子の占める領域が減少し
、トランジスタの形成される領域（活性領域）が減少している。プレナー型トランジスタ
では、活性領域の大きさが減少するにつれて、チャネル長やチャネル幅が減少し、短チャ
ネル効果等の問題が発生している。
そこで、プレナー型トランジスタに代わり、微細化された領域でもチャネル長及びチャ
ネル幅を確保できる縦型トランジスタを備えた半導体装置が提案されている（特許文献１、２）。

縦型トランジスタは、プレナー型トランジスタとは異なり、半導体基板の主面に垂直な方向に半導体ピラーが形成され、オン時には、この半導体ピラー内の該主面に垂直な方向にチャネルが形成される。したがって、縦型トランジスタは、プレナー型トランジスタと比較して、微細化したＤＲＡＭに代表される半導体メモリ素子に有効に適用することができる。

特開２００８−３１１６４１号公報 特開２００９−１０３６６号公報

半導体ピラーを用いる縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる拡散層の一方がビット線に接続され、他方が記憶素子（ＤＲＡＭにおいてはキャパシタ）に接続されるのが一般的である。通常、キャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、半導体ピラーの上部に記憶素子が接続され、半導体ピラーの下部にビット線が接続されることになる。

しかしながら、半導体ピラーの下部は半導体基板であることから、ここにビット線を形成するためには、半導体基板の内部にビット線を埋め込む必要が生じる。このような埋め込みビット線は、拡散層によって形成することができるが、拡散層を用いた配線は抵抗値が高いため、高速動作の妨げとなるおそれがあった。

本発明に係る半導体装置は、半導体基板の主面に、前記第１の方向に平行に延在する第１素子分離溝部と前記第１の方向に交差する方向に延在する第２素子分離溝部とが交互に連なってなる素子分離溝に、第１絶縁膜を埋め込んで形成された素子分離領域を複数備え、これら素子分離領域間に、前記第１の素子分離溝部に沿って延在する第１素子形成部と前記第２の素子分離溝部に沿って延在する第２素子形成部とが交互に連なってなる素子形成領域を複数備え、各第１素子形成部は、前記第１の方向に沿って離間して並ぶ所定数の第１半導体ピラーを備え、各第２素子形成部は、第２半導体ピラーを備え、各素子形成領域は、前記第１半導体ピラー及び前記第２半導体ピラーの下部に、その素子形成領域が備える第１半導体ピラー及び第２半導体ピラー間で接続された、不純物拡散層からなる第１のビット線を備え、前記第１半導体ピラー及び前記第２半導体ピラーの上部には上部不純物拡散層を備え、各素子形成領域の前記第２半導体ピラーの上部の上部不純物拡散層に電気的に接続すると共に、前記第1の方向に延在する、前記第1のビット線より低抵抗の第２のビット線を備え、前記第１半導体ピラー及び前記第２半導体ピラーの下部側壁に、第２絶縁膜を介して前記第２の方向に延在するワード線を備えた、ことを特徴とする。

本発明に係る半導体装置によれば、半導体ピラーの下方に位置して、第１の方向に延在すると共に不純物が拡散されてなる第1のビット線の他に、この第1のビット線に電気的に接続する、第1のビット線よりも低抵抗の第２のビット線を有し、従来の拡散層を用いたビット線よりも低抵抗のビット線を有する構成なので、高速動作が可能となる。

本発明を適用した半導体装置の一例を示す平面図である。 図１Ａに示す半導体装置の切断線Ａ−Ａ’による断面図である。 図１Ａに示す半導体装置の切断線Ｂ−Ｂ’による断面図である。 本発明を適用したＤＲＡＭのメモリセル部の回路図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図３Ａに示す半導体装置の切断線Ｂ−Ｂ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図４Ａに示す半導体装置の切断線Ｂ−Ｂ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図５Ａに示す半導体装置の切断線Ａ−Ａ’による断面図である。 半導体ピラーの配置を説明するための平面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図６Ａに示す半導体装置の切断線Ａ−Ａ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図７Ａに示す半導体装置の切断線Ａ−Ａ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図８Ａに示す半導体装置の切断線Ｃ−Ｃ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図９Ａに示す半導体装置の切断線Ｃ−Ｃ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１０Ａに示す半導体装置の切断線Ｂ−Ｂ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１１Ａに示す半導体装置の切断線Ｂ−Ｂ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１２Ａに示す半導体装置の切断線Ａ−Ａ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１３Ａに示す半導体装置の切断線Ａ−Ａ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１４Ａに示す半導体装置の切断線Ａ−Ａ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１５Ａに示す半導体装置の切断線Ａ−Ａ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１６Ａに示す半導体装置の切断線Ａ−Ａ’による断面図である。 図１Ａに示す半導体装置の製造工程を説明するための平面図である。 図１７Ａに示す半導体装置の切断線Ａ−Ａ’による断面図である。

以下に、本発明を適用した一実施形態である半導体装置及びその製造方法について図面を参照して説明する。同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、及び厚みの比率等は実際のものと同じとは限らない。
以下の実施形態では、実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎない。

（半導体装置）
まず、図１Ａ〜図１Ｃに示す本発明を適用した半導体装置の一例である半導体記憶装置（ＤＲＡＭ）の構造について説明する。
なお、図１Ａはこの半導体装置１００を示す平面レイアウト図、図１Ｂは図１Ａで示す半導体装置１００の切断線Ａ−Ａ’による断面図、図１Ｃは図１Ａで示す半導体装置１００の切断線Ｂ−Ｂ’による断面図である。
図２は、図１Ａ〜図１Ｃに示す半導体装置１００のメモリセル部の一例の回路図を示したものである。

この半導体装置１００は、最終的にＤＲＡＭとして機能させるものであり、各メモリセルはソース又はドレイン領域（不純物拡散領域、第１のビット線）Ｂ１、ドレイン又はソース領域（上部不純物拡散領域）５、及びゲート電極Ｗ（８，９）を有するＭＯＳトランジスタＴｒと、キャパシタ２７とを有する。

この半導体装置１００は、半導体基板１を掘り込んで形成された、全体としてＸ方向（第１の方向）に延在する複数の素子分離溝と、この素子分離溝に素子分離絶縁膜（第１絶縁膜）４を埋め込むことによって形成された複数の素子分離領域(ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)４０と、隣接する素子分離領域４０の間に形成された複数の素子形成領域５０とを備えている。

半導体基板１は、所定濃度の不純物を含有する基板、例えば単結晶のｐ型シリコン基板からなり、この半導体基板１の面内のうち、素子分離領域４０は、ＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)と呼ばれる領域であり、素子形成領域５０は、この素子分離領域４０によって絶縁分離された活性領域である。図１Ａに示すように、一つの素子形成領域５０は、Ｘ方向に延在する水平活性領域（第１素子形成部）５０ａとＸ方向から傾斜した傾斜活性領域（第２素子形成部）５０ｂとの組み合わせを単位活性領域５０ｃとしている。一つの素子形成領域５０において、隣接する単位活性領域５０ｃは、Ｙ方向（Ｘ方向に直交する方向）に上下逆転した形状でＸ方向に繰り返し接続配置されている。したがって、一つの素子形成領域５０は、傾斜活性領域５０ｂの中心点を結んだ線（Ａ−Ａ’線に相当）を中心にしてＸ方向の一定間隔ごとに、水平活性領域５０ａが反対側に位置している構成となっている。ここでは、素子形成領域５０および同じ平面形状で素子形成領域５０に隣接している素子分離領域４０をスネークパターンと呼称する。

図１Ｂに示すように、水平活性領域５０ａには、Ｘ方向（第１の方向）に沿って半導体ピラー（第１半導体ピラー）１ｂ（１ｂａ）が複数並んで半導体基板１の主面に対して立設している。本実施例では４つの半導体ピラー（第１半導体ピラー）１ｂ（１ｂａ）が併設されている例を示している。素子形成領域５０がスネークパターンとなっているため、図１ｂに示される断面では４つの半導体ピラー１ｂが併設されている水平活性領域５０ａの両側には素子分離領域４０を構成する素子分離絶縁膜４が出現する。また、半導体ピラー１ｂの下方には素子形成領域５０の平面視形状に沿って埋め込みビット線（第１のビット線）Ｂ１が配置している。埋め込みビット線Ｂ１は、図１Ｃに示すように、一端が素子分離絶縁膜４に接する不純物拡散層３で構成される。平面視において、一つの素子形成領域５０には、Ｙ方向の上下に位置する二つの素子分離絶縁膜４に接して二つの埋め込みビット線Ｂ１が配置される構成となるが、一つの埋め込みビット線Ｂ１として機能するものである。二つの埋め込みビット線Ｂ１はいずれもスネークパターンを有することとなる。埋め込みビット線Ｂ１は、図１Ａにおける傾斜活性領域５０ｂに設けられる半導体ピラー（第２半導体ピラー）１ｂｂを介して半導体基板１の上面に設けられる低抵抗の第２のビット線に接続される。第１のビット線はスネークパターンで構成されるが、第２のビット線はＸ方向に延在する直線パターンで構成される。本実施形態では、この埋め込みビット線（第１のビット線）Ｂ１が一つの素子形成領域５０に設けられる各ＭＯＳトランジスタ（縦型トランジスタ）Ｔｒに共有され、ソース領域（不純物拡散領域）として機能する。

半導体基板１内の埋め込みビット線（第１のビット線）Ｂ１より浅い位置には、Ｘ方向（第１の方向）と直角に交差するＹ方向（第２の方向）に延在する溝部（ワード（ゲート）線形成用溝）が形成されている。この溝部（ワード線形成用溝）によって、半導体ピラー１ｂのＹ方向（第２の方向）に平行な側面が形成されている。この溝の側壁すなわち、半導体ピラー１ｂのＹ方向（第２の方向）に平行な二つの側面にはゲート絶縁膜７を介して、ゲート電極として機能する一対の埋め込みワード線（ワード線）Ｗが形成されている。この埋め込みワード線Ｗ（８，９）はＹ方向（第２の方向）に延在すると共にゲート線用溝の開口端すなわち半導体基板１の表面よりも低い位置に上端を有するように形成されている。
この縦型トランジスタＴｒは、ゲート絶縁膜７を介して一対の埋め込みワード線（ゲ
ート電極）Ｗが半導体ピラー１ｂの両側面と対向する、いわゆるダブルゲート構造を有している。したがって、本実施例において、縦型トランジスタを構成する半導体ピラー１ｂはＹ方向に対面する二つの側面を素子分離絶縁膜４で囲まれ、Ｘ方向に対面する二つの側面をゲート絶縁膜７を介して埋め込みワード線Ｗで囲まれる構成となっている。また、水平活性領域５０ａに形成されている４つの半導体ピラー用の埋め込みゲート電極（ワード線）Ｗは、埋め込みビット線Ｂ１と、キャパシタ２７に接続される上部不純物拡散領域５とを導通させるスイッチングトランジスタのゲート電極として機能するものである。一方、傾斜活性領域５０ｂに形成されている一つの半導体ピラー用の埋め込みゲート電極（ワード線）ＷＢは、埋め込みビット線Ｂ１と、半導体基板１の上面に設けられる第２のビット線とを導通させるスイッチングトランジスタのゲート電極として機能するものである。
なお、本実施形態ではゲート電極（ワード線）Ｗ及びゲート電極（ワード線）ＷＢは、２層（８，９）からなるが、図中の引き出し線は便宜的に符号８で示す層から引き出しているものもある。

半導体ピラー１ｂの上部には、不純物を拡散させることによって上部不純物拡散層５が形成されている。また、ワード線形成用溝部には絶縁膜（第３絶縁膜）１０、１１が埋め込まれている。

半導体装置１００は、図１Ａに示すように、４つの半導体ピラー（第１半導体ピラー）を備え、Ｘ方向に延在する水平活性領域５０ａと１つの半導体ピラー（第２半導体ピラー）を備える傾斜活性領域５０ｂを単位活性領域５０ｃとしている。傾斜活性領域５０ｂに設けられた半導体ピラーは、スイッチングトランジスタを構成し、埋め込みビット線Ｂ１と上部不純物拡散領域５に電気的に接続する第２のビット線Ｂ２とを導通させる機能を有する。本実施形態では、水平活性領域５０ａに４個の半導体ピラーを配置する例を示しているが、４個に限定されるものではない。

半導体装置１００は、水平活性領域５０ａにおいて、各縦型トランジスタＴｒの上部不純物拡散層５とコンタクトプラグ２５を介して接続される複数のキャパシタ２７を備えている。キャパシタ２７は、下部電極膜と容量絶縁膜と上部電極膜とが順に積層されて構成されている。
なお、キャパシタ２７については、図示した構造以外でもよく、その構造について特に限定されるものではない。

この半導体装置１００では、上述した縦型トランジスタＴｒとキャパシタ２７とから１つのメモリセルが構成されている。そして、素子形成領域５０の面内には、このようなメモリセルが第１及び第２の方向Ｘ、Ｙに亘ってマトリックス状に複数並んで配置されている。

なお、上記素子形成領域５０には、実際はメモリセルが多数並んで形成されているものの、図１に示す半導体装置１では、これらのメモリセルを全て図示することが困難なことから、便宜上、素子形成領域５０内においてメモリセルの数を減らした状態で模式的に示している。

従来の不純物拡散層を用いたビット線は高抵抗のため、高速動作を妨げる問題があったが、本発明では、従来と同様の不純物拡散層を用いたビット線（第１のビット線）Ｂ１の他に、ビット線Ｂ１に接続されビット線（第１のビット線）Ｂ１よりも低抵抗の第２のビット線Ｂ２（図２参照）を上下に併設して有する構成なので、ビット線の低抵抗化を図って高速動作が可能となる。

次に、図１Ａ〜図１Ｃに示す半導体装置１００のメモリセル部の回路図を示す図２を用いて、その動作を説明する。
各メモリセルは、縦型トランジスタＴｒとキャパシタ２７とを備えている。キャパシタ２７は縦型トランジスタＴｒを介して不純物拡散層からなるビット線（第１のビット線）Ｂ１に接続され、縦型トランジスタはワード線Ｗにより駆動される。第２のビット線Ｂ２は４個のメモリセルごとに1つのビット線用スイッチングＴｒを介して不純物拡散層からなるビット線（第１のビット線）Ｂ１と接続されている。各ワード線Ｗをオン状態にすると各ビット線にキャパシタ２７から蓄積電荷が流れ、各ビット線の終端に接続された差動アンプにより１、０の判定を行う構成とされている。

（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法について図３〜図１７を参照して説明す
る。
なお、以下の説明では、上記半導体装置１００と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。

（素子分離溝及び不純物拡散領域の形成工程）
図３Ａは平面図を示し、図３Ｂは図３ＡのＢ−Ｂ’断面を示している。図４Ａおよび図４Ｂも同じ関係となっている。
本発明を適用した半導体装置１００の製造方法では、先ず、図３Ａおよび図３Ｂに示すように、半導体基板１を用意し、この半導体基板１上に絶縁膜２を成膜した後、この絶縁膜２にフォトリソグラフィ法とドライエッチング法によって、全体としてＸ方向（第1の方向）に延在する複数の開口を有する素子分離領域パターンを形成する。素子分離領域パターンはスネークパターンとする。パターニングした絶縁膜マスク２をマスクとして、ドライエッチング法を用いて半導体基板１にスネークパターンとなる素子分離溝４ａ（すなわち、各素子分離溝４ａは、Ｘ方向に平行に延在する第１素子分離溝部４ａａと、Ｘ方向に交差する方向に延在する第２素子分離溝部４ａｂとが交互に連なってなる）を形成する。この素子分離溝４ａの形成によって、隣接する素子分離溝４ａの間に半導体プレート１ａが形成される。半導体プレート１ａは素子形成領域５０を構成する。一つの素子形成領域５０は、Ｘ方向に延在する水平活性領域５０ａとＸ方向から傾斜した傾斜活性領域５０ｂとの組み合わせを単位活性領域５０ｃとしている。一つの素子形成領域５０において、隣接する単位活性領域５０ｃは、Ｙ方向（Ｘ方向に直交する方向）に上下逆転した形状でＸ方向に繰り返し接続配置されている。したがって、一つの素子形成領域５０は、傾斜活性領域５０ｂの中心点を結んだ線（Ａ−Ａ’線に相当）を中心にしてＸ方向の一定間隔ごとに、水平活性領域５０ａが反対側に位置している構成となっている。したがって、素子形成領域５０は素子分離領域パターンと同じスネークパターンを有することとなる。逆にいえば、素子形成領域５０をスネークパターンで構成するために、素子分離領域パターンをスネークパターンとして形成している。本実施例では素子形成領域５０をスネークパターンで形成することが必要である。

具体的には、例えば、半導体基板１としてp型単結晶シリコン基板を用い、絶縁膜２としてシリコン窒化膜を用い、異方性エッチングによってシリコン基板に素子分離溝を形成し、形成する素子分離溝は例えば、深さ１５０ｎｍ、幅４０ｎｍとする。

次に、図３Ｂに示すように、絶縁膜マスク２をマスクとして全面に不純物を注入し、素子分離溝（第１の溝部）４ａの底部に不純物拡散領域３を形成する。

具体的には例えば、不純物として砒素を５ＫｅＶのエネルギーで注入してn型拡散領域３とする。

（第1のビット線及び素子分離領域の形成工程）
次に、熱処理により、図４Ｂに示すように、素子分離溝４ａの底部に注入された不純物を半導体プレート１ａの中心側へ拡散させて不純物拡散領域３の幅を拡げる。これにより、半導体プレート１ａの下方に二つの拡散層からなるビット線（第１のビット線）Ｂ１を形成する。第１のビット線Ｂ１はスネークパターンを有する半導体プレート１ａの形状になぞって形成されるので同じスネークパターンを有することとなる。

具体的には例えば、ランプアニール法を用いて上記砒素を１５ｎｍ程度拡散させて拡散層からなるビット線（第１のビット線）Ｂ１を形成する。

次に、図４Ｂに示すように、絶縁膜マスク２をマスクとして、半導体基板１をドライエッチング法によって素子分離溝４ａをさらに掘り込み、その素子分離溝４ａに第１絶縁膜４を埋め込んで、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）素子分離領域４０を形成する。この素子分離領域４０の形成により、Ｙ方向に隣接する素子分離領域４０の間に素子形成領域５０が形成される。一つの素子形成領域５０は、Ｘ方向に延在する水平活性領域（第１素子形成部）５０ａとＸ方向から傾斜した傾斜活性領域（第２素子形成部）５０ｂとの組み合わせを単位活性領域５０ｃとしている。

具体的には例えば、シリコン窒化膜をマスクとしてシリコン基板の素子分離溝を２５０ｎｍの深さまでさらに掘り込み、シリコン窒化膜を埋め込んでＳＴＩ素子分離領域４０を形成する。これにより、第１のビット線Ｂ１は、図４Ｂに示すように、一端が素子分離絶縁膜４に接する不純物拡散層３で構成される。平面視において、一つの素子形成領域５０には、Ｙ方向の上下に位置する二つの素子分離絶縁膜４に接して二つの不純物拡散層３が配置される構成となる。二つの不純物拡散層３は素子形成領域５０の中央で分離されて形成されるが、一つの第１のビット線Ｂ１として機能する。二つの不純物拡散層３はいずれもスネークパターンを有することとなる。

次に、全面に不純物を注入して、半導体プレート１ａの表面に不純物拡散領域（上部不純物拡散領域）５を形成する。
具体的には例えば、不純物としてリンを注入してn型拡散領域５を形成する。

（ワード線形成用溝の形成工程）
図５Ａ、図５Ｃは平面図、図５Ｂは図５ＡのＡ−Ａ’断面図である。
次に、図５Ａおよび図５Ｂに示すように、絶縁膜６を全面に成膜し、その絶縁膜６にフォトリソグラフィ法とドライエッチング法によってＹ方向（第２の方向）に直線で延在する複数の開口を有するワード線形成用溝パターンを形成する。パターニングした絶縁膜マスク６をマスクとして、半導体プレート１ａと第１絶縁膜４とに連通したＹ方向（第２の方向）に延在するワード線形成用溝８ａをドライエッチング法を用いて形成する。このワード線形成用溝８ａの形成により、半導体プレート１ａはＸ方向（第1の方向）で分離されて、半導体ピラー１ｂが形成される。ワード線形成用溝８ａは、第１のビット線Ｂ１を深さ方向に貫通しない深さで形成する。ここで、第１のビット線を貫通する深さで形成してしまうとスネークパターンで延在している第１のビット線が分断され、連続性が失われることとなる。

具体的には例えば、絶縁膜として厚さ５０ｎｍのシリコン酸化膜を全面に成膜した後、リソグラフィ法とドライエッチング法により幅４０ｎｍでスペースが４０ｎｍのライン／スペースパターンを有する絶縁膜６のマスクを形成する。その後、絶縁膜６をマスクとしてドライエッチング法によりシリコン基板１をエッチングし、シリコン基板表面からの深さが１５０ｎｍとなるワード線形成用溝８ａを形成する。図５Ｃは、マスクとして用いた絶縁膜６を透過して見た場合の半導体ピラー１ｂの配置を示している。一つの素子形成領域５０において、水平活性領域５０ａに形成された４つの半導体ピラー１ｂは、後の工程で第１のビット線Ｂ１とキャパシタとを導通させるためのスイッチング用縦型トランジスタとして機能するキャパシタ半導体ピラー（第1半導体ピラー）１ｂａとなる。一方、傾斜活性領域５０ｂに形成された１つの半導体ピラー１ｂは、後の工程で第１のビット線Ｂ１と第２のビット線Ｂ２とを導通させるためのスイッチング用縦型トランジスタとして機能するビット線半導体ピラー（第２半導体ピラー）１ｂｂとなる。

（ゲート絶縁膜及び埋め込みワード線の形成工程）
図６Ａは平面図、図６Ｂは図６ＡのＡ−Ａ’断面図である。
次に、図６Ｂに示すように、ワード線形成用溝８ａ内にゲート絶縁膜（第２絶縁膜）７を形成する。さらに、図６Ａおよび図６Ｂに示すように、ワード線形成用溝（第２の溝部）８ａの側壁すなわち、半導体ピラー１ｂのＹ方向（第２の方向）に平行な側面にゲート酸化膜７を介して、埋め込みワード線（ワード線）Ｗを形成する。本実施形態では、この埋め込みワード線（ワード線）Ｗは半導体ピラー１ｂのＹ方向（第２の方向）に平行な２つの側面に対して形成されて対となる、いわゆるダブルゲート構造を有するものである。

具体的には例えば、ワード線形成用溝（第２の溝部）８ａの側面及び底面に熱酸化法により厚さ５ｎｍのゲート酸化膜７を形成する。次に、全面に、ＣＶＤ法により、窒化チタン膜８を３ｎｍ、タングステン膜９を７ｎｍ成膜し、ドライエッチング法によりタングステン膜９及び窒化チタン膜８をエッチバックし、サイドウォール状にワード線形成用溝の側面にのみ、ワード線形成用溝の深さよりも低い高さ８０ｎｍの埋め込みワード線Ｗ（タングステン膜９及び窒化チタン膜８）を形成する。
これにより、水平活性領域５０ａに形成された各々のキャパシタ半導体ピラー（第1半導体ピラー）１ｂａにはＤＲＡＭのワード線となる埋め込みワード線Ｗが形成される。埋め込みワード線Ｗは、Ｙ方向に配置された複数のキャパシタ半導体ピラー１ｂａからなるスイッチング用縦型トランジスタのゲート電極として機能する。また、同時に、傾斜活性領域５０ｂに形成されＹ方向に配置された複数のビット線半導体ピラー（第２半導体ピラー）１ｂｂには第１および第２ビット線を導通させるスイッチング用縦型トランジスタを駆動させるための埋め込みゲート電極ＷＢが形成される。

（埋め込みワード線上の埋め込み絶縁膜の形成工程）
図７Ａは平面図、図７Ｂは図７ＡのＡ−Ａ’断面図である。
次に、図７Ａおよび図７Ｂに示すように、埋め込みワード線Ｗ（タングステン膜９及び窒化チタン膜８）上に、埋め込み絶縁膜（第３絶縁膜）１０、埋め込み絶縁膜１１を形成する。

具体的には例えば、減圧ＣＶＤ法を用いて埋め込みワード線Ｗ（タングステン膜９及び窒化チタン膜８）上に、シリコン酸化膜１０を、ワード線形成用溝８ａを完全には埋め込まない厚さである５ｎｍ成膜する。さらに、その上に、シリコン窒化膜を２０ｎｍ成膜し、ドライエッチング法によりそのシリコン窒化膜をエッチバックし、シリコン酸化膜１０を介してワード線形成用溝８ａ内にのみ埋め込みシリコン窒化膜が残るようにしてシリコン窒化膜１１を形成する。これにより、図７Ａおよび図７Ｂに示すように、ワード線形成用溝８ａはシリコン酸化膜１０及びシリコン窒化膜１１で埋め込まれ、ワード線形成用溝８ａの外部の全面はシリコン酸化膜１０が形成された状態となる。このとき、シリコン酸化膜１０として埋設性の悪いＴＥＯＳ膜を用いることにより、ワード線形成用溝８ａ内で隣接する半導体ピラー１ｂの埋め込みワード線Ｗ間および埋め込みゲート電極ＷＢ間にはエアーギャップＧが形成され、それらの電極間容量を低減することができる。これにより、上部不純物拡散領域５をソース、第１のビット線Ｂ１をドレインとし、ゲート絶縁膜７、埋め込みワード線Ｗ、およびキャパシタ半導体ピラー（第1半導体ピラー）１ｂａをチャネルとする縦型ＭＯＳトランジスタが形成される。この縦型ＭＯＳトランジスタは、キャパシタと第１ビット線Ｂ１を接続するためのスイッチング用トランジスタとして機能する。

（ビット線コンタクト用開口及び拡散層の形成工程）
図８Ａは平面図、図８Ｂは図８ＡのＣ−Ｃ’断面図である。
次に、図８Ａおよび図８Ｂに示すように、埋め込み絶縁膜１０に、Ｙ方向（第２の方向）に並ぶ一列の複数のビット線半導体ピラー１ｂｂの上面（第１の上面）を列ごとに一括で露出させる直線状の第２のビット線コンタクト用開口１２ａを、Ｘ方向（第1の方向）に所定数の半導体ピラーの列ごとに複数形成する。図８Ａに示すように、一括で開けたこの第２のビット線コンタクト用開口１２ａにはビット線半導体ピラー（第２半導体ピラー）１ｂｂの上面（第１の上面）と素子分離領域４０の一部とが露出することになる。露出したビット線半導体ピラー１ｂｂの上面（第１の上面）で第２のビット線とコンタクトすることになる。

具体的には例えば、フォトリソグラフィ法を用いて開口幅６０ｎｍの、Ｙ方向（第２の方向）に延在する直線状のビット線コンタクト用開口１２ａをパターニングし、ドライエッチング法によりシリコン酸化膜（第３絶縁膜）１０にビット線コンタクト用開口１２ａを形成する。

次に、図８Ｂに示すように、埋め込み絶縁膜１０、１１をマスクとして、全面にヒ素などのｎ型不純物を注入して、上面が露出したビット線半導体ピラー（第２半導体ピラー）１ｂｂの上部に不純物拡散領域５の導電性をさらに高めた新たな上部不純物拡散領域５ａを形成する。この不純物の注入工程はビット線のコンタクト抵抗低減のために有効である。これにより、上部不純物拡散領域５ａをソース、第１のビット線Ｂ１をドレインとし、ゲート絶縁膜７、埋め込みゲート電極ＷＢ、およびビット線半導体ピラー１ｂｂをチャネルとする縦型ＭＯＳトランジスタが形成される。この縦型ＭＯＳトランジスタは第１のビット線Ｂ１と第２のビット線を導通させるためのスイッチング用トランジスタとして機能する。

（第２のビット線の形成工程）
図９Ａは平面図、図９Ｂは図９ＡのＣ−Ｃ’断面図である。
次に、図９Ａおよび図９Ｂに示すように、上面が露出したビット線半導体ピラー１ｂｂの上面（第１の上面）に電気的に接続するように、全面に導電膜１３、１４を形成し、さらに絶縁膜（第４絶縁膜）１５を積層形成する。その後、フォトリソグラフィ法およびドライエッチング法により、絶縁膜１５、導電膜１４および１３を順次エッチングし、Ｘ方向（第1の方向）に直線で延在する第２のビット線Ｂ２を形成する。

具体的には例えば、ビット線半導体ピラー（第1半導体ピラー）１ｂｂの上面の自然酸化膜を除去した後、ＣＶＤ法によりポリシリコン膜１３を４０ｎｍ、タングステン膜１４を４０ｎｍ、シリコン窒化膜１５を１５０ｎｍ成膜する。このシリコン窒化膜１５を、リソグラフィ法とドライエッチング法を用いてエッチングし、Ｘ方向に延在する線幅３０ｎｍ、ピッチ８０ｎｍの直線パターンを形成する。さらに、シリコン窒化膜１５からなる直線パターンをマスクに用いドライエッチング法により、タングステン膜（金属膜）１４およびポリシリコン膜１３を順次エッチングし、ポリ−メタル構造からなる第２のビット線Ｂ２を形成する。ポリ−メタルビット線（第２のビット線）Ｂ２は低抵抗のタングステン膜（金属膜）１４を含むため、全体として低抵抗が実現され、半導体装置の高速動作が可能となる。
なお、図示していないが、ポリシリコン膜１３とタングステン膜１４との間に、窒化タングステンやタングステンシリサイド等からなるバリア層を形成する。

（キャパシタコンタクトプラグの形成工程）
次に、図１０〜図１５を用いて、キャパシタコンタクトプラグの形成工程について説明する。

図１０Ａは平面図、図１０Ｂは図１０ＡのＢ−Ｂ’断面図である。
まず、図１０Ａおよび図１０Ｂに示すように、第２のビット線Ｂ２及びその上の絶縁膜（第４絶縁膜）１５に、サイドウォール絶縁膜１６，ライナー絶縁膜１７，絶縁膜（第５絶縁膜）１９を形成する。

具体的には例えば、まず、ＣＶＤ法により全面にシリコン窒化膜を５ｎｍ成膜した後、ドライエッチング法によりエッチバックして第２のビット線Ｂ２の側壁を覆うサイドウォール絶縁膜１６を形成する。次に、隣接する第２のビット線Ｂ２間を埋設しないように、厚さ５ｎｍのシリコン窒化膜からなるライナー絶縁膜１７をＣＶＤ法により全面に形成する。サイドウォール絶縁膜１６およびライナー絶縁膜１７を形成することにより、隣接する第２のビット線Ｂ２および絶縁膜１５の間隔は５０ｎｍから３０ｎｍに減少する。次に、厚さ２００ｎｍのシリコン酸化膜からなる絶縁膜（第５絶縁膜）１９をＣＶＤ法により全面に形成する。さらに、ＣＭＰ法により絶縁膜１９の表面を平坦化する。これにより、第２のビット線Ｂ２上の絶縁膜（第４絶縁膜）１５の上には厚さ１００ｎｍの絶縁膜（第５絶縁膜）１９が残存する。

図１１Ａは平面図、図１１Ｂは図１１ＡのＡ−Ａ’断面図である。
次に、図１１Ａおよび図１１Ｂに示すように、Ｙ方向に配置されている複数のビット線半導体ピラー１ｂｂの鉛直上方の絶縁膜（第５絶縁膜）１９上に、Ｙ方向に直線で延在する図示しないマスク膜を形成する。その後、マスク膜をマスクとして、絶縁膜（第５絶縁膜）１９及び埋め込み絶縁膜（第３絶縁膜）１０をドライエッチング法によりエッチングする。これにより、複数のビット線半導体ピラー（第２半導体ピラー）１ｂｂの鉛直上方に位置し、Ｙ方向に延在する衝立状のシリコン酸化膜からなる分離補助絶縁膜２０が形成される。また、同時にキャパシタ半導体ピラー（第1半導体ピラー）１ｂａの上面が露出する。本実施例では、絶縁膜（第５絶縁膜）１９をシリコン酸化膜で構成し、第２のビット線Ｂ２上の絶縁膜（第４絶縁膜）１５をシリコン窒化膜で構成している。したがって、分離補助絶縁膜２０を形成するドライエッチングにおいてエッチング中に絶縁膜（第４絶縁膜）１５の表面が露出するが、エッチング条件を調整することによって絶縁膜１５を残存させることができる。

本実施例では、隣接する分離補助絶縁膜２０の間隔Ｄは３５０ｎｍとした。また、分離補助絶縁膜２０の上面は、第２のビット線Ｂ２上に形成されている絶縁膜（第４絶縁膜）１５の上面より１００ｎｍ高い位置となっている。本実施例では、分離補助絶縁膜２０は、水平活性領域５０ａ全体を開口するように形成される。すなわち、水平活性領域５０ａに形成される全てのキャパシタ半導体ピラー（第1半導体ピラー）１ｂａの上面を露出するように形成される。また、分離補助絶縁膜２０はＹ方向に延在する第１の衝立を構成している。また、第２のビット線Ｂ２および第４絶縁膜１５はＸ方向に延在し、第４絶縁膜１５の上面が分離補助絶縁膜２０の上面の高さより低い第２の衝立を構成している。これにより、Ｘ方向を分離補助絶縁膜２０で区画され、Ｙ方向を第２のビット線Ｂ２および絶縁膜１５で区画された凹部２０ａが形成される。この分離補助絶縁膜２０は、後述の、容量コンタクトプラグを形成するために一括形成された導電膜を、Ｘ方向（第1の方向）に分離するために用いられる。

図１２Ａは平面図、図１２Ｂ、図１２Ｃおよび図１２Ｄは図１２ＡのＡ−Ａ’断面図である。
次に、図１２Ａおよび図１２Ｂに示すように、凹部２０ａを埋設するように容量コンタクトプラグ用導電膜を全面に成膜する。その後、絶縁膜（第４絶縁膜）１５の上面が露出するまで容量コンタクトプラグ用導電膜をドライエッチング法によりエッチバックする。これにより、容量コンタクトプラグ用導電膜は、絶縁膜（第４絶縁膜）１５によって、Ｙ方向（第２の方向）において分離される。また、Ｙ方向に延在する分離補助絶縁膜２０によりＸ方向において分離されている。すなわち、容量コンタクトプラグは、Ｘ方向に延在する第２のビット線Ｂ２および絶縁膜１５と、Ｙ方向に延在する分離補助絶縁膜２０とで区画された凹部２０ａ全体を埋設する容量コンタクトプラグ２１となっている。

具体的には例えば、図１２Ｃに示すように、露出しているキャパシタ半導体ピラー（第1半導体ピラー）１ｂａ上面の自然酸化膜を除去した後、容量コンタクトプラグ用導電膜として、ＣＶＤ法により全面にポリシリコン膜２１ａを６０ｎｍ成膜する。Ｙ方向に隣接する絶縁膜（第４絶縁膜）１５の間隔は前述のように３０ｎｍとなっているので、ポリシリコン膜２１ａを６０ｎｍ成膜すると凹部２０ａは完全に埋設される。その後、このポリシリコン膜２１ａをドライエッチング法により第４絶縁膜１５の上面が露出するまでエッチバックを行う。このエッチバックでは、図１２Ｃに示すように、ポリシリコン膜２１ａが分離補助絶縁膜２０の上面に凸状に形成されているので分離補助絶縁膜２０の側壁にサイドウォールとして残存する場合がある。これを回避するために、図１２Ｄに示すように、回転塗布法により形成するホトレジストなどの平坦化膜２１ｂを用いて表面を平坦化した後、エッチバックすることもできる。これにより、ポリシリコン膜２１ａは、図１２Ｂに示すように、Ｙ方向（第２の方向）を絶縁膜（第４絶縁膜）１５で分離され、Ｘ方向を分離補助絶縁膜２０で分離された容量コンタクトプラグ２１となる。この段階で、底面が第４絶縁膜１５の上面と容量コンタクトプラグ２１の上面とで構成され、側面が分離補助絶縁膜２０で構成される新たな凹部２０ｂが形成される。また、容量コンタクトプラグ２１が凹部２０ａ全体を埋設しているので、水平活性領域５０ａに形成された４つのキャパシタ半導体ピラー（第1半導体ピラー）１ｂａは容量コンタクトプラグ２１を介して短絡した状態となっている。したがって、各々のキャパシタ半導体ピラー１ｂａに対応して独立した容量コンタクトプラグとするために、容量コンタクトプラグ２１をＸ方向にさらに分離する必要がある。

図１３Ａは平面図、図１３Ｂおよび図１３Ｃは図１３ＡのＡ−Ａ’断面図である。
次に、図１３Ａおよび図１３Ｂに示すように、図１２で示した工程においてY方向（第２の方向）で分離された容量コンタクトプラグ２１を、Ｘ方向（第1の方向）でキャパシタ半導体ピラー（第1半導体ピラー）１ｂａ毎に分離するのに用いるマスクを形成するための積層絶縁膜（第６絶縁膜）を全面に形成する。積層絶縁膜（第６絶縁膜）を用いてかかるマスクを形成するため、隣接する絶縁膜に対してエッチング選択性を有するような積層膜を用いる。例えば、エッチング速度が異なる２種類の絶縁膜を交互に積層して形成する積層膜を用いる。

具体的には例えば、図１３Ａおよび図１３Ｂに示すように、ＣＶＤ法により最下層となる厚さ５０ｎｍの第１シリコン酸化膜（絶縁膜）２２、中間層となる厚さ５０ｎｍのシリコン窒化膜（絶縁膜）２３、最上層となる厚さ５０ｎｍの第２シリコン酸化膜（絶縁膜）２４を順次成膜して３層の積層絶縁膜（第６絶縁膜）を形成する。図１２Ｂの段階で、分離補助絶縁膜２０が容量コンタクトプラグ２１の上面および絶縁膜（第４絶縁膜）１５の上面より上方に１００ｎｍ突き出した状態となっている。本実施例では、積層絶縁膜を形成する前に、予め分離補助絶縁膜２０を容量コンタクトプラグ２１の上面および絶縁膜１５の上面より上方に突き出した状態としておくことが必要である。また、隣接する分離補助絶縁膜２０の間隔Ｄは３５０ｎｍとなっている。したがって、最下層となる第１シリコン酸化膜２２を５０ｎｍ成膜した段階では、隣接する分離補助絶縁膜２０の間には幅Ｄ１が２５０ｎｍの最下層で構成される第１凹部２２ａが形成される。続いて、中間層となるシリコン窒化膜２３を５０ｎｍ形成した段階では、最下層で構成される第１凹部２２ａ内に幅Ｄ２が１５０ｎｍの中間層で構成される第２凹部２３ａが形成される。さらに、最上層となる第２シリコン酸化膜２４を５０ｎｍ形成した段階では、中間層で構成される第２凹部２３ａ内に幅Ｄ３が５０ｎｍの最上層で構成される第３凹部２４ｄが形成される。積層絶縁膜は膜厚均一性の良いＣＶＤ法により成膜されるので、凹部の形状、寸法を精度良く形成することができる。また、リソグラフィ法を用いずに凹部を形成することができるので合わせ誤差等に起因する寸法変動も発生しない。したがって、第１凹部２２ａ、第２凹部２３ａ、第３凹部２４ｄのいずれも隣接する分離補助絶縁膜２０間のＸ方向の中心線に対して左右対称で形成される。

次に、図１３Ｃに示すように、最上層となる第２シリコン酸化膜２４をドライエッチング法によりエッチバックして、中間層で構成される第２凹部２３ａの側壁に最上層からなるサイドウォール２４Ａおよび２４Ｂを形成する。サイドウォール２４Ａおよび２４Ｂは第３凹部２４ｄと第２凹部２３ａとのＸ方向における間隙に形成される。したがって、サイドウォール２４Ａおよび２４ＢのＸ方向の幅は５０ｎｍとなっている。この時のドライエッチングでは、シリコン窒化膜２３に対して第２シリコン酸化膜２４のエッチング速度が大きくなる（エッチング選択比が大きい）条件を用いる。これにより、サイドウォール２４Ａおよび２４Ｂで覆われた部分以外の部分に中間層となるシリコン窒化膜２３の上面が露出する。

図１４Ａは平面図、図１４Ｂおよび図１４Ｃは図１４ＡのＡ−Ａ’断面図である。
次に、図１４Ａおよび図１４Ｂに示すように、上面が露出している中間層２３をドライエッチング法によりエッチバックする。このドライエッチング法においては、シリコン酸化膜よりもシリコン窒化膜のエッチング速度が速いエッチング条件を用いる。例えば、ＣＨ_２Ｆ_２／Ａｒ／Ｏ_２の混合ガスプラズマを用いることができる。したがって、シリコン酸化膜からなるサイドウォール２４Ａおよび２４Ｂはマスクとして機能し、その下には中間層となるシリコン窒化膜２３が残存する。これにより、第１凹部２２ａ内には、Ｙ方向に延在する３つの溝、２４ａ、２４ｂ、２４ｃが形成される。３つの溝２４ａ、２４ｂ、２４ｃの各々の幅は５０ｎｍとなっている。また、同時にシリコン窒化膜２３が残存した部分以外の部分には最下層となる第１シリコン酸化膜２２の上面が露出する。

次に、図１４Ｃに示すように、上面が露出している最下層の第１シリコン酸化膜２２をドライエッチング法によりエッチバックして３つの溝２４ａ、２４ｂ、２４ｃを第１シリコン酸化膜２２に転写して溝２２ａ、２２ｂ、２２ｃを形成すると同時に容量コンタクトプラグ２１の一部表面を露出させる。このドライエッチングでは、シリコン酸化膜とシリコン窒化膜が同じエッチング速度となる条件を用いる。これにより、マスクの一部として用いた中間層のシリコン窒化膜２３もエッチバック中に消滅する。また、Ｙ方向に延在する３つの溝２２ａ、２２ｂ、２２ｃを有する最下層の第１シリコン酸化膜２２からなる４つの最終的マスク部２２ｄ、２２ｅ、２２ｆ、２２ｇが形成され、これらのマスク部２２ｄ、２２ｅ、２２ｆ、２２ｇからなるマスク膜が形成される。

本実施例では、第２の方向に直線で延在し半導体基板表面に垂直な方向に突き出す分離補助絶縁膜２０のパターンを形成すると共に、分離絶縁膜２０のパターンにより第１の方向に区画され第２の方向に延在する凹部２０ｂを形成する工程と、全面に最下層の絶縁膜２２を成膜して凹部２０ｂ内に第２の方向に延在する新たな凹部２２ａを形成する工程と、最下層の絶縁膜２２とはエッチング速度が異なる中間層の絶縁膜２３を全面に積層成膜して凹部２２ａ内に第２の方向に延在する新たな凹部２３ａを形成する工程と、中間層の絶縁膜とはエッチング速度が異なる最上層の絶縁膜２４を全面に積層形成して凹部２３ａ内に第２の方向に延在する新たな凹部２４ｄを形成する工程と、最上層の絶縁膜２４から最下層の絶縁膜２２まで順次エッチバックを繰り返す工程と、により最下層の絶縁膜２２に対して積層絶縁膜の積層数と同じ数の第２の方向に延在する溝を形成すると同時に溝が形成された部分以外の部分に凹部の数と同じ数の第２の方向に延在するマスク部を自己整合で形成する方法を用いている。本実施例では積層絶縁膜の積層数が３なので溝が３つ形成され、凹部の数が４なのでマスク部が４つ形成されている。本実施例では、半導体基板にキャパシタ半導体ピラー１ｂａがＸ方向に４つ配置され、その間に埋め込み絶縁膜１０および１１が露出する埋め込みワード線領域が３つ配置されている。４つのマスク部はＸ方向に配置された４つのキャパシタ半導体ピラー１ｂａの位置に対応し、３つの溝はＸ方向に配置された３つの埋め込みワード線形成領域の位置に対応している。

図１５Ａは平面図、図１５Ｂは図１５ＡのＡ−Ａ’断面図である。
次に、図１５Ａおよび図１５Ｂに示すように、シリコン酸化膜からなる最下層の絶縁膜２２で構成されるマスク部２２ｄ、２２ｅ、２２ｆ、２２ｇからなるマスク膜をマスクとしてポリシリコン膜からなる容量コンタクトプラグ２１をドライエッチングする。これにより、４つのキャパシタ半導体ピラー１ｂａに接続し、各々独立した容量コンタクトプラグ２５が形成される。

（キャパシタの形成工程）
次に、図１６Ａおよび図１６Ｂに示すように、全面に絶縁膜２６を形成する。
具体的には例えば、ＣＶＤ法によりシリコン窒化膜２６を３０ｎｍ成膜する。

次に、図１７Ａおよび図１７Ｂに示すように、絶縁膜２６内にコンタクトホールを形成し、キャパシタコンタクトプラグ２５に電気的に接続するキャパシタ（の下部電極）２７を形成する。

具体的には例えば、リソグラフィ法により直径４０ｎｍのホールをパターニングし、ドライエッチング法により、シリコン窒化膜２６にコンタクトホールを形成した後、ＣＶＤ法により、窒化チタンを５ｎｍ成膜し、ＣＭＰ法により分離し、キャパシタ下部電極を形成する。この後、キャパシタ及び上層配線を形成することでＤＲＡＭを形成することができる。

以上、説明したように、本実施形態の半導体装置の製造方法では、一つの水平活性領域５０ａに配置されたキャパシタ半導体ピラー１ｂａが４つの場合を例として、４つのキャパシタ半導体ピラー１ｂａの上面に接続される容量コンタクトプラグを自己整合で形成する方法を用いている。さらに、自己整合で形成する方法として、第２の方向に直線で延在し半導体基板表面に垂直な方向に突き出す分離補助絶縁膜２０のパターンを形成すると共に、分離絶縁膜２０のパターンにより第１の方向に区画され第２の方向に延在する凹部２０ｂを形成する工程と、全面に最下層の絶縁膜２２を成膜して凹部２０ｂ内に第２の方向に延在する新たな凹部２２ａを形成する工程と、最下層の絶縁膜２２とはエッチング速度が異なる中間層の絶縁膜２３を全面に積層成膜して凹部２２ａ内に第２の方向に延在する新たな凹部２３ａを形成する工程と、中間層の絶縁膜２３とはエッチング速度の異なる最上層の絶縁膜２４を全面に積層形成して凹部２３ａ内に第２の方向に延在する新たな凹部２４ｄを形成する工程と、最上層の絶縁膜２４から最下層の絶縁膜２２まで順次エッチバックを繰り返す工程とにより、最下層の絶縁膜２２に対して積層絶縁膜の積層数と同じ数の第２の方向に延在する溝を形成すると同時に溝が形成された部分以外の部分に凹部の数と同じ数の第２の方向に延在するマスク部を自己整合で形成する方法を用いている。

本発明は、上記実施形態に限るものではなく、キャパシタ半導体ピラー１ｂａが水平活性領域５０ａ内に３つ以上配置される場合に有効である。本発明では、凹部の数と同じ数の第２の方向に延在する独立したコンタクトプラグをリソグラフィ法を用いることなく自己整合で形成することができる。例えば、一つの水平活性領域５０ａにキャパシタ半導体ピラー１ｂａが６つ配置されている場合には、水平活性領域５０ａをＸ方向に区画する分離補助絶縁膜のパターンを形成して第１の凹部を形成する工程の後、最下層となる第１シリコン酸化膜を形成して第２の凹部を形成する工程、第１中間層となる第１シリコン窒化膜を形成して第３の凹部を形成する工程、第２中間層となる第２シリコン酸化膜を形成して第４の凹部を形成する工程、第３中間層となる第２シリコン窒化膜を形成して第５の凹部を形成する工程、最上層となる第３シリコン酸化膜を形成して第６の凹部を形成する工程、を順次行なって５層の積層絶縁膜を形成し、その後、最上層となる第３シリコン酸化膜から順次エッチバックして最下層となる第１シリコン酸化膜に６つのマスク部を残存させることができる。形成された６つのマスク部をマスクとしてドライエッチングし、一括形成されている容量コンタクトプラグを６つの独立した容量コンタクトプラグに分割して６つのキャパシタ半導体ピラー１ｂａに接続することができる。
したがって、本発明によれば、２より大きいｎ個のキャパシタ半導体ピラーが存在する場合、Ｘ方向に区画する分離補助絶縁膜上に、各々エッチング速度が異なる絶縁膜を（ｎ−１）層だけ交互に積層成膜することによりｎ個の凹部を形成して最終的に最下層絶縁膜にｎ個のマスク部を形成することができる。
上記実施形態では各積層絶縁膜の膜厚を５０ｎｍで一定としたが、膜厚を調整することによって、マスク部のＸ方向の寸法を変化させることができる。また、上記実施形態ではキャパシタ半導体ピラー上に接続する容量コンタクトプラグを例として説明したが、半導体ピラーに代えて、ポリシリコンで構成されるコンタクトプラグであっても良い。

１ 半導体基板
１ａ 半導体プレート
１ｂ 半導体ピラー
１ｂａ 第１半導体ピラー
１ｂｂ 第２半導体ピラー
４ 素子分離絶縁膜（第１絶縁膜）
４ａ 素子分離溝
４ａａ 第１素子分離溝部
５ 上部不純物拡散領域
７ ゲート絶縁膜（第２絶縁膜）
８ 窒化チタン膜（ワード線）
８ａ ワード線形成用溝（第２の溝部）
９ タングステン膜（ワード線）
１０ 埋め込み絶縁膜（第３絶縁膜）
１３ ポリシリコン膜（第２のビット線）
１４ タングステン膜（第２のビット線）
１５ シリコン窒化膜（第４絶縁膜）
１９ シリコン酸化膜（第５絶縁膜）
２０ 分離補助パターン
２１ ポリシリコン膜（導電膜）
２２ 第１シリコン酸化膜（第６絶縁膜）
２３ シリコン窒化膜（第６絶縁膜）
２４ 第２シリコン酸化膜（第６絶縁膜）
２５ キャパシタコンタクトプラグ
２７ 下部電極（キャパシタ）
４０ 素子分離領域
５０ 素子形成領域
５０ａ 水平活性領域（第１素子形成部）
５０ｂ 傾斜活性領域（第２素子形成部）
５０ｃ 単位活性領域
１００ 半導体装置
Ｂ１ 第１のビット線
Ｂ２ 第２のビット線
Ｗ ワード線

Claims (12)

1. 半導体基板の主面に、前記第１の方向に平行に延在する第１素子分離溝部と前記第１の方向に交差する方向に延在する第２素子分離溝部とが交互に連なってなる素子分離溝に、第１絶縁膜を埋め込んで形成された素子分離領域を複数備え、これら素子分離領域間に、前記第１の素子分離溝部に沿って延在する第１素子形成部と前記第２の素子分離溝部に沿って延在する第２素子形成部とが交互に連なってなる素子形成領域を複数備え、
   各第１素子形成部は、前記第１の方向に沿って離間して並ぶ所定数の第１半導体ピラーを備え、
   各第２素子形成部は、第２半導体ピラーを備え、
   各素子形成領域は、前記第１半導体ピラー及び前記第２半導体ピラーの下部に、その素子形成領域が備える第１半導体ピラー及び第２半導体ピラー間で接続された、不純物拡散層からなる第１のビット線を備え、
   前記第１半導体ピラー及び前記第２半導体ピラーの上部には上部不純物拡散層を備え、
   各素子形成領域の前記第２半導体ピラーの上部の上部不純物拡散層に電気的に接続すると共に、前記第1の方向に延在する、前記第1のビット線より低抵抗の第２のビット線を備え、
   前記第１半導体ピラー及び前記第２半導体ピラーの下部側壁に、第２絶縁膜を介して前記第２の方向に延在するワード線を備えた、ことを特徴とする半導体装置。
2. 前記第１のビット線は、前記第２の方向に離間して配置する一対の部分からなることを特徴とする請求項１に記載の半導体装置。
3. 前記ワード線は、前記第１の方向に離間して配置する一対の部分からなることを特徴とする請求項１又は２のいずれかに記載の半導体装置。
4. 前記第1のビット線は前記半導体基板に不純物を拡散させてなることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記第２のビット線は金属層を含むことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記第１半導体ピラーの上部の上部不純物拡散層に電気的に接続するコンタクトプラグを介して接続されたキャパシタを備えたことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
7. 半導体基板の主面に、絶縁膜マスクを用いて、前記第１の方向に平行に延在する第１素子分離溝部と、前記第１の方向に交差する方向に延在する第２素子分離溝部とが交互に連なってなる素子分離溝を前記第２の方向に離間して並ぶように複数形成すると共に、これによって隣接する素子分離溝間に、前記第１の素子分離溝部に沿って延在する第１素子形成部と、前記第２の素子分離溝部に沿って延在する第２素子形成部とが交互に連なってなる半導体プレートを複数形成する工程と、
   前記素子分離溝の底部に不純物イオンを注入して、前記半導体プレートの下部にその延在する方向に沿って不純物拡散層からなる第１のビット線を形成する工程と、
   前記素子分離溝に第１絶縁膜を埋め込んで素子分離領域を形成する工程と、
   前記絶縁膜マスクを介して不純物イオンを注入して前記半導体プレートの上部に上部不純物拡散層を形成する工程と、
   前記第２の方向に延在するワード線形成用溝を前記第１の方向に離間して並ぶように複数形成し、これによって前記半導体プレートを分離して、各第１素子形成部に所定数の半導体ピラー（第１半導体ピラー）を形成すると共に各第２素子形成部に半導体ピラー（第２半導体ピラー）を形成する工程と、
   前記ワード線形成用溝の下部側壁に第２絶縁膜を介してワード線を形成する工程と、
   前記ワード線形成用溝内の内壁及び前記ワード線上を覆うように全面に、第３絶縁膜を形成する工程と、
   前記第２半導体ピラー上の前記第３絶縁膜を除去して、その上面を露出させる工程と、
   前記第１の方向において隣接する前記第２半導体ピラーの露出された上部不純物拡散層に電気的に接続するように、前記第１の方向に延在する前記第1のビット線より低抵抗の第２のビット線を、前記第２の方向に離間して並ぶように複数形成する工程と、
   前記第２のビット線上に第４絶縁膜を形成する工程と、
   前記第４絶縁膜を埋め込むように、全面に第５絶縁膜を堆積する工程と、
   前記第２半導体ピラーの上方を覆うように前記第２の方向に延在する帯状部が前記第１の方向に離間して複数並ぶマスクを用いて、前記絶縁膜（第５絶縁膜）及び前記第３絶縁膜をエッチングして、前記第２半導体ピラーの上方に前記第２の方向に延在する第５絶縁膜からなる複数の帯状部が並ぶ分離補助絶縁膜を形成すると共に、前記第１半導体ピラーの上面を一括して露出させる工程と、
   全面にコンタクトプラグ用導電膜を堆積した後、前記第４絶縁膜の上面より低い上面を有するように前記コンタクトプラグ用導電膜をエッチバックする工程と、
   全面に、エッチング速度が異なる絶縁膜が隣接するように積層してなる第６絶縁膜を形成する工程であって、前記導電膜の上面及び前記第４絶縁膜の上面を底面としかつ前記分離補助絶縁膜の側壁を側面として前記第２の方向に延在する凹部内に、前記第６絶縁膜を構成する絶縁膜がそれぞれ順に凹部を形成する工程と、
   前記第６絶縁膜を構成する絶縁膜を最上膜から順に、隣接する絶縁膜に対してエッチング選択性を有する条件でエッチングして、前記第６絶縁膜を構成する絶縁膜からなるマスク部を有するマスク膜を形成する工程と、
   前記マスク膜を用いてエッチングを行って、前記コンタクトプラグ用導電膜を各第１半導体ピラーごとのコンタクトプラグに分離する工程と、
   を有することを特徴とする半導体装置の製造方法。
8. 前記第１半導体ピラーの所定数がｎ個であり、前記第６絶縁膜を構成する絶縁膜が（ｎ−１）層であることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第１のビット線を形成する際に前記素子分離溝の底部に注入した不純物を前記半導体プレートの下部へ拡散させ、その後、前記素子分離溝をさらに掘り込むと共にその素子分離溝に前記第１絶縁膜を埋め込んで素子分離領域を形成する工程を行うことにより、前記第１のビット線を前記第２の方向に離間して配置する一対の部分からなるものとする、ことを特徴とする請求項７又は８のいずれかに記載の半導体装置の製造方法。
10. 前記第２半導体ピラー上の前記第３絶縁膜を除去してその上面を露出させた後に、その上面から不純物を注入することを特徴とする請求項７〜９のいずれか一項に記載の半導体装置の製造方法。
11. 前記第６絶縁膜がシリコン酸化膜とシリコン窒化膜を交互に積層してなることを特徴とする請求項７〜１０のいずれか一項に記載の半導体装置の製造方法。
12. 前記コンタクトプラグに接続するキャパシタを形成する工程を有することを特徴とする請求項７〜１１のいずれか一項に記載の半導体装置の製造方法。

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