JP2012174790A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明に係る半導体装置100は、基板1に形成された第1の方向に延在する第1の溝4と、第1の溝4の下部を埋めこんで形成された第2の絶縁層6と、基板1に形成された第1の方向に直交する第2の方向に延在する複数の第2の溝と、第2の溝の下部を埋めこんで第2の溝内に形成されたワード線と、第1の溝4と第2の溝とによって基板1内に区画して形成され、基板1に垂直に立設すると共に、上部に拡散領域23aを有する半導体ピラー1dと、第1の方向に並ぶ所定数ごとの半導体ピラー1dにその上部の側面を介して拡散領域23aに接続するビット線コンタクト22aと、ビット線コンタクト22aに接続するビット線26と、を備える。
【選択図】図1C
Description
特に、活性領域がビット線及びワード線に対して交差する方向に延在する構成(例えば、特許文献1)では、活性領域とビット線コンタクトとの間の接触面積の縮小が顕著である。
本発明に係る半導体装置は、半導体基板の主面に形成された第1の方向に直線状に延在する複数の第1の溝と、前記第1の溝の下部を埋めこんで形成された第2の絶縁層からなる素子分離領域と、前記半導体基板の主面に形成された第1の方向に直交する第2の方向に直線状に延在する複数の第2の溝と、前記第2の溝の下部を埋め込んで、該第2の溝の内壁上の第5の絶縁膜を介して第2の溝内に形成されたワード線と、前記第1の溝と前記第2の溝とによって前記半導体基板内に区画して形成され、前記半導体基板の主面に対して垂直方向に立設すると共に、上部に活性領域たる不純物拡散領域を有する複数の半導体ピラーと、第1の方向に並ぶ所定数ごとの半導体ピラーにその前記上部の側面を介して前記不純物拡散領域に電気的に接続すると共に、前記第2の絶縁層上に形成されたビット線コンタクトと、第1の方向に直線状に延在し、前記ビット線コンタクトに電気的に接続するビット線と、を備えることを特徴とする。
且つ、ビット線を活性領域に平行に延在する構成としていることからビット線が活性領域を横切らない構成となっており、微細化された状態でもストレージノードコンタクトとなる活性領域の上面の面積を最大限確保することができストレージノードコンタクトの抵抗を低減することができる。
面を適宜参照しながら説明する。本実施形態においては、半導体装置の一例として、DRAM(Dynamic Random Access Memory)に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置等の寸法関係とは異なっていることがある。また、以下の説明において例示する材料や寸法等は一例であり、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
以下の実施形態では、実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎない。
なお、図1Aはこの半導体装置100の一部を示す平面レイアウトを示す図である。その内部の構造も一部示している。図1Bは図1Aで示す半導体装置100の切断線A−Aによる断面図、図1Cは図1Aで示す半導体装置100の切断線B−Bによる断面図である。
図1Aにおいてはキャパシタ40の位置を示しているが、図1Bにおいては省略している。
なお、本実施形態で説明する半導体装置(DRAM)100は、図1Aに示すように、6F2(2F×3F)セル配置(Fは最小加工寸法)とされている。
図1Aを参照すると、y方向にはWL(ワード線17)が等ピッチ間隔で4本配置されている。図の右側に記載されているように、下に配置されたWLと、上に配置されたWLは、FSWL(Field Shield Word Line)となっており、y方向に延在する活性領域を電気的に分離するための素子分離領域として設けられている。上下の2本のFSWLに挟まれて配置された2本のWLがトランジスタのゲート電極およびワード線として機能するものである。FSWLは、WLと同一構成で形成されるが、トランジスタのゲート電極およびワード線としては機能しない。FSWLは、いわゆるダミーWLとなる。ここで、ビット線コンタクトは、2本のWLに挟まれた半導体ピラー1d(図1Aにおいて、上下方向の中央に位置する半導体ピラー)の側面に接触して形成される。DRAMのメモリセルでは、図1Aに示したWL、WL、FSWLの3本のWLが単位構成となってy方向に繰り返し配置される。具体的には、WL、WL、FSWL、WL、WL、FSWLの順に配置される。各WLおよびFSWLの間には半導体ピラーが位置している。ビット線コンタクトはWL、WL間の半導体ピラーに対して形成されるので、y方向には半導体ピラーの3個に1個の割合で、ビット線コンタクトが形成された半導体ピラー1dが出現することとなる。
本実施形態では、3個ごと(3個目ごと)の半導体ピラー1dにその上部の側面を介して不純物拡散領域23aにビット線コンタクト22aが電気的に接続する構成であるが、他の個数とすることもできる。
本発明に係る半導体装置の製造方法で記載する実施例は、半導体基板1としてp型シリコン基板を用いた場合について説明する。
不純物拡散領域には、ビット線コンタクト22aに接続する不純物拡散領域23aと、ストレージノードコンタクト30に接続する不純物拡散領域23bとがある。
ワード線形成溝(第2の溝)14にはその下部にワード線17が埋め込まれ、その上に第6の絶縁膜18が形成されている。
すなわち、埋め込みワード線WLと埋め込みワード線(素子分離)FSWLとは同一の構造を有しているが、機能が異なっている。ここで、埋め込みワード線WLがメモリセルのゲート電極として用いられるのに対して、素子分離用のFSWLは、所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域上で隣接するトランジスタ間は、素子分離用の埋め込みワード線FSWLを所定の電位に維持することで、寄生トランジスタをオフ状態として分離することができる。
ビット線(BL)26は不純物をドープしたポリシリコン層24と、窒化タングステン(WN)膜とタングステン(W)膜とを順次堆積させることによりW/WN膜(メタル膜)25との積層構造からなる。ビット線(BL)26の側面はシリコン窒化膜からなるサイドウォール絶縁膜27によって覆われている。隣接するビット線(BL)26の側面を覆うサイドウォール絶縁膜27の間は、ストレージノードコンタクト30を形成するためのマスクとして用いられたシリコン酸化膜からなる絶縁膜29で埋め込まれている。ビット線(BL)26と隣接するストレージノードコンタクト30は、ビット線の側壁に形成されたサイドウォール絶縁膜27を介して相互に絶縁されている。
ビット線コンタクト22aの底面は、埋め込みワード線17の上面よりも浅い位置、すなわち埋め込みワード線17の上面よりも半導体基板表面側に位置するように設けることが望ましい。
素子分離溝(第1の溝)4に埋め込まれるビット線コンタクト22aの厚さ(深さ)d1は、半導体基板1の主面から25nm程度であるのが望ましい。
また、ビット線26を活性領域23(23a、23b)に平行に延在する構成としていることからビット線26が活性領域23(23a、23b)を横切らない構成となっている。したがって、微細化された状態でもストレージノードコンタクト30と接触する活性領域23bの上面と、ビット線26およびビット線サイドウォール絶縁膜27とを重ならないように構成することができ、ストレージノードコンタクト30と接触する活性領域23bの上面の面積を最大限確保することができストレージノードコンタクトの抵抗を低減することができる。
さらに、図1Cに示したように、本実施例ではビット線をポリシリコン層24とメタル層25との2層構成としているが、下層のポリシリコン層24を省いて、メタル層25だけで構成することもできる。この構成とすれば、ビット線自体の高さを低減でき、ビット線より上方に形成される構造物の加工を容易化できる効果がある。
次に、本発明を適用した半導体装置の一例である半導体記憶装置(DRAM)の製造方法について図2〜図20を参照して説明する。
図2A〜図20Aは各製造工程における平面レイアウトを示す図である。図2B〜図20Bはそれぞれ、図2A〜図20Aのそれぞれの切断線A−Aによる断面図、図2C〜図20Cはそれぞれ、図2A〜図20Aのそれぞれの切断線B−Bによる断面図である。
なお、以下の説明では、上記半導体装置100と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
まず、図2A〜図2Cに示すように、半導体基板1の面内に、第1の絶縁膜2を用いてy方向(第1の方向)に直線状に延在する複数の素子分離溝(第1の溝)4をx方向(第2の方向)に離間して並ぶように形成すると共に、これによって隣接する素子分離溝4間に素子形成領域1aを形成する。素子分離溝4は素子分離領域を埋め込むことによって素子分離領域となり、隣接する素子分離領域間に形成された素子形成領域1aは素子形成領域となる。この素子分離領域はこの場合、STIと呼ばれる構造であり、素子形成領域は素子分離領域によって絶縁分離された活性領域である。
半導体基板1に素子分離溝4を設けるには、半導体基板1上に、マスク用の絶縁膜(第1の絶縁膜)2を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク用絶縁膜2、半導体基板1のパターニングを順次行ない、半導体基板1に素子形成領域1a(もしくは活性領域)を区画するための素子分離溝(第1の溝)4を形成する。
素子分離溝(第1の溝)4は素子形成領域1aで挟まれた部位だけでなく、素子形成領域1a上に形成されたマスク用の絶縁膜(第1の絶縁膜)2で挟まれた部位まで含む。
次に、図3A〜図3Cに示すように、素子分離溝(第1の溝)4に、素子形成領域1aの上部側面1cが露出されたままとするように、素子分離溝4の下部を埋めこんで第2の絶縁膜6を形成する。
次に、素子形成領域1aの、y方向(第1の方向)に平行な一対の上部側面1c(1ca、1cb)のうち一方の上部側面1ca上にのみ、第1の溝4の下部を埋めこんで第3の絶縁膜7aを形成する。
以下に、この工程の一例について、図3〜図9を用いて詳細に説明する。
まず、図4A〜図4Cに示すように、素子形成領域1aのy方向(第1の方向)に平行な一対の上部側面1ca、1cbのそれぞれに、酸化膜5を介して絶縁膜のサイドウォール(第3の絶縁膜)7(7a、7b)を形成する。
次に、図5A〜図5Cに示すように、素子分離溝(第1の溝)4内に第3の絶縁膜7(7a、7b)と異なる材料からなる第8の絶縁膜8を、第3の絶縁膜7(7a、7b)の上面7aa、7baより低くなるように形成して、素子分離溝4内の第8の絶縁膜8上に凹部9を形成する。
この工程により、素子分離溝4内のシリコン酸窒化膜6上のシリコン酸化膜(第8の絶縁膜)8上に、サイドウォール7a及び7bに囲まれた凹部9が形成される。
次に、まず、図6A〜図6Cに示すように、凹部9の下部を埋めこんで、凹部9を含む全面に第2の半導体膜10を形成する。すなわち、素子分離溝4の内面を含む全面に、素子分離溝4内の下部を埋めこんで、素子形成領域1aの一対の上部側面1cのうちの一方の上部側面(片側)1caにサイドウォールを形成するためのマスク用の第2の半導体膜10を形成する。
図6A〜図6Cに示した工程により、素子分離溝4内のシリコン酸窒化膜6上には、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aと、上部側面1cb上に酸化膜5を介してサイドウォール7bと、シリコン酸化膜(第8の絶縁膜)8と、シリコン酸化膜(第8の絶縁膜)8上に側面アモルファスシリコン膜10a、水平アモルファスシリコン膜10b及び側面アモルファスシリコン膜10cとが形成される。
アモルファスシリコン膜10に添加される不純物としてはフッ化ボロン(BF2)などが挙げられる。側面アモルファスシリコン膜10a、10cのうち一方の側面アモルファスシリコン膜10cに不純物を注入せずに、上面アモルファスシリコン膜10dと側面アモルファスシリコン膜10aと水平アモルファスシリコン膜10bの一部とに不純物を添加する方法としては、例えば、斜めイオン注入法などが挙げられる。図7Cにおいては、斜めイオン注入法を用いて、アモルファスシリコン膜10に不純物を注入する場合を例に挙げて示している。
次に、図8A〜図8Cに示すように、素子形成領域1aの一対の上部側面1ca、1cbのうち、上部側面1cb上の第3の絶縁膜7bを除去する。すなわち、素子分離溝4の上部の露出面に酸化膜5を介して両側に形成されているサイドウォール7a,7bのうち、第2の半導体膜10のマスクに覆われてない片側のサイドウォール7b(図8Cにおいて右側のサイドウォール)を除去する。
この工程により、素子分離溝4内のシリコン酸窒化膜6上には、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aと、シリコン酸化膜(第8の絶縁膜)8と、側面アモルファスシリコン膜10aとが残る。
次に、図9A〜図9Cに示すように、素子分離溝4内の第8の絶縁膜8を除去する。
この工程により、素子分離溝4内のシリコン酸窒化膜6上には、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aと、側面アモルファスシリコン膜10aとが残る。
次に、図10A〜図10Cに示すように、片側サイドウォール形成用マスクである第2の半導体膜10を除去する。
この工程により、素子分離溝4内のシリコン酸窒化膜6上には、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aが残る。
次に、図11A〜図11Cに示すように、素子分離溝(第1の溝)4を埋め込むように、第3の絶縁膜7aと異なる材料からなる第4の絶縁膜13を形成する。この素子分離溝4を絶縁膜で充填することによって、素子分離溝4内で露出していた素子形成領域1aの側面1cbのシリコン面を保護する。
この工程により、素子分離溝4内は、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aと、シリコン酸化膜(第4の絶縁膜)13とによって充填される。
次に、まず、図12A〜図12Cに示すように、半導体基板1の面内にy方向(第1の方向)に直交するx方向(第2の方向)に直線状に延在する複数のワード線WLの形成溝(第2の溝)14が離間して並ぶように形成すると共に、これによって素子形成領域1aをx方向で分離して複数の半導体ピラー1dを形成する。
この工程により、活性領域(素子形成領域)1aは、素子分離溝4とワード線形成溝14とによって半導体基板1内に区画して形成され、半導体基板1の主面に対して垂直方向に立設する半導体ピラー1dごとに分離される。
次に、ワード線形成溝14内のゲート酸化膜(第5の絶縁膜)上にゲート(ワード線)材料として、例えば、窒化チタン(TiN)層15をワード線形成溝14の下部側面及び底面に形成し、この窒化チタン(TiN)層15上にタングステン(W)層16を堆積させることにより、ワード線形成溝14の下部にTiN/Wの積層膜17を形成する。
次に、TiN/Wの積層膜の上部を、通常のドライエッチング等の方法でエッチバックして除去することにより、TiN/Wの積層膜17をワード線形成溝14の底部に残存した状態で形成してワード線17を形成する。
図13A〜図13Cに示した工程により、ワード線形成溝14の下部にワード線17が形成される。
次に、CMPを行って表面を平坦化し、埋込絶縁膜(第6の絶縁膜)18の表面が、マスク用絶縁膜2の表面と概略同程度の高さになるようにする。
図14A〜図14Cに示した工程により、埋込ワード線が完成する。
次に、まず、図15A〜図15Cに示すように、y方向(第1の方向)において所定数の半導体ピラー1dごとに、x方向(第2の方向)に並ぶ複数の半導体ピラー1dの上方に第2の方向に延在する開口21aを有する第7の絶縁膜21を全面に形成する。この開口21aを有する第7の絶縁膜21がビットコンタクト開口用のマスクとなる。
図15A〜図15Cに示した工程により、素子分離溝4内において、素子形成領域1aの上部側面1ca上に酸化膜5を介して形成されたサイドウォール7aを残し、シリコン酸化膜(第4の絶縁膜)13を除去するための開口を有するマスクが形成される。
図16A〜図16Cに示した工程により、素子分離溝4内において、シリコン酸化膜(第4の絶縁膜)13が除去されて上部側面1cbが露出され、素子形成領域1aの上部側面1ca上に酸化膜5を介して形成されたサイドウォール7aが残る。
次に、図18A〜図18Cに示すように、第4の絶縁膜13が除去された素子分離溝(第1の溝)4内を埋め込むことにより、露出させていた上部側面1cbに接触する第1の半導体膜22を形成し、その第1の半導体膜22に不純物を注入してビット線コンタクト22aを形成する。
図18Aに示すように、図16で示した段階で第4の絶縁膜13が除去されなかった素子分離溝4には第4の絶縁膜13が埋め込まれているので、その素子分離溝4内には第1の半導体膜22は埋め込まれない。すなわち、y方向(第1の方向)には所定数ごとに、ビット線コンタクト22aに接続する不純物拡散領域23aを上方に有する半導体ピラー1dが配置するため、y方向(第1の方向)に所定数ごとに、ビット線コンタクト22aを形成するために第4の絶縁膜13が除去された素子分離溝4が配置し、それ以外のビット線コンタクト22aが形成されない素子分離溝4については第4の絶縁膜13は除去されずに残ったままである。
この工程により、y方向(第1の方向)にはビット線コンタクト22a、シリコン酸化膜(第4の絶縁膜)13、シリコン酸化膜(第4の絶縁膜)13、ビット線コンタクト22a・・・のように、3個目ごとにビット線コンタクト22aが配置する。
次に、図19A〜図19Cに示すように、上記のビット線コンタクトの形成工程においてビット線コンタクト22aにドープされた不純物を、半導体ピラー1dの上部側面1cbを介して半導体ピラー1dの上部に拡散させて不純物拡散領域23(23a)を形成する。
この工程により、ビット線コンタクト22aに電気的に接続する不純物拡散領域23aが3個目ごとの半導体ピラー1dの上部に形成される。
次に、図19A〜図19Cに示すように、ビット線コンタクト22a上にy方向(第1の方向)に延在するビット線26を形成する。
次に、従来公知のリソグラフィ及びドライエッチング技術を用いて、W/WN膜およびポリシリコン層からなる積層膜をライン形状にパターニングすることにより、図19A及び図19Cに示すようなメタル膜25及びポリシリコン層24からなるビット線26を形成することができる。ビット線26の形成においては、素子分離溝(第1の溝)4の中央に、ビット線26の中心が位置するようにリソグラフィ段階での位置合わせを調整する。さらに、加工のマスクとなる図示しないホトレジストに公知の細線化処理を施して細線かし、素子分離溝の幅よりビット線26の幅を狭くする。これにより、次の工程で形成されるサイドウォール絶縁膜27の側壁端部が隣接するストレージノードコンタクト30が形成される活性領域側へはみ出すことを防止することができる。
次に、LP−CVD法を用いて、全面にビット線26を覆うようにシリコン窒化膜を成膜し、ビット線26の側面にのみシリコン窒化膜が残るようにパターニングしてシリコン窒化膜からなるサイドウォール絶縁膜27を形成する。
この工程により、ビット線コンタクト22aに電気的に接続するメタル膜25及びポリシリコン層24からなるビット線26が形成される。
本実施例では、上記のようにポリシリコン層24とメタル層25の積層膜でビット線26を形成しているが、ポリシリコン層24の形成を省略してメタル層25単層でビット線を構成することもできる。この構成により、ビット線の高さを低減できるので、次工程のストレージノードコンタクトの形成加工を容易化できる。
次に、図20A〜図20Cに示すように、半導体ピラー1dのうち、ビット線コンタクト22aが接触していない半導体ピラー上の第1の絶縁膜2を除去してその半導体ピラーの上面1daを露出させ、その上面1daにストレージノードコンタクト用ホール28を形成する。
なお、図20A〜図20Cにおいて、点線で囲んだ範囲に半導体ピラー1d上にストレージノードコンタクトが形成され、さらにその上にキャパシタが形成される。
この工程により、ストレージノードコンタクトを形成するためのストレージノードコンタクト用ホール28を有するマスクが形成される。
次に、図1A〜図1Cに示すように、絶縁膜29からなるストレージノードコンタクトパターンをマスクとして、露出させた半導体ピラーの上面1daから不純物を注入してその半導体ピラー1dの上部に不純物拡散領域23bを形成する。
この工程により、上方にストレージノードコンタクトが形成される半導体ピラー1dの上部に不純物拡散領域23bが形成される。
次に、図1A〜図1Cに示すように、ストレージノードコンタクト用ホール28内に導電層を充填してビット線コンタクトが接触していない半導体ピラー上にストレージノードコンタクト30を形成する。
この工程により、不純物拡散領域23bを有する半導体ピラー1d上にストレージノードコンタクト30が形成される。
次に、ストレージノードコンタクト30上に、コンタクトパッド(図示せず)を形成し、接続する下部電極を形成し、次いで、容量絶縁膜、上部電極を形成してキャパシタ40を形成する。
この工程により、不純物拡散領域23bを有する半導体ピラー1d上にストレージノードコンタクト30を介してキャパシタ40が形成される。
1a 素子形成領域
1c、1ca、1cb 上部側面
1d 半導体ピラー
4 素子分離溝(第1の溝)
6 素子分離領域(第2の絶縁層)
7、7a、7b 第3の絶縁膜
8 第8の絶縁膜
9 凹部
13 第4の絶縁膜
14 第2の溝
17 ワード線
21 第7の絶縁膜
21a 開口
22 第1の半導体膜
22a ビット線コンタクト
23、23a、23b 不純物拡散領域
26 ビット線
30 ストレージノードコンタクト
40 キャパシタ
100 半導体装置
Claims (16)
- 半導体基板の主面に形成された第1の方向に直線状に延在する複数の第1の溝と、
前記第1の溝の下部を埋めこんで形成された第2の絶縁層からなる素子分離領域と、
前記半導体基板の主面に形成された第1の方向に直交する第2の方向に直線状に延在する複数の第2の溝と、
前記第2の溝の下部を埋め込んで、該第2の溝の内壁上の第5の絶縁膜を介して第2の溝内に形成されたワード線と、
前記第1の溝と前記第2の溝とによって前記半導体基板内に区画して形成され、前記半導体基板の主面に対して垂直方向に立設すると共に、上部に活性領域たる不純物拡散領域を有する複数の半導体ピラーと、
第1の方向に並ぶ所定数ごとの半導体ピラーの前記上部の側面を介して前記不純物拡散領域に電気的に接続すると共に、前記第2の絶縁層上に形成されたビット線コンタクトと、
第1の方向に直線状に延在し、前記ビット線コンタクトに電気的に接続するビット線と、を備えることを特徴とする半導体装置。 - 前記ビット線コンタクトの底面は前記ワード線の上面よりも前記半導体基板の主面側に位置していることを特徴とする請求項1に記載の半導体装置。
- 前記ビット線コンタクトは不純物がドープされたシリコン膜からなることを特徴とする請求項1又は2のいずれかに記載の半導体装置。
- 前記ドープされた不純物は前記不純物拡散領域にドープされている不純物と同じであることを特徴とする請求項1から3のいずれか一項に記載の半導体装置。
- 前記第2の絶縁層上には前記ビット線コンタクトを介して、前記不純物拡散領域の反対側に第3の絶縁膜を備えることを特徴とする請求項1から4のいずれか一項に記載の半導体装置。
- 前記半導体ピラーは前記第1の方向及び前記第2の方向のそれぞれの方向で等ピッチ間隔で配置していることを特徴とする請求項1から5のいずれか一項に記載の半導体装置。
- 前記等ピッチ間隔は前記第1の方向と前記第2の方向とで異なることを特徴する請求項6に記載の半導体装置。
- 前記ビット線は不純物をドープしたポリシリコン膜、窒化タングステン膜及びタングステン膜が順に積層されてなることを特徴する請求項1から7のいずれか一項に記載の半導体装置。
- 前記所定数ごとの半導体ピラー以外の半導体ピラーの上面を介してその不純物拡散領域に電気的に接続するストレージノードコンタクトと、
前記ストレージノードコンタクトに電気的に接続するキャパシタと、を備えることを特徴とする請求項1から8のいずれか一項に記載の半導体装置。 - 前記所定数が3であることを特徴とする請求項1から9のいずれか一項に記載の半導体装置。
- 半導体基板の面内に、第1の絶縁膜を用いて第1の方向に直線状に延在する複数の第1の溝を形成すると共に、これによって隣接する第1の溝間に素子形成領域を形成する工程と、
前記第1の溝に、前記素子形成領域の上部側面が露出されたままとするように、第1の溝の下部を埋めこんで第2の絶縁膜を形成する工程と、
前記素子形成領域の、第1の方向に平行な一対の上部側面のうち一方の上部側面上にのみ、前記第1の溝の下部を埋めこんで第3の絶縁膜を形成する工程と、
前記第1の溝を埋め込むように、前記第3の絶縁膜と異なる材料からなる第4の絶縁膜を形成する工程と、
前記半導体基板の面内に第1の方向に直交する第2の方向に直線状に延在する複数の第2の溝を形成すると共に、これによって前記素子形成領域を第2の方向で分離して複数の半導体ピラーを形成する工程と、
前記第2の溝内の下部に該第2の溝の内壁に形成した第5の絶縁膜を介してワード線を形成すると共に、前記第2の溝内の前記ワード線上に第6の絶縁膜を形成する工程と、
第1の方向において所定数の半導体ピラーごとに、第2の方向に並ぶ複数の半導体ピラーの上方に第2の方向に延在する開口を有する第7の絶縁膜を全面に形成する工程と、
前記第7の絶縁膜をマスクとして前記第3の絶縁膜よりも前記第4の絶縁膜に対してエッチング速度が高い溶液で湿式エッチングを施して、前記第4の絶縁膜のうち前記開口の形成により露出された第4の絶縁膜を一括して除去して、前記一対の上部側面のうち前記第3の絶縁膜が形成されていない方の上部側面を露出させる工程と、
前記第7の絶縁膜を除去する工程と、
前記第4の絶縁膜が除去された前記第1の溝内を埋め込むことにより前記露出させた上部側面に接触する、不純物がドープされた第1の半導体膜からなるビット線コンタクトを形成する工程と、
前記不純物を前記接触する上部側面を介して前記半導体ピラーの上部に拡散させて拡散領域を形成する工程と、
前記ビット線コンタクト上に第1の方向に延在するビット線を形成する工程と、
前記半導体ピラーのうち、前記ビット線コンタクトが接触していない半導体ピラー上の前記第1の絶縁膜を除去してその半導体ピラーの上面を露出させ、その上面にストレージノードコンタクトを形成する工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記一方の上部側面上にのみ第3の絶縁膜を形成する工程は、
前記素子形成領域の前記一対の上部側面のそれぞれに、前記第1の溝の下部を埋めこんで前記第3の絶縁膜を形成する小工程と、
前記第1の溝4内に前記第3の絶縁膜と異なる材料からなる第8の絶縁膜を、前記第3の絶縁膜の上面より低くなるように形成して、前記第1の溝内の前記第8の絶縁膜上に凹部を形成する小工程と、
前記凹部の下部を埋めこんで、該凹部を含む全面に第2の半導体膜を形成する小工程と、
前記第2の半導体膜にその垂直方向に対して傾いた角度から不純物を注入した後、湿式エッチングを施して、前記第2の半導体膜のうち、前記一方の上部側面と反対側の上部側面上の第3の絶縁膜を介して形成されている第2の半導体膜の部分と、前記第8の絶縁膜上の第2の半導体膜の部分の一部とを除去する小工程と、
前記一対の上部側面のうち前記一方の上部側面と反対側の上部側面上の第3の絶縁膜を除去する小工程と、
前記第8の絶縁膜を除去する小工程と、
前記第2の半導体膜を除去する小工程と、を有することを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記ストレージノードコンタクトに電気的に接続するキャパシタを形成する工程をさらに備えることを特徴とする請求項11又は5のいずれかに記載の半導体装置の製造方法。
- 前記第1の半導体膜がポリシリコン膜であることを特徴とする請求項4から6のいずれか一項に記載の半導体装置の製造方法。
- 前記第3の絶縁膜がシリコン窒化膜であり、前記第8の絶縁膜がシリコン酸化膜であることを特徴とする請求項4から7のいずれか一項に記載の半導体装置の製造方法。
- 前記第2の半導体膜がアモルファスシリコン膜であることを特徴とする請求項5から8のいずれか一項に記載の半導体装置の製造方法。
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