JP2015195262A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】複数のピラーを支持する梁の強度を高める。【解決手段】本発明による半導体装置は、半導体基板の表面に対して垂直方向に延在する複数のピラーと、前記複数のピラーを支持し、複数の第１開口を有する第１の梁と、を備え、前記第１の梁は、前記半導体基板の表面に対して平行に延在し前記垂直方向における膜厚が第１の膜厚である平面部と、前記第１開口のパターンに沿って延在すると共に前記垂直方向における膜厚が前記第１の膜厚より厚い第２の膜厚である梁突き出し部とを含む。本発明によれば、第１の梁を全体的に厚くするのではなく、部分的に厚くしていることから、第１の梁を全体的に厚くした場合の問題を生じることなく、第１の梁の強度が高められるとともに、ピラーが第１の梁から外れにくくなる。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、キャパシタの下部電極等のピラー状の構造体をサポート膜（梁）で支持する構造を有する半導体装置およびその製造方法に関する。
キャパシタの下部電極をサポート膜で支持する構造を有する半導体装置は、例えば特許文献１および特許文献２に記載されている。特許文献１および特許文献２に記載された半導体装置は、複数の絶縁性梁を有する。その製造方法は、複数の絶縁性梁を下層側から順番に形成していくというものである。
具体的には、第１の犠牲絶縁膜の上に第１の絶縁梁膜を形成し、形成した第１の絶縁梁膜を選択的にエッチングして所望のパターンを持つ第１の絶縁体梁を形成する。次に、第１の絶縁体梁と露出する第１の犠牲絶縁膜の上に第２の犠牲絶縁膜と第２の絶縁梁膜を順次形成する。次に、第１の絶縁梁膜の場合と同様にして、第２の絶縁梁膜を選択的にエッチングし、所望のパターンを持つ第２の絶縁体梁とする。
その後、第２の絶縁体梁、第２の犠牲絶縁膜、第１の絶縁体梁及び第１の犠牲絶縁膜を貫くスルーホールを形成し、スルーホールの内表面を覆うようにキャパシタの下部電極となる導電膜を形成する。形成された導電膜は、スルーホール内に露出する第２の絶縁体梁及び第１の絶縁体梁に接続される。
その後、第２の犠牲絶縁膜及び第１の犠牲絶縁膜を除去する。そして、第２の犠牲絶縁膜及び第１の犠牲絶縁膜が除去されても、下部電極は、第２の絶縁体梁及び第１の絶縁体梁によって支持される。これにより、下部電極の倒壊等が防止され、より高いアスペクト比を持つ王冠型のキャパシタを形成することができる。
特開２００３−１４２６０５号公報 特開２０１１−６１０６７号公報
上述した関連する半導体装置の製造方法は、複数の絶縁体梁を下層側から一つずつ形成し、その後スルーホールを形成するというものである。さらに、スルーホール内に下部電極が形成される。結果的に、スルーホール内に形成される下部電極は、その外周側面に絶縁体梁が接する構成となり下部電極の倒壊や捩れが軽減される。
しかし、下部電極のアスペクト比が大きくなると、サポート膜の強度が不足したり、サポート膜から下部電極が外れたりするおそれが生じる。これを解決するためには、サポート膜の膜厚を厚くすればよいが、この場合、第１の絶縁梁膜に形成された開口部を第２の犠牲絶縁膜によって完全に埋設することが困難となる。かかる問題は、キャパシタの下部電極をサポート膜で支持する場合のみならず、ピラー状である任意の構造体をサポート膜で支持する場合において共通に生じる問題である。
特に、ピラー状の構造体が下部電極である場合、微細化によって下部電極の膜厚を薄くせざるを得なくなると、下部電極自体の機械的強度が低下するため、複数の下部電極が全て絶縁体梁に接続されたとしても、下部電極の捩れに起因するペアビット不良の発生が増加する。ペアビット不良を低減するためには、下部電極の高さ方向の中間に位置する第１絶縁体梁自体の膜厚を厚くすることが有効と考えられる。しかし、第１絶縁体梁自体を厚膜化すると、得られるキャパシタ容量が低減するという問題が発生する。
本発明の一実施形態に係わる半導体装置は、半導体基板の表面に対して垂直方向に延在する複数のピラーと、前記複数のピラーを支持し、複数の第１開口を有する第１の梁と、を備え、前記第１の梁は、前記半導体基板の表面に対して平行に延在し前記垂直方向における膜厚が第１の膜厚である平面部と、前記第１開口のパターンに沿って延在すると共に前記垂直方向における膜厚が前記第１の膜厚より厚い第２の膜厚である梁突き出し部とを含む。
本発明の一実施形態に係わる半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、第１絶縁膜上に、上面が前記第１絶縁膜の上面よりも突出した開口突き出し部を形成する工程と、前記開口突き出し部が形成された前記第１絶縁膜上に、前記第１絶縁膜の前記上面を覆う平面部及び前記開口突き出し部の側面を覆う梁突き出し部を含む、第１の梁を形成する工程と、前記第１の梁に第１開口を形成する工程と、前記第１開口を介して前記第１絶縁膜及び前記開口突き出し部を除去する工程と、を備える。
本発明によれば、第１の梁を全体的に厚くするのではなく、部分的に厚くしていることから、第１の梁を全体的に厚くした場合の問題を生じることなく、第１の梁の強度が高められるとともに、ピラーが第１の梁から外れにくくなる。特に、ピラーとしてキャパシタの下部電極を用いた場合には、キャパシタ容量の低下を防止することも可能となる。
本発明の実施形態による半導体装置の断面図である。 本発明の実施形態による半導体装置の平面図である。 図２に示す第１開口ＯＰ１１を拡大した図である。 下部電極１８と第１の梁１１との接触状態を説明するための斜視図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 本発明の実施形態による半導体装置の製造方法を説明するための工程図である。 変形例１において下部電極１８と第１の梁１１との接触状態を説明するための斜視図である。 変形例１による半導体装置の製造方法を説明するための工程図である。 変形例１による半導体装置の製造方法を説明するための工程図である。 変形例１による半導体装置の製造方法を説明するための工程図である。
本発明の実施形態について、図１から図１９を用いて説明する。
（半導体装置）
最初に、図１から図４を用いて本実施形態による半導体装置の構成について説明する。本実施形態の半導体装置はＤＲＡＭ（Dynamic Random Access Memory）を構成する。
図１は、後述する図２に示す平面図のＡ−Ａ'断面を示している。本実施形態によるＤＲＡＭは、複数のキャパシタが形成されるメモリセル領域ＭＣＡと周辺回路領域ＰＣＡを有している。メモリセル領域ＭＣＡに位置する半導体基板１の表面に、複数の埋め込みゲート電極２と、埋め込みゲート電極２の上面を覆うキャップ絶縁膜３が配置される。キャップ絶縁膜３に隣接する半導体基板１には、トランジスタのソースまたはドレインとなる不純物拡散層（以下、拡散層）４が形成される。半導体基板１上に配置された第１層間絶縁膜５を貫通し拡散層４に接続する複数のコンタクトプラグ６が配置される。第１層間絶縁膜５には、図示しないビット線が埋め込まれている。周辺回路領域ＰＣＡの第１層間絶縁膜５上には周辺回路７が配置される。第１層間絶縁膜５、コンタクトプラグ６、周辺回路７を覆うようにストッパーシリコン窒化膜８が配置されている。ストッパーシリコン窒化膜８を貫通し、各々のコンタクトプラグ６の上面に接続する８個の下部電極１８が半導体基板の表面に平行なＸ方向（第１方向）に配列されている。下部電極１８はピラーを構成する。本実施形態では、ピラーである下部電極１８が王冠構造であるが、本発明がこれに限定されるものではなく、単なる円柱状の電極であっても構わない。各々の下部電極１８は、半導体基板１の表面１ａに垂直なＺ方向（第３方向）に延在している。説明の便宜上、一部の下部電極１８にはｃ５、ｃ６、ａ５、ａ６の符号を付加している。なお、後述の説明では、ｃ５、ｃ６、ａ５、ａ６の符号を各々対応するキャパシタの符号として記載する場合がある。
各々の下部電極１８の上端部は第２の梁１４で相互に連結されている。第２の梁１４には、後述する第２開口ＯＰ１２、ＯＰ２２が離間して設けられている。また、各々の下部電極１８の半導体基板１の表面１ａに垂直な方向となるＺ方向（第３方向）の中間には第１の梁１１が配置され、各々の下部電極１８を相互に連結する構成となっている。第１の梁１１には、第１開口ＯＰ１１、ＯＰ２１が離間して設けられている。図１ではＸ方向の同じ位置に設けられる第１開口ＯＰ１１と第２開口ＯＰ１２は同じパターンでＺ方向に位置整合するように構成されている。他の位置に設けられる開口も同様である。第１の梁１１は、半導体基板１の表面１ａに平行な平面部１１Ｂと、第１開口ＯＰ１１の端部において平面部１１ＢからＺ方向に突き出す梁突き出し部１１Ａと、で構成される。平面部１１Ｂは上面１１ｂと下面１１ｃとでＺ方向に挟まれる第１の膜厚Ｔ１を有し、梁突き出し部１１Ａは上面１１ｄと下面１１ｃとでＺ方向に挟まれる第２の膜厚Ｔ２を有している。また、第２の梁１４は同様にＺ方向に第３の膜厚Ｔ３を有している。
平面部１１Ｂの膜厚Ｔ１は、第２の梁１４の膜厚Ｔ３の１／１０〜１／５の範囲で設定される。例えば、第２の梁１４の膜厚Ｔ３を２００ｎｍとした場合、平面部１１Ｂの膜厚Ｔ１は２０〜４０ｎｍとすることができる。梁突き出し部１１Ａの膜厚Ｔ２は平面部１１Ｂの膜厚Ｔ１の３〜５倍の範囲で設定される。例えば、平面部１１Ｂの膜厚Ｔ１を２０ｎｍとした場合、梁突き出し部１１Ａの膜厚Ｔ２は６０〜１００ｎｍの範囲とすることができる。平面部１１Ｂの膜厚Ｔ１を４０ｎｍとした場合、梁突き出し部１１Ａの膜厚Ｔ２は１２０〜２００ｎｍの範囲とすることができる。また、平面部１１Ｂは、下部電極１８の高さＨ１の半分より高く、上端１８ｂからＨ１の１／４より低い位置に配置することが好ましい。例えば、下部電極１８の高さＨ１を１６００ｎｍとした場合、上端から４００ｎｍより深く、８００ｎｍより浅い位置に配置される。
メモリセル領域ＭＣＡにおいては、ストッパーシリコン窒化膜８の上面の一部、各々の下部電極１８の表面、第１の梁１１の表面、第２の梁１４の表面を覆うように図示しない容量絶縁膜が設けられる。容量絶縁膜の表面を覆うと共に各下部電極１８の間の空間および下部電極１８の内部空間を埋設するように上部電極２２が配置される。これにより、メモリセル領域ＭＣＡに島状のキャパシタモールド１８Ａが構成される。キャパシタモールド１８Ａを覆い周辺回路領域ＰＣＡを埋設するように第２層間絶縁膜２３が配置される。第２層間絶縁膜２３を貫通し、上部電極２２に接続されるビアプラグ２４が配置される。さらに、第２層間絶縁膜２３上には、ビアプラグ２４の上面に接続する給電配線２５が配置される。給電配線２５上には、図示しない層間絶縁膜および配線が繰り返し配置されてＤＲＡＭが構成される。
次に、図２の平面図を参照する。図２は、図１に示した断面図において、第１の梁１１と第２の梁１４の間の位置で、半導体基板表面１ａに平行な面で切断した場合のＸＹ平面図である。なお、上部電極２２の記載は省略している。したがって、メモリセル領域ＭＣＡには第１の梁１１が現れ、周辺回路領域ＰＣＡには第２層間絶縁膜２３が現れている。
第１の梁１１には、複数の第１開口（例えば、ＯＰ１１、ＯＰ２１）が各々離間した状態で配置される。図２には現れないが、第２の梁１４も、第１開口と各々同一パターンで、且つＺ方向に位置整合して重なる位置に第２開口ＯＰ１２、ＯＰ２２を有する構成となる。各々の第１開口は概ね長方形で構成され、その開口端部に交差するように８個のキャパシタ（下部電極）が配置される。例えば、第１開口ＯＰ１１に注目すると、開口のコーナー部には４個のキャパシタｃ１、ｃ２、ｃ７、ｃ８が重なって配置される。また、一方の長辺にｃ３、ｃ５、他方の長辺にはｃ４、ｃ６の合計４個のキャパシタが重なって配置される。
図３は第１開口ＯＰ１１を拡大したものである。第１開口ＯＰ１１の開口端部１１ｆに沿って第１の梁１１の梁突き出し部１１Ａが配置される。つまり、隣接する２つの下部電極１８間に梁突き出し部１１Ａが位置することになる。梁突き出し部１１Ａは、上面１１ｄを有している。平面視において、各々の下部電極の側面の一部１８ｃが第１開口ＯＰ１１内に露出する構成となる。
図４は、各々の下部電極１８と第１の梁１１との接触状態を説明するための斜視図である。一例として、ｃ３、ｃ４、ｃ５、ｃ６の４個の下部電極を抜き出して示している。各々の下部電極１８は、第１の梁１１に食い込むように配置されている。したがって、下部電極１８の側面は、第１の梁１１の平面部１１Ｂからなる円弧部１１ｒと、梁突き出し部１１Ａからなる断面部１１ｇと、が接する構成となる。これにより、円弧部１１ｒだけが接する場合に比べて、断面部１１ｇの断面積分の接触面積を増大させることができ、支持強度が増大し下部電極の捩れの抑制に効果的となる。一方、円弧部１１ｒでは、平面部１１Ｂが直接接する構成となっており、梁突き出し部１１Ａを伴わないので下部電極の側面面積の減少を軽減してキャパシタ容量の低減防止に寄与している。第１開口ＯＰ１１内には、円弧部１１ｒおよび梁突き出し部１１Ａの断面部１１ｇのいずれにも接しない各々の下部電極の側面の一部１８ｃが露出する構成となる。図３に示すように、上記の構成を有するためには、梁突き出し部１１ＡのＸ方向およびＹ方向の幅Ｗ１を下部電極１８の直径の１／５〜２／５の範囲とすることが好ましい。
上記のように、本実施形態に係わる半導体装置は、半導体基板１の表面１ａに垂直な第３方向に延在する複数の下部電極１８と、複数の下部電極１８の第３方向の中間に位置し複数の第１開口ＯＰ１１を有する第１の梁１１と、を少なくとも備え、第１の梁１１は半導体基板１の表面１ａに平行に延在し第１の膜厚Ｔ１を有する平面部１１Ｂと、前記第１開口ＯＰ１１のパターンに沿って延在すると共に平面部１１Ｂから第３方向に突き出し第１の膜厚Ｔ１より厚い第２の膜厚Ｔ２を有する梁突き出し部１１Ａと、からなり、下部電極１８は平面視において第１開口ＯＰ１１の開口端部１１ｆに重なって配置され、下部電極１８の側面の一部は、平面部１１Ｂと梁突き出し部１１Ａの両方に接する構成となっている。
また、第１開口および第２開口に面しない下部電極１８は、外側面の全周囲に渡って第２の梁１４および第１の梁１１が接触する構成となる。この場合、第１の梁１１は、平面部１１Ｂが接し、梁突き出し部１１Ａは接しない構成となる。
（半導体装置の製造方法）
次に、本発明の実施形態に係る半導体装置の製造方法について、図５乃至図１５を参照して、詳細に説明する。ここでは、半導体装置の一例としてＤＲＡＭを例示するが、本発明は、高アスペクト比のピラー状構造物をサポート膜（梁）で支持するＤＲＡＭ以外の半導体装置にも適用可能である。
（第１シリンダ層間膜（第１絶縁膜）形成工程）
まず、図５（ａ）の断面図および図５（ｂ）の平面図を参照する。図５（ｂ）は、図２に対応する平面図である。図５（ａ）は、図５（ｂ）に示すＡ−Ａ'断面に相当する。図５（ａ）には、キャパシタが配置される半導体基板１の構成の一例が示されている。
図５（ａ）の半導体基板１の構成は、概略以下のように製造される。半導体基板１のメモリセル領域ＭＣＡに、ドライエッチング法によりゲートトレンチを形成する。ゲートトレンチを埋設するように全面に導体をＣＶＤ法により形成する。導体をエッチバックしてゲートトレンチ内に導体からなる埋め込みゲート電極２を形成する。さらに、埋め込みゲート電極２の上面を覆いゲートトレンチを埋設するキャップ絶縁膜３を形成する。埋め込みゲート電極２に隣接する半導体基板１の表面１ａに、イオン注入法により不純物拡散層４を形成する。次に、半導体基板１上に第１層間絶縁膜５を形成する。さらに、第１層間絶縁膜５を貫くコンタクトプラグ６を形成する。周辺回路領域ＰＣＡには、周辺回路７等が形成される。次に、厚さが例えば５０ｎｍのストッパーシリコン窒化膜８を全面に形成する。さらに、厚さが例えば９００ｎｍの第１シリンダ層間膜（第１絶縁膜）９をＣＶＤ法により形成する。第１シリンダ層間膜は、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜などの不純物含有シリコンが用いられる。
（開口突き出し部形成工程）
次に、図５（ａ）、図５（ｂ）に示すように、メモリセル領域ＭＣＡに開口突き出し部１０を形成する。まず、メモリセル領域ＭＣＡに位置する第１シリンダ層間膜９上に図示しない第１マスク膜をリソグラフィ法を用いて形成する。第１マスク膜パターンは、第１開口ＯＰ１１、ＯＰ２１の反転パターンＯＰ１１ａ、ＯＰ２１ａとして形成する。反転パターンのＸ方向の幅Ｗ２は例えば１２０ｎｍとする。次に、第１マスク膜をマスクとし、フッ素含有プラズマを用いる異方性ドライエッチング法により第１シリンダ層間膜９を深さｄ１だけエッチングする。この時、深さｄ１は、例えば８０ｎｍとする。次に、第１マスク膜を除去する。これにより、上面１０ｃと、Ｘ方向に対向する一対の側面１０ａを有する開口突き出し部１０が形成される。また、第１シリンダ層間膜９には新たな上面９ａが形成される。
（第１の梁および第１開口形成工程）
次に、図６に示すように、第１の梁となるシリコン窒化膜（第１の梁材料）１１Ｄを熱ＣＶＤ法により形成する。シリコン窒化膜１１Ｄの厚さは例えば２０ｎｍとする。熱ＣＶＤ法で形成するシリコン窒化膜１１Ｄはステップカバレージが良いので、側面１０ａにおける厚さも２０ｎｍとなる。開口突き出し部１０の上面１０ｃに形成されたシリコン窒化膜１１Ｄは、上面シリコン窒化膜１１ｕを構成する。次に、上面シリコン窒化膜１１ｕを埋設するように、有機塗布膜１２を形成する。有機塗布膜１２は塗布法を用いて形成するので、上面は平坦となる。
次に、図７に示すように、上面シリコン窒化膜１１ｕが除去されるまで有機塗布膜１２および上面シリコン窒化膜１１ｕをドライエッチング法により全面エッチバックする。このドライエッチングでは、フッ素および酸素の混合ガスプラズマを用いる。上面シリコン窒化膜１１ｕを除去することにより開口突き出し部１０の上面１０ｃが露出する。これにより、平面部１１Ｂおよび梁突き出し部１１Ａからなる第１の梁１１が形成される。梁突き出し部１１Ａは、開口突き出し部１０の全ての周囲側面に形成される。梁突き出し部１１Ａで囲まれる第１開口ＯＰ１１、ＯＰ２１が形成される。第１開口ＯＰ１１、ＯＰ２１の側面は、梁突き出し部１１Ａの第１開口側に位置する開口端部１１ｆを構成する。また、梁突き出し部１１Ａの上面１１ｄが露出する。この段階では、第１開口ＯＰ１１、ＯＰ２１は第１シリンダ層間膜９で埋設されている。第１の梁１１の平面部１１ＢのＺ方向の膜厚（第１の膜厚）Ｔ１は２０ｎｍとなり、梁突き出し部１１ＡのＸ方向の幅Ｗ１も２０ｎｍとなる。また、梁突き出し部１１ＡのＺ方向の厚さ（第２の膜厚）Ｔ２は８０ｎｍとなり平面部１１Ｂの４倍となっている。
（第２シリンダ層間膜（第２絶縁膜）形成工程）
次に、図８（ａ）、図８（ｂ）を参照する。図８（ｂ）は、図２、図５（ｂ）に対応する平面図である。図８（ａ）は、図８（ｂ）に示すＡ−Ａ'断面に相当する。
図７で残存していた有機塗布膜１２を酸素プラズマを用いたドライエッチング法により選択的に除去する。次に、厚さが例えば６００ｎｍの第２シリンダ層間膜（第２絶縁膜）１３をＣＶＤ法により形成する。第２シリンダ層間膜１３にはノンドープシリコン酸化膜を用いる。
（シリンダホール形成工程）
次に、厚さが例えば２００ｎｍの第２シリコン窒化膜（第２の梁材料）１４ａ、ハードマスク膜１５、有機マスク膜１６を順次積層形成する。ハードマスク膜１５は、非晶質シリコン膜１５ａ、シリコン酸化膜１５ｂ、非晶質カーボン膜１５ｃの積層膜で構成される。次に、リソグラフィとドライエッチング法により有機マスク膜１６に複数の円状シリンダホールパターン１７ａを形成する。シリンダホールパターンの直径Ｗ２は、例えば１００ｎｍとする。シリンダホールの直径は、後で形成される下部電極の外径に等しくなる。前述のように、梁突き出し部１１ＡのＸ方向の幅Ｗ１は２０ｎｍとなっている。したがって、本実施形態では、梁突き出し部１１ＡのＸ方向の幅Ｗ１は下部電極の外径の１／５となっている。また、隣接するシリンダホールのＸ方向およびＹ方向の間隔Ｗ３は２０ｎｍとする。前述のように、一部のシリンダホールパターン１７ａは第１開口ＯＰ１１、ＯＰ２１の開口端部１１ｆに重なるように位置整合して形成される。
次に、図９（ａ）、図９（ｂ）を参照する。図９（ａ）は、図８（ｂ）の平面図におけるＡ−Ａ'断面に対応し、図９（ｂ）は、図８（ｂ）の平面図におけるＢ−Ｂ'断面に対応する。まず、有機マスク膜１６をマスクとする異方性ドライエッチング法によりハードマスク膜１５をエッチングする。これにより、シリンダホールパターン１７ａが非晶質シリコン膜１５ａに転写される。次に、非晶質シリコン膜１５ａをマスクとする異方性ドライエッチング法により第２シリコン窒化膜１４ａ、第２シリンダ層間膜１３、第１シリコン窒化膜（第１の梁）１１、第１シリンダ層間膜９ストッパーシリコン窒化膜８を貫通するシリンダホール１７を形成する。これにより、シリンダホール１７の底面にはコンタクトプラグ６の上面が露出する。次に、非晶質シリコン膜１５ａを選択的に除去する。図９（ｂ）に示す断面では、シリンダホールパターン１７ａが形成されないので、図９（ａ）のシリンダホール１７は形成されない。
（第２の梁および第２開口形成工程）
次に、図１０（ａ）、図１０（ｂ）、図１１（ａ）、図１１（ｂ）に示すように、第２の梁１４の形成工程を実施する。図１０（ａ）は、図１０（ｂ）に示すＡ−Ａ'断面に相当する。図１１（ａ）は、図１１（ｂ）に示すＡ−Ａ'断面に相当する。
まず、図１０（ａ）に示すように、シリンダホール１７の内面を含む全面に厚さが１０ｎｍの下部電極材料１８ａをＣＶＤ法により形成する。下部電極材料１８ａには窒化チタンなどの金属を用いることができる。前述のように、シリンダホールの直径を１００ｎｍとしているので、下部電極材料１８ａを形成してもシリンダホール内は埋設されることなく空間が残存している。
次に、プラズマＣＶＤ法を用いてシリコン酸化膜からなる保護膜１９ａを全面に形成する。保護膜１９ａの膜厚は、例えば１００ｎｍとする。プラズマＣＶＤ法で形成する保護膜１９ａはステップカバレージが悪い。したがって、図１０（ａ）に示すようにシリンダホール１７の内部には形成されず、上端部を閉塞した状態となる。保護膜１９ａは、後の工程で実施するリソグラフィ工程において、ホトレジストからなるマスク膜がシリンダホール２０内に形成されるのを防止するために形成される。アスペクト比の大きいシリンダホール内に有機物が埋設されてしまうと除去することが困難となるからである。
次に、保護膜１９ａ上に、リソグラフィにより第２開口パターンを有するマスク膜２０を形成する。これにより、周辺回路領域ＰＣＡには周辺開口２１が形成され、図１０（ｂ）に示すようにメモリセル領域ＭＣＡを覆うマスク膜２０が形成される。マスク膜２０には、第１開口と同様の第２開口ＯＰ１２、ＯＰ２２に対応するパターンが形成され、一つの第２開口は８個のシリンダホールに跨るように形成される。第２開口パターンは、第１開口に対してＺ方向に位置整合するように形成される。
次に、図１１（ａ）に示すように、マスク膜２０をマスクとして、周辺開口２１および第２開口ＯＰ１２、ＯＰ２２内に露出する保護膜１９ａを除去する。シリコン酸化膜からなる保護膜１９ａの除去には、フッ素含有プラズマによる異方性ドライエッチング法を用いる。これにより、各々の開口内には下部電極材料１８ａが露出する。次に、塩素含有プラズマを用いる異方性ドライエッチング法により、下部電極材料１８ａを除去する。さらに、露出する下層の第２シリコン窒化膜１４ａをフッ素含有プラズマを用いる異方性ドライエッチングにより除去する。同時にマスク膜２０もエッチングされ消滅する。これにより、各々の開口内には、第２シリンダ層間膜１３が露出する。また、図１１（ａ）に示すようにメモリセル領域ＭＣＡには、シリコン窒化膜１４ａからなる第２の梁１４が形成される。
（第２シリンダ層間膜除去工程）
次に、図１２に示すように、第２シリンダ層間膜１３を除去する。第２シリンダ層間膜１３の除去にはフッ酸含有溶液を用いる。フッ酸含有溶液は等方的に拡散するので、周辺開口２１および第２開口ＯＰ１２、ＯＰ２２を介して横方向にも拡散し、第２の梁１４の下に位置する第２シリンダ層間膜１３もエッチングすることができる。
次に、図１３に示すように、周辺開口２１に露出する第１の梁１１の平面部１１Ｂを除去する。具体的には第２の梁１４の上面に形成されている下部電極材料１８ａをマスクとする異方性ドライエッチング法によりシリコン窒化膜からなる平面部１１Ｂを除去する。このドライエッチングには金属からなる下部電極材料１８ａに対してエッチングの選択比を確保できるフッ素含有プラズマを用いる。これにより、各々の開口内には第１シリンダ層間膜９の上面が露出する。
次に、第２の梁１４の上面に形成されている下部電極材料１８ａを塩素含有プラズマを用いるドライエッチング法により選択的に除去する。これにより、各々のシリンダホール１７に対応する独立した複数の下部電極１８が形成される。例えば、第２開口に接する下部電極ｃ５、ｃ６、ａ５、ａ６が形成される。
（第１シリンダ層間膜除去工程）
次に、図１４に示すように、フッ酸含有溶液を用いて第２シリンダ層間膜と同様に、第１シリンダ層間膜９を除去する。図１５は、図１１（ｂ）に示したＢ−Ｂ'線における断面に相当する。第１シリンダ層間膜９を除去することにより、第１の梁１１と第２の梁１４に支持される複数の下部電極１８が形成される。下部電極１８は各々の梁と接触する外側面の一部以外の全ての側面が露出されキャパシタとして機能する。
以上の製造工程により、複数の下部電極１８のＺ方向の上端部を連結する第２の梁１４と、第１の膜厚を有する平面部１１Ｂと第１の膜厚より厚い第２の膜厚を有する梁突き出し部１１Ａとからなり複数の下部電極１８のＺ方向の中間部を連結する第１の梁と、で側面が支持される下部電極が形成される。
（キャパシタモールド形成工程）
次に、図１を参照する。下部電極１８の内面および外側面、第２の梁１４の表面、第１の梁１１の表面およびストッパーシリコン窒化膜の上面を覆う図示しない厚さ７ｎｍの容量絶縁膜を周知のＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。容量絶縁膜には酸化ジルコニウム、酸化アルミニウムなどを用いることができる。次に、容量絶縁膜の表面を覆うと共に、下部電極内の空間および下部電極間の空間を埋設する上部電極２２をＣＶＤ法により形成する。上部電極には窒化チタン膜などを用いることができる。次に、リソグラフィとドライエッチング法により、周辺回路領域ＰＣＡに形成された上部電極２２を除去する。これによりメモリセル領域ＭＣＡにはキャパシタモールド１８Ａが形成される。次に、キャパシタモールド１８Ａを覆い、周辺回路領域上に存在する凹部を埋設する第２層間絶縁膜２３を形成する。次に、第２層間絶縁膜２３の上面をＣＭＰ法により平坦化する。次に、第２層間絶縁膜２３を貫通し上部電極２２に接続するビアプラグ２４を形成する。次に、第２層間絶縁膜上にビアプラグ２４に接続する給電配線２５を形成する。さらに、図示しない層間絶縁膜の形成および配線層の形成を繰り返し、ＤＲＡＭを製造することができる。
上記の工程によれば、半導体基板１上に第１絶縁膜（第１シリンダ層間膜）９を形成する工程と、第１絶縁膜の上面に開口突き出し部１０を形成する工程と、側面１０ａを含む全面に第１の梁材料を形成する工程と、開口突き出し部１０の周囲底面に位置する平面部１１Ｂと、側面１０ａに位置し平面部１１Ｂから垂直方向に突き出る梁突き出し部１１Ａと、からなる第１の梁１１を形成し、これにより開口突き出し部１０の上面に第１開口を形成する工程と、平面視において梁突き出し部１１Ａに重なる位置に下部電極を形成する工程と、を少なくとも含んで構成される半導体装置の製造方法が提供される。
（変形例１）
上記の実施形態では、第１の梁１１が、平面部１１Ｂと平面部１１Ｂから上方に突き出る梁突き出し部１１Ａとで構成される例について説明した。本変形例１では、梁突き出し部１１Ａが上方および下方に突き出る例について、図１６〜図１９を用いて説明する。
図１６は、下部電極１８と第１の梁１１との接触状態を示す斜視図である。本変形例１の第１の梁１１は、半導体基板１の上面に平行なＸ方向およびＹ方向に延在する平面部１１Ｂと、半導体基板１の上面に垂直なＺ方向において平面部１１Ｂから上方に突き出る梁突き出し部１１Ａと、に加え、平面部１１Ｂから下方に突き出る梁下方突き出し部１１Ｃを備える構成を有している。したがって、第１開口ＯＰ１１に面して位置する下部電極１８の側面には、平面部１１Ｂの円弧部１１ｒと梁突き出し部１１Ａの断面部および梁下方突き出し部１１Ｃの断面部のいずれもが接触する構成となる。
図１７〜図１９は、変形例１の製造工程を示す断面図である。前述の実施形態で説明した図５（ａ）と同様に第１シリンダ層間膜９の上面にマスク膜を形成した後、異方性ドライエッチングを実施して開口突き出し部１０を形成するが、この異方性ドライエッチング時の条件を制御して開口突き出し部１０の側面直下にサブトレンチ１０ｄを形成する。サブトレンチ１０ｄは平面視において、開口突き出し部１０の全周囲に連続して配置される。サブトレンチの形成にはガスプラズマ中のイオン衝撃の大小が大きく影響し、バイアスパワーを大きくするほど発生しやすくなる。サブトレンチ１０ｄの第１シリンダ層間膜９の上面９ａからの深さは３０ｎｍ程度に形成することができる。サブトレンチ形成以外の条件は前述の実施形態と同じである。
サブトレンチ１０ｄを形成した後、図１８に示すように、第１シリコン窒化膜１１Ｄを形成し、さらに有機塗布膜１２を形成する。次に、図１９に示すように、ドライエッチング法により全面エッチバックして開口突き出し部１０の上面１０ｃに形成されている上面シリコン窒化膜１１ｕを除去する。これにより、第１開口ＯＰ１１、ＯＰ２１が形成されると共に、平面部１１Ｂに加えて梁突き出し部１１Ａおよび梁下方突き出し部１１Ｃが形成される。本変形例１の場合、前述の実施形態で得られる梁突き出し部１１Ａの膜厚Ｔ２の８０ｎｍに加えて梁下方突き出し部１１Ｃの深さ３０ｎｍを加えて合計１１０ｎｍの高さを有する突き出し部を形成することができる。
さらに、変形例２として、上述した変形例１における第１の梁１１から梁突き出し部１１Ａを削除した構成を採用することも可能である。この場合、第１の梁１１が、平面部１１Ｂと、平面部１１Ｂから下方に突き出る梁下方突き出し部１１Ｃとで構成される。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、キャパシタの下部電極を支持する梁を備えた半導体装置に本発明を適用した場合について説明したが、本発明の適用対象がこれに限定されるものではなく、半導体基板の表面に対して垂直方向に延在する複数のピラーを支持する梁を備えた半導体装置に広く本発明を適用することが可能である。
１ 半導体基板
１ａ 半導体基板の表面
２ ゲート電極
３ キャップ絶縁膜
４ 不純物拡散層
５ 層間絶縁膜
６ コンタクトプラグ
７ 周辺回路
８ ストッパーシリコン窒化膜
９ シリンダ層間膜
９ａ シリンダ層間膜の上面
１０ 開口突き出し部
１０ａ 開口突き出し部の側面
１０ｃ 開口突き出し部の上面
１０ｄ サブトレンチ
１１ 第１の梁
１１Ａ 梁突き出し部
１１Ｂ 平面部
１１Ｃ 梁下方突き出し部
１１Ｄ シリコン窒化膜
１１ｂ 第１の梁の上面
１１ｃ 第１の梁の下面
１１ｄ 第１の梁の上面
１１ｆ 開口端部
１１ｇ 断面部
１１ｒ 円弧部
１１ｕ 上面シリコン窒化膜
１２ 有機塗布膜
１３ シリンダ層間膜
１４ 第２の梁
１４ａ シリコン窒化膜
１５ ハードマスク膜
１５ａ 非晶質シリコン膜
１５ｂ シリコン酸化膜
１５ｃ 非晶質カーボン膜
１６ 有機マスク膜
１７ シリンダホール
１７ａ シリンダホールパターン
１８ 下部電極
１８Ａ キャパシタモールド
１８ａ 下部電極材料
１８ｂ 下部電極の上端
１８ｃ 下部電極の側面の一部
１９ａ 保護膜
２０ シリンダホール
２０ マスク膜
２１ 周辺開口
２２ 上部電極
２３ 層間絶縁膜
２４ ビアプラグ
２５ 給電配線
ＭＣＡ メモリセル領域
ＯＰ１１，ＯＰ１２，ＯＰ２１，ＯＰ２２ 開口
ＯＰ１１ａ，ＯＰ２１ａ 反転パターン
ＰＣＡ 周辺回路領域

Claims (16)

  1. 半導体基板の表面に対して垂直方向に延在する複数のピラーと、
    前記複数のピラーを支持し、複数の第１開口を有する第１の梁と、を備え、
    前記第１の梁は、前記半導体基板の表面に対して平行に延在し前記垂直方向における膜厚が第１の膜厚である平面部と、前記第１開口のパターンに沿って延在すると共に前記垂直方向における膜厚が前記第１の膜厚より厚い第２の膜厚である梁突き出し部とを含む、半導体装置。
  2. 前記複数のピラーを支持し、複数の第２開口を有する第２の梁をさらに備え、
    前記第１の梁は、前記半導体基板と前記第２の梁との間に位置する、請求項１に記載の半導体装置。
  3. 前記梁突き出し部は、隣接するピラー間に位置する、請求項１又は２に記載の半導体装置。
  4. 前記複数のピラーは、前記平面部及び前記梁突き出し部の両方に接する第１ピラーと、前記梁突き出し部に接することなく前記平面部に接する第２ピラーを含む、請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第１ピラーは、前記平面部に接する第１側面と、前記梁突き出し部に接する第２側面と、前記第１開口に露出する第３側面を有する、請求項４に記載の半導体装置。
  6. 前記梁突き出し部は、前記平面部から前記垂直方向における上方へ突き出した部分を有する、請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記梁突き出し部は、前記平面部から前記垂直方向における下方へ突き出した部分を有する、請求項１乃至５のいずれか一項に記載の半導体装置。
  8. 前記梁突き出し部は、前記平面部から前記垂直方向における上方へ突き出した部分と下方へ突き出した部分を有する、請求項１乃至５のいずれか一項に記載の半導体装置。
  9. 前記複数のピラーは、導電材料を含む、請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記複数のピラーは、キャパシタの下部電極を構成する、請求項９に記載の半導体装置。
  11. 前記下部電極を覆う上部電極と、前記下部電極と前記上部電極との間に設けられた容量絶縁膜とをさらに備える、請求項１０に記載の半導体装置。
  12. 半導体基板上に第１絶縁膜を形成する工程と、
    第１絶縁膜上に、上面が前記第１絶縁膜の上面よりも突出した開口突き出し部を形成する工程と、
    前記開口突き出し部が形成された前記第１絶縁膜上に、前記第１絶縁膜の前記上面を覆う平面部及び前記開口突き出し部の側面を覆う梁突き出し部を含む、第１の梁を形成する工程と、
    前記第１の梁に第１開口を形成する工程と、
    前記第１開口を介して前記第１絶縁膜及び前記開口突き出し部を除去する工程と、を備える半導体装置の製造方法。
  13. 前記第１開口は、前記第１の梁のうち前記開口突き出し部の前記上面を覆う部分を除去することにより形成される、請求項１２に記載の半導体装置の製造方法。
  14. 前記第１開口を形成した後、前記第１絶縁膜及び前記開口突き出し部を除去する前に、
    前記第１の梁を介して前記第１絶縁膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜、前記第１の梁及び前記第１絶縁膜を貫通する複数のホールパターンを形成する工程と、
    前記ホールパターンの内壁を覆う導電膜を形成する工程と、をさらに備える、請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記複数のホールパターンは、前記梁突き出し部に対応する位置に形成される、請求項１４に記載の半導体装置の製造方法。
  16. 前記第２絶縁膜を形成した後、前記第２絶縁膜上に第２開口を有する第２の梁を形成する工程と、
    前記第２開口を介して前記第２絶縁膜を除去する工程と、をさらに備える、請求項１４又は１５に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102397893B1 (ko) 2017-04-17 2022-05-16 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10833092B2 (en) 2019-01-23 2020-11-10 Micron Technology, Inc. Methods of incorporating leaker-devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker-devices
KR102657082B1 (ko) * 2019-08-05 2024-04-16 삼성전자주식회사 반도체 메모리 소자
KR20210032844A (ko) * 2019-09-17 2021-03-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667502B1 (en) * 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
EP1312120A1 (en) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
JP4060572B2 (ja) 2001-11-06 2008-03-12 株式会社東芝 半導体記憶装置及びその製造方法
US7125781B2 (en) * 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
JP4552946B2 (ja) * 2007-01-31 2010-09-29 エルピーダメモリ株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2010153418A (ja) * 2008-12-24 2010-07-08 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US8058126B2 (en) * 2009-02-04 2011-11-15 Micron Technology, Inc. Semiconductor devices and structures including at least partially formed container capacitors and methods of forming the same
JP2011061067A (ja) 2009-09-11 2011-03-24 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR101116354B1 (ko) * 2009-09-30 2012-03-09 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
JP2012174790A (ja) * 2011-02-18 2012-09-10 Elpida Memory Inc 半導体装置及びその製造方法
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof

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