KR20210032844A - 집적회로 소자 및 그 제조 방법 - Google Patents

집적회로 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20210032844A
KR20210032844A KR1020190114365A KR20190114365A KR20210032844A KR 20210032844 A KR20210032844 A KR 20210032844A KR 1020190114365 A KR1020190114365 A KR 1020190114365A KR 20190114365 A KR20190114365 A KR 20190114365A KR 20210032844 A KR20210032844 A KR 20210032844A
Authority
KR
South Korea
Prior art keywords
pattern
support pattern
support
upper spacer
spacer support
Prior art date
Application number
KR1020190114365A
Other languages
English (en)
Inventor
김동우
권혁우
추성민
최병덕
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190114365A priority Critical patent/KR20210032844A/ko
Priority to US16/848,194 priority patent/US11114398B2/en
Priority to DE102020111636.5A priority patent/DE102020111636B4/de
Priority to CN202010596850.8A priority patent/CN112530948A/zh
Publication of KR20210032844A publication Critical patent/KR20210032844A/ko

Links

Images

Classifications

    • H01L27/1052—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10252—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

집적회로 소자는 기판 상에 형성된 하부 전극과, 상기 하부 전극의 주위에서 상기 하부 전극을 지지하는 상부 지지 구조물을 포함하고, 상기 상부 지지 구조물은 상기 하부 전극을 포위하며 상기 하부 전극이 관통하는 홀을 가지는 상부 지지 패턴과, 상기 홀 내에서 상기 상부 지지 패턴과 상기 하부 전극과의 사이에 개재되고 상기 기판에 가까워질수록 더 작은 폭을 가지는 상부 스페이서 지지 패턴을 포함한다. 집적회로 소자를 제조하기 위하여, 기판 상에 상부 지지 패턴을 포함하는 몰드 구조물 패턴을 형성하고, 상기 상부 지지 패턴의 측벽 및 상면을 덮는 상부 스페이서 지지막을 형성하고, 몰드 구조물 패턴에 형성된 복수의 홀 내부에 복수의 하부 전극을 형성하고, 상기 상부 스페이서 지지막의 일부를 제거하여 상기 상부 지지 패턴과 상기 복수의 하부 전극 각각의 사이에 개재된 복수의 상부 스페이서 지지 패턴을 형성한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 커패시터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 전자 소자를 구성하는 패턴들이 미세화되어 가고 있다. 이에 수반하여 미세화된 크기를 가지는 커패시터에서 향상된 커패시턴스를 가지면서 원하는 전기적 특성을 유지할 수 있는 구조를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 복수의 커패시터를 구성하는 복수의 하부 전극의 높이가 커지고 아스펙트 비(aspect ratio)가 비교적 커지는 경우에도 하부 전극이 기울어지거나 쓰러지는 등의 문제를 방지할 수 있고, 그에 따라 인접한 하부 전극들 간의 원하지 않는 단락이 발생되는 등의 문제를 방지할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 복수의 커패시터를 구성하는 복수의 하부 전극의 높이가 커지고 아스펙트 비가 비교적 커지는 경우에도 하부 전극이 기울어지거나 쓰러지는 등의 문제를 방지함으로써 집적회로 소자의 신뢰성 및 양산성을 향상시킬 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에 형성된 하부 전극과, 상기 하부 전극의 주위에서 상기 하부 전극을 지지하는 상부 지지 구조물을 포함하고, 상기 상부 지지 구조물은 상기 하부 전극을 포위하면서 상기 기판과 평행인 수평 방향으로 연장되고 상기 하부 전극이 관통하는 홀을 가지는 상부 지지 패턴과, 상기 홀 내에서 상기 상부 지지 패턴과 상기 하부 전극과의 사이에 개재되고, 상기 상부 지지 패턴에 접하는 외측벽과 상기 하부 전극에 접하는 내측벽을 가지고, 상기 수평 방향에서 상기 기판에 가까워질수록 더 작은 폭을 가지는 상부 스페이서 지지 패턴을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 서로 이격되어 배치된 복수의 하부 전극과, 상기 기판과 평행인 수평 방향으로 연장되고 상기 복수의 하부 전극이 관통하는 복수의 홀을 가지는 상부 지지 패턴과, 상기 복수의 홀 각각의 내부에 하나씩 배치된 복수의 상부 스페이서 지지 패턴을 포함하고, 상기 복수의 상부 스페이서 지지 패턴은 각각 상기 상부 지지 패턴에 접하는 외측벽과 상기 복수의 하부 전극 중에서 선택된 하나의 하부 전극에 접하는 내측벽을 가지고, 상기 수평 방향에서 상기 기판에 가까워질수록 더 작은 폭을 가진다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에서 서로 이격되어 배치된 복수의 하부 전극과, 상기 기판과 평행인 수평 방향으로 연장되고 상기 복수의 하부 전극이 관통하는 복수의 홀을 가지는 상부 지지 패턴과, 상기 복수의 홀 각각에 하나씩 배치된 복수의 상부 스페이서 지지 패턴을 포함하는 상부 지지 구조물과, 상기 기판과 상기 상부 지지 구조물과의 사이에서 상기 수평 방향으로 연장되고 상기 복수의 하부 전극에 접하는 하부 지지 패턴과, 상기 복수의 하부 전극, 상기 상부 지지 구조물, 상기 복수의 상부 스페이서 지지 패턴, 및 상기 하부 지지 패턴에 접하는 유전막과, 상기 유전막을 사이에 두고 상기 복수의 하부 전극과 대면하는 상부 전극을 포함하고, 상기 복수의 상부 스페이서 지지 패턴은 각각 상기 복수의 홀 내에서 상기 상부 지지 패턴에 접하는 외측벽과 상기 복수의 하부 전극 중에서 선택된 하나의 하부 전극에 접하는 내측벽을 가지고, 상기 수평 방향에서 상기 기판에 가까워질수록 더 작은 폭을 가진다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 차례로 적층된 몰드 패턴 및 상부 지지 패턴을 포함하고 복수의 홀이 형성된 몰드 구조물 패턴을 형성한다. 상기 상부 지지 패턴의 측벽 및 상면을 덮는 상부 스페이서 지지막을 형성한다. 상기 복수의 홀 각각의 내부에 상기 상부 스페이서 지지막 및 상기 몰드 패턴에 접하는 복수의 하부 전극을 형성한다. 상기 상부 지지 패턴의 상면이 노출되도록 상기 상부 스페이서 지지막의 일부를 제거하여 상기 상부 지지 패턴과 상기 복수의 하부 전극 각각의 사이에 개재된 복수의 상부 스페이서 지지 패턴을 형성한다. 상기 복수의 하부 전극 각각의 측벽이 노출되도록 상기 몰드 패턴을 제거한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 몰드막과 상기 몰드막을 덮는 상부 지지막을 포함하는 몰드 구조물을 형성한다. 상기 몰드 구조물을 관통하는 복수의 홀을 형성하여 상기 복수의 홀을 한정하는 몰드 패턴 및 상부 지지 패턴을 포함하는 몰드 구조물 패턴을 형성한다. 복수의 홀 각각의 내부에서 상기 몰드 구조물 패턴의 상측 일부를 덮는 상부 스페이서 지지막을 형성한다. 상기 복수의 홀 각각의 내부에 복수의 하부 전극을 형성한다. 상기 상부 지지 패턴의 상면이 노출되도록 상기 상부 스페이서 지지막의 일부를 제거하여 상기 상부 지지 패턴과 상기 복수의 하부 전극 각각의 사이에 개재된 복수의 상부 스페이서 지지 패턴을 형성한다. 상기 상부 지지 패턴의 일부를 제거하여 상기 몰드 패턴을 노출시키는 복수의 상부 홀을 형성한다. 상기 복수의 상부 홀을 통해 상기 몰드 패턴을 제거하여 상기 기판과 상기 복수의 상부 스페이서 지지 패턴과의 사이에서 상기 복수의 하부 전극을 노출시킨다. 상기 복수의 하부 전극 각각의 표면, 상기 상부 지지 패턴의 표면, 및 상기 복수의 상부 스페이서 지지 패턴 각각에 접하는 유전막을 형성한다. 상기 유전막 위에 상부 전극을 형성한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 차례로 적층된 몰드 패턴 및 상부 지지 패턴을 포함하고 복수의 홀이 형성된 몰드 구조물 패턴을 형성한다. 상기 상부 지지 패턴의 측벽 및 상면을 덮고 상기 상부 지지 패턴의 구성 물질에서의 탄소 원자 함량비보다 더 큰 탄소 원자 함량비를 가지는 상부 스페이서 지지막을 형성한다. 상기 복수의 홀 각각의 내부에서 상기 상부 스페이서 지지막에 접하는 복수의 하부 전극을 형성한다. 상기 상부 지지 패턴의 상면이 노출되도록 상기 상부 스페이서 지지막의 일부를 제거하여 상기 상부 지지 패턴과 상기 복수의 하부 전극 각각의 사이에 개재된 복수의 상부 스페이서 지지 패턴을 형성한다. 상기 복수의 하부 전극 각각의 측벽이 노출되도록 상기 몰드 패턴을 제거한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 복수의 하부 전극 각각의 상단부 사이의 공간이 상부 지지 패턴과 상부 스페이서 지지 패턴으로 채워질 수 있다. 따라서, 복수의 하부 전극 각각의 사이에서 상부 지지 패턴 및 상부 스페이서 지지 패턴에 의해 충분한 이격 거리가 확보될 수 있다. 또한, 복수의 커패시터를 구성하는 복수의 하부 전극의 높이가 커지고 아스펙트 비가 비교적 커지는 경우에도 하부 전극이 기울어지거나 쓰러지는 등의 문제를 방지할 수 있고, 그에 따라 인접한 하부 전극들 간의 원하지 않는 단락이 발생되는 등의 문제를 방지할 수 있으며, 집적회로 소자의 양산성 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역의 일부 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 평면도이고, 도 2b는 도 2a의 1X-1X' 선 단면의 일부 구성을 개략적으로 보여주는 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 일부 구성을 개략적으로 보여주는 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 개략적으로 보여주는 단면도이다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 평면도이고, 도 5b는 도 5a에 예시한 집적회로 소자의 일부 구성을 개략적으로 보여주는 사시도이다.
도 6a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 평면도이고, 도 6b는 도 6a의 5X-5X' 선 단면의 일부 구성을 개략적으로 보여주는 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 단면도이다.
도 8a 내지 도 8h는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역의 일부 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 1을 참조하면, 집적회로 소자(10)는 평면상의 X 방향 및 Y 방향에 대하여 사선 방향으로 수평으로 연장되도록 배치된 복수의 활성 영역(AC)을 포함할 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(AC)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 X 방향과 교차하는 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 활성 영역(AC)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 도전성 랜딩 패드(LP)가 형성될 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 적어도 일부가 오버랩되도록 배치될 수 있다. 복수의 도전성 랜딩 패드(LP) 위에는 서로 이격되어 배치된 복수의 하부 전극(LE)이 형성될 수 있다. 복수의 하부 전극(LE)은 복수의 베리드 콘택(BC) 및 복수의 도전성 랜딩 패드(LP)를 통해 복수의 활성 영역(AC)에 연결될 수 있다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 평면도이고, 도 2b는 도 2a의 1X-1X' 선 단면의 일부 구성을 개략적으로 보여주는 단면도이다.
도 2a 및 도 2b를 참조하면, 집적회로 소자(100)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다. 도 2a 및 도 2b에는 집적회로 소자(100)의 일부 구성 요소들을 생략하거나 간략화하여 도시하였다. 그러나, 집적회로 소자(100)의 구성이 도 2a 및 도 2b에 도시한 것에만 한정되는 것은 아니며, 다음에 설명하는 바와 같은 특징적 구성들을 포함하는 것으로 이해되어야 한다.
집적회로 소자(100)는 복수의 활성 영역(AC)을 포함하는 기판(110)과, 기판(110) 상에 형성된 하부 구조물(120)을 포함한다. 복수의 도전 영역(124)이 하부 구조물(120)을 관통하여 복수의 활성 영역(AC)에 연결될 수 있다.
기판(110)은 Si, Ge과 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 반도체 기판과, 상기 반도체 기판 위에 형성된 적어도 하나의 절연막, 또는 적어도 하나의 도전 영역을 포함하는 구조물들을 포함할 수 있다. 상기 도전 영역은, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물로 이루어질 수 있다. 기판(110)에는 복수의 활성 영역(AC)을 정의하는 소자분리 영역(112)이 형성될 수 있다. 소자분리 영역(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 하부 구조물(120)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지는 절연막으로 이루어질 수 있다. 다른 일부 실시예들에서, 하부 구조물(120)은 다양한 도전 영역들, 예를 들면 배선층, 콘택 플러그, 트랜지스터 등과, 이들을 상호 절연시키는 절연막을 포함할 수 있다. 복수의 도전 영역(124)은 폴리실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 하부 구조물(120)은 도 1을 참조하여 설명한 복수의 비트 라인(BL)을 포함할 수 있다. 복수의 도전 영역(124)은 각각 도 1을 참조하여 설명한 베리드 콘택(BC) 및 도전성 랜딩 패드(LP)를 포함할 수 있다.
하부 구조물(120) 및 복수의 도전 영역(124) 상에 복수의 개구(126H)를 가지는 절연 패턴(126P)이 배치될 수 있다. 절연 패턴(126P)은 실리콘 질화막, 실리콘 탄화질화막, 보론 함유 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 도전 영역(124) 상에 복수의 하부 전극(LE), 유전막(160), 및 상부 전극(UE)을 포함하는 복수의 커패시터(CP1)가 배치될 수 있다. 복수의 하부 전극(LE)은 각각 도전 영역(124)의 상면으로부터 절연 패턴(126P)의 개구(126H)를 통해 수직 방향(Z 방향)을 따라 기판(110)으로부터 멀어지는 방향으로 길게 연장되는 필라(pillar) 형상을 가질 수 있다. 복수의 하부 전극(LE) 위에는 유전막(160) 및 상부 전극(UE)이 차례로 형성될 수 있다. 도 2a 및 도 2b에는 복수의 하부 전극(LE)이 각각 필라 형상을 가지는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 하부 전극(LE)은 각각 컵 형상 또는 바닥부가 막힌 실린더 형상의 단면 구조를 가질 수 있다. 복수의 하부 전극(LE) 및 상부 전극(UE)은 유전막(160)을 사이에 두고 서로 대면할 수 있다.
복수의 하부 전극(LE) 및 상부 전극(UE)은 각각 금속막, 도전성 금속 산화막, 도전성 금속 질화막, 도전성 금속 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 복수의 하부 전극(LE) 및 상부 전극(UE)은 각각 Ti, Ti 산화물, Ti 질화물, Ti 산질화물, Co, Co 산화물, Co 질화물, Co 산질화물, Nb, Nb 산화물, Nb 질화물, Nb 산질화물, Sn, Sn 산화물, Sn 질화물, Sn 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 하부 전극(LE) 및 상부 전극(UE)은 각각 TiN, CoN, NbN, SnO2, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 유전막(160)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, Nb2O5, CeO2, TiO2, GeO2, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
복수의 하부 전극(LE)은 하부 지지 패턴(142P) 및 상부 지지 구조물(USS)에 의해 지지될 수 있다.
상부 지지 구조물(USS)은 상부 지지 패턴(144P)과, 복수의 상부 스페이서 지지 패턴(146P)을 포함할 수 있다. 상부 지지 패턴(144P)은 복수의 하부 전극(LE)으로부터 이격된 위치에서 복수의 하부 전극(LE) 각각의 상단부를 포위하면서 기판(110)과 평행인 수평 방향으로 연장될 수 있다. 상부 지지 패턴(144P)에는 복수의 하부 전극(LE)이 관통하는 복수의 홀(144H)이 형성될 수 있다. 복수의 상부 스페이서 지지 패턴(146P)은 상부 지지 패턴(144P)에 형성된 복수의 홀(144H) 각각의 내부에 하나씩 배치될 수 있다. 복수의 상부 스페이서 지지 패턴(146P)은 각각 상부 지지 패턴(144P)에 형성된 홀(144H) 내에서 상부 지지 패턴(144P)과 하부 전극(LE)과의 사이에 개재될 수 있다. 복수의 상부 스페이서 지지 패턴(146P)은 각각 상부 지지 패턴(144P)에 접하는 외측벽과, 하부 전극(LE)에 접하는 내측벽을 가질 수 있다. 복수의 상부 스페이서 지지 패턴(146P)은 각각 수평 방향에서 기판(110)에 가까워질수록 더 작은 폭을 가질 수 있다.
상부 지지 패턴(144P)에 형성된 복수의 홀(144H)의 내측벽은 상부 스페이서 지지 패턴(146P)을 사이에 두고 하부 전극(LE)으로부터 이격되고 하부 전극(LE)에 대면하는 경사 측벽(SSW)을 포함할 수 있다. 경사 측벽(SSW)은 기판(110)에 가까울수록 하부 전극(LE)에 더 가까워지도록 경사져 있을 수 있다. 상부 스페이서 지지 패턴(146P)은 기판(110)에 가까울수록 더 작은 폭을 가지는 역사다리형 단면 형상을 가지는 부분을 포함할 수 있다. 복수의 하부 전극(LE) 각각의 상면, 상부 지지 패턴(144P)의 상면, 및 복수의 상부 스페이서 지지 패턴(146P)의 상면은 동일 평면상에 있을 수 있다.
하부 지지 패턴(142P)은 기판(110)과 상부 지지 구조물(USS)과의 사이에서 기판(110)과 평행인 수평 방향으로 연장되고 복수의 하부 전극(LE)에 접할 수 있다. 하부 지지 패턴(142P)에는 복수의 하부 전극(LE)이 관통하는 복수의 홀(142H)과, 복수의 하부 홀(LH)(도 8g 참조)이 형성될 수 있다. 복수의 하부 전극(LE)은 상부 지지 패턴(144P)에 형성된 복수의 홀(144H)과 하부 지지 패턴(142P)에 형성된 복수의 홀(142H)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다.
복수의 상부 스페이서 지지 패턴(146P)은 각각 상부 지지 패턴(144P)과 하부 전극(LE)과의 사이의 공간에 배치되고, 하부 지지 패턴(142P)의 상면 레벨(LV1)과 상부 지지 패턴(144P)의 저면 레벨(LV2)과의 사이의 공간에 배치되는 부분은 포함하지 않을 수 있다. 본 명세서에서 사용되는 용어 "레벨"은 기판(110)의 상면으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 거리를 의미한다.
상부 지지 패턴(144P)과 복수의 상부 스페이서 지지 패턴(146P)을 포함하는 상부 지지 구조물(USS)에는 복수의 상부 홀(UH)이 형성될 수 있다. 도 2a에는 복수의 상부 홀(UH) 각각의 평면 형상이 인접한 4 개의 하부 전극(LE)이 각각 꼭짓점을 이루는 개략적인 마름모꼴 평면 형상인 경우를 예시하였으나, 복수의 상부 홀(UH) 각각의 평면 형상이 도 2a에 예시한 바에 한정되는 것은 아니며 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 하부 지지 패턴(142P)에는 복수의 상부 홀(UH)의 평면 형상에 대응하는 평면 형상을 가지는 복수의 하부 홀(LH)(도 8g 참조)이 형성될 수 있다.
복수의 상부 스페이서 지지 패턴(146P)은 각각 하부 전극(LE)과 동심적으로 배치되고 하부 전극(LE)의 상단부를 포위하는 링(ring) 형상을 가질 수 있다. 단, 복수의 상부 스페이서 지지 패턴(146P) 중 적어도 일부는 하부 전극(LE)을 폐쇄 링(closed ring) 형상으로 포위하지 않고 폐쇄 링 중 일부가 생략된 개방 링(open ring) 형상으로 포위할 수 있다. 상부 스페이서 지지 패턴(146P)을 구성하는 링의 개방된 부분은 상부 홀(UH)의 영역이 될 수 있다.
하부 지지 패턴(142P) 및 상부 지지 패턴(144P)은 각각 실리콘 탄화질화막, 보론 함유 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P)은 서로 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P)은 서로 다른 물질로 이루어질 수 있다. 일 예에서, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P)은 각각 실리콘 탄화질화막으로 이루어질 수 있다. 다른 예에서, 하부 지지 패턴(142P)은 실리콘 탄화질화막으로 이루어지고, 상부 지지 패턴(144P)은 보론 함유 실리콘 질화막으로 이루어질 수 있다. 그러나, 본 발명의 실시예들에 따르면, 하부 지지막(142) 및 상부 지지막(144)의 구성 물질이 상기 예시한 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
상부 스페이서 지지 패턴(146P)은 실리콘 탄화질화막, 보론 함유 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 하부 지지 패턴(142P), 상부 지지 패턴(144P), 및 상부 스페이서 지지 패턴(146P)은 동일한 물질로 이루어질 수 있다. 예를 들면, 하부 지지 패턴(142P), 상부 지지 패턴(144P), 및 상부 스페이서 지지 패턴(146P)은 각각 실리콘 탄화질화막으로 이루어질 수 있다.
다른 일부 실시예들에서, 하부 지지 패턴(142P), 상부 지지 패턴(144P), 및 상부 스페이서 지지 패턴(146P)은 동일한 원소들로 구성되는 제1 물질로 이루어지되, 하부 지지 패턴(142P), 상부 지지 패턴(144P), 및 상부 스페이서 지지 패턴(146P) 중 적어도 일부는 상기 제1 물질을 구성하는 원소들의 함량이 서로 다를 수 있다. 예를 들면, 하부 지지 패턴(142P), 상부 지지 패턴(144P), 및 상부 스페이서 지지 패턴(146P)은 각각 실리콘 탄화질화막으로 이루어지되, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P)을 구성하는 실리콘 탄화질화막은 제1 탄소 원자 함량비를 가지고, 상부 스페이서 지지 패턴(146P)을 구성하는 실리콘 탄화질화막은 제2 탄소 원자 함량비를 가지고, 상기 제2 탄소 원자 함량비는 상기 제1 탄소 원자 함량비보다 더 클 수 있다. 일부 실시예들에서, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P) 내에서의 탄소 함량은 약 3.5 원자% 내지 약 4.5 원자%의 범위 내에서 선택되고, 상부 스페이서 지지 패턴(146P) 내에서의 탄소 함량은 약 4.5 원자% 내지 약 5.5 원자%의 범위 내에서 선택될 수 있다. 예를 들면, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P)은 탄소 함량이 약 3.7 원자% 내지 약 4.3 원자%인 실리콘 탄화질화막으로 이루어지고, 상부 스페이서 지지 패턴(146P)은 탄소 함량이 약 4.7 원자% 내지 약 5.3 원자%인 실리콘 탄화질화막으로 이루어질 수 있다.
또 다른 일부 실시예들에서, 하부 지지 패턴(142P), 상부 지지 패턴(144P), 및 상부 스페이서 지지 패턴(146P) 중 적어도 일부는 서로 다른 밀도를 가질 수 있다. 예를 들면, 하부 지지 패턴(142P), 상부 지지막(144), 및 상부 스페이서 지지 패턴(146P)은 각각 동일한 원소들로 구성되는 물질로 이루어지되, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P)을 구성하는 물질의 밀도는 상부 스페이서 지지 패턴(146P)을 구성하는 물질의 밀도보다 더 클 수 있다. 예를 들면, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P)은 제1 밀도를 가지는 실리콘 탄화질화막으로 이루어지고, 상부 스페이서 지지 패턴(146P)은 상기 제1 밀도보다 작은 제2 밀도를 가지는 실리콘 탄화질화막으로 이루어질 수 있다.
또 다른 일부 실시예들에서, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P)을 구성하는 물질과, 상부 스페이서 지지 패턴(146P)을 구성하는 물질은 서로 다를 수 있다. 일 예에서, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P)은 실리콘 탄화질화막으로 이루어지고, 상부 스페이서 지지 패턴(146P)은 보론 함유 실리콘 질화막으로 이루어질 수 있다. 다른 예에서, 하부 지지 패턴(142P) 및 상부 지지 패턴(144P)은 보론 함유 실리콘 질화막으로 이루어지고, 상부 스페이서 지지 패턴(146P)은 실리콘 탄화질화막으로 이루어질 수 있다.
도 2a 및 도 2b를 참조하여 설명한 집적회로 소자(100)에서, 복수의 하부 전극(LE) 각각의 상단부 사이의 공간은 상부 지지 패턴(144P)과 상부 스페이서 지지 패턴(146P)으로 채워질 수 있다. 따라서, 복수의 하부 전극(LE) 각각의 사이에서 상부 지지 패턴(144P) 및 상부 스페이서 지지 패턴(146P)에 의해 충분한 이격 거리가 확보될 수 있다. 따라서, 복수의 커패시터(CP1)에서 커패시턴스를 향상시키기 위하여 복수의 하부 전극(LE)의 높이가 커지고 아스펙트 비가 비교적 커지는 경우에도 복수의 하부 전극(LE)이 기울어지거나 쓰러지는 등의 문제를 방지할 수 있고, 그에 따라 서로 인접한 하부 전극(LE) 간의 원하지 않는 단락이 발생되는 등의 문제를 방지할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 일부 구성을 개략적으로 보여주는 단면도이다. 도 3에서, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(200)는 도 2a 및 도 2b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 복수의 하부 전극(LE)을 지지하는 상부 지지 구조물(USS2)을 포함한다.
상부 지지 구조물(USS2)은 상부 지지 패턴(144P)과, 복수의 상부 스페이서 지지 패턴(246P)을 포함할 수 있다. 복수의 상부 스페이서 지지 패턴(246P)은 도 2a 및 도 2b를 참조하여 상부 스페이서 지지 패턴(146P)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 복수의 상부 스페이서 지지 패턴(246P)은 각각 하부 지지 패턴(142P)의 상면 레벨(LV1)과 상부 지지 패턴(144P)의 저면 레벨(LV2)과의 사이에서 하부 전극(LE)의 측벽을 덮도록 상부 지지 패턴(144P)의 저면 레벨(LV2)보다 더 낮은 레벨(LV3)까지 기판(110)을 향해 연장된 돌출부(PR2)를 포함할 수 있다. 돌출부(PR2)는 하부 전극(LE)과 유전막(160)과의 사이에 개재될 수 있다. 일부 실시예들에서, 상부 스페이서 지지 패턴(246P)의 돌출부(PR2)는 역삼각형 단면 형상을 가질 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 개략적으로 보여주는 단면도이다. 도 4에서, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 집적회로 소자(300)는 도 2a 및 도 2b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 복수의 하부 전극(LE)을 지지하는 상부 지지 구조물(USS3)을 포함한다.
상부 지지 구조물(USS3)은 상부 지지 패턴(144P)과, 복수의 상부 스페이서 지지 패턴(346P)을 포함할 수 있다. 복수의 상부 스페이서 지지 패턴(346P)은, 도 2a 및 도 2b를 참조하여 상부 스페이서 지지 패턴(146P)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 복수의 상부 스페이서 지지 패턴(346P)은 각각 상부 지지 패턴(144P)의 저면 레벨(LV2)보다 더 높은 레벨(LV4)의 저면(RS3)을 가질 수 있다.
유전막(160)은 복수의 상부 스페이서 지지 패턴(346P) 각각의 저면(RS3)에 접하는 부분을 포함할 수 있다. 유전막(160) 중 상부 스페이서 지지 패턴(346P)의 저면(RS3)에 접하는 부분은 하부 전극(LE)과 상부 지지 패턴(144P)과의 사이에 개재될 수 있다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 평면도이고, 도 5b는 도 5a에 예시한 집적회로 소자의 일부 구성을 개략적으로 보여주는 사시도이다. 도 5a 및 도 5b에서, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 집적회로 소자(400)는 도 2a 및 도 2b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)는 복수의 하부 전극(LE)을 지지하는 상부 지지 구조물(USS4)을 포함한다.
상부 지지 구조물(USS4)은 상부 지지 패턴(444P)과, 복수의 상부 스페이서 지지 패턴(446P)을 포함할 수 있다. 상부 지지 패턴(444P)에는 복수의 하부 전극(LE)이 관통하는 복수의 홀(444H)이 형성될 수 있다. 복수의 상부 스페이서 지지 패턴(446P)은 상부 지지 패턴(444P)에 형성된 복수의 홀(444H) 각각의 내부에 하나씩 배치될 수 있다. 복수의 상부 스페이서 지지 패턴(446P)은 각각 상부 지지 패턴(444P)에 형성된 홀(444H) 내에서 상부 지지 패턴(444P)과 하부 전극(LE)과의 사이에 개재될 수 있다. 복수의 상부 스페이서 지지 패턴(446P)은 각각 상부 지지 패턴(444P)에 접하는 외측벽과, 하부 전극(LE)에 접하는 내측벽을 가질 수 있다. 복수의 상부 스페이서 지지 패턴(446P)은 각각 수평 방향에서 기판(110)에 가까워질수록 더 작은 폭을 가질 수 있다.
상부 지지 패턴(444P)에는 복수의 상부 홀(UH4)이 형성될 수 있다. 복수의 상부 홀(UH4) 각각의 평면 형상은 인접한 4 개의 하부 전극(LE)이 각각 꼭짓점을 이루는 개략적인 평행사변형 형상이고, 상기 4 개의 하부 전극(LE) 중 상기 평행사변형의 2 개의 대각선의 길이는 서로 다를 수 있다.
상부 지지 패턴(444P) 및 복수의 상부 스페이서 지지 패턴(446P)에 대한 보다 상세한 구성은 도 2a 및 도 2b를 참조하여 상부 지지 패턴(144P) 및 상부 스페이서 지지 패턴(146P)에 대하여 설명한 바와 대체로 동일하다.
도 6a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 평면도이고, 도 6b는 도 6a의 5X-5X' 선 단면의 일부 구성을 개략적으로 보여주는 단면도이다. 도 6a 및 도 6b에서, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 및 도 6b를 참조하면, 집적회로 소자(500)는 도 2a 및 도 2b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(500)는 복수의 하부 전극(LE), 유전막(160), 및 상부 전극(UE)을 포함하는 복수의 커패시터(CP5)와, 복수의 하부 전극(LE)을 지지하는 하부 지지 패턴(542P) 및 상부 지지 구조물(USS5)을 포함한다.
상부 지지 구조물(USS5)은 상부 지지 패턴(544P)과, 복수의 상부 스페이서 지지 패턴(546P)을 포함할 수 있다. 상부 지지 패턴(544P)에는 복수의 하부 전극(LE)이 관통하는 복수의 홀(544H)이 형성될 수 있다. 복수의 상부 스페이서 지지 패턴(546P)은 상부 지지 패턴(544P)에 형성된 복수의 홀(544H) 각각의 내부에 하나씩 배치될 수 있다. 복수의 상부 스페이서 지지 패턴(546P)은 각각 상부 지지 패턴(544P)에 형성된 홀(544H) 내에서 상부 지지 패턴(544P)과 하부 전극(LE)과의 사이에 개재될 수 있다. 복수의 상부 스페이서 지지 패턴(546P)은 각각 상부 지지 패턴(544P)에 접하는 외측벽과, 하부 전극(LE)에 접하는 내측벽을 가질 수 있다. 복수의 상부 스페이서 지지 패턴(546P)은 각각 수평 방향에서 기판(110)에 가까워질수록 더 작은 폭을 가질 수 있다.
상부 지지 패턴(544P)에는 복수의 상부 홀(UH5)이 형성될 수 있다. 복수의 상부 홀(UH5) 각각의 평면 형상은 대략 장방형이고, 1 개의 상부 홀(UH5)에서 5 개의 하부 전극(LE)이 노출될 수 있다. 하부 지지 패턴(542P)에는 복수의 상부 홀(UH5)의 평면 형상에 대응하는 평면 형상을 가지는 복수의 하부 홀(LH5)이 형성될 수 있다.
복수의 상부 스페이서 지지 패턴(546P)은 각각 하부 전극(LE)과 동심적으로 배치되고 하부 전극(LE)의 상단부를 포위하는 링 형상을 가질 수 있다. 복수의 상부 스페이서 지지 패턴(546P) 중 일부는 복수의 상부 홀(UH5)로부터 수평 방향으로 이격된 위치에서 하부 전극(LE)을 폐쇄 링 형상으로 포위할 수 있다. 복수의 상부 스페이서 지지 패턴(546P) 중 다른 일부는 하부 전극(LE)을 폐쇄 링 형상으로 포위하지 않고 폐쇄 링 중 일부가 생략된 개방 링 형상으로 포위할 수 있다. 복수의 상부 스페이서 지지 패턴(546P)을 이루는 링의 개방된 부분은 상부 홀(UH5)의 영역이 될 수 있다.
하부 지지 패턴(542P), 상부 지지 패턴(544P), 및 복수의 상부 스페이서 지지 패턴(546P)에 대한 보다 상세한 구성은 도 2a 및 도 2b를 참조하여 하부 지지 패턴(142P), 상부 지지 패턴(144P), 및 상부 스페이서 지지 패턴(146P)에 대하여 설명한 바와 대체로 동일하다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성을 도시한 단면도이다. 도 7에는 도 2a의 1X-1X' 선 단면에 대응하는 부분의 일부 구성이 개략적으로 도시되어 있다. 도 7에서, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7을 참조하면, 집적회로 소자(600)는 도 2a 및 도 2b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(600)는 복수의 하부 전극(LE6), 유전막(160), 및 상부 전극(UE)을 포함하는 복수의 커패시터(CP6)와, 복수의 하부 전극(LE6)을 지지하는 하부 지지 패턴(142P) 및 상부 지지 구조물(USS6)을 포함한다.
상부 지지 구조물(USS6)은 상부 지지 패턴(644P)과, 복수의 상부 스페이서 지지 패턴(646P)을 포함할 수 있다. 상부 지지 패턴(644P) 및 복수의 상부 스페이서 지지 패턴(646P)은 도 2a 및 도 2b를 참조하여 설명한 상부 지지 패턴(144P) 및 복수의 상부 스페이서 지지 패턴(146P)과 대체로 동일한 구성을 가질 수 있다. 단, 상부 지지 패턴(644P)의 상면(644T) 및 저면(644B)은 각각 곡면으로 이루어질 수 있다. 상부 지지 패턴(644P)의 상면(644T)은 기판(110)으로부터 멀어지는 방향으로 볼록한 곡면으로 이루어지고, 상부 지지 패턴(644P)의 저면은 기판(110)을 향해 볼록한 곡면으로 이루어질 수 있다. 상면(644T)의 곡률 반경은 저면(644B)의 곡률 반경보다 더 작을 수 있다. 복수의 상부 스페이서 지지 패턴(646P)은 각각 상부 지지 패턴(644P)의 상면(644T) 중 최상부보다 낮은 레벨의 상면(646T)과, 상부 지지 패턴(644P)의 저면(644B) 중 최저부보다 높은 레벨의 저면(646B)을 가진다. 복수의 상부 스페이서 지지 패턴(646P) 각각의 수직 방향 길이는 상부 지지 패턴(644P)의 수직 방향 길이보다 더 작을 수 있다.
복수의 하부 전극(LE6)은 도 2a 및 도 2b를 참조하여 설명한 복수의 하부 전극(LE)과 대체로 동일한 구성을 가진다. 단, 복수의 하부 전극(LE6)은 각각 기판(110)으로부터 멀어지는 방향으로 볼록한 곡면으로 이루어지는 상면(LE6T)을 가진다. 유전막(160)은 복수의 하부 전극(LE6), 하부 지지 패턴(142P), 상부 지지 패턴(644P), 및 복수의 상부 스페이서 지지 패턴(646P) 각각의 표면을 컨포멀하게 덮을 수 있다.
도 8a 내지 도 8h는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8h에 있어서, 도 2a 내지 도 6b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8a를 참조하면, 소자분리 영역(112)에 의해 활성 영역(AC)이 정의된 기판(110) 상에 하부 구조물(120)과, 하부 구조물(120)을 관통하여 활성 영역(AC)에 연결되는 도전 영역(124)을 형성한다. 그 후, 하부 구조물(120) 및 도전 영역(124)을 덮는 절연막(126)을 형성한다.
절연막(126)은 후속 공정에서 식각 정지층으로 사용될 수 있다. 절연막(126)은 하부 구조물(120)에 대하여 식각 선택비를 가지는 절연 물질로 이루어질 수 있다. 일부 실시예들에서, 절연막(126)은 실리콘 질화막, 실리콘 탄화질화막, 보론 함유 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 8b를 참조하면, 절연막(126) 위에 몰드 구조물(MST)을 형성한다.
몰드 구조물(MST)은 복수의 몰드막과 복수의 지지막을 포함할 수 있다. 예를 들면, 몰드 구조물(MST)은 절연막(126) 위에 차례로 적층된 제1 몰드막(132), 하부 지지막(142), 제2 몰드막(134), 제3 몰드막(136), 및 상부 지지막(144)을 포함할 수 있다. 제1 몰드막(132), 제2 몰드막(134), 및 제3 몰드막(136)은 각각 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 식각액에 대하여 식각율이 비교적 높아 상기 식각액에 의한 리프트-오프(lift-off) 공정에 의해 제거 가능한 물질로 이루어질 수 있다. 일부 실시예들에서, 제1 몰드막(132), 제2 몰드막(134), 및 제3 몰드막(136)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 몰드막(132)은 BPSG(boro phospho silicate glass) 막으로 이루어질 수 있다. 상기 BPSG 막은 도판트 B(boron)의 농도가 상기 BPSG 막의 두께 방향을 따라 가변되는 제1 부분과, 도판트 P(phosphorus)의 농도가 상기 BPSG 막의 두께 방향을 따라 가변되는 제2 부분 중 적어도 하나를 포함할 수 있다. 제2 몰드막(134)은 비교적 얇은 실리콘 산화막과 실리콘 질화막이 교대로 하나씩 복수 회 반복 적층된 다중 절연막으로 이루어질 수 있다. 제3 몰드막(136)은 실리콘 질화막으로 이루어질 수 있다. 그러나, 제1 몰드막(132), 제2 몰드막(134), 및 제3 몰드막(136) 각각의 구성 물질은 상기 예시한 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 또한, 몰드 구조물(MST)의 적층 순서는 도 8b에 예시한 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
하부 지지막(142) 및 상부 지지막(144)은 각각 실리콘 탄화질화막, 보론 함유 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 하부 지지막(142) 및 상부 지지막(144)은 서로 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 하부 지지막(142) 및 상부 지지막(144)은 서로 다른 물질로 이루어질 수 있다. 일 예에서, 하부 지지막(142) 및 상부 지지막(144)은 각각 실리콘 탄화질화막으로 이루어질 수 있다. 다른 예에서, 하부 지지막(142)은 실리콘 탄화질화막으로 이루어지고, 상부 지지막(144)은 보론 함유 실리콘 질화막으로 이루어질 수 있다. 그러나, 본 발명의 실시예들에 따르면, 하부 지지막(142) 및 상부 지지막(144)의 구성 물질이 상기 예시한 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 8c를 참조하면, 도 8b의 결과물에서 몰드 구조물(MST) 위에 마스크 패턴(MP)을 형성한 후, 마스크 패턴(MP)을 식각 마스크로 이용하고 절연막(126)을 식각 정지층으로 이용하여 몰드 구조물(MST)을 이방성 식각하여 복수의 홀(BH)을 형성한다. 마스크 패턴(MP)은 질화막, 산화막, 폴리실리콘막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 홀(BH)을 형성하는 공정은 몰드 구조물(MST)을 이방성 식각한 결과물을 습식 처리하는 공정을 더 포함할 수 있다. 몰드 구조물(MST)을 이방성 식각하고 그 결과물을 습식 처리하는 공정을 수행하는 동안 절연막(126)의 일부도 함께 식각되어 복수의 도전 영역(124)을 노출시키는 복수의 개구(126H)를 가지는 절연 패턴(126P)이 얻어질 수 있다.
몰드 구조물(MST)을 이방성 식각한 결과물을 습식 처리하기 위한 예시적인 공정에서, DSP(diluted sulfuric acid peroxide) 용액으로 이루어지는 식각액을 사용할 수 있다. 상기 식각액으로 몰드 구조물(MST)을 이방성 식각한 결과물을 습식 처리하는 동안, 제1 몰드막(132) 및 제2 몰드막(134) 중 상기 식각액에 노출되는 일부가 제거될 수 있다. 예를 들면, 제1 몰드막(132)이 BPSG 막으로 이루어지고 상기 BPSG 막에서 도판트 B의 농도 또는 도판트 P의 농도가 기판(110)에 가까울수록 더 커지는 경우, 제1 몰드막(132) 중 상기 식각액에 의한 식각량은 기판(110)에 가까울수록 더 커질 수 있다. 따라서, 제1 몰드막(132)의 상면 부근보다 제1 몰드막(132)의 저면 부근에서 상기 식각액에 대한 식각량이 더 커질 수 있다. 제1 몰드막(132)과 제2 몰드막(134)과의 사이에 개재된 하부 지지막(142)은 제1 몰드막(132) 및 제2 몰드막(134)에 비해 상대적으로 작은 두께를 가지므로, 제1 몰드막(132) 및 제2 몰드막(134)이 상기 식각액으로 습식 처리되는 동안 상기 식각액에 노출되는 부분이 제1 몰드막(132) 및 제2 몰드막(134)과 함께 상기 식각액에 의해 식각될 수 있다.
그 결과, 복수의 홀(BH)을 한정하는 몰드 구조물 패턴(MSP)이 얻어질 수 있다. 몰드 구조물 패턴(MSP)은 제1 몰드 패턴(132P), 하부 지지 패턴(142P), 제2 몰드 패턴(134P), 제3 몰드 패턴(136P), 및 상부 지지 패턴(144P)을 포함할 수 있다.
제3 몰드 패턴(136P) 및 상부 지지 패턴(144P)은 상기 습식 처리를 위한 식각액에 대한 식각 선택비가 제1 몰드막(132) 및 제2 몰드막(134)의 상기 식각액에 대한 식각 선택비보다 더 작을 수 있다. 이에 따라, 몰드 구조물(MST)을 이방성 식각한 결과물을 상기 식각액으로 습식 처리하는 동안 제3 몰드 패턴(136P) 및 상부 지지 패턴(144P)이 상기 식각액에 의해 소모되는 양은 제1 몰드막(132) 및 제2 몰드막(134)의 소모량에 비해 매우 적거나 거의 없을 수 있다. 따라서, 복수의 홀(BH)이 형성된 후, 몰드 구조물 패턴(MSP)에서 제1 몰드 패턴(132P), 하부 지지 패턴(142P), 및 제2 몰드 패턴(134P) 각각의 복수의 홀(BH)을 한정하는 측벽들은 제3 몰드막(136) 및 상부 지지막(144)에서 복수의 홀(BH)을 한정하는 측벽들보다 기판(110)의 주면(main surface)과 수직인 법선 방향에 더 가까울 수 있다. 제3 몰드 패턴(136P) 및 상부 지지 패턴(144P)은 복수의 홀(BH)을 한정하는 복수의 경사 측벽(SSW)을 가질 수 있다. 따라서, 복수의 홀(BH) 중 제3 몰드막(136) 및 상부 지지막(144)을 관통하는 부분은 기판(110)으로부터 멀어질수록 점차 큰 수평 단면적을 가질 수 있다. 상부 지지 패턴(144P)에 있는 복수의 경사 측벽(SSW)은 복수의 홀(144H)을 한정할 수 있다.
도 8d를 참조하면, 도 8c의 결과물에서 마스크 패턴(MP)을 제거한 후, 복수의 홀(BH) 각각의 내부 및 외부에서 몰드 구조물 패턴(MSP)의 상측 일부를 덮는 상부 스페이서 지지막(146)을 형성한다.
상부 스페이서 지지막(146)을 형성하는 데 있어서, 상부 스페이서 지지막(146)이 몰드 구조물 패턴(MSP) 상에 컨포멀(conformal)하게 형성되지 않고 열화된 스텝 커버리지(step coverage)로 형성되도록 할 수 있다.
일부 실시예들에서, 상부 스페이서 지지막(146)을 형성하기 위하여, CVD(chemical vapor deposition) 공정 또는 PECVD(plasma enhanced CVD) 공정을 이용할 수 있다. 이 때, 상부 스페이서 지지막(146) 형성을 위한 증착 분위기, 예를 들면, 온도, 압력, 플라즈마 형성 조건 등을 제어하거나 상부 스페이서 지지막(146)을 구성하게 될 원자들 각각의 점착 계수(sticking coefficient)를 고려하여 소스 가스들의 유량을 제어함으로써 상부 스페이서 지지막(146)이 몰드 구조물 패턴(MSP)의 상측 일부만 덮도록 할 수 있다.
상부 스페이서 지지막(146)은 복수의 홀(BH) 내에서 몰드 구조물 패턴(MSP) 중 제3 몰드 패턴(136P) 및 상부 지지 패턴(144P) 각각의 노출 표면 만을 덮도록 형성될 수 있다. 상부 스페이서 지지막(146)은 기판(110)으로부터 멀어질수록 몰드 구조물 패턴(MSP)을 더 큰 두께로 덮을 수 있다. 상부 스페이서 지지막(146) 중 제3 몰드 패턴(136P)의 측벽을 덮는 부분의 수평 방향 폭(W11)은 상부 지지 패턴(144P)의 측벽을 덮는 부분의 측벽 방향 폭(W12)보다 더 작을 수 있다.
상부 스페이서 지지막(146)은 실리콘 탄화질화막, 보론 함유 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상부 지지 패턴(144P) 및 상부 스페이서 지지막(146)은 동일한 물질로 이루어질 수 있다. 예를 들면, 상부 지지 패턴(144P) 및 상부 스페이서 지지막(146)은 각각 실리콘 탄화질화막으로 이루어질 수 있다.
다른 일부 실시예들에서, 상부 지지 패턴(144P) 및 상부 스페이서 지지막(146)은 동일한 원소들로 구성되는 제1 물질로 이루어지되, 상기 제1 물질을 구성하는 원소들의 함량이 서로 다를 수 있다. 예를 들면, 상부 지지 패턴(144P) 및 상부 스페이서 지지막(146)은 각각 실리콘 탄화질화막으로 이루어지되, 상부 지지 패턴(144P)을 구성하는 실리콘 탄화질화막에서의 제1 탄소 원자 함량비와, 상부 스페이서 지지막(146)을 구성하는 실리콘 탄화질화막에서의 제2 탄소 원자 함량비는 서로 다를 수 있다. 일부 실시예들에서, 상부 스페이서 지지막(146)의 제2 탄소 원자 함량비가 상부 지지 패턴(144P)의 제1 탄소 원자 함량비보다 더 클 수 있다. 이 경우, 후속 공정에서 상부 지지 패턴(144P) 및 상부 스페이서 지지막(146)이 다른 물질막의 식각을 위한 식각 분위기 또는 세정 분위기에 노출될 때 상부 지지 패턴(144P)을 포위하는 상부 스페이서 지지막(146)의 비교적 높은 탄소 함량으로 인해 상부 지지 패턴(144P) 및 상부 스페이서 지지막(146)의 내식각성을 향상시킬 수 있다.
일부 실시예들에서, 상부 지지 패턴(144P) 내에서의 탄소 함량은 약 3.5 원자% 내지 약 4.5 원자%의 범위 내에서 선택되고, 상부 스페이서 지지막(146) 내에서의 탄소 함량은 약 4.5 원자% 내지 약 5.5 원자%의 범위 내에서 선택될 수 있다. 예를 들면, 상부 지지 패턴(144P)은 탄소 함량이 약 3.7 원자% 내지 약 4.3 원자%인 실리콘 탄화질화막으로 이루어지고, 상부 스페이서 지지막(146)은 탄소 함량이 약 4.7 원자% 내지 약 5.3 원자%인 실리콘 탄화질화막으로 이루어질 수 있다. 상부 지지 패턴(144P) 및 상부 스페이서 지지막(146) 각각에서 탄소 함량이 너무 낮으면 식각 분위기 또는 세정 분위기에 노출될 때 내식각성이 미흡할 수 있다.
또 다른 일부 실시예들에서, 상부 지지 패턴(144P) 및 상부 스페이서 지지막(146)은 서로 다른 밀도를 가질 수 있다. 예를 들면, 상부 지지막(144) 및 상부 스페이서 지지막(146)은 각각 동일한 원소들로 구성되는 물질로 이루어지되, 상부 지지 패턴(144P)을 구성하는 물질의 밀도는 상부 스페이서 지지막(146)을 구성하는 물질의 밀도보다 더 클 수 있다. 예를 들면, 상부 지지 패턴(144P)은 제1 밀도를 가지는 실리콘 탄화질화막으로 이루어지고, 상부 스페이서 지지막(146)은 상기 제1 밀도보다 작은 제2 밀도를 가지는 실리콘 탄화질화막으로 이루어질 수 있다.
또 다른 일부 실시예들에서, 상부 지지막(144) 및 상부 스페이서 지지막(146)은 서로 다른 물질로 이루어질 수 있다. 일 예에서, 상부 지지막(144)은 실리콘 탄화질화막으로 이루어지고, 상부 스페이서 지지막(146)은 보론 함유 실리콘 질화막으로 이루어질 수 있다. 다른 예에서, 상부 지지막(144)은 보론 함유 실리콘 질화막으로 이루어지고, 상부 스페이서 지지막(146)은 실리콘 탄화질화막으로 이루어질 수 있다.
그러나, 상부 지지막(144) 및 상부 스페이서 지지막(146)의 구성 물질이 상기 예시한 물질들에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 8e를 참조하면, 도 8d의 결과물 상에 도전층(150)을 형성한다. 도전층(150)은 복수의 홀(BH)을 채우면서 상부 스페이서 지지막(146)의 상면을 덮도록 형성될 수 있다.
도전층(150)은 금속막, 도전성 금속 산화막, 도전성 금속 질화막, 도전성 금속 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 도전층(150)은 Ti, Ti 산화물, Ti 질화물, Ti 산질화물, Co, Co 산화물, Co 질화물, Co 산질화물, Nb, Nb 산화물, Nb 질화물, Nb 산질화물, Sn, Sn 산화물, Sn 질화물, Sn 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 도전층(150)은 TiN, CoN, NbN, SnO2, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 도전층(150)을 형성하기 위하여, CVD, PECVD, MOCVD(metal organic CVD), 또는 ALD(atomic layer deposition) 공정을 이용할 수 있다.
도 8f를 참조하면, 도 8e의 결과물에서 몰드 구조물 패턴(MSP)의 최상층인 상부 지지 패턴(144P)의 상면이 노출될 때까지 에치백(etchback) 공정 또는 CMP(chemical mechanical polishing) 공정을 이용하여 도전층(150)의 일부와 상부 스페이서 지지막(146)의 일부를 제거한다. 그 결과, 도전층(150) 중 복수의 홀(BH)(도 8d 참조) 내에 남아 있는 부분들로 이루어지는 복수의 하부 전극(LE)이 얻어지고, 상부 스페이서 지지막(146) 중 복수의 홀(BH)(도 8d 참조) 내에 남아 있는 부분들로 이루어지는 복수의 상부 스페이서 지지 패턴(146P)이 얻어질 수 있다.
복수의 상부 스페이서 지지 패턴(146P)은 몰드 구조물 패턴(MSP)과 복수의 하부 전극(LE) 각각의 사이에 개재된 복수의 링 형상으로 남게 될 수 있다.
복수의 하부 전극(LE)이 형성된 후, 복수의 하부 전극(LE) 각각의 상단부 사이의 공간은 경사 측벽(SSW)을 포함하는 상부 지지 패턴(144P)과, 상부 지지 패턴(144P)의 경사 측벽(SSW)을 덮는 복수의 상부 스페이서 지지 패턴(146P)으로 채워질 수 있다. 복수의 상부 스페이서 지지 패턴(146P)이 상부 지지 패턴(144P)과 복수의 하부 전극(LE) 각각의 사이에 남아 있게 됨으로써, 복수의 하부 전극(LE) 각각의 상단부 사이의 이격 거리가 증가될 수 있다.
도 8g를 참조하면, 도 8f의 결과물에서 상부 지지 패턴(144P) 및 복수의 상부 스페이서 지지 패턴(146P)의 일부를 제거하여 복수의 상부 홀(UH)을 형성한 후, 복수의 상부 홀(UH)을 통해 제3 몰드 패턴(136P) 및 제2 몰드 패턴(134P)을 습식으로 제거한다. 그 후, 복수의 상부 홀(UH)을 통해 노출된 하부 지지 패턴(142P)의 일부를 제거하여 복수의 하부 홀(LH)을 형성한 후, 복수의 하부 홀(LH)을 통해 제1 몰드 패턴(132P)을 습식으로 제거하여 절연 패턴(126P)의 상면을 노출시킬 수 있다.
복수의 상부 홀(UH) 및 복수의 하부 홀(LH) 각각의 평면 형상을 다양하게 함으로써, 도 2a에 예시한 평면 형상을 가지는 복수의 상부 홀(UH), 도 5a 및 도 5b에 예시한 평면 형상을 가지는 복수의 상부 홀(UH4), 도 6a에 예시한 평면 형상을 가지는 복수의 상부 홀(UH5), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 평면 형상을 가지는 다양한 형상의 복수의 상부 홀 및 복수의 하부 홀을 형성할 수 있다.
제1 몰드 패턴(132P), 제2 몰드 패턴(134P), 및 제3 몰드 패턴(136P)이 제거된 후, 복수의 하부 전극(LE)의 측벽들이 노출되고 복수의 하부 전극(LE) 각각의 사이의 공간에 남아 있는 상부 지지 패턴(144P) 및 복수의 상부 스페이서 지지 패턴(146P)은 상부 지지 구조물(USS)을 구성할 수 있다.
제3 몰드 패턴(136P) 및 제2 몰드 패턴(134P)을 습식으로 제거하는 공정과, 제1 몰드 패턴(132P)을 습식으로 제거하는 공정에서는 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 식각액을 이용할 수 있다. 제3 몰드 패턴(136P) 및 제2 몰드 패턴(134P)을 습식으로 제거하는 동안, 제3 몰드 패턴(136P)과 하부 전극(LE)과의 사이에 남아 있던 상부 스페이서 지지막(146)도 상기 식각액에 노출될 수 있다. 복수의 상부 스페이서 지지 패턴(146P) 중 제3 몰드 패턴(136P)과 하부 전극(LE)과의 사이에 개재되어 있던 부분들은 도 8d를 참조하여 전술한 바와 같이 비교적 작은 수평 방향 폭(W11)을 가지므로, 제3 몰드 패턴(136P) 및 제2 몰드 패턴(134P)을 습식으로 제거하는 동안 상기 식각액에 노출되는 복수의 상부 스페이서 지지 패턴(146P) 각각의 하측 부분도 상기 식각액에 의해 제거될 수 있다. 그 결과, 복수의 상부 스페이서 지지 패턴(146P)은 상부 지지 패턴(144P)과 복수의 하부 전극(LE)과의 사이에 있는 부분만 남게 될 수 있다.
일부 실시예들에서, 하부 지지 패턴(142P)의 상면 레벨(LV1)과 상부 지지 패턴(144P)의 저면 레벨(LV2)과의 사이에는 복수의 상부 스페이서 지지 패턴(146P)이 남아 있지 않고 하부 전극(LE)의 측벽이 노출될 수 있다.
다른 일부 실시예들에서, 제3 몰드 패턴(136P) 및 제2 몰드 패턴(134P)을 습식으로 제거한 후 얻어진 결과물에서 복수의 상부 스페이서 지지 패턴(146P) 중 적어도 일부가 하부 지지 패턴(142P)의 상면 레벨(LV1)과 상부 지지 패턴(144P)의 저면 레벨(LV2)과의 사이에서 하부 전극(LE)의 측벽을 덮도록 상부 지지 패턴(144P)의 저면 레벨(LV2)보다 더 낮은 레벨(LV3)(도 3 참조)까지 기판(110)을 향해 연장된 상태로 남아 있을 수 있다. 이 경우, 도 3에 예시한 바와 같이 돌출부(PR2)를 가지는 상부 스페이서 지지 패턴(246P)이 얻어질 수 있다.
또 다른 일부 실시예들에서, 제3 몰드 패턴(136P) 및 제2 몰드 패턴(134P)을 습식으로 제거하는 동안, 복수의 상부 스페이서 지지 패턴(146P) 각각에서 상부 지지 패턴(144P)과 복수의 하부 전극(LE)과의 사이에 남아 있는 일부가 제거될 수 있다. 그 결과, 도 4에 예시한 바와 같이 상부 지지 패턴(144P)의 저면 레벨(LV2)보다 더 높은 레벨(LV4)의 저면(RS3)을 가지는 복수의 상부 스페이서 지지 패턴(346P)이 얻어질 수 있다.
또 다른 일부 실시예들에서, 제3 몰드 패턴(136P) 및 제2 몰드 패턴(134P)을 습식으로 제거하는 동안, 도 8f의 결과물로부터 복수의 하부 전극(LE) 각각의 일부, 상부 지지 패턴(144P)의 일부, 및 복수의 상부 스페이서 지지 패턴(146P) 각각의 일부가 제거될 수 있다. 그 결과, 도 7에 예시한 바와 같이, 볼록한 곡면으로 이루어지는 상면(644T) 및 저면(644B)을 가지는 상부 지지 패턴(644P), 상부 지지 패턴(644P)의 수직 방향 길이보다 더 작은 수직 방향 길이를 가지는 복수의 상부 스페이서 지지 패턴(646P), 그리고 볼록한 곡면으로 이루어지는 상면(LE6T)을 가지는 복수의 하부 전극(LE6)이 얻어질 수 있다.
도 8h를 참조하면, 하부 전극(LE)의 노출된 표면들을 덮는 유전막(160)을 형성한다.
유전막(160)을 형성하기 위하여 ALD 공정을 이용할 수 있다. 유전막(160)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, Nb2O5, CeO2, TiO2, GeO2, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
그 후, 도 8h의 결과물 상에서 유전막(160)을 덮는 상부 전극(UE)을 형성하여 도 2b에 예시한 커패시터(CP1)를 포함하는 집적회로 소자(100)를 제조할 수 있다. 상부 전극(170)을 형성하기 위하여, CVD, MOCVD, PVD, 또는 ALD 공정을 이용할 수 있다.
도 8a 내지 도 8h를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 복수의 하부 전극(LE) 각각의 상단부 사이의 공간이 상부 지지 패턴(144P)과 상부 스페이서 지지 패턴(146P)으로 채워짐으로써 복수의 하부 전극(LE) 각각의 상단부 사이에서 충분한 이격 거리가 확보될 수 있다. 따라서, 커패시턴스를 향상시키기 위하여 복수의 하부 전극(LE)의 높이가 커지고 아스펙트 비가 비교적 커지는 경우에도 복수의 하부 전극(LE)이 기울어지거나 쓰러지는 등의 문제를 방지할 수 있고, 그에 따라 인접한 복수의 하부 전극(LE) 간의 원하지 않는 단락이 발생되는 등의 문제를 방지할 수 있으며, 집적회로 소자의 양산성 및 신뢰성을 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
142P: 하부 지지 패턴, 144P: 상부 지지 패턴, 146P: 상부 스페이서 지지 패턴, 160: 유전막, LE: 하부 전극, UE: 상부 전극.

Claims (20)

  1. 기판 상에 형성된 하부 전극과,
    상기 하부 전극의 주위에서 상기 하부 전극을 지지하는 상부 지지 구조물을 포함하고,
    상기 상부 지지 구조물은
    상기 하부 전극을 포위하면서 상기 기판과 평행인 수평 방향으로 연장되고 상기 하부 전극이 관통하는 홀을 가지는 상부 지지 패턴과,
    상기 홀 내에서 상기 상부 지지 패턴과 상기 하부 전극과의 사이에 개재되고, 상기 상부 지지 패턴에 접하는 외측벽과 상기 하부 전극에 접하는 내측벽을 가지고, 상기 수평 방향에서 상기 기판에 가까워질수록 더 작은 폭을 가지는 상부 스페이서 지지 패턴을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 상부 지지 패턴은 상기 상부 스페이서 지지 패턴을 사이에 두고 상기 하부 전극으로부터 이격되고 상기 하부 전극에 대면하는 경사 측벽을 가지고, 상기 경사 측벽은 상기 기판에 가까울수록 상기 하부 전극에 더 가까운 집적회로 소자.
  3. 제1항에 있어서,
    상기 상부 스페이서 지지 패턴은 상기 하부 전극과 동심적으로 배치되어 상기 하부 전극의 상단부를 포위하는 링 형상을 가지는 집적회로 소자.
  4. 제1항에 있어서,
    상기 상부 스페이서 지지 패턴은 실리콘 탄화질화막, 보론 함유 실리콘 질화막, 또는 이들의 조합으로 이루어지는 집적회로 소자.
  5. 제1항에 있어서,
    상기 상부 지지 패턴 및 상기 상부 스페이서 지지 패턴은 서로 다른 물질로 이루어지는 집적회로 소자.
  6. 제1항에 있어서,
    상기 상부 지지 패턴은 제1 탄소 원자 함량비를 가지는 실리콘 탄화질화막으로 이루어지고, 상기 상부 스페이서 지지 패턴은 제2 탄소 원자 함량비를 가지는 실리콘 탄화질화막으로 이루어지고, 상기 제2 탄소 원자 함량비는 상기 제1 탄소 원자 함량비보다 큰 집적회로 소자.
  7. 제1항에 있어서,
    상기 상부 지지 패턴은 3.5 원자% 내지 4.5 원자%의 범위 내에서 선택되는 제1 탄소 원자 함량비를 가지고, 상기 상부 스페이서 지지 패턴은 4.5 원자% 내지 5.5 원자%의 범위 내에서 선택되고 상기 제1 탄소 원자 함량비보다 큰 제2 탄소 원자 함량비를 가지는 집적회로 소자.
  8. 제1항에 있어서,
    상기 상부 지지 패턴은 제1 밀도를 가지고, 상기 상부 스페이서 지지 패턴은 상기 제1 밀도보다 작은 제2 밀도를 가지는 집적회로 소자.
  9. 기판 상에서 서로 이격되어 배치된 복수의 하부 전극과,
    상기 기판과 평행인 수평 방향으로 연장되고 상기 복수의 하부 전극이 관통하는 복수의 홀을 가지는 상부 지지 패턴과,
    상기 복수의 홀 각각의 내부에 하나씩 배치된 복수의 상부 스페이서 지지 패턴을 포함하고,
    상기 복수의 상부 스페이서 지지 패턴은 각각 상기 상부 지지 패턴에 접하는 외측벽과 상기 복수의 하부 전극 중에서 선택된 하나의 하부 전극에 접하는 내측벽을 가지고, 상기 수평 방향에서 상기 기판에 가까워질수록 더 작은 폭을 가지는 집적회로 소자.
  10. 제9항에 있어서,
    상기 상부 지지 패턴은 상기 기판으로부터 멀어지는 방향으로 볼록한 곡면으로 이루어지는 상면과, 상기 기판을 향해 볼록한 곡면으로 이루어지는 저면을 가지고,
    상기 복수의 상부 스페이서 지지 패턴은 각각 상기 선택된 하나의 하부 전극과 동심적으로 배치되어 상기 선택된 하나의 하부 전극을 포위하는 링(ring) 형상을 가지고, 상기 복수의 상부 스페이서 지지 패턴 중 적어도 하나의 상부 스페이서 지지 패턴은 폐쇄 링(closed ring) 중 일부가 생략된 개방 링(open ring) 형상을 가지는 집적회로 소자.
  11. 제9항에 있어서,
    상기 복수의 상부 스페이서 지지 패턴은 각각 실리콘 탄화질화막, 보론 함유 실리콘 질화막, 또는 이들의 조합으로 이루어지고,
    상기 복수의 상부 스페이서 지지 패턴 각각의 탄소 함량비는 상기 상부 지지 패턴의 탄소 원자 함량비보다 더 큰 집적회로 소자.
  12. 제9항에 있어서,
    상기 복수의 상부 스페이서 지지 패턴 각각의 밀도는 상기 상부 지지 패턴의 밀도보다 작은 집적회로 소자.
  13. 기판 상에서 서로 이격되어 배치된 복수의 하부 전극과,
    상기 기판과 평행인 수평 방향으로 연장되고 상기 복수의 하부 전극이 관통하는 복수의 홀을 가지는 상부 지지 패턴과, 상기 복수의 홀 각각에 하나씩 배치된 복수의 상부 스페이서 지지 패턴을 포함하는 상부 지지 구조물과,
    상기 기판과 상기 상부 지지 구조물과의 사이에서 상기 수평 방향으로 연장되고 상기 복수의 하부 전극에 접하는 하부 지지 패턴과,
    상기 복수의 하부 전극, 상기 상부 지지 구조물, 상기 복수의 상부 스페이서 지지 패턴, 및 상기 하부 지지 패턴에 접하는 유전막과,
    상기 유전막을 사이에 두고 상기 복수의 하부 전극과 대면하는 상부 전극을 포함하고,
    상기 복수의 상부 스페이서 지지 패턴은 각각 상기 복수의 홀 내에서 상기 상부 지지 패턴에 접하는 외측벽과 상기 복수의 하부 전극 중에서 선택된 하나의 하부 전극에 접하는 내측벽을 가지고, 상기 수평 방향에서 상기 기판에 가까워질수록 더 작은 폭을 가지는 집적회로 소자.
  14. 제13항에 있어서,
    상기 하부 지지 패턴 및 상기 상부 지지 패턴은 동일한 물질로 이루어지고,
    상기 복수의 상부 스페이서 지지 패턴 각각의 탄소 함량비는 상기 하부 지지 패턴 및 상기 상부 지지 패턴 각각의 탄소 원자 함량비보다 더 크고,
    상기 복수의 상부 스페이서 지지 패턴 각각의 밀도는 상기 하부 지지 패턴 및 상기 상부 지지 패턴 각각의 밀도보다 작은 집적회로 소자.
  15. 제13항에 있어서,
    상기 하부 지지 패턴 및 상기 상부 지지 패턴은 각각 3.5 원자% 내지 4.5 원자%의 범위 내에서 선택되는 제1 탄소 원자 함량비를 가지는 실리콘 탄화질화막으로 이루어지고,
    상기 복수의 상부 스페이서 지지 패턴은 각각 4.5 원자% 내지 5.5 원자%의 범위 내에서 선택되고 상기 제1 탄소 원자 함량비보다 큰 제2 탄소 원자 함량비를 가지는 실리콘 탄화질화막으로 이루어지는 집적회로 소자.
  16. 기판 상에 차례로 적층된 몰드 패턴 및 상부 지지 패턴을 포함하고 복수의 홀이 형성된 몰드 구조물 패턴을 형성하는 단계와,
    상기 상부 지지 패턴의 측벽 및 상면을 덮는 상부 스페이서 지지막을 형성하는 단계와,
    상기 복수의 홀 각각의 내부에 상기 상부 스페이서 지지막 및 상기 몰드 패턴에 접하는 복수의 하부 전극을 형성하는 단계와,
    상기 상부 지지 패턴의 상면이 노출되도록 상기 상부 스페이서 지지막의 일부를 제거하여 상기 상부 지지 패턴과 상기 복수의 하부 전극 각각의 사이에 개재된 복수의 상부 스페이서 지지 패턴을 형성하는 단계와,
    상기 복수의 하부 전극 각각의 측벽이 노출되도록 상기 몰드 패턴을 제거하는 단계를 포함하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 몰드 구조물 패턴을 형성하는 단계에서 상기 상부 지지 패턴은 상기 복수의 홀을 한정하는 복수의 경사 측벽을 가지도록 형성되고,
    상기 상부 스페이서 지지막을 형성하는 단계에서 상기 상부 스페이서 지지막은 상기 경사 측벽을 덮으며 상기 기판과 평행인 수평 방향에서 상기 기판으로부터 멀어질수록 더 큰 폭을 가지도록 형성되는 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 상부 스페이서 지지막은 실리콘 탄화질화막, 보론 함유 실리콘 질화막, 또는 이들의 조합으로 이루어지는 집적회로 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 몰드 구조물 패턴을 형성하는 단계에서 상기 상부 지지 패턴은 제1 탄소 원자 함량비를 가지는 실리콘 탄화질화막으로 형성되고,
    상기 상부 스페이서 지지막을 형성하는 단계에서, 상기 상부 스페이서 지지막은 제2 탄소 원자 함량비를 가지는 실리콘 탄화질화막으로 형성되고, 상기 제2 탄소 원자 함량비는 상기 제1 탄소 원자 함량비보다 더 큰 집적회로 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 몰드 구조물 패턴을 형성하는 단계에서 상기 상부 지지 패턴은 제1 밀도를 가지도록 형성되고,
    상기 상부 스페이서 지지막을 형성하는 단계에서, 상기 상부 스페이서 지지막은 상기 제1 밀도보다 작은 제2 밀도를 가지도록 형성되는 집적회로 소자의 제조 방법.
KR1020190114365A 2019-09-17 2019-09-17 집적회로 소자 및 그 제조 방법 KR20210032844A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190114365A KR20210032844A (ko) 2019-09-17 2019-09-17 집적회로 소자 및 그 제조 방법
US16/848,194 US11114398B2 (en) 2019-09-17 2020-04-14 Integrated circuit device including support patterns and method of manufacturing the same
DE102020111636.5A DE102020111636B4 (de) 2019-09-17 2020-04-29 Integrierte Schaltungsvorrichtung mit Stützstruktur für Elektroden
CN202010596850.8A CN112530948A (zh) 2019-09-17 2020-06-28 集成电路器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190114365A KR20210032844A (ko) 2019-09-17 2019-09-17 집적회로 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20210032844A true KR20210032844A (ko) 2021-03-25

Family

ID=74686765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190114365A KR20210032844A (ko) 2019-09-17 2019-09-17 집적회로 소자 및 그 제조 방법

Country Status (4)

Country Link
US (1) US11114398B2 (ko)
KR (1) KR20210032844A (ko)
CN (1) CN112530948A (ko)
DE (1) DE102020111636B4 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830907B2 (en) * 2022-04-08 2023-11-28 Nanya Technology Corporation Semiconductor structure and method of forming the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016688A (ja) * 2006-07-07 2008-01-24 Elpida Memory Inc 半導体装置の製造方法
TWI396260B (zh) 2009-10-21 2013-05-11 Inotera Memories Inc 半導體記憶體之電容下電極製造方法
KR101090369B1 (ko) 2010-07-07 2011-12-07 주식회사 하이닉스반도체 캐패시터 제조 방법
KR101817970B1 (ko) 2010-10-06 2018-01-15 삼성전자주식회사 접착 막 및 서포터를 갖는 반도체 소자
US8921977B2 (en) * 2011-12-21 2014-12-30 Nan Ya Technology Corporation Capacitor array and method of fabricating the same
KR101981724B1 (ko) * 2012-04-18 2019-05-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101935395B1 (ko) 2012-08-29 2019-01-04 삼성전자주식회사 캐패시터를 포함하는 반도체 장치의 제조 방법
KR101944479B1 (ko) * 2012-11-01 2019-01-31 삼성전자주식회사 반도체 장치의 캐패시터 및 캐패시터의 제조 방법
KR102065684B1 (ko) 2013-04-24 2020-01-13 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2015195262A (ja) * 2014-03-31 2015-11-05 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
KR102182569B1 (ko) 2014-08-12 2020-11-24 삼성전자주식회사 서포터들을 갖는 반도체 소자 및 그의 형성 방법
KR102247015B1 (ko) 2014-10-14 2021-05-03 삼성전자주식회사 캐패시터를 포함하는 반도체 장치 및 그의 제조 방법
KR102367394B1 (ko) * 2015-06-15 2022-02-25 삼성전자주식회사 캐패시터 구조체 및 이를 포함하는 반도체 소자
KR102304926B1 (ko) 2015-09-11 2021-09-24 삼성전자 주식회사 서포터들을 갖는 반도체 소자 및 그 제조 방법
KR102460564B1 (ko) * 2016-02-17 2022-11-01 삼성전자주식회사 반도체 소자
KR102473658B1 (ko) 2016-05-27 2022-12-02 삼성전자주식회사 반도체 소자
KR102623547B1 (ko) * 2016-12-08 2024-01-10 삼성전자주식회사 반도체 소자
US10763108B2 (en) 2017-08-18 2020-09-01 Lam Research Corporation Geometrically selective deposition of a dielectric film
KR102410013B1 (ko) * 2017-10-20 2022-06-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN110289258B (zh) 2018-03-19 2021-12-21 联华电子股份有限公司 半导体结构
KR20210027635A (ko) * 2019-08-29 2021-03-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
DE102020111636A1 (de) 2021-03-18
CN112530948A (zh) 2021-03-19
US20210082844A1 (en) 2021-03-18
US11114398B2 (en) 2021-09-07
DE102020111636B4 (de) 2022-04-21

Similar Documents

Publication Publication Date Title
CN106992156B (zh) 存储器阵列及其制造方法
JP6987876B2 (ja) メモリデバイスおよび方法
KR100566469B1 (ko) 반도체 디바이스 형성 방법
KR100640639B1 (ko) 미세콘택을 포함하는 반도체소자 및 그 제조방법
KR102484393B1 (ko) 반도체 소자 제조 방법 및 이에 의한 반도체 소자
KR20200073817A (ko) 스페이서를 포함하는 반도체 소자 및 그 제조 방법
US10622360B2 (en) Method of manufacturing a semiconductor device
CN105826166A (zh) 金属-绝缘体-金属（mim）电容器和形成方法
KR20090107707A (ko) 고집적 반도체 장치 내 수직형 트랜지스터의 제조 방법
WO2022166093A1 (zh) 半导体结构的制作方法及半导体结构
KR20200143109A (ko) 반도체 메모리 소자 및 이의 제조 방법
CN114256268A (zh) 半导体装置
EP4095909A1 (en) Semiconductor memory device and method of fabricating the same
US11398392B2 (en) Integrated circuit device and method of manufacturing the same
KR20210032844A (ko) 집적회로 소자 및 그 제조 방법
WO2023004937A1 (zh) 埋入式位线结构及其制作方法、半导体结构
TWI785508B (zh) 積體電路裝置
US20230117391A1 (en) Integrated circuit semiconductor device
US20230231036A1 (en) Manufacturing method of semiconductor structure and semiconductor structure
TWI834344B (zh) 積體電路半導體裝置
KR102253144B1 (ko) 반도체 메모리 장치의 제조 방법
CN111430362B (zh) 一种3d nand存储器件的制造方法
US20230108547A1 (en) Semiconductor device
KR102661930B1 (ko) 집적회로 소자
WO2022142293A1 (zh) 半导体结构及半导体结构的制作方法