KR101981724B1 - 반도체 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 장치에서는, 제 2 하부 전극 패턴에 의해 하부 전극의 심이 노출되지 않으므로, 심으로 인한 누설전류 문제를 해결할 수 있다. 또한 하부 전극의 측면과 접하는 적어도 한 층의 지지막 패턴을 포함하므로, 상기 하부전극의 쓰러짐을 방지할 수 있다.
Description
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
일 예로 디램 장치에서, 단위 셀의 피치도 작아지게 되어 실린더 또는 원통 형태의 하부전극의 형성에 한계가 있어, 플러그 형 또는 기둥 형태의 하부전극이 요구된다. 그러나 이러한 플러그 형 또는 기둥 형태의 하부전극을 형성시 심이 노출되어, 후속에 증착되는 유전막과 상부전극막이 심 속으로 들어갈 수 있다. 그러나 상기 심의 직경이 매우 미세하여 상기 심 속에서의 유전막의 두께가 균일하지 못하여 상부전극막과 하부전극이 접할 수 있으며 이에 따라 누설전류가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 누설전류를 방지할 수 있는 고집적화된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 하부전극의 쓰러짐을 방지할 수 있는 고집적화된 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에 배치되며, 내부에 심(seam)을 포함하는 하부 전극; 상기 하부 전극을 콘포말하게 덮는 유전막; 및 상기 유전막을 덮는 상부 전극을 포함하되, 상기 하부 전극의 상부면의 중심부의 높이는 가장자리부의 높이와 같거나 보다 높을 수 있다.
일 예에 있어서, 상기 하부 전극은 상기 심의 측면을 제공하는 제 1 하부 전극 패턴과 상기 심의 상부면을 제공하는 제 2 하부 전극 패턴을 포함할 수 있다. 이때, 상기 제 1 하부 전극 패턴은 연장되어 상기 제 2 하부 전극 패턴의 측면을 덮으며, 상기 제 1 하부 전극 패턴과 상기 제 2 하부 전극 패턴의 상부면들은 상기 유전막과 접할 수 있다.
다른 예에 있어서, 상기 하부 전극은 중공의(hollow) 제 1 하부 전극 패턴과, 상기 제 1 하부 전극 패턴의 내부 공간에 배치되며 심을 포함하는 제 2 하부 전극 패턴을 포함할 수 있다. 이때, 상기 제 1 하부 전극 패턴은 연장되어 상기 제 2 하부 전극 패턴의 측면을 덮으며, 상기 제 1 하부 전극 패턴과 상기 제 2 하부 전극 패턴의 상부면들은 상기 유전막과 접할 수 있다.
상기 제 1 하부 전극 패턴과 상기 제 2 하부 전극 패턴은 동일한 물질을 포함할 수 있다.
상기 심의 하단은 상기 하부 전극의 바닥면으로부터 이격될 수 있다.
상기 반도체 장치는, 상기 하부 전극의 측벽과 접하는 적어도 한층의 지지막 패턴을 더 포함할 수 있다.
상기 심의 상단은 상기 적어도 한 층의 지지막 패턴 중에 최상층 지지막 패턴의 하부면과 같거나 보다 낮게 위치할 수 있다.
상기 하부 전극의 상부면의 높이는 상기 적어도 한 층의 지지막 패턴 중에 최상층의 지지막 패턴의 상부면의 높이와 같거나 보다 높을 수 있다.
상기 적어도 한 층의 지지막 패턴은 이웃하는 적어도 두개의 하부 전극들의 측벽과 동시에 접할 수 있다.
상기 반도체 장치는, 상기 기판 내에 게이트 절연막을 개재하여 배치되는 셀 게이트 전극; 상기 셀 게이트 전극의 일 측에 인접한 상기 기판에 배치되며 상기 하부 전극과 전기적으로 연결되는 제 1 불순물 주입 영역; 및 상기 셀 게이트 전극의 타 측에 인접한 상기 기판에 배치되는 제 2 불순물 주입 영역을 더 포함할 수 있다.
상기 반도체 장치는, 상기 제 1 불순물 주입 영역과 상기 하부전극 사이에 개재되는 콘택 플러그; 및 상기 콘택 플러그와 상기 하부 전극 사이에 개재되는 접착층을 더 포함할 수 있다. 이때, 상기 하부전극은 티타늄 질화막을 포함할 수 있으며, 상기 접착층은 티타늄막을 포함할 수 있다.
상기 기판은 주변회로 영역과 상기 하부 전극이 배치되는 셀 어레이 영역을 포함할 수 있으며, 상기 반도체 장치는, 상기 셀 어레이 영역에서 배치되며, 상기 제 2 불순물 주입 영역과 전기적으로 연결되는 비트라인; 및 상기 주변회로 영역에서 상기 기판 상에 배치되는 주변회로 게이트 전극을 더 포함할 수 있다. 이때, 상기 주변회로 게이트 전극은 상기 비트라인과 동일한 물질을 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 적어도 한 층의 몰드막을 형성하는 단계; 상기 몰드막을 패터닝하여 하부 전극 홀을 형성하는 단계; 상기 하부 전극 홀의 적어도 바닥과 측벽을 덮는 제 1 하부 전극막을 형성하는 단계; 상기 하부 전극 홀의 상부 측벽이 일부 노출되도록 상기 하부 전극 홀 상부의 제 1 하부 전극막을 제거하여 상기 하부 전극 홀 안에 중공의(hollow) 제 1 하부 전극 패턴을 형성하는 단계; 상기 제 1 하부 전극 패턴 상에 제 2 하부 전극막을 형성하여 적어도 상기 제 1 하부 전극 패턴의 입구를 막는 단계; 및 최상층의 상기 몰드막 상의 상기 제 2 하부 전극막을 제거하여 상기 제 1 하부 전극 패턴의 중심 상부에 제 2 하부 전극 패턴을 형성하는 단계를 포함한다.
일 예에 있어서, 상기 제 1 하부 전극막은 상기 하부 전극 홀의 입구를 막으며, 내부에 심을 포함하도록 형성될 수 있다. 이때, 상기 하부 전극 홀 상부의 상기 제 1 하부 전극막을 제거하는 단계는, 상기 심을 노출시킬 수 있다.
다른 예에 있어서, 상기 제 2 하부 전극막은 상기 제 1 하부 전극 패턴의 내측벽을 덮으며 내부에 심을 포함하도록 형성될 수 있다.
상기 방법은, 상기 하부 전극 홀을 형성하기 전에, 상기 몰드막 상에 적어도 한 층의 지지막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 하부 전극 홀을 형성하는 단계는 상기 지지막과 상기 몰드막을 패터닝하는 단계를 포함할 수 있다.
상기 제 1 하부 전극 패턴과 상기 제 2 하부 전극 패턴은 하부 전극을 구성할 수 있다.
상기 방법은, 상기 적어도 한 층의 지지막을 일부 제거하여 적어도 한 층의 지지막 패턴을 형성하고, 상기 몰드막을 노출시키는 단계; 상기 노출된 몰드막을 제거하여 상기 지지막 패턴의 상부면, 측벽 및 하부면과 상기 하부 전극의 측면 및 상부면을 노출시키는 단계; 유전막을 콘포말하게 형성하는 단계; 및 상부 전극막을 형성하는 단계를 더 포함할 수 있다.
상기 지지막 패턴을 형성하는 동안, 상기 하부전극의 상부 모서리도 식각되어 라운드지도록(rounded) 형성될 수 있다.
상기 방법은, 상기 제 1 하부 전극막을 형성하기 전에, 상기 하부 전극 홀의 바닥과 상기 하부 전극 홀의 상단 측벽을 덮는 접착막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 하부 전극 홀 상부의 제 1 하부 전극막을 제거하는 단계는 상기 하부 전극 홀 상단 측벽의 상기 접착막을 제거하는 단계를 포함할 수 있다.
구체적인 일 예에 있어서, 상기 제 1 하부 전극막과 상기 제 2 하부 전극막 중 적어도 하나는 500℃ 이하의 온도에서 화학기상증착 공정 또는 원자박막증착 공정을 진행하여 증착되는 티타늄질화막으로 형성될 수 있다.
상기 제 1 하부 전극막은 상기 하부 전극 홀의 입구를 막지 않도록 형성될 수 있다.
상기 제 2 하부 전극 패턴의 하부면은 상기 적어도 한 층의 지지막 중 최상층의 지지막의 하부면과 같거나 보다 낮게 형성될 수 있다.
상기 몰드막은 폴리실리콘 및 실리콘 산화막 중 적어도 하나를 포함할 수 있다.
상기 하부 전극 홀 상부의 상기 제 1 하부 전극막을 제거하는 단계와 상기 제 2 하부 전극막을 제거하는 단계는 전면 에치백 공정을 이용하여 진행될 수 있다.
본 발명의 일 예에 따른 반도체 장치 및 이의 제조 방법에서는, 제 2 하부 전극 패턴에 의해 하부 전극의 심이 노출되지 않으므로, 심으로 인한 누설전류 문제를 해결할 수 있다. 또한 하부 전극의 측면과 접하는 적어도 한 층의 지지막 패턴을 포함하므로, 상기 하부전극의 쓰러짐을 방지할 수 있다. 또한, 심이 하부 전극의 바닥면으로부터 이격되므로 그 하부에 배치되는 컨택과의 접촉 저항이 향상될 수 있다.
도 1은 본 발명에 따른 반도체 장치의 평면도이다.
도 2는 본 발명의 실시예 1에 따라 도 1을 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들을 나타낸다.
도 3 내지 13, 14a, 15 및 16은 도 2의 A-A'선 및 B-B'선에 따른 단면도들을 포함하는 반도체 장치를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 14b는 도 14a의 'P' 부분을 확대한 도면이다.
도 17은 본 발명의 실시예 2에 따라 도 1을 A-A'선, 및 B-B'선으로 자른 단면도들을 나타낸다.
도 18 내지 20은 도 18의 A-A'선 및 B-B'선에 따른 단면도들을 포함하는 반도체 장치를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 21은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 22는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 2는 본 발명의 실시예 1에 따라 도 1을 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들을 나타낸다.
도 3 내지 13, 14a, 15 및 16은 도 2의 A-A'선 및 B-B'선에 따른 단면도들을 포함하는 반도체 장치를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 14b는 도 14a의 'P' 부분을 확대한 도면이다.
도 17은 본 발명의 실시예 2에 따라 도 1을 A-A'선, 및 B-B'선으로 자른 단면도들을 나타낸다.
도 18 내지 20은 도 18의 A-A'선 및 B-B'선에 따른 단면도들을 포함하는 반도체 장치를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 21은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 22는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 본 발명에 따른 반도체 장치의 평면도이다. 도 2는 본 발명의 실시예 1에 따라 도 1을 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들을 나타낸다.
도 1 및 도 2를 참조하면, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)을 포함하는 기판(1)이 준비된다. 상기 기판(1)에는 활성 영역(AR)을 정의하는 소자분리막(3)이 배치된다. 상기 셀 어레이 영역(CAR)에서 상기 활성 영역(AR)은 평면적으로 제 1 방향(D1)으로 길쭉한 바(Bar) 형태를 가질 수 있으며, 복수개로 서로 평행하게 배치될 수 있다. 상기 기판(1) 내에는 상기 활성 영역(AR)과 상기 소자분리막(3)을 가로질러 제 2 방향(D2)으로 연장되는 복수개의 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)은 폴리실리콘, 금속 실리사이드 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 제 2 방향(D2)은 상기 제 1 방향(D1)과 교차한다. 상기 워드라인들(WL)은 리세스된 영역(R) 내에 배치된다. 상기 워드라인들(WL)의 상부면은 상기 기판(1)의 상부면 보다 낮게 배치될 수 있다. 상기 워드라인(WL)은 셀 게이트 패턴으로도 명명될 수 있다. 상기 워드라인들(WL)과 상기 기판(1) 사이에는 게이트 절연막(7)이 개재된다. 상기 워드라인(WL)의 일 측의 상기 기판(1)에는 제 1 불순물 주입 영역(11)이 배치되고, 상기 워드라인(WL)의 타 측의 상기 기판(1)에는 제 2 불순물 주입 영역(13)이 배치된다. 상기 제 2 불순물 주입 영역(13)은 이웃하는 두개의 워드라인들(WL) 사이에 배치될 수 있다. 상기 제 2 불순물 주입 영역(13)은 상기 제 1 불순물 주입 영역(11) 보다 깊은 하부면을 가질 수 있다. 상기 워드라인들(WL)의 상부에는 캐핑막(9)이 배치될 수 있다. 상기 캐핑막(9)은 상기 기판(1)과 동일한 높이의 상부면을 가질 수 있다.
본 실시예에서, 상기 워드라인들(WL)이 리세스된 영역(R) 내에 배치되므로 셀 트랜지스터가 리세스된 채널 영역을 가지게 된다. 이로써 쇼트 채널 효과(short channel effect) 특성을 개선할 수 있어 고집적화된 반도체 장치에서 누설 전류를 차단할 수 있다.
상기 셀 어레이 영역(CAR)에서 상기 기판(1) 상에는 제 1 절연막(15)이 배치될 수 있다. 상기 제 1 절연막(15) 상에는 상기 제 1 방향(D1)과 상기 제 2 방향(D2)과 동시에 교차하는 제 3 방향(D3)으로 연장되는 비트라인(BL)이 배치된다. 상기 비트라인(BL)은 금속함유막일 수 있다. 상기 비트라인(BL)은 상기 제 1 절연막(15)을 관통하여 상기 제 2 불순물 주입 영역(13)과 접하는 비트라인 노드 콘택(17)에 의해 상기 제 2 불순물 주입 영역(13)과 전기적으로 연결된다. 상기 비트라인 노드 콘택(17)은 금속실리사이드막, 폴리실리콘막, 금속질화막, 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 제 1 절연막(15) 상에는 제 2 절연막(21)이 배치될 수 있다. 스토리지 노드 콘택(19)은 상기 제 2 절연막(21)과 상기 제 1 절연막(15)을 관통하여 상기 제 1 불순물 주입 영역(11)과 접한다. 상기 스토리지 노드 콘택(19)은 금속실리사이드막, 폴리실리콘막, 금속질화막 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 스토리지 노드 콘택(19)은 티타늄/티타늄질화막/폴리실리콘막/코발트실리사이드막이 차례로 적층된 구조를 가질 수 있다.
상기 주변 회로 영역(PCR)에서, 상기 기판(1) 상에는 주변회로 게이트 전극(68)이 배치된다. 상기 주변 게이트 전극(68)은 차례로 적층된 제 1 게이트막(64)와 제 2 게이트막(66)을 포함할 수 있다. 상기 제 1 게이트막(64)은 폴리실리콘일 수 있으며, 상기 제 2 게이트막(66)은 금속함유막일 수 있다. 상기 제 2 게이트막(66)은 상기 비트라인(BL)과 동일한 물질을 포함할 수 있다. 이와 같이, 셀 어레이 영역의 상기 비트라인(BL)의 물질을 주변회로 영역의 게이트 전극 물질로도 사용하므로, 게이트 전극을 위한 추가적인 증착 공정을 필요로 하지 않아 공정을 단순화할 수 있으며, 층간 두께를 감소시킬 수 있다.
상기 주변 게이트 전극(68)의 일 측의 상기 기판(1)에는 주변 불순물 주입 영역(69)이 배치된다. 상기 주변회로 영역(PCR)의 상기 기판(1)은 제 3 절연막(22)으로 덮일 수 있다. 상기 제 2 절연막(21)과 상기 제 3 절연막(22) 상에는 식각 저지막(23)이 배치된다. 상기 제 1 내지 제 3 절연막들(15, 21, 22)은 실리콘 산화막 계열의 물질을 포함할 수 있다. 상기 식각 저지막(23)은 실리콘 질화막 계열의 물질을 포함할 수 있다. 상기 비트라인(BL)은 상기 식각 저지막(23)을 관통하는 제 1 콘택(72), 상기 식각 저지막(23) 상에 배치되는 배선(70), 및 상기 식각 저지막(23)과 상기 제 3 절연막(22)을 관통하여 상기 주변 불순물 주입 영역(69)과 접하는 제 2 콘택(74)에 의해 상기 주변 불순물 주입 영역(69)과 전기적으로 연결될 수 있다.
계속해서, 상기 셀 어레이 영역(CAR)에서 상기 제 2 절연막(21) 상에 하부전극(60)이 배치된다. 상기 하부전극(60)은 상기 식각 저지막(23)을 관통하여 상기 스토리지 노드 콘택(19)과 전기적으로 연결될 수 있다. 상기 하부전극(60)과 상기 스토리지 노드 콘택(19) 사이에는 접착막(37)이 개재될 수 있다. 상기 접착막(37)은 티타늄 또는 탄탈륨일 수 있다. 상기 접착막(37)은 상기 하부전극(60)과 상기 스토리지 노드 콘택(19) 사이의 접착력을 개선시킬 수 있다. 상기 하부전극(60)은 플러그형 또는 기둥 형태를 가질 수 있다. 상기 하부전극(60)은 내부에 심(seam, S)을 포함한다. 상기 하부전극(60)은 제 1 하부전극 패턴(39a)과 제 2 하부전극 패턴(42a)을 포함할 수 있다. 상기 제 1 하부전극 패턴(39a)은 상기 심(S)의 측면과 하단을 제공하고, 상기 제 2 하부전극 패턴(42a)은 상기 심(S)의 상부면을 제공할 수 있다. 상기 제 1 하부 전극 패턴(39a)과 상기 제 2 하부 전극 패턴(42a) 사이의 경계는 불분명하거나 안보일 수 있다. 즉, 상기 하부전극(60)은 상기 제 1 하부 전극 패턴(39a)과 상기 제 2 하부 전극 패턴(42a)이 경계면 없이 하나의 일체로 연결되어 구성될 수 있다. 상기 제 1 하부 전극 패턴(39a)과 상기 제 2 하부 전극 패턴(42a)은 상기 반도체 장치의 제조 과정상 이해를 돕기 위해 나누어진 것이다.
상기 심(S)은 상기 하부전극(60)의 하부면으로부터 이격된다. 이로써, 상기 하부전극(60)이 상기 접착막(37) 및 상기 스토리지 노드 콘택(19)과 전기적으로 잘 연결이 될 수 있으며 접합 저항을 줄일 수 있다. 상기 제 1 하부전극 패턴(39a)은 상기 제 2 하부전극 패턴(42a)과 동일한 물질을 포함할 수 있다. 상기 제 1 하부전극 패턴(39a)과 상기 제 2 하부전극 패턴(42a)은 금속함유막을 포함할 수 있으며, 예를 들면 티타늄질화막을 포함할 수 있다. 상기 제 1 하부전극 패턴(39a)과 상기 제 2 하부전극 패턴(42a)은 평탄한 상부면들을 포함할 수 있다. 즉, 상기 하부전극(60)의 상부면은 평탄할 수 있다. 또는 상기 하부전극(60)의 상부 모서리는 (도 14b에서처럼) 라운드질 수 있다. 이로써, 상기 하부전극(60)의 상부면의 중심부의 높이는 그 가장자리부의 높이와 같거나 보다 높을 수 있다.
상기 심(S)은 상기 제 2 하부전극 패턴(42a)에 의해 노출되지 않으므로, 상기 심(S)의 노출에 의해 발생될 수 있는 누설전류 문제를 해결할 수 있다.
상기 하부전극(60)의 측벽은 적어도 한 층의 지지막 패턴(40a, 41a)과 접한다. 본 실시예에서, 예시적으로 상기 지지막 패턴(40a, 41a)은 두 층으로 배치될 수 있다. 즉 제 1 지지막 패턴(40a)과 제 2 지지막 패턴(41a)이 배치될 수 있다. 상기 하부전극(60)의 상부면의 높이는 상기 지지막 패턴들(40a, 41a) 중에 최상층에 배치되는 제 2 지지막 패턴(41a)의 상부면의 높이와 같거나 보다 높을 수 있다. 상기 심(S)의 상단은 상기 지지막 패턴들(40a, 41a) 중에 최상층에 배치되는 제 2 지지막 패턴(41a)의 하부면과 같거나 보다 낮게 위치할 수 있다. 따라서, 이와 같이 상기 심(S)이 상기 하부 전극(60)의 상부면으로부터 깊게 위치하므로, 제조 공정 중에 상기 하부 전극(60)의 상부가 일부 손실되더라도, 상기 심(S)이 노출될 가능성이 낮아져 공정 마진이 커진다. 이로써, 상기 심(S)의 노출에 의해 발생될 수 있는 누설전류 문제를 해결할 수 있다.
상기 지지막 패턴들(40a, 41a)은 이웃하는 적어도 두개의 하부전극들(60)의 측면과 동시에 접할 수 있다. 도 1의 평면도에서 상기 지지막 패턴들(40a, 41a)은 예시적으로 이웃하는 6개의 하부전극들(60)의 측면과 동시에 접한다. 상기 지지막 패턴들(40a, 41a)의 평면 형태는 다양할 수 있다. 상기 지지막 패턴들(40a, 41a)은 상기 하부전극들(60)의 쓰러짐을 방지할 수 있다.
상기 하부전극(60)의 상부면과 측면들 그리고 상기 지지막 패턴들(40a, 41a)의 상부면, 하부면 및 측면들은 유전막(48)으로 콘포말하게 덮인다. 상기 유전막(48)은 고유전율을 가지는 금속산화물을 포함할 수 있다. 상기 유전막(48)은 상부전극막(50)으로 콘포말하게 덮일 수 있다. 상기 하부전극(60), 상기 유전막(48) 및 상기 상부전극막(50)은 캐패시터(CP)를 구성할 수 있다. 상기 상부전극막(50)은 예를 들면 티타늄질화막일 수 있다. 상기 상부전극막(50)은 플레이트 전극막(62)으로 덮일 수 있다. 상기 플레이트 전극막(62)은 예를 들면 텅스텐을 포함할 수 있다. 상기 플레이트 전극막(62)은 상기 하부전극들(60) 사이, 상기 지지막 패턴들(40a, 41a) 사이, 그리고 상기 하부전극(60)과 이에 인접한 상기 지지막 패턴들(40a, 41a) 사이의 공간을 채울 수 있다.
도 3 내지 13, 14a, 15 및 16은 도 2의 A-A'선 및 B-B'선에 따른 단면도들을 포함하는 반도체 장치를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다. 도 14b는 도 14a의 'P' 부분을 확대한 도면이다.
도 1 및 도 3을 참조하면, 기판(1)에 소자분리막(3)을 형성하여 활성 영역(AR)을 정의한다. 상기 소자분리막(3)은 STI(Shallow Trench Isolation)와 같은 방법을 이용하여 형성될 수 있다. 상기 소자분리막(3)이 형성된 상기 기판(1)에 제 2 방향(D2)으로 연장되는 복수개의 라인 형태의 리세스된 영역들(R)을 형성한다. 상기 리세스된 영역들(R)은 상기 활성 영역(AR)과 상기 소자분리막(3)을 가로지르도록 형성된다. 상기 리세스된 영역(R)에서 노출되는 상기 기판(1)에 게이트 절연막(7)을 형성한다. 상기 게이트 절연막(7)은 예를 들면 열산화막으로 형성될 수 있다. 상기 게이트 절연막(7)이 형성된 상기 리세스된 영역(R) 내에 도전막을 적층하고 리세스시키어 워드라인(WL)을 형성한다. 그리고 상기 리세스된 영역(R) 내에서 상기 워드라인(WL) 상에 캐핑막 패턴(9)을 형성한다. 복수 회의 이온주입 공정들을 진행하여 상기 워드라인(WL)에 인접한 상기 기판(1)에 제 1 및 제 2 불순물 주입 영역들(11, 13)을 형성한다. 상기 제 2 불순물 주입 영역(13)은 상기 제 1 불순물 주입 영역(11) 보다 깊게 형성될 수 있다. 상기 기판(1)을 덮는 제 1 절연막(15)을 형성한다. 그리고 상기 제 1 절연막(15)을 관통하여 상기 제 2 불순물 주입 영역(13)과 접하는 비트라인 노드 콘택(17)을 형성한다. 상기 제 1 절연막(15) 상에 도전막을 적층하고 패터닝하여 상기 비트라인 노드 콘택(17)과 접하는 비트라인(BL)을 형성한다. 도시하지는 않았지만, 상기 셀 어레이 영역(CAR)에서 상기 비트라인 노드 콘택(17)과 상기 비트라인(BL)을 만드는 동안 상기 주변회로 영역(PCR)에서는 주변회로 트랜지스터를 형성할 수 있다. 상기 비트라인(BL)을 덮는 제 2 절연막(21)을 형성한 후 평탄화할 수 있다. 그리고 상기 제 2 절연막(21) 및 상기 제 1 절연막(15)을 관통하여 상기 제 1 불순물 주입 영역(11)과 접하는 스토리지 노드 콘택(19)을 형성한다.
이후에, 도 4를 참조하여, 상기 제 2 절연막(21) 상에 식각 저지막(23)을 형성한다. 상기 식각 저지막(23) 상에는 몰드막들(25, 29, 33) 및 지지막들(40,41)을 교대로 적층한다. 즉, 상기 식각 저지막(23) 상에 제 1 몰드막(25), 제 1 지지막(40), 제 2 몰드막(29), 제 2 지지막(41) 및 제 3 몰드막(33)을 차례로 적층한다. 상기 제 1 및 제 2 절연막들(15, 21)은 실리콘 산화막 계열의 물질로 형성할 수 있다. 상기 제 1 내지 제 3 몰드막들(25, 29, 33)은 실리콘 산화막 계열의 물질 또는 폴리실리콘막으로 형성할 수 있다. 상기 식각 저지막(23), 상기 제 1 및 제 2 지지막들(40,41)은 실리콘 질화막 계열의 물질로 형성될 수 있다.
도 5를 참조하면, 상기 제 3 몰드막(33), 상기 제 2 지지막(41), 상기 제 2 몰드막(29), 상기 제 1 지지막(40), 상기 제 1 몰드막(25) 및 상기 식각 저지막(23)을 순차적으로 패터닝하여 상기 스토리지 노드 콘택(19)을 노출시키는 상기 하부 전극 홀(35)을 형성한다.
도 6을 참조하면, 접착막(37)을 예를 들면 PECVD(Plasma-enhanced chemical vapor deposition) 방법을 이용하여 형성하여 상기 하부 전극 홀(35) 바닥에 노출된 상기 스토리지 노드 콘택(19)의 상부면을 덮는다. 이때 상기 접착막(37)은 상기 제 3 몰드막(33) 상부면에도 형성되며 상기 하부 전극홀(35)의 상단 측벽에도 형성되어 상기 하부 전극 홀(35)의 입구를 좁힌다. 상기 접착막(37)은 예를 들면 티타늄막으로 형성될 수 있다.
도 7을 참조하면, 제 1 하부 전극막(39)을 적층하여 상기 하부 전극 홀(35) 안을 채운다. 이때, 상기 제 1 하부 전극막(39)은 상기 하부 전극 홀(35) 안에서 심(S)을 가지도록 형성될 수 있다. 상기 심(S)의 상단은 예를 들면 상기 제 2 지지막(41)의 상부면 보다 높게 형성될 수 있다. 상기 심(S)의 하단은 상기 접착막(37)과 이격되도록 형성된다. 상기 하부 전극 홀(35)의 상단 측벽에 형성된 상기 접착막(37) 때문에 상기 하부 전극 홀(35)의 입구가 좁아졌기 때문에 , 상기 제 1 하부 전극막(39)의 증착 두께가 증가할수록 상기 하부 전극 홀(35)의 입구를 막도록 형성되며, 상기 심(S)은 보이드 형태로 형성될 수 있다. 상기 제 1 하부전극막(39)은 예를 들면 티타늄 질화막으로 형성될 수 있다.
상기 제 1 하부 전극막(39)은 바람직하게는 스텝 커버리지 특성이 좋은 원자박막증착 공정으로 형성될 수 있다. 상기 제 1 하부 전극막(39)은 화학 기상 증착 공정으로도 형성될 수 있으나 이 경우에는 반드시 500℃ 이하의 온도에서 형성하여 스텝 커버리지 특성을 좋게 한다. 또한 원자 박막 증착 공정으로 형성될 경우에도 500℃ 이하의 온도가 바람직하다. 500℃ 이하의 온도에서는 상기 제 1 하부전극막(39)을 구성하는 물질의 그레인(grain)의 크기가 상대적으로 작게 형성되어 스텝 커버리지 특성이 좋다. 또한, 후속의 전면 에치백 공정으로 제 1 하부전극막(39)의 심을 노출하여 제 1 하부 전극 패턴(39a)을 형성할 때, 제 1 하부 전극 패턴(39a)의 입구가 보다 넓어져, 제 2 하부 전극막(42)을 형성하는 증착 가스가 상기 제 1 하부전극 패턴(39a) 내부로 침투하기가 보다 용이하다.
도 8을 참조하면, 상기 제 1 하부 전극막(39)에 대하여 전면 에치백 공정을 진행하여 상기 제 3 몰드막(33) 위와 상기 하부 전극 홀(35) 상단 측벽 상에 위치하는 상기 접착막(37)과 상기 제 1 하부 전극막(39)을 제거한다. 이로써, 상기 제 3 몰드막(33)의 상부면과 상기 하부 전극 홀(35)의 상단 측벽이 노출된다. 또한 상기 제 2 지지막(41)의 상부 측벽이 일부 노출될 수 있다. 또한 상기 제 1 하부 전극막(39) 안에 위치하던 심(S)이 노출되어 중공의(hollow) 제 1 하부 전극 패턴(39a)이 형성된다. 상기 접착막(37)은 모두 제거될 수도 있으며 일부 남을 수도 있다.
도 9를 참조하면, 상기 제 1 하부 전극 패턴(39a)이 형성된 상기 기판(1) 상에 제 2 하부 전극막(42)을 콘포말하게 형성한다. 상기 제 2 하부 전극막(42)은 바람직하게는 스텝 커버리지 특성이 좋은 원자박막증착 공정으로 형성될 수 있다. 상기 제 2 하부 전극막(42)은 화학 기상 증착 공정으로도 형성될 수 있으나 이 경우에는 반드시 500℃ 이하의 온도에서 형성하여 스텝 커버리지 특성을 좋게 한다. 상기 제 2 하부 전극막(42)은 상기 제 1 하부 전극막(39)과 동일한 물질로, 예를 들면 티타늄 질화막으로 형성될 수 있다. 상기 제 2 하부 전극막(42)은 상기 제 1 하부 전극 패턴(39a)의 빈 내부를 일부 채워 입구를 막는다. 이로써 상기 심(S)의 입구가 상기 제 2 하부 전극막(42)으로 막힌다. 이와 같은 공정으로 상기 심(S)의 상단의 위치가 상기 제 2 지지막(41)의 하부면과 같거나 보다 낮게 형성된다. 상기 제 2 하부 전극막(42)과 상기 제 1 하부 전극 패턴(39a)이 동일한 물질로 형성될 경우, 그 사이의 경계면은 불분명하거나 보이지 않을 수 있다. 상기 원자 박막 증착 공정 동안, 이는 상기 제 1 하부 전극 패턴(39a)의 표면에 노출되며 이를 구성하는 물질의 그레인(grain)의 크기가 점점 커져 상기 심(S)의 입구를 막는 상기 제 2 하부전극막(42)을 구성할 수 있다. 도면에서 이들 사이의 경계면을 점선으로 표시한 이유는 이해를 돕기 위해서이다.
도 10을 참조하면, 상기 제 2 하부 전극막(42)에 대하여 전면 에치백 공정을 진행하여 상기 제 3 몰드막(33) 위와 상기 하부 전극 홀(35) 상단 측벽 상에 위치하는 상기 제 2 하부 전극막(42)을 제거한다. 이로써, 상기 제 3 몰드막(33)의 상부면과 상기 하부 전극 홀(35)의 상단 측벽이 노출된다. 또한 상기 심(S)의 상부를 막되 평탄한 상부면을 가지는 제 2 하부 전극 패턴(42a)이 형성된다. 상기 제 1 하부 전극 패턴(39a)과 상기 제 2 하부 전극 패턴(42a)은 하부 전극(60)을 구성한다.
상기와 같이, 증착 공정과 전면 에치백 공정을 2회 반복하여 실행함으로써, 하부전극(60) 내에서 상기 심(S)의 상단 위치를 낮출 수 있게 되고 상기 심(S)이 노출되지 않는다. 이로써 상기 심(S)의 노출에 따른 누설 전류 등의 문제점을 해결할 수 있다.
도 11을 참조하면, 상기 제 3 몰드막(33) 상에 평탄화막(44)을 형성하여 상기 하부 전극 홀들(35)의 상부를 채운다. 상기 평탄화막(44)은 예를 들면, SOG(Spin-on Glass)과 같은 실리콘 산화막 계열의 물질이나, SOC(spin on carbon)과 같은 탄소막을 포함할 수 있다. 상기 평탄화막(44) 상에 마스크 패턴(46)을 형성한다. 상기 마스크 패턴(46)은 상기 평탄화막(44)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 마스크 패턴(46)은 예를 들면, 실리콘 질화막 또는 실리콘산화질화막일 수 있다. 상기 마스크 패턴(46)은 후속의 지지막 패턴의 평면 형태를 정의할 수 있다. 예를 들면, 상기 마스크 패턴(46)은 이웃하는 적어도 두 개의 하부 전극들을 연결하도록 형성될 수 있다.
도 12를 참조하면, 상기 마스크 패턴(46)을 식각 마스크로 이용하여 상기 평탄화막(44)과 상기 제 3 몰드막(33)을 순차적으로 식각하여 그 하부에 평탄화 패턴(44a)과 제 3 몰드막 패턴(33a)을 형성하는 동시에 상기 제 2 지지막(41)을 노출시킨다. 상기 평탄화 패턴(44a)을 식각마스크로 이용하여 상기 제 2 지지막(41)을 식각하여 제 2 지지막 패턴(41a)을 형성하는 동시에 상기 제 2 몰드막(29)을 노출시킨다. 상기 제 2 지지막(41)을 식각하는 동안 상기 마스크 패턴(46)도 모두 식각되어 없어질 수 있다.
도 13을 참조하면, 상기 제 2 지지막 패턴(41a)을 식각 마스크로 상기 제 2 몰드막(29)을 식각하여 제 2 몰드막 패턴(29a)을 형성하는 동시에 상기 제 1 지지막(40)을 노출시킨다. 상기 제 2 몰드막(29)을 식각하는 동안 상기 평탄화 패턴(44a)과 상기 제 3 몰드막 패턴(33a)은 모두 식각되어 없어질 수 있다.
도 14a 및 14b를 참조하면, 전면 에치백 공정을 진행하여 상기 제 2 지지막 패턴(41a)과 중첩되지 않는 상기 제 1 지지막(40)을 제거하여 상기 제 1 몰드막(25)을 노출시킨다. 상기 제 1 지지막(40)을 식각하는 동안, 상기 제 2 지지막 패턴(41a)의 상부도 일부 식각되어, 상기 제 2 지지막 패턴(41a)의 상부면은 상기 하부 전극(60)의 상부면 보다 낮게 형성될 수 있다. 상기 식각 공정들로 인해 상기 하부전극(60)의 모서리(P)도 식각되어 도 14b에서처럼 라운드질 수 있다. 이로써 상기 하부전극(60)의 상부면의 중심부는 그 가장자리부와 같거나 보다 높은 높이를 가지도록 형성될 수 있다.
도 15를 참조하면, 노출된 상기 제 1 몰드막(25), 상기 제 2 몰드막 패턴(29a) 및 상기 제 3 몰드막 패턴(33a)을 선택적으로 제거하여 상기 하부전극(60)의 측벽과 상부면, 상기 식각 저지막(23)의 상부면 및 상기 제 1 및 제 2 지지막 패턴들(40a, 41a)의 상하부면과 측면들이 노출된다. 이때 상기 지지막 패턴들(40a, 41a)이 이웃하는 적어도 두개의 하부 전극들(60)과 접하도록 형성되므로, 상기 하부 전극들(60)의 쓰러짐을 막을 수 있다.
도 16을 참조하면, 유전막(48)과 상부전극막(50)을 차례로 콘포말하게 형성하여 상기 하부전극(60)의 측벽과 상부면, 상기 식각 저지막(23)의 상부면 및 상기 제 1 및 제 2 지지막 패턴들(40a, 41a)의 상하부면과 측면들을 덮는다. 상기 유전막(48)은 예를 들면 고유전율을 가지는 금속산화물을 포함할 수 있다. 상기 상부전극막(50)은 예를 들면 티타늄 질화막을 포함할 수 있다.
후속으로 다시 도 2를 참조하여, 플레이트 전극(60)을 형성하여 상기 하부전극들(60) 사이의 공간과 상기 지지막 패턴들(40a, 41a) 사이의 공간 등을 채운다. 그리고, 주변회로 영역에서 상기 제 1 및 제 2 콘택들(72, 74) 및 배선(70)을 형성할 수 있다.
<실시예 2>
도 17은 본 발명의 실시예 2에 따라 도 1을 A-A'선, 및 B-B'선으로 자른 단면도들을 나타낸다.
도 17을 참조하면, 본 실시예에 따른 반도체 장치에서는 하부전극(60)이 제 1 하부전극 패턴(39a)과 제 2 하부전극 패턴(42a)을 포함하나, 상기 제 2 하부전극 패턴(42a)이 심(S)을 포함하며, 상기 제 1 하부 전극 패턴(39a)이 상기 제 2 하부 전극 패턴(42a)의 측면을 덮는다. 그 외의 구조는 도 2와 같다.
도 18 내지 20은 도 17의 A-A'선 및 B-B'선에 따른 단면도들을 포함하는 반도체 장치를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 18을 참조하면, 도 6의 상태에서 제 1 하부 전극막(39)을 콘포말하게 형성하나, 상기 하부 전극 홀(35)의 입구를 막지 않을 정도의 두께로 형성한다. 이로써 하부 전극 홀(35) 안에서 상기 제 1 하부 전극막(39)은 속이 빈(hollow) 구조를 가질 수 있다.
도 19을 참조하면, 상기 제 1 하부 전극막(39)에 대하여 전면 에치백 공정을 진행하여 상기 제 3 몰드막(33) 위와 상기 하부 전극 홀(35) 상단 측벽 상에 위치하는 상기 접착막(37)과 상기 제 1 하부 전극막(39)을 제거한다. 이로써, 상기 제 3 몰드막(33)의 상부면과 상기 하부 전극 홀(35)의 상단 측벽이 노출된다. 또한 중공의(hollow) 제 1 하부 전극 패턴(39a)이 형성된다.
도 20을 참조하면, 상기 제 1 하부 전극 패턴(39a)이 형성된 상기 기판(1) 상에 제 2 하부 전극막(42)을 콘포말하게 형성한다. 상기 제 2 하부 전극막(42)은 바람직하게는 스텝 커버리지 특성이 좋은 원자박막증착 공정으로 형성될 수 있다. 상기 제 2 하부 전극막(42)은 화학 기상 증착 공정으로도 형성될 수 있으나 이 경우에는 반드시 500℃ 이하의 온도에서 형성하여 스텝 커버리지 특성을 좋게 한다. 상기 제 2 하부 전극막(42)은 상기 제 1 하부 전극막(39)과 동일한 물질로, 예를 들면 티타늄 질화막으로 형성될 수 있다. 상기 제 2 하부 전극막(42)은 상기 제 1 하부 전극 패턴(39a)의 빈 내부를 일부 채워 입구를 막는다. 더 나아가, 본 실시예에서 상기 제 1 하부 전극 패턴(39a)의 내부 빈 공간이 실시예 1의 경우보다 넓으므로, 상기 제 2 하부 전극막(42)은 상기 제 1 하부 전극 패턴(39a)의 내부 빈 공간 안으로 들어갈 수도 있다. 즉, 상기 제 2 하부 전극막(42)은 상기 제 1 하부 전극 패턴(39a)의 내 측벽을 덮도록 형성됨과 동시에, 그 내부에 심(S)을 포함할 수 있다. 이와 같은 공정으로 상기 심(S)의 상단의 위치가 상기 제 2 지지막(41)의 하부면과 같거나 보다 낮게 형성된다.
후속으로 실시예 1에서 설명한 바와 동일/유사한 공정을 진행하여 도 17의 구조를 가지는 반도체 장치를 형성할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 21은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도 이다.
도 21을 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 22는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도 이다.
도 22를 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
3: 소자분리막
7: 게이트 절연막
9: 캐핑막
11: 제 1 불순물 주입 영역
13: 제 2 불순물 주입 영역
15: 제 1 절연막
17: 비트라인 노드 콘택
19: 스토리지 노드 콘택
21: 제 2 절연막
22:제 3 절연막
25, 29, 33: 몰드막
35: 하부전극홀
40, 41: 지지막
39a: 제 1 하부전극 패턴
42a: 제 2 하부전극 패턴
44: 평탄화막
46: 마스크 패턴
48: 유전막
50; 상부전극막
62: 플레이트 전극
60: 하부전극
69: 주변 불순물 주입 영역
70: 배선
72: 제 1 배선
74: 제 2 배선
AR:활성영역
WL: 셀 게이트 전극
BL: 비트라인
CP: 캐패시터
3: 소자분리막
7: 게이트 절연막
9: 캐핑막
11: 제 1 불순물 주입 영역
13: 제 2 불순물 주입 영역
15: 제 1 절연막
17: 비트라인 노드 콘택
19: 스토리지 노드 콘택
21: 제 2 절연막
22:제 3 절연막
25, 29, 33: 몰드막
35: 하부전극홀
40, 41: 지지막
39a: 제 1 하부전극 패턴
42a: 제 2 하부전극 패턴
44: 평탄화막
46: 마스크 패턴
48: 유전막
50; 상부전극막
62: 플레이트 전극
60: 하부전극
69: 주변 불순물 주입 영역
70: 배선
72: 제 1 배선
74: 제 2 배선
AR:활성영역
WL: 셀 게이트 전극
BL: 비트라인
CP: 캐패시터
Claims (12)
- 기판 상에 배치되며, 내부에 심(seam)을 포함하는 하부 전극;
상기 하부 전극의 측벽과 접하는 적어도 한층의 지지막 패턴;
상기 하부 전극을 콘포말하게 덮는 유전막; 및
상기 유전막을 덮는 상부 전극을 포함하되,
상기 심의 상단은 상기 적어도 한 층의 지지막 패턴 중에 최상층 지지막 패턴의 하부면과 같거나 보다 낮게 위치하고,
상기 하부 전극의 상부면의 중심부의 높이는 가장자리부의 높이와 같거나 보다 높은 반도체 장치. - 제 1 항에 있어서,
상기 하부 전극은 상기 심의 측면을 제공하는 제 1 하부 전극 패턴과 상기 심의 상부면을 제공하는 제 2 하부 전극 패턴을 포함하되,
상기 제 1 하부 전극 패턴은 연장되어 상기 제 2 하부 전극 패턴의 측면을 덮으며, 상기 제 1 하부 전극 패턴과 상기 제 2 하부 전극 패턴의 상부면들은 상기 유전막과 접하는 반도체 장치. - 제 1 항에 있어서,
상기 하부 전극은 중공의(hollow) 제 1 하부 전극 패턴과, 상기 제 1 하부 전극 패턴의 내부 공간에 배치되며 심을 포함하는 제 2 하부 전극 패턴을 포함하되,
상기 제 1 하부 전극 패턴은 연장되어 상기 제 2 하부 전극 패턴의 측면을 덮으며, 상기 제 1 하부 전극 패턴과 상기 제 2 하부 전극 패턴의 상부면들은 상기 유전막과 접하는 반도체 장치. - 제 2 항 또는 3항에 있어서,
상기 제 1 하부 전극 패턴과 상기 제 2 하부 전극 패턴은 동일한 물질을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 심의 하단은 상기 하부 전극의 바닥면으로부터 이격되는 반도체 장치. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 하부 전극의 상부면의 높이는 상기 적어도 한 층의 지지막 패턴 중에 최상층의 지지막 패턴의 상부면의 높이와 같거나 보다 높은 반도체 장치. - 제 1 항에 있어서,
상기 적어도 한 층의 지지막 패턴은 이웃하는 적어도 두개의 하부 전극들의 측벽과 동시에 접하는 반도체 장치. - 제 1 항에 있어서,
상기 기판 내에 게이트 절연막을 개재하여 배치되는 셀 게이트 전극;
상기 셀 게이트 전극의 일 측에 인접한 상기 기판에 배치되며 상기 하부 전극과 전기적으로 연결되는 제 1 불순물 주입 영역; 및
상기 셀 게이트 전극의 타 측에 인접한 상기 기판에 배치되는 제 2 불순물 주입 영역을 더 포함하는 반도체 장치. - 제 10 항에 있어서,
상기 제 1 불순물 주입 영역과 상기 하부전극 사이에 개재되는 콘택 플러그; 및
상기 콘택 플러그와 상기 하부 전극 사이에 개재되는 접착층을 더 포함하는 반도체 장치. - 제 11 항에 있어서,
상기 하부전극은 티타늄 질화막을 포함하며,
상기 접착층은 티타늄막을 포함하는 반도체 장치.
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