KR20150131450A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
반도체 소자 및 그 제조방법이 제공된다. 반도체 소자는, 제1 방향을 따라 배열된 제1 활성 패턴 및 제2 활성 패턴을 정의하는 소자분리막을 포함하는 기판; 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드 라인; 및 상기 워드 라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되어 상기 워드 라인과 교차하는 비트 라인을 포함한다. 상기 워드 라인은, 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에서 국부적으로 상기 소자분리막 내에 매립되는 격리 게이트 라인을 포함한다. 상기 제1 활성 패턴은 상기 제1 방향으로 연장되고 서로 대향하는 제1 활성 측벽들; 및 상기 격리 게이트 라인에 인접하고, 상기 제2 방향으로 연장되는 제2 활성 측벽을 포함한다. 상기 제2 활성 측벽은 상기 제1 활성 측벽들과 접하는 제1 에지부 및 제2 에지부를 포함하고, 평면적 관점에서, 상기 제1 및 제2 에지부들은 상기 격리 게이트 라인으로부터 실질적으로 동일한 간격으로 이격된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 활성 패턴들을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화, 그리고 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여 반도체 소자의 패턴의 선폭이 점점 감소되고 있다. 패턴의 미세화는 새로운 노광 기술 내지 높은 비용의 노광 기술 등을 요구하고 있어 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 콘택 저항이 개선된 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 소자는, 제1 방향을 따라 배열된 제1 활성 패턴 및 제2 활성 패턴을 정의하는 소자분리막을 포함하는 기판; 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드 라인; 및 상기 워드 라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되어 상기 워드 라인과 교차하는 비트 라인을 포함할 수 있다. 상기 워드 라인은, 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에서 국부적으로 상기 소자분리막 내에 매립되는 격리 게이트 라인을 포함할 수 있다. 상기 제1 활성 패턴은 상기 제1 방향으로 연장되고 서로 대향하는 제1 활성 측벽들; 및 상기 격리 게이트 라인에 인접하고, 상기 제2 방향으로 연장되는 제2 활성 측벽을 포함할 수 있다. 상기 제2 활성 측벽은 상기 제1 활성 측벽들과 접하는 제1 에지부 및 제2 에지부를 포함하고, 평면적 관점에서, 상기 제1 및 제2 에지부들은 상기 격리 게이트 라인으로부터 실질적으로 동일한 간격으로 이격될 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴은, 상기 제2 방향으로 연장되고 상기 제2 활성 측벽에 대향하는 제3 활성 측벽을 더 포함할 수 있다.
일 실시예에 따르면, 상기 워드 라인과 상기 비트 라인은 평면적 관점에서 서로 수직하게 교차할 수 있다.
일 실시예에 따르면, 상기 격리 게이트 라인의 양 측벽들은 상기 제2 방향으로 각각 연장되고, 상기 제2 활성 측벽은 상기 워드 라인의 상기 양 측벽들에 실질적으로 평행할 수 있다.
일 실시예에 따르면, 상기 워드 라인은, 상기 격리 게이트 라인에 인접하고 상기 제1 활성 패턴에 교차하는 셀 게이트 라인을 더 포함할 수 있다. 본 발명에 따른 반도체 소자는, 상기 셀 게이트 라인과 상기 격리 게이트 라인 사이의 상기 제1 활성 패턴 상에 배치되어, 캐패시터와 상기 제1 활성 패턴을 전기적으로 연결하는 제1 콘택을 더 포함할 수 있다.
본 발명에 따른 반도체 소자는, 상기 셀 게이트 라인의 일측의 상기 제1 활성 패턴 상에 배치되어, 상기 제1 활성 패턴과 상기 비트 라인을 전기적으로 연결하는 제2 콘택을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 콘택과 상기 제2 콘택은 상기 셀 게이트 라인을 사이에 두고 서로 대향할 수 있다.
일 실시예에 따르면, 상기 셀 게이트 라인은 상기 기판 내에 매립된 매립 게이트 라인일 수 있다.
일 실시예에 따르면, 상기 셀 게이트 라인은 상기 제2 방향으로 연장되고, 상기 제3 방향을 따라 상기 격리 게이트 라인으로부터 이격될 수 있다.
일 실시예에 따르면, 상기 비트 라인은 제1 비트 라인일 수 있다. 본 발명에 따른 반도체 소자는, 상기 제3 방향을 따라 연장되어 상기 워드 라인과 교차하고, 상기 제1 비트 라인으로부터 상기 제2 방향으로 이격되는 제2 비트 라인을 더 포함할 수 있다. 상기 제1 활성 패턴 및 상기 제2 활성 패턴은 각각 상기 제1 비트 라인 및 상기 제2 비트 라인에 연결될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판을 패터닝하여 제1 방향을 따라 배열된 제1 활성 패턴 및 제2 활성 패턴을 정의하는 트렌치를 형성하는 것; 상기 트렌치를 채우는 소자분리막을 형성하는 것; 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드 라인을 형성하는 것; 및 상기 워드 라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되어 상기 워드 라인과 교차하는 비트 라인을 형성하는 것을 포함할 수 있다. 상기 워드 라인은, 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에서 국부적으로 상기 소자분리막 내에 매립되는 격리 게이트 라인을 포함할 수 있다. 상기 제1 활성 패턴은 상기 제1 방향으로 연장되고 서로 대향하는 제1 활성 측벽들; 및 상기 격리 게이트 라인에 인접하고, 상기 제2 방향으로 연장되는 제2 활성 측벽을 포함할 수 있다. 상기 제2 활성 측벽은 상기 제1 활성 측벽들과 접하는 제1 에지부 및 제2 에지부를 포함하고, 평면적 관점에서, 상기 제1 및 제2 에지부들은 상기 격리 게이트 라인으로부터 실질적으로 동일한 간격으로 이격되도록 형성될 수 있다.
일 실시예에 따르면, 상기 트렌치를 형성하는 것은 상기 기판 상에 상기 제1 방향으로 연장되는 라인 형태의 제1 몰드 패턴을 형성하는 것; 상기 기판 상에 상기 제1 몰드 패턴의 상면을 노출하는 개구부들을 갖는 마스크 패턴을 형성하는 것; 상기 마스크 패턴을 식각 마스크로 상기 제1 몰드 패턴을 패터닝하여, 상기 제1 방향을 따라 서로 이격되어 배열되는 제2 몰드 패턴들을 형성하는 것; 및 상기 제2 몰드 패턴들을 식각 마스크로 상기 기판을 패터닝하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 개구부들은 상기 제1 몰드 패턴 상에 배치되어 상기 제1 방향을 따라 서로 이격되어 배치될 수 있다.
일 실시예에 따르면, 상기 개구부들의 각각은 평면적 관점에서 타원 형태를 가질 수 있다. 상기 개구부들의 각각은, 평면적 관점에서 상기 개구부들의 각각의 장축이 상기 제1 방향에 평행한 기준선에 대하여 기울어지도록 배치될 수 있다.
일 실시예에 따르면, 상기 개구부들은, 평면적 관점에서 상기 개구부들의 내측벽들의 곡률 반경이 최대가 되는 부분들이 상기 제1 몰드 패턴과 중첩하도록 배치될 수 있다.
일 실시예에 따르면, 상기 개구부들의 각각은 평면적 관점에서 사각형 형태를 가질 수 있다. 상기 개구부들의 각각은 상기 제2 방향으로 연장되는 제1 내측벽; 및 상기 제2 방향으로 연장되고, 상기 제1 내측벽에 대향하는 제2 내측벽을 포함할 수 있다. 상기 개구부들은, 평면적 관점에서 상기 제1 및 제2 내측벽들이 상기 제1 몰드 패턴과 중첩하도록 배치될 수 있다.
일 실시예에 따르면, 상기 개구부들의 각각은 상기 제1 방향으로 연장되는 제3 내측벽; 및 상기 제1 방향으로 연장되고 상기 제3 내측벽에 대향하는 제4 내측벽을 더 포함할 수 있다.
일 실시예에 따르면, 상기 개구부들의 각각은 상기 제3 방향으로 연장되는 제3 내측벽; 및 상기 제3 방향으로 연장되고 상기 제3 내측벽에 대향하는 제4 내측벽을 더 포함할 수 있다.
일 실시예에 따르면, 상기 격리 게이트 라인의 양 측벽들은 상기 제2 방향으로 각각 연장되고, 상기 제2 활성 측벽은 상기 격리 게이트 라인의 상기 양 측벽들에 실질적으로 평행하도록 형성될 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴은, 상기 제2 방향으로 연장되고 상기 제2 활성 측벽에 대향하는 제3 활성 측벽을 더 포함할 수 있다.
본 발명의 개념에 따르면, 제2 마스크 패턴의 제2 개구부들이, 장축이 기준선으로부터 소정의 각도로 기울어진 타원 형태, 직사각형 형태, 또는 평행사변형 형태를 가지도록 형성됨에 따라, 평행사변형을 갖는 활성 패턴이 용이하게 형성될 수 있다. 이에 따라, 매립 콘택들이 형성되는 상기 활성 패턴의 제2 영역들의 면적이 상대적으로 증가할 수 있다. 즉, 반도체 소자의 집적도 증가에 따른, 상기 매립 콘택들과 상기 활성 패턴 사이의 중첩 면적의 감소가 최소화되어, 상기 매립 콘택들의 저항이 개선될 수 있다.
더하여, 상기 활성 패턴의 일 측벽의 에지부들이 인접하는 워드라인으로부터 실질적으로 동일한 간격으로 이격됨에 따라, 상기 활성 패턴과 상기 워드 라인 사이의 누설 전류와 같은 불량이 최소화될 수 있다. 이에 따라, 반도체 소자의 셀 특성이 개선될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 1c는 도 1a의 P부분을 확대한 도면이다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 9 및 도 10은 본 발명의 변형예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 11은 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 12는 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 1c는 도 1a의 P부분을 확대한 도면이다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 9 및 도 10은 본 발명의 변형예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 11은 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 12는 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다. 도 1c는 도 1a의 P부분을 확대한 도면이다.
도 1a 및 도 1b를 참조하면, 기판(100)에 소자분리막(102)이 배치되어 활성패턴(ACT)을 정의할 수 있다. 상기 기판(100)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리막(102)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상기 활성패턴(ACT)은 평면적으로 바(bar) 형태를 가지고, 제1 방향(일 예로, S방향)으로 장축이 위치되도록 배치될 수 있다. 일 실시예에 따르면, 상기 활성 패턴(ACT)은 평면적 관점에서 평행사변형 형태를 가질 수 있다. 예를 들면, 상기 활성 패턴(ACT)은, 상기 제1 방향(S)으로 각각 연장되고 서로 대향하는 제1 활성 측벽들(A1), 및 상기 제1 방향(S)에 교차하는 제2 방향(일 예로, Y방향)으로 각각 연장되고 서로 대향하는 제2 활성 측벽들(A2)을 가질 수 있다.
상기 기판(100) 내에 복수 개의 워드 라인들(WL)이 제공될 수 있다. 상기 워드 라인들(WL)은 상기 제2 방향(Y)으로 각각 연장되고, 상기 제1 방향(S) 및 상기 제2 방향(Y)에 모두 교차하는 제3 방향(일 예로, X방향)을 따라 서로 이격되어 배치될 수 있다. 상기 워드 라인들(WL)은 상기 기판(100) 내에 매립된 매립(buried) 게이트 라인들일 수 있다. 일 실시예에 따르면, 한 쌍의 상기 워드 라인들(WL)이 상기 활성패턴(ACT)을 가로지를 수 있다. 이 경우, 상기 활성 패턴(ACT)은 상기 한 쌍의 상기 워드 라인들(WL) 사이의 제1 영역(R1), 및 상기 워드 라인들(WL)의 각각의 일 측에 배치되고 상기 제1 영역(R1)을 사이에 두고 서로 이격되는 제2 영역들(R2)을 포함할 수 있다.
상기 워드 라인들(WL)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
상기 워드 라인들(WL)과 상기 활성패턴(ACT) 사이에 게이트 절연 패턴들(104)이 개재될 수 있고, 상기 워드 라인들(WL)과 상기 소자분리막(102) 사이에도 상기 게이트 절연 패턴들(104)이 개재될 수 있다. 상기 게이트 절연 패턴들(104)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 워드 라인들(WL) 상에 제1 캡핑 패턴들(108)이 배치될 수 있다. 상기 제1 캡핑 패턴들(108)의 상면은 상기 기판(100)의 상면과 공면을 이룰 수 있다. 상기 제1 캡핑 패턴들(108)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 캡핑 패턴들(108)의 하면은 상기 게이트 절연 패턴들(104)의 상면과 접하고, 상기 제1 캡핑 패턴들(108)의 양 측면은 상기 활성패턴(ACT) 및/또는 상기 소자분리막(102)과 접할 수 있다. 다른 실시예에 따르면, 상기 게이트 절연 패턴들(104)은 상기 제1 캡핑 패턴들(108)과 상기 활성패턴(ACT) 사이 및/또는 상기 제1 캡핑 패턴들(108)과 상기 소자분리막(102) 사이로 연장될 수 있다. 이 경우, 상기 제1 캡핑 패턴들(108)은 실리콘 질화막을 포함하고, 상기 게이트 절연 패턴들(104)은 실리콘 산화막을 포함할 수 있다. 이 경우, 상기 제1 캡핑 패턴들(108)과 상기 활성패턴(ACT) 사이에 개재된 상기 게이트 절연 패턴들(104)은 상기 활성패턴(ACT)과 상기 제1 캡핑 패턴들(108) 사이의 스트레스를 완화하는 버퍼 역할을 할 수 있다.
도 1a 및 1c를 참조하면, 상기 활성 패턴(ACT)은 상기 소자 분리막(102)을 사이에 두고 인접하는 다른 활성 패턴(ACT)과 서로 이격될 수 있다. 이하에서, 서로 인접하는 상기 활성 패턴들(ACT)은 각각 제1 활성 패턴(ACT1) 및 제2 활성 패턴(ACT2)으로 정의될 수 있다. 상기 제1 활성 패턴(ACT1) 및 상기 제2 활성 패턴(ACT2)은 상기 제1 방향(S)을 따라 서로 이격될 수 있다. 일 실시예에 따르면, 상기 워드 라인들(WL) 중 하나가 상기 제1 활성 패턴(ACT1) 및 상기 제2 활성 패턴(ACT2) 사이로 연장되어 상기 소자분리막(102) 내에 매립될 수 있다. 이하에서, 국부적으로, 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)에 각각 교차하는 워드 라인들(WL)은 셀 게이트 라인들(CG)로 정의되고, 상기 제1 및 제2 활성 패턴들(ACT1, ACT2) 사이의 상기 소자분리막(102) 내에 배치되는 워드 라인(WL)은 격리 게이트 라인(IG)으로 정의될 수 있다.
상기 제1 활성 패턴(ACT1) 및 상기 제2 활성 패턴(ACT2)의 상기 제2 활성 측벽들(A2)은 상기 격리 게이트 라인(IG)을 사이에 두고 서로 마주할 수 있다. 상기 제2 활성 측벽들(A2)의 각각은, 상기 제1 활성 측벽들(A1)에 각각 접하는 제1 에지부(e1) 및 제2 에지부(e2)를 가질 수 있다. 일부 실시예들에 따르면, 상기 제1 에지부(e1) 및 상기 제2 에지부(e2)는 부분적으로 라운드진 형태일 수 있고, 이 경우, 최소 곡률반경을 갖는 부분들이 상기 제1 및 제2 에지부들(e1, e2)로 정의될 수 있다. 일 실시예에 따르면, 상기 제1 에지부(e1)는, 평면적 관점에서 상기 격리 게이트 라인(IG)으로부터 제1 간격(d1)으로 이격될 수 있다. 상기 제2 에지부(e2)는, 평면적 관점에서 상기 격리 게이트 라인(IG)으로부터 제2 간격(d2)으로 이격될 수 있다. 상기 제1 간격(d1) 및 상기 제2 간격(d2)은 일 방향(일 예로, X방향)에 따른 거리일 수 있다. 상기 제1 간격(d1) 및 상기 제2 간격(d2)은 실질적으로 동일할 수 있다.
상기 격리 게이트 라인(IG)에 인접하는 상기 제2 활성 측벽들(A2)은 각각 상기 제2 방향(Y)으로 연장될 수 있다. 더하여, 상기 격리 게이트 라인(IG)의 양 측벽들도 상기 제2 방향(Y)으로 연장될 수 있다. 즉, 상기 격리 게이트 라인(IG)에 인접하는 상기 제2 활성 측벽들(A2)과 상기 격리 게이트 라인(IG)의 양 측벽들은 실질적으로 서로 평행할 수 있다.
도 1a 및 도 1b를 다시 참조하면, 상기 워드 라인들(WL)의 양 측의 상기 활성 패턴(ACT) 내에 각각 제1 불순물 주입영역(SD1) 및 제2 불순물 주입영역(SD2)이 배치될 수 있다. 일 예로, 한 쌍의 상기 워드 라인들(WL)이 상기 활성 패턴(ACT)을 가로지를 수 있다. 한 쌍의 상기 워드 라인들(WL) 사이의 상기 활성 패턴(ACT) 내에(즉, 상기 활성 패턴(ACT)의 상기 제1 영역(R1)에) 상기 제1 불순물 주입영역(SD1)이 배치될 수 있고, 이에 따라, 한 쌍의 상기 워드 라인들(WL)이 상기 제1 불순물 주입영역(SD1)을 공유할 수 있다. 한 쌍의 상기 워드 라인들(WL)의 각각의 일 측에 위치하는 상기 활성 패턴(ACT)의 양 가장자리(즉, 상기 활성 패턴(ACT)의 상기 제2 영역들(R2))에 상기 제2 불순물 주입영역(SD2)이 배치될 수 있다. 일 실시예에서, 상기 제1 불순물 주입영역(SD1)은 상기 기판(100)의 표면으로부터 내부로, 상기 제2 불순물 주입영역(SD2)보다 깊이 연장될 수 있다. 다른 실시예에서, 상기 제1 불순물 주입영역(SD1)과 상기 제2 불순물 주입영역(SD2)의 깊이는 같을 수 있다. 상기 제1 및 제2 불순물 주입영역들(SD1 및 SD2)의 도전형은 상기 기판(100)의 도전형과 다를 수 있다. 일 예로, 상기 기판(100)이 P형인 경우, 상기 제1 및 제2 불순물 주입영역들(SD1 및 SD2)은 N형일 수 있다.
상기 기판(100) 상에 상기 제1 불순물 주입영역(SD1)과 연결되는 제1 패드들(110)이 배치되고, 상기 제2 불순물 주입영역(SD2)과 연결되는 제2 패드들(112)이 배치될 수 있다. 상기 제1 패드들(110)과 상기 제2 패드들(112)은 불순물이 도핑된 폴리실리콘 또는 금속 등의 도전물질을 포함할 수 있다. 상기 제1 패드들(110)과 상기 제2 패드들(112)은 상기 제1 및 제2 불순물 주입영역들(SD1 및 SD2)보다 넓은 폭을 가질 수 있다. 상기 제1 및 제2 패드들(110 및 112)의 폭이 상기 제1 및 제2 불순물 주입영역들(SD1 및 SD2)의 폭보다 넓게 형성됨으로써, 상기 패드들(110 및 112) 상에 후술될 콘택들이 용이하게 형성되어 콘택 저항을 감소시킬 수 있다.
상기 패드들(110 및 112) 상에 제1 층간 절연막(114)이 배치될 수 있다. 상기 제1 층간 절연막(114)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다.
상기 제1 층간 절연막(114) 상에 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제3 방향(X)으로 연장될 수 있고, 상기 제2 방향(Y)을 따라 서로 이격되어 배치될 수 있다. 일 실시예에 따르면, 상기 비트 라인들(BL)은 평면적 관점에서, 상기 워드 라인들(WL)과 수직하게 교차할 수 있다.
상기 비트 라인들(BL)은 상기 제1 층간 절연막(114) 상의 제2 층간 절연막(124) 내에 제공될 수 있다. 상기 제2 층간 절연막(124)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 상기 비트라인들(BL)은 상기 제1 층간 절연막(114)을 관통하여 상기 제1 패드들(110)와 연결되는 다이렉트 콘택들(Direct Contacts, 116)과 연결될 수 있다.
상기 비트라인들(BL)과 상기 다이렉트 콘택들(116)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 비트라인들(BL) 상에 제2 캡핑 패턴들(118)이 배치될 수 있고, 상기 비트라인들(BL)의 양 측벽들은 절연 스페이서들(120)로 덮일 수 있다. 상기 제2 캡핑 패턴들(118) 및 상기 절연 스페이서들(120)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다.
상기 기판(100) 상에 상기 제1 및 제2 층간 절연막(114 및 124)을 관통하고 상기 제2 패드들(112)와 연결되는 매립 콘택들(Buried Contacts, 122)이 배치될 수 있다. 상기 매립 콘택들(122)은, 평면적 관점에서 상기 활성 패턴(ACT)과 중첩될 수 있다.
일반적으로, 반도체 소자의 집적도 증가를 위해 상기 활성 패턴(ACT)은 상기 제1 방향(S)으로 장축이 위치되도록 배치될 수 있고, 반도체 소자의 집적도가 증가할수록 상기 매립 콘택들(122)의 직경은 감소할 수 있다. 일 예로, 상기 활성 패턴(ACT)의 상기 제2 활성 측벽들(A2)이 라운드진 형태인 경우, 반도체 소자의 집적도가 증가할수록, 평면적 관점에서 상기 활성 패턴(ACT)과 상기 매립 콘택들(122)이 중첩되는 면적이 감소할 수 있다. 이에 따라, 상기 매립 콘택들(122)의 저항이 증가할 수 있다.
본 발명의 개념에 따르면, 상기 제2 활성 측벽들(A2)은 상기 제2 방향(Y)으로 연장된 라인 형태일 수 있다. 즉, 상기 활성 패턴(ACT)은 평면적 관점에서 평행사변형으로 형성될 수 있다. 이에 따라, 상기 활성 패턴(ACT)과 상기 매립 콘택들(122)이 중첩하는, 상기 활성 패턴(ACT)의 상기 제2 영역들(R2)의 면적이 상대적으로 증가할 수 있다. 즉, 상기 반도체 소자의 집적도가 증가함에 따라, 상기 제2 영역들(R2)의 면적이 감소되는 것이 최소화될 수 있다.
상기 매립 콘택들(122)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 상기 제2 층간 절연막(124) 상에 상기 매립 콘택들(122)과 연결되는 데이터 저장 요소가 배치될 수 있다. 일 예로, 상기 데이터 저장 요소는 캐패시터(CA)일 수 있다. 상기 캐패시터(CA)는 하부전극(128), 상부전극(132), 및 상기 하부전극(128)과 상기 상부전극(132) 사이에 개재되는 유전막(130)을 포함할 수 있다. 상기 하부전극(128)은 하부가 막힌 실린더 형상일 수 있다. 상기 상부전극(132)은 상기 하부전극(128)을 공통적으로 덮는 공통전극일 수 있다. 상기 하부전극(128)와 상기 상부전극(132)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 상부전극(132)과 상기 제2 층간 절연막(124) 사이에 지지막(126)이 배치될 수 있다. 상기 지지막(126)은 상기 하부전극(128)의 외측벽 상에 배치되어 상기 하부전극(128)의 쓰러짐을 방지할 수 있다. 상기 지지막(126)은 절연물질을 포함할 수 있다. 상기 유전막(130)은 일 방향으로 연장되어 상기 지지막(126)과 상기 상부전극(132) 사이에 개재될 수 있다.
본 발명의 개념에 따르면, 상기 활성 패턴(ACT)은 평면적 관점에서 평행사변형으로 형성될 수 있다. 이에 따라, 상기 활성 패턴(ACT)과 상기 매립 콘택들(122)이 중첩되는 상기 제2 영역들(R2)의 면적이 상대적으로 증가할 수 있다. 즉, 반도체 소자의 집적도 증가에 따른, 상기 매립 콘택들(122)과 상기 활성 패턴(ACT) 사이의 중첩 면적의 감소가 최소화되어, 상기 매립 콘택들(122)의 저항이 개선될 수 있다.
더하여, 상기 제1 에지부(e1) 및 상기 제2 에지부(e2)가 상기 격리 게이트 라인(IG)으로부터 실질적으로 동일한 간격으로 이격됨에 따라, 상기 활성 패턴(ACT)과 상기 격리 게이트 라인(IG) 사이의 누설 전류와 같은 불량이 최소화될 수 있다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 2a 및 도 2b를 참조하면, 기판(100) 상에 몰드막(150)이 형성될 수 있다. 상기 기판(100)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 몰드막(150)은 일 예로, 실리콘 산화막일 수 있다. 상기 몰드막(150) 상에 제1 마스크 패턴들(152)이 형성될 수 있다. 상기 제1 마스크 패턴들(152)은 제1 방향(S)으로 연장되는 라인 형태의 제1 개구부들(154)을 가질 수 있다. 상기 제1 개구부들(154)은 상기 몰드막(150)의 상면을 노출할 수 있다. 상기 제1 마스크 패턴들(152)은 상기 제1 방향(S)에 교차하는 제2 방향(P)으로 서로 이격될 수 있다. 상기 제1 마스크 패턴들(152)은 일 예로, 포토 레지스트 또는 에스오에이치(SOH)를 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 제1 마스크 패턴들(152)을 식각 마스크로 상기 몰드막(150)을 패터닝하여, 제1 몰드 패턴들(156)이 형성될 수 있다. 상기 제1 몰드 패턴들(156)의 각각은 상기 제1 방향(S)으로 연장되는 라인 형태일 수 있다. 상기 제1 몰드 패턴들(156)은 상기 제2 방향(P)을 따라 서로 이격될 수 있다. 상기 제1 몰드 패턴들(156)은 상기 기판(100)을 노출하는 제1 몰드 개구부들(158)을 가질 수 있다.
도 4a 및 도 4b를 참조하면, 먼저, 상기 제1 마스크 패턴들(152)이 제거될 수 있다. 상기 제1 마스크 패턴들(152)은, 일 예로, 애싱 및 스트립 공정을 수행하여 제거될 수 있다. 이 후, 상기 기판(100) 상에 상기 제1 몰드 패턴들(156)을 덮는 제2 마스크 패턴(160)이 형성될 수 있다. 상기 제2 마스크 패턴(160)은 일 예로, 에스오에이치(SOH)를 포함할 수 있다. 상기 제2 마스크 패턴(160)은 상기 제1 몰드 패턴들(156)의 상면의 일부를 노출하는 제2 개구부들(162)을 가질 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 제2 개구부들(162)의 각각은 타원 형태를 가질 수 있다. 상기 제2 개구부들(162)의 각각이 타원 형태를 갖는 경우, 상기 제2 개구부들(162)의 각각의 장축(a1)은 상기 제1 방향(S)에 평행한 기준선(a2)으로부터 소정의 각도(θ)로 기울어질 수 있다. 평면적 관점에서, 최대 곡률반경을 갖는, 상기 제2 개구부들(162)의 내측벽들의 부분들이 상기 제1 몰드 패턴들(156)과 중첩할 수 있다. 상기 제1 몰드 패턴들(156)의 각각 상에 복수 개의 상기 제2 개구부들(162)이 배치될 수 있다. 복수 개의 상기 제2 개구부들(162)은 상기 제1 방향(S)을 따라 배열되어 하나의 열을 이룰 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제2 마스크 패턴(160)을 식각 마스크로 상기 제1 몰드 패턴들(156)을 패터닝하여, 제2 몰드 패턴들(164)이 형성될 수 있다. 상기 제1 몰드 패턴들(156)의 각각은 상기 패터닝 공정에 의해 복수 개의 상기 제2 몰드 패턴들(164)로 나누어질 수 있다. 평면적 관점에서, 상기 제2 몰드 패턴들(164)은 상기 제1 방향(S)으로 연장되는 바(bar) 형태일 수 있다. 상기 제2 몰드 패턴들(164)은 상기 제1 방향(S)을 따라 장축이 위치되도록 배치될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제2 마스크 패턴(160)이 제거될 수 있다. 상기 제2 마스크 패턴(160)을 제거하는 것은, 일 예로, 애싱 및 스트립 공정을 수행하는 것을 포함할 수 있다. 상기 제2 마스크 패턴(160)이 제거됨에 따라, 상기 제2 몰드 패턴들(164)이 노출될 수 있다. 상기 제2 몰드 패턴들(164)은 상기 기판(100)의 상면을 노출하는 제2 몰드 개구부(166)를 가질 수 있다.
일 실시예에 따르면, 상기 제2 몰드 패턴들(164)의 각각은 평행사변형으로 형성될 수 있다. 구체적으로, 상기 제2 몰드 패턴들(164)의 각각은, 상기 제1 방향(S)으로 각각 연장되고 서로 대향하는 제1 몰드 측벽들(M1)을 가질 수 있다. 더하여, 상기 제2 몰드 패턴들(164)의 각각은, 상기 제1 방향(S) 및 상기 제2 방향(P)에 모두 교차하는 제3 방향(Y)으로 각각 연장되고 서로 대향하는 제2 몰드 측벽들(M2)을 가질 수 있다.
본 발명의 일 실시예에 따르면, 평면적 관점에서, 최대 곡률반경을 갖는, 상기 제2 개구부들(162)의 상기 내측벽들의 상기 부분들이 상기 제1 몰드 패턴들(156)과 중첩함에 따라, 상기 제2 마스크 패턴(160)을 식각 마스크로 상기 제1 몰드 패턴들(156)을 패터닝하는 식각 공정 후, 상기 제2 몰드 측벽들(M2)은 상기 제3 방향(Y)에 실질적으로 평행하게 연장되도록 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제2 몰드 패턴들(164)을 식각 마스크로 상기 기판(100)을 패터닝하여, 상기 기판(100) 내에 트렌치(101)가 형성될 수 있다. 상기 트렌치(101)에 의해 상기 기판(100)에 활성 패턴들(ACT)이 정의될 수 있다. 이 후, 상기 트렌치(101)를 채우는 소자분리막(102)이 형성될 수 있다. 상기 소자분리막(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 소자분리막(102)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치(101)를 채우는 절연막을 형성하는 것, 및 상기 기판(100)의 상면이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴들(ACT)의 각각은 평행사변형으로 형성될 수 있다. 구체적으로, 상기 활성 패턴들(ACT) 각각은, 상기 제1 방향(S)으로 각각 연장되고 서로 대향하는 제1 활성 측벽들(A1)을 가질 수 있다. 더하여, 상기 활성 패턴들(ACT)의 각각은, 상기 제3 방향(Y)으로 각각 연장되고 서로 대향하는 제2 활성 측벽들(A2)을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 몰드 측벽들(M2)이 상기 제3 방향(Y)에 실질적으로 평행하게 연장되도록 형성됨에 따라, 상기 제2 몰드 패턴들(164)을 식각 마스크로 이용하여 형성되는 상기 활성 패턴들(ACT)의 상기 제2 활성 측벽들(A2)도 상기 제3 방향(Y)에 실질적으로 평행하게 연장되도록 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 먼저, 상기 활성 패턴들(ACT)에 제2 불순물 주입영역(SD2)이 형성될 수 있다. 상기 제2 불순물 주입영역(SD2)은 이온주입 공정에 의해 형성될 수 있다. 일 예로, 상기 제2 불순물 주입영역(SD2)은 N형 도펀트로 도핑된 영역일 수 있다. 이 후, 상기 기판(100)을 패터닝하여 상기 제3 방향(Y)으로 연장되는 라인 형태의 그루브들(170)이 형성될 수 있다. 상기 그루브들(170)이 형성된 상기 기판(100) 상에 게이트 절연막이 형성될 수 있다. 상기 게이트 절연막은 열산화 공정, 원자층증착(Atomic layer deposition) 또는 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 일 예로, 상기 게이트 절연막은 실리콘 산화막을 포함할 수 있다. 상기 게이트 절연막이 형성된 상기 기판(100) 상에 제1 도전막이 형성될 수 있다. 상기 제1 도전막은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 제1 도전막은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
상기 제1 도전막을 식각하여 워드 라인들(WL)이 형성될 수 있다. 상기 식각 공정은 상기 그루브들(170) 내에 상기 제1 도전막이 원하는 두께로 남을 때까지 계속될 수 있다. 상기 워드 라인들(WL)에 의해 덮이지 않고 노출되는 상기 게이트 절연막은 제거될 수 있다. 이에 따라, 상기 워드 라인들(WL)과 활성 패턴들(ACT) 사이 및/또는 상기 워드 라인들(WL)과 소자분리막(102) 사이에 개재되는 게이트 절연 패턴들(104)이 형성될 수 있다. 또한, 상기 식각 공정에 의해 상기 소자분리막(102) 및 활성 패턴들(ACT)의 상면들이 노출될 수 있다. 더하여, 상기 기판(100) 상에 제1 캐핑막을 형성하고 평탄화 공정을 수행하여, 상기 그루브들(170) 내에 제1 캐핑 패턴들(108)이 형성될 수 있다. 상기 제1 캡핑 패턴들(108)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다.
상기 기판(100) 상에 이온 주입 공정을 수행하여, 서로 이웃하는 두 개의 상기 워드 라인들(WL) 사이의 상기 활성 패턴들(ACT) 내에 제1 불순물 주입 영역(SD1)이 형성될 수 있다. 상기 제1 불순물 주입영역(SD1)은 상기 제2 불순물 주입영역(SD2)과 동일한 N형의 불순물로 도핑될 수 있다. 상기 제1 불순물 주입영역(SD1)은 상기 제2 불순물 주입영역(SD2)보다 상기 기판(100) 내부로 깊이 연장될 수 있다.
도 1a 및 도 1b를 다시 참조하면, 상기 기판(100) 상에 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘 단결정막 또는 도전막을 형성하고 패터닝하여 제 1 패드들(110)과 제 2 패드들(112)이 형성될 수 있다. 상기 제1 패드들(110)은 상기 제1 불순물 주입 영역(SD1)과 연결될 수 있고, 상기 제2 패드들(112)은 상기 제 2 불순물 주입 영역(SD2)과 연결될 수 있다. 상기 제 1 패드들(110)과 상기 제 2 패드들(112)이 불순물이 도핑된 폴리실리콘막 또는 실리콘 단결정막을 포함할 경우, 상기 제1 패드들(110)과 상기 제2 패드들(112)은 상기 제1 및 제2 불순물 주입 영역들(SD1 및 SD2)과 동일한 타입의 불순물로 도핑될 수 있다.
상기 제1 및 제2 패드들(110 및 112) 상에 제1 층간 절연막(114)이 형성될 수 있다. 상기 제1 층간 절연막(114)은 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 상기 제1 층간 절연막(114)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 층간 절연막(114)의 일부를 패터닝하여 다이렉트 콘택이 형성될 영역을 정의하는 콘택 홀들이 형성될 수 있다.
상기 제1 층간 절연막(114) 상에 제2 도전막이 형성될 수 있다. 상기 제2 도전막은 상기 콘택 홀들을 채울 수 있다. 일 예로, 상기 제2 도전막은 금속, 도핑된 반도체 등의 도전물질을 포함할 수 있다. 상기 제2 도전막 상에 제2 캡핑막이 형성될 수 있다. 일 예로, 상기 제2 캡핑막은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 제 2 캡핑막 및 상기 제2 도전막을 패터닝하여 비트 라인들(BL)과 그 위에 배치되는 제2 캡핑 패턴들(118)이 형성될 수 있다. 상기 비트 라인들(BL)은 상기 제1 내지 제3 방향(S, P, Y)에 모두 교차하는 제4 방향(X)으로 연장될 수 있고, 상기 제3 방향(Y)을 따라 서로 이격될 수 있다.
상기 콘택 홀들 안에는 다이렉트 콘택들(116)이 형성될 수 있다. 상기 제1 층간 절연막(114) 상에 절연 스페이서막을 콘포말하게 증착하고 이방성 식각하여 상기 비트 라인들(BL)의 각각의 양 측벽을 덮는 절연 스페이서들(120)이 형성될 수 있다. 상기 절연 스페이서들(120)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다.
상기 제1 층간 절연막(114) 상에 제 2 층간 절연막(124)을 형성하고 평탄화 공정을 수행하여, 상기 제2 캡핑 패턴들(118)의 상면이 노출될 수 있다. 이 후, 상기 제 2 층간 절연막(124) 및 상기 제 1 층간 절연막(114)을 관통하여 상기 제 2 패드들(112)과 연결되는 매립 콘택들(122)이 형성될 수 있다. 상기 매립 콘택들(122)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 상기 제2 층간 절연막(124) 상에 지지막(126)이 형성될 수 있다. 상기 지지막(126)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 지지막(126)은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 지지막(126)을 관통하여 상기 매립 콘택들(122)과 연결되는 하부전극(128)이 형성될 수 있다. 상기 하부전극(128)은 하부가 막힌 실린더 형상으로 형성될 수 있다. 상기 하부전극(128)을 콘포말하게 덮는 유전막(130)과 상기 하부전극(128)을 공통적으로 덮는 상부전극(132)을 형성하여 캐패시터(CA)가 완성될 수 있다. 상기 하부전극(128)과 상부전극(132)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
도 9 및 도 10은 본 발명의 변형예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 1a 내지 도 8a, 및 도 1b 내지 도 8b를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호를 제공하고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 9, 도 10, 및 도 4b를 참조하면, 제1 몰드 패턴들(156)이 형성된 상기 기판(100) 상에, 상기 제1 몰드 패턴들(156)을 덮는 제2 마스크 패턴(160)이 형성될 수 있다. 상기 제2 마스크 패턴(160)은 상기 제1 몰드 패턴들(156)의 상면의 일부를 노출하는 제2 개구부들(162)을 가질 수 있다.
본 발명의 일 변형예에 따르면, 도 9에 도시된 바와 같이, 평면적 관점에서, 상기 제2 개구부들(162)의 각각은 직사각형 형태를 가질 수 있다. 상기 제2 개구부들(162)이 직사각형 형태를 갖는 경우, 상기 제2 개구부들(162)은, 상기 제3 방향(Y)을 따라 각각 연장되고 서로 대향하는 제1 내측벽들(162a)을 가질 수 있고, 상기 제4 방향(X)을 따라 각각 연장되고 서로 대향하는 제2 내측벽들(162b)을 가질 수 있다. 평면적 관점에서, 상기 제1 내측벽들(162a)은 상기 제1 몰드 패턴들(156)과 중첩할 수 있다.
본 발명의 다른 변형예에 따르면, 도 10에 도시된 바와 같이, 평면적 관점에서, 상기 제2 개구부들(162)의 각각은 평행사변형 형태를 가질 수 있다. 상기 제2 개구부들(162)이 평행사변형 형태를 갖는 경우, 상기 제2 개구부들(162)의 각각은, 상기 제3 방향(Y)을 따라 각각 연장되고 서로 대향하는 제1 내측벽들(162a)을 가질 수 있고, 상기 제1 방향(S)을 따라 각각 연장되고 서로 대향하는 제2 내측벽들(162b)을 가질 수 있다. 평면적 관점에서, 상기 제1 내측벽들(162a)은 상기 제1 몰드 패턴들(156)과 중첩할 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 마스크 패턴(160)의 상기 제2 개구부들(162)의 각각이, 장축(a1)이 상기 기준선(a2))으로부터 소정의 각도(θ)로 기울어진 타원 형태, 직사각형 형태, 또는 평행사변형 형태를 가지도록 형성됨에 따라, 상기 제2 몰드 패턴들(164)의 상기 제2 몰드 측벽들(M2)은 상기 제3 방향(Y)에 실질적으로 평행하게 연장되도록 형성될 수 있다. 이에 따라, 상기 제2 몰드 패턴들(164)을 식각 마스크로 이용하여 형성되는 상기 활성 패턴들(ACT)의 상기 제2 활성 측벽들(A2)도 상기 제3 방향(Y)에 실질적으로 평행하게 연장되도록 형성될 수 있다. 즉, 평행사변형을 갖는 상기 활성 패턴들(ACT)이 용이하게 형성될 수 있다.
도 11은 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 본 발명의 개념에 따른 전자 장치(1100)는 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
상기 전자 장치(1100)는 랩탑 컴퓨터, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품에 적용될 수 있다.
도 12는 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 12를 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host, 1230)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판
102: 소자분리막
ACT, ACT1, ACT2: 활성 패턴들 A1, A2: 활성 측벽들
e1, e2: 에지부들 104: 게이트 절연 패턴들
CG: 셀 게이트 라인들 IG: 격리 게이트 라인들
WL: 워드 라인들 108, 118: 캐핑 패턴들
110, 112: 패드들 116: 다이렉트 콘택들
122: 매립 콘택들 114, 124: 층간 절연막들
120: 절연 스페이서들 126: 지지막
130: 유전막 128: 하부 전극들
132: 상부 전극 CA: 캐패시터
150: 몰드막 152: 제1 마스크 패턴들
154: 제1 개구부들 156: 제1 몰드 패턴들
160: 제2 마스크 패턴 162: 제2 개구부들
164: 제2 몰드 패턴들
ACT, ACT1, ACT2: 활성 패턴들 A1, A2: 활성 측벽들
e1, e2: 에지부들 104: 게이트 절연 패턴들
CG: 셀 게이트 라인들 IG: 격리 게이트 라인들
WL: 워드 라인들 108, 118: 캐핑 패턴들
110, 112: 패드들 116: 다이렉트 콘택들
122: 매립 콘택들 114, 124: 층간 절연막들
120: 절연 스페이서들 126: 지지막
130: 유전막 128: 하부 전극들
132: 상부 전극 CA: 캐패시터
150: 몰드막 152: 제1 마스크 패턴들
154: 제1 개구부들 156: 제1 몰드 패턴들
160: 제2 마스크 패턴 162: 제2 개구부들
164: 제2 몰드 패턴들
Claims (10)
- 제1 방향을 따라 배열된 제1 활성 패턴 및 제2 활성 패턴을 정의하는 소자분리막을 포함하는 기판;
상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드 라인; 및
상기 워드 라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되어 상기 워드 라인과 교차하는 비트 라인을 포함하되,
상기 워드 라인은, 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에서 국부적으로 상기 소자분리막 내에 매립되는 격리 게이트 라인을 포함하고,
상기 제1 활성 패턴은:
상기 제1 방향으로 연장되고 서로 대향하는 제1 활성 측벽들; 및
상기 격리 게이트 라인에 인접하고, 상기 제2 방향으로 연장되는 제2 활성 측벽을 포함하고,
상기 제2 활성 측벽은 상기 제1 활성 측벽들과 접하는 제1 에지부 및 제2 에지부를 포함하고,
평면적 관점에서, 상기 제1 및 제2 에지부들은 상기 격리 게이트 라인으로부터 실질적으로 동일한 간격으로 이격되는 반도체 소자. - 청구항 1에 있어서,
상기 제1 활성 패턴은, 상기 제2 방향으로 연장되고 상기 제2 활성 측벽에 대향하는 제3 활성 측벽을 더 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 워드 라인과 상기 비트 라인은 평면적 관점에서 서로 수직하게 교차하는 반도체 소자. - 청구항 1에 있어서,
상기 격리 게이트 라인의 양 측벽들은 상기 제2 방향으로 각각 연장되고,
상기 제2 활성 측벽은 상기 격리 게이트 라인의 상기 양 측벽들에 실질적으로 평행한 반도체 소자. - 청구항 1에 있어서,
상기 워드 라인은, 상기 격리 게이트 라인에 인접하고 상기 제1 활성 패턴에 교차하는 셀 게이트 라인을 더 포함하되,
상기 소자는,
상기 셀 게이트 라인과 상기 격리 게이트 라인 사이의 상기 제1 활성 패턴 상에 배치되어, 캐패시터와 상기 제1 활성 패턴을 전기적으로 연결하는 제1 콘택을 더 포함하는 반도체 소자. - 청구항 5에 있어서,
상기 셀 게이트 라인의 일측의 상기 제1 활성 패턴 상에 배치되어, 상기 제1 활성 패턴과 상기 비트 라인을 전기적으로 연결하는 제2 콘택을 더 포함하는 반도체 소자. - 청구항 6에 있어서,
상기 제1 콘택과 상기 제2 콘택은 상기 셀 게이트 라인을 사이에 두고 서로 대향하는 반도체 소자. - 청구항 5에 있어서,
상기 셀 게이트 라인은 상기 기판 내에 매립된 매립 게이트 라인인 반도체 소자. - 청구항 8에 있어서,
상기 셀 게이트 라인은 상기 제2 방향으로 연장되고, 상기 제3 방향을 따라 상기 격리 게이트 라인으로부터 이격되는 반도체 소자. - 청구항 1에 있어서,
상기 비트 라인은 제1 비트 라인이고,
상기 제3 방향을 따라 연장되어 상기 격리 게이트 라인과 교차하고, 상기 제1 비트 라인으로부터 상기 제2 방향으로 이격되는 제2 비트 라인을 더 포함하되,
상기 제1 활성 패턴 및 상기 제2 활성 패턴은 각각 상기 제1 비트 라인 및 상기 제2 비트 라인에 연결되는 반도체 소자.
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