KR20160000048A - 반도체 소자의 미세 패턴 형성 방법, 및 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자 - Google Patents

반도체 소자의 미세 패턴 형성 방법, 및 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자 Download PDF

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Abstract

반도체 소자의 미세 패턴 형성방법이 제공된다. 상기 방법은, 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 것, 상기 기판 상에, 상기 제1 영역을 덮는 평판부, 및 상기 평판부로부터 상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 제2 영역의 일부를 덮는 복수 개의 제1 돌출부들을 포함하는 도전막을 형성하는 것, 상기 도전막 상에, 상기 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 마스크 패턴들을 형성하는 것, 상기 제2 영역의 상기 기판 상에, 상기 제1 돌출부들을 덮는 제2 마스크 패턴을 형성하는 것, 및 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 상기 도전막을 패터닝하여 도전 패턴들을 형성하는 것을 포함한다. 평면적 관점에서, 상기 제1 돌출부들의 각각은 상기 제1 마스크 패턴들 중 하나와 중첩한다.

Description

반도체 소자의 미세 패턴 형성 방법, 및 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자{METHOD FOR FORMING FINE PATTERNS OF SEMICONDUCTOR DEVICES, AND METHOD FOR FORMING SEMICONDUCTOR DEVICES USING THE SAME, AND SEMICONDUCTOR DEVICES FORMED BY USING THE SAME}
본 발명은 반도체 소자의 미세 패턴 형성 방법, 및 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자에 관한 것으로, 보다 상세하게는 콘택 패드를 포함하는 미세 배선 패턴의 형성 방법, 및 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자에 관한 것이다.
고집적화된 반도체 소자를 제조하는데 있어서 패턴들의 미세화가 필수적이다. 좁은 면적 내에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격의 합인 피치를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴들을 형성하기 위한 포토 리소그래피 공정에 있어서 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 한계가 있다.
본 발명이 이루고자 하는 일 기술적 과제는 콘택 패드를 포함하는 미세 배선 패턴을 용이하게 형성하는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 콘택 저항이 개선된 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 제조가 용이하고 콘택 저항이 개선된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성방법은, 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 것; 상기 기판 상에, 상기 제1 영역을 덮는 평판부, 및 상기 평판부로부터 상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 제2 영역의 일부를 덮는 복수 개의 제1 돌출부들을 포함하는 도전막을 형성하는 것; 상기 도전막 상에, 상기 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향을 따라으로 서로 이격되는 제1 마스크 패턴들을 형성하는 것; 상기 제2 영역의 상기 기판 상에, 상기 제1 돌출부들을 덮는 제2 마스크 패턴을 형성하는 것; 및 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 상기 도전막을 패터닝하여 도전 패턴들을 형성하는 것을 포함할 수 있다. 평면적 관점에서, 상기 제1 돌출부들의 각각은 상기 제1 마스크 패턴들 중 하나와 중첩할 수 있다.
일 실시예에 따르면, 상기 제1 돌출부들은 상기 제2 영역에서 상기 제2 방향을 따라 서로 이격되어 배열될 수 있다.
일 실시예에 따르면, 상기 제2 영역은 상기 제1 영역을 둘러싸는 상기 기판의 일 영역이고, 상기 도전막은, 상기 평판부로부터 상기 제1 방향에 반평행한 방향으로 연장되어 상기 제2 영역의 일부를 덮는 복수 개의 제2 돌출부들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 돌출부들은 상기 제2 영역에서 상기 제2 방향을 따라 서로 이격되어 배열될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 제1 및 제2 돌출부들의 각각은 상기 제1 마스크 패턴들의 각각과 중첩할 수 있다.
일 실시예에 따르면, 상기 제2 마스크 패턴은 상기 제2 돌출부들을 덮을 수 있다.
일 실시예에 따르면, 상기 도전 패턴들은 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 서로 이격되는상기 제1 마스크 패턴들을 식각 마스크로 상기 평판부를 식각하여 형성된 라인 패턴들; 및 상기 라인 패턴들에 각각 연결되는 상기 제1 및 제2 돌출부들을 포함할 수 있다.
일 실시예에 따르면, 상기 라인 패턴들의 각각은 상기 제2 방향에 따른 거리인 제1 폭을 가지고, 상기 제1 및 제2 돌출부들의 각각은 상기 제2 방향에 따른 거리인 제2 폭을 가지고, 상기 제2 폭은 상기 제1 폭보다 클 수 있다.
일 실시예에 따르면, 상기 도전막을 형성하는 것은 상기 기판 상에, 상기 제1 영역 및 상기 제2 영역을 덮는 예비 도전막을 형성하는 것; 및 상기 제2 영역 상의 상기 예비 도전막을 패터닝하여 상기 제1 돌출부들을 정의하는 리세스 영역들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 마스크 패턴들을 형성하는 것은 상기 도전막을 노출하고 상기 제1 방향으로 연장되는 개구부를 갖는 희생 패턴들을 형성하는 것; 상기 도전막 상에 상기 희생 패턴들을 덮는 마스크 막을 형성하는 것; 상기 희생 패턴들의 상면, 및 상기 희생 패턴들 사이의 상기 도전막이 노출될 때까지 상기 마스크 막을 이방성 식각하는 것; 및 상기 이방성 식각 공정 후, 상기 희생 패턴들을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 마스크 패턴은, 평면적 관점에서, 상기 평판부로부터 이격되어 형성될 수 있다.
일 실시예에 따르면, 상기 제1 마스크 패턴들의 각각은 상기 제2 방향에 따른 거리인 제1 폭을 가지고, 상기 제1 돌출부들의 각각은 상기 제2 방향에 따른 거리인 제2 폭을 가지고, 상기 제2 폭은 상기 제1 폭보다 클 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 것; 상기 셀 영역의 상기 기판에 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향을 따라으로 서로 이격된 워드 라인들을 형성하는 것; 상기 기판 상에, 상기 셀 영역을 덮는 평판부, 및 상기 평판부로부터 상기 제2 방향으로 연장되어 상기 주변회로 영역의 일부를 덮는 복수 개의 제1 돌출부들을 포함하는 도전막을 형성하는 것; 상기 도전막 상에, 상기 제2 방향으로 연장되고, 상기 제1 방향을 따라으로 서로 이격되는 셀 마스크 패턴들을 형성하는 것; 상기 주변회로 영역의 상기 기판 상에, 상기 제1 돌출부들을 덮는 주변 마스크 패턴을 형성하는 것; 및 상기 셀 및 주변 마스크 패턴들을 식각 마스크로 상기 도전막을 패터닝하여 배선 패턴들을 형성하는 것을 포함할 수 있다. 평면적 관점에서, 상기 제1 돌출부들의 각각은 상기 셀 마스크 패턴들 중 하나와 중첩할 수 있다.
일 실시예에 따르면, 상기 도전막은, 상기 평판부로부터 상기 제21 방향에 반평행한 방향으로 연장되어 상기 주변회로제2 영역의 일부를 덮는 복수 개의 제2 돌출부들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 돌출부들은 상기 주변회로 영역에서 상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 제2 돌출부들은 상기 주변회로 영역에서 상기 제1 방향을 따라 서로 이격되어 배열될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 제1 및 제2 돌출부들의 각각은 상기 셀 마스크 패턴들의 각각과 중첩할 수 있다.
일 실시예에 따르면, 상기 주변 마스크 패턴은 상기 제2 돌출부들을 덮을 수 있다.
일 실시예에 따르면, 상기 배선 패턴들은 상기 셀 마스크 패턴들을 식각 마스크로 상기 평판부를 식각하여 형성된 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 서로 이격되는 비트 라인들; 및 상기 비트 라인들에 각각 연결되는 상기 제1 및 제2 돌출부들을 포함하되, 상기 제1 및 제2 돌출부들은 상기 비트 라인들에 전압을 인가하기 위한 콘택들이 배치되는 콘택 패드들일 수 있다.
일 실시예에 따르면, 상기 비트 라인들의 각각은 상기 제1 방향에 따른 거리인 제1 폭을 가지고, 상기 제1 및 제2 돌출부들의 각각은 상기 제1 방향에 따른 거리인 제2 폭을 가지고, 상기 제2 폭은 상기 제1 폭보다 클 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 미세 패턴 형성방법은, 제1 영역 및 제2 영역을 포함하는 기판 상에 몰드막을 형성하는 것; 상기 몰드막 상에 제1 희생막을 형성하는 것; 상기 제2 영역의 상기 제1 희생막 내에 제1 방향을 따라 서로 이격되어 배열된 절연 패턴들을 형성하는 것; 상기 제1 희생막 상에, 상기 제1 방향을 따라 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 갭 영역들을 갖는 제2 희생 패턴들을 형성하는 것; 상기 제2 영역의 상기 제1 희생막 상에 상기 절연 패턴들을 덮는 마스크 패턴을 형성하는 것; 및 상기 제2 희생 패턴들 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 희생막을 식각하는 것을 포함할 수 있다. 평면적 관점에서, 상기 절연 패턴들의 각각의 적어도 일부는 상기 갭 영역들 중 하나와 중첩할 수 있다.
본 발명에 따른 반도체 소자는 기판 상에 제공되고, 제1 방향으로 연장되는 라인 패턴, 상기 라인 패턴의 일단에 연결되어 상기 라인 패턴과 일체를 이루는 콘택 패드, 상기 콘택 패드의 측벽을 따라 연장되는 제1 스페이서 및 상기 라인 패턴의 양 측벽들을 따라 연장되는 제2 스페이서를 포함하되, 상기 제1 스페이서와 상기 제2 스페이서는 서로 접하여 경계를 이룰 수 있다.
일 실시예에 따르면, 상기 라인 패턴은 상기 제1 방향에 교차하는 제2 방향에 따른 제1 폭을 가지고, 상기 콘택 패드는 상기 제2 방향에 따른 제2 폭을 가지고, 상기 제2 폭은 상기 제1 폭보다 클 수 있다.
일 실시예에 따르면, 상기 제2 스페이서는 상기 제1 방향에 교차하는 제2 방향으로 연장되어, 상기 콘택 패드의 상기 측벽의 적어도 일부에 접할 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 콘택 패드는 상기 제1 스페이서와 상기 제2 스페이서가 접하는 영역에서 뾰족한 부분을 가질 수 있다.
일 실시예에 따르면, 상기 콘택 패드와 접하는 콘택을 더 포함하되, 상기 콘택의 하면은 상기 콘택 패드의 하면보다 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 기판 상에 제공되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드 라인을 더 포함하되, 상기 라인 패턴은 비트 라인일 수 있다.
일 실시예에 따르면, 상기 기판에 활성 영역들을 정의하는 소자분리막을 더 포함하되, 평면적 관점에서, 상기 활성 영역들의 각각은 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향으로 연장되는 바 형태이고, 상기 워드 라인 및 상기 라인 패턴은 상기 활성 영역들 중 하나에 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 라인 패턴 및 상기 콘택 패드는 각각 복수 개로 제공되고, 복수 개의 상기 라인 패턴들은 상기 제1 방향에 교차하는 제2 방향을 따라 배열되고, 복수 개의 상기 콘택 패드들은 상기 라인 패턴들 중 홀수 번째 라인 패턴들에 각각 연결되는 제1 콘택 패드들 및 상기 라인 패턴들 중 짝수 번째 라인 패턴들에 각각 연결되는 제2 콘택 패드들을 포함하고, 평면적 관점에서, 상기 제1 콘택 패드들 및 상기 제2 콘택 패드들은 상기 라인 패턴들을 사이에 두고 서로 대향하도록 배치될 수 있다.
일 실시예에 따르면, 상기 제1 스페이서는 상기 콘택 패드의 상기 측벽에 접하고, 상기 제2 스페이서는 상기 라인 패턴의 상기 측벽들에 접할 수 있다.
일 실시예에 따르면, 상기 제1 스페이서는 서로 분리된 두 개의 제1 스페이서들 중 하나이고, 상기 제1 스페이서들 중 다른 하나는 상기 라인 패턴의 타단의 일 측벽 상에 제공될 수 있다.
본 발명의 개념에 따르면, 라인 패턴, 및 상기 라인 패턴과 일체를 이루고 상기 라인 패턴보다 넓을 폭을 갖는 콘택 패드을 포함하는 미세 배선 패턴이 용이하게 형성될 수 있다. 더하여, 콘택이 상기 라인 패턴보다 더 넓은 폭을 갖는 상기 콘택 패드 상에 형성됨에 따라, 반도체 소자의 콘택 저항이 개선될 수 있다.
도 1a 내지 도 5a는 본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 5b는 각각 도 1a 내지 도 5a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 5c는 도 5a의 P부분을 확대한 도면이다.
도 6a 내지 도 10a는 본 발명의 제1 실시예에 따른 미세 패턴 형성방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6b는 도 6a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이다.
도 7b 내지 도 10b는 각각 도 7a 내지 도 10a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 11a 내지 도 16a는 본 발명의 제2 실시예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위한 평면도들이다.
도 11b 내지 도 16b는 각각 도 11a 내지 도 16a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 17a 및 도 18a는 본 발명의 제2 실시예에 따른 미세 패턴 형성방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 17b 및 도 18b는 각각 도 17a 및 도 18a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 19는 본 발명의 개념에 따라 제조된 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 개념에 따라 제조된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 5a는 본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 1b 내지 도 5b는 각각 도 1a 내지 도 5a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 5c는 도 5a의 P부분을 확대한 도면이다.
도 1a 및 도 1b를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 하부 구조체(100)가 제공될 수 있다. 상기 제1 영역(R1)은 상기 하부 구조체(100)의 일 영역일 수 있고, 상기 제2 영역(R2)은 상기 제1 영역(R1)을 둘러싸는 상기 하부 구조체(100)의 다른 영역일 수 있다. 상기 하부 구조체(100)는 반도체 기판(일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판) 상에 형성된 절연막을 포함할 수 있다.
상기 하부 구조체(100) 상에 도전막(110)이 형성될 수 있다. 상기 도전막(110)은 상기 제1 영역(R1)의 상기 하부 구조체(100)를 덮는 평판부(110a), 및 상기 평판부(110a)로부터 상기 하부 구조체(100)의 상면에 평행한 방향으로 연장되어 상기 제2 영역(R2)의 상기 하부 구조체(100)의 일부를 덮는 복수 개의 돌출부들을 포함할 수 있다. 상기 복수 개의 돌출부들은 상기 평판부(110a)로부터 제1 방향(D1)으로 연장되어 상기 제2 영역(R2)의 상기 하부 구조체(100)의 일부를 덮는 제1 돌출부들(110b), 및 상기 평판부(110a)로부터 상기 제1 방향(D1)에 반평행한 방향으로 연장되어 상기 제2 영역(R2)의 상기 하부 구조체(100)의 일부를 덮는 제2 돌출부들(110c)을 포함할 수 있다.
상기 제1 돌출부들(110b)은, 상기 제2 영역(R2)에서 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 배열될 수 있고, 서로 인접하는 상기 제1 돌출부들(110b) 사이에서 상기 평판부(110a)의 일 측벽이 노출될 수 있다. 즉, 상기 도전막(110)의 일 측벽은 요철 형상을 가질 수 있다. 더하여, 상기 제2 돌출부들(110c)은, 상기 제2 영역(R2)에서 상기 제2 방향(D2)을 따라 배열될 수 있고, 서로 인접하는 상기 제2 돌출부들(110c) 사이에서 상기 평판부(110a)의 타 측벽이 노출될 수 있다. 즉, 상기 도전막(110)의 타 측벽은 요철 형상을 가질 수 있다. 여기서, 상기 평판부(110a)의 상기 타 측벽은 상기 평판부(110a)의 상기 일 측벽에 대향하는 측벽일 수 있고, 상기 도전막(110)의 상기 타 측벽은 상기 도전막(110)의 상기 일 측벽에 대향하는 측벽일 수 있다. 서로 대향하는 상기 도전막(110)의 상기 측벽들은 서로 대칭되지 않을 수 있다.
상기 제1 돌출부들(110b)의 각각은 상기 제2 방향(D2)에 따른 거리인 제1 폭(W1)을 가질 수 있고, 상기 제2 돌출부들(110c)의 각각은 상기 제2 방향(D2)에 따른 거리인 제2 폭(W2)을 가질 수 있다. 일 실시예에 따르면, 상기 제1 폭(W1) 및 상기 제2 폭(W2)은 실질적으로 같을 수 있다.
상기 도전막(110)을 형성하는 것은, 상기 하부 구조체(100) 상에 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮는 예비 도전막(미도시)을 형성하는 것, 및 상기 제2 영역(R2) 상의 상기 예비 도전막을 패터닝하여 상기 돌출부들(110b, 110c)을 정의하는 리세스 영역들(r)을 형성하는 것을 포함할 수 있다. 상기 도전막(110)은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다.
상기 도전막(110)의 상기 측벽들 상에 제1 스페이서(104)가 형성될 수 있다. 상기 제1 스페이서(104)는 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 스페이서(104)를 형성하는 것은, 상기 하부 구조체(100) 상에 상기 도전막(110)을 덮는 제1 스페이서막(미도시)을 형성하는 것, 및 상기 제1 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해, 상기 도전막(110)의 상면 및 상기 하부 구조체(100)의 상면이 노출될 수 있다.
상기 하부 구조체(100) 상에 상기 도전막(110)을 둘러싸는 층간 절연막(102)이 형성될 수 있다. 상기 층간 절연막(102)은 일 예로, 산화물을 포함할 수 있다. 상기 제1 스페이서(104)가 상기 층간 절연막(102)과 상기 도전막(110)의 상기 측벽들 사이에 개재될 수 있다. 상기 층간 절연막(102)을 형성하는 것은, 상기 하부 구조체(100) 상에 상기 도전막(110)을 덮는 절연막을 형성하는 것, 및 상기 도전막(110)의 상면이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 먼저, 상기 도전막(110) 상에 상기 도전막(110)을 노출하고, 상기 제1 방향(D1)으로 연장되는 개구부(122)를 갖는 희생 패턴들(120)이 형성될 수 있다. 상기 희생 패턴들(120)의 각각은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 희생 패턴들(120)은 일 예로, 에스오에이치(SOH)막을 이용하여 형성될 수 있다.
이후, 상기 개구부들(122)의 내측벽들을 덮고, 상기 개구부들(122) 내에서 상기 도전막(110)을 노출하는 제1 갭 영역(G1)을 갖는 제1 마스크 패턴들(130)이 형성될 수 있다. 상기 제1 마스크 패턴들(130)의 각각은, 상기 희생 패턴들(120)의 일 측벽에 접하는 제1 측벽(130i) 및 상기 제1 측벽(130i)에 대향하는 제2 측벽(130j)을 가질 수 있다. 상기 제1 갭 영역(G1)은 서로 마주보는 상기 제2 측벽들(130j) 및 상기 도전막(110)의 상면에 의해 정의될 수 있다. 상기 제1 마스크 패턴들(130)의 각각은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다.
상기 돌출부들(110b, 110c)의 각각은, 평면적 관점에서, 상기 제1 마스크 패턴들(130)의 각각과 중첩할 수 있다. 일 실시예에 따르면, 상기 제1 마스크 패턴들(130) 중 홀수 번째 제1 마스크 패턴들(130)의 각각은 상기 제1 돌출부들(110b)의 각각과 중첩될 수 있고, 상기 제1 마스크 패턴들(130) 중 짝수 번째 제1 마스크 패턴들(130)의 각각은 상기 제2 돌출부들(110c)의 각각과 중첩될 수 있다.
상기 제1 마스크 패턴들(130)의 각각은 상기 제2 방향(D2)에 따른 거리인 제3 폭(W3)을 가질 수 있다. 일 실시예에 따르면, 상기 제3 폭(W3)은 상기 제1 폭(W1) 및 상기 제2 폭(W2)보다 작을 수 있다. 상기 제1 마스크 패턴들(130)은 일 예로, 산화물을 포함할 수 있다.
상기 제1 마스크 패턴들(130)을 형성하는 것은, 상기 도전막(110) 상에 상기 희생 패턴들(120)을 덮는 마스크 막(미도시)을 형성하는 것, 상기 희생 패턴들(120)의 상면 및 상기 희생 패턴들(120) 사이의 상기 도전막(110)이 노출될 때까지 상기 마스크 막을 이방성 식각하는 것을 포함할 수 있다. 상기 마스크 막은 일 예로, 실리콘 산화막일 수 있다. 상기 이방성 식각 공정에 의해, 상기 제1 마스크 패턴들(130)은 상기 희생 패턴들(120)의 양 측벽들 상에 스페이서의 형태를 가지도록 국소적으로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 먼저, 상기 희생 패턴들(120)이 제거될 수 있다. 상기 희생 패턴들(120)이 제거됨에 따라, 상기 제1 마스크 패턴들(130)의 상기 제1 측벽들(130i) 및 상기 제1 측벽들(130i) 사이의 상기 도전막(110)이 노출될 수 있다. 서로 마주보는 상기 제1 측벽들(130i) 및 상기 도전막(110)의 상면에 의해 제2 갭 영역(G2)이 정의될 수 있다. 즉, 상기 제1 마스크 패턴들(130)은, 상기 도전막(110)의 상면을 노출하고 상기 제1 방향(D1)으로 각각 연장되는 상기 제1 및 제2 갭 영역들(G1, G2)을 가질 수 있다.
상기 희생 패턴들(120)이 제거된 후, 상기 제2 영역(R2)의 상기 하부 구조체(100) 상에 상기 돌출부들(110b, 110c)을 덮는 제2 마스크 패턴(140)이 형성될 수 있다. 상기 제2 마스크 패턴(140)은 상기 돌출부들(110b, 110c)의 각각의 적어도 일부, 상기 층간 절연막(102)의 일부, 및 상기 제1 스페이서(104)의 일부를 덮을 수 있다.
평면적 관점에서, 상기 제2 마스크 패턴(140)은 상기 평판부(110a)와 중첩하지 않을 수 있다. 일 실시예에 따르면, 평면적 관점에서, 상기 제2 마스크 패턴(140)은 상기 평판부(110a)로부터 이격되어 형성될 수 있다. 즉, 상기 제2 마스크 패턴(140)은, 상기 제2 마스크 패턴(140)에 인접하는 상기 평판부(110a)의 일 측벽(110ai)으로부터 이격되어 형성될 수 있다. 일 실시예에 따르면, 평면적 관점에서, 상기 제1 마스크 패턴들(130)의 각각은, 상기 제2 영역(R2)에서 상기 제2 마스크 패턴(140)과 중첩할 수 있다. 상기 제2 마스크 패턴(140)은 일 예로, 포토 레지스트 패턴일 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제1 및 제2 마스크 패턴들(130, 140)을 식각 마스크로 상기 도전막(110)이 식각될 수 있다. 상기 도전막(110)을 식각하는 것은, 일 예로, 건식 식각 공정일 수 있다. 구체적으로, 상기 제1 및 제2 마스크 패턴들(130, 140)을 식각 마스크로 상기 평판부도전막(110a)를을 식각하여, 상기 제1 영역(R1)의 상기 하부 구조체(100) 상에 복수 개의 라인 패턴들(110d)이 형성될 수 있다. 상기 라인 패턴들(110d)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)을 따라 서로 이격되어 형성될 수 있다. 상기 식각 공정 동안, 상기 제1 영역(R1)의 상기 하부 구조체(100)가 노출될 수 있다. 상기 식각 공정 동안, 상기 돌출부들(110b, 110c)의 각각의 적어도 일부는 식각되지 않고 남을 수 있다. 즉일 예로, 도 3a에 도시된 바와 같이, 상기 돌출부들(110b, 110c)의 각각의 일부는 상기 제1 및 제2 마스크 패턴들(130, 140)에 의해 덮일 수 있고, 상기 돌출부들(110b, 110c)의 각각의 잔부는 상기 제1 및 제2 마스크 패턴들(130, 140)에 의해 덮이지 않고 노출될 수 있다. 상기 식각 공정 동안, 상기 돌출부들(110b, 110c)의 각각의 상기 잔부가 제거될 수 있다. 더하여, 상기 식각 공정 동안, 도 3a에 도시된 바와 같이, 상기 제2 영역(R2)에서 상기 제1 및 제2 마스크 패턴들(130, 140)에 의해 노출되는 상기 층간 절연막(102)의 일부 및 상기 제1 스페이서(104)의 일부가 제거될 수 있다.
도 5a, 및 도 5b, 및 도 5c를 참조하면, 상기 식각 공정 후, 상기 제1 및 제2 마스크 패턴들(130, 140)이 제거될 수 있다. 상기 제1 마스크 패턴들(130)은 일 예로, 습식 식각 공정을 수행하여 제거될 수 있고, 상기 제2 마스크 패턴들(140)은 일 예로, 애싱(ahing) 및/또는 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 및 제2 마스크 패턴들(130, 140)을 제거하는 것은 상술한 바와 같이 별도의 공정을 수행하여 제거될 수 있으나, 본 발명의 개념이 이에 한정되는 것은 아니다.
상기 제1 및 제2 마스크 패턴들(130, 140)이 제거됨에 따라, 상기 하부 구조체(100) 상에 도전 패턴들(110p)이 형성될 수 있다. 상기 도전 패턴들(110p)은 상기 제1 영역(R1)의 상기 하부 구조체(100) 상에 배치되는 상기 라인 패턴들(110d) 및 상기 제2 영역(R2)의 상기 하부 구조체(100) 상에 배치되는 상기 돌출부들(110b, 110c)을 포함할 수 있다. 상기 라인 패턴들(110d)의 각각의 일단은 상기 돌출부들(110b, 110c)의 각각에 연결될 수 있다. 일 실시예에 따르면, 상기 라인 패턴들(110d) 중 홀수 번째 라인 패턴들(110d)의 각각은 상기 제1 돌출부들(110b)에 각각 연결될 수 있고, 상기 라인 패턴들(110d) 중 짝수 번째 라인 패턴들(110d)의 각각은 상기 제2 돌출부들(110c)의 각각에 연결될 수 있다. 상기 라인 패턴들(110d)의 각각과 상기 돌출부들(110b, 110c)의 각각은 서로 연결되어 일체를 이룰 수 있다. 상기 라인 패턴들(110d)의 각각은 상기 제2 방향(D2)에 따른 거리인 제4 폭(W4)을 가질 수 있다. 상기 제4 폭(W4)은 상기 제1 폭(W1) 및 상기 제2 폭(W2)보다 작을 수 있다. 일 실시예에 따르면, 상기 라인 패턴들(110d)은 상기 하부 구조체(100)에 포함된 상기 반도체 기판에 전기적으로 연결되는 배선일 수 있고, 상기 돌출부들(110b, 110c)은 상기 라인 패턴들(110d)과 주변회로와의 연결을 위한 콘택들이 배치되는 콘택 패드들일 수 있다.
상기 돌출부들(110b, 110c)의 각각의 측벽들은 상기 층간 절연막(102)에 의해 덮일 수 있고, 상기 제1 스페이서(104)가 상기 돌출부들(110,b, 110c)의 각각의 상기 측벽들과 상기 층간 절연막(102) 사이에 개재될 수 있다. 도 5c에 도시된 바와 같이, 상기 라인 패턴들(110d)의 각각에 인접한 상기 돌출부들(110b, 110c)의 각각의 일 측벽(s)은 상기 층간 절연막(102) 및 상기 제1 스페이서(104)에 의해 덮이지 않을 수 있다.
상기 라인 패턴들(110d)의 각각의 타단은 상기 돌출부들(110b, 110c)의 각각과 연결되지 않을 수 있다. 상기 라인 패턴들(110d)의 각각의 상기 타단의 일 측벽은 상기 층간 절연막(102)에 의해 덮일 수 있고, 상기 제1 스페이서(104)가 상기 라인 패턴들(110d)의 각각의 상기 타단의 상기 측벽과 상기 층간 절연막(102) 사이에 개재될 수 있다.
상기 라인 패턴들(110d)의 각각의 양 측벽들 상에 제2 스페이서(106)가 형성될 수 있다. 상기 제2 스페이서(106)는 상기 라인 패턴들(110d)의 상기 측벽들을 따라 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 연장되어, 도 5c에 도시된 바와 같이, 상기 돌출부들(110b, 110c)의 각각의 상기 측벽(s)과 접할 수 있다. 더하여, 상기 제2 스페이서(106)는 상기 제2 방향(D2)으로 연장되어 상기 제1 스페이서(104) 및 상기 층간 절연막(102)과 접할 수 있다. 상기 제2 스페이서(106)와 상기 제1 스페이서(104)는 서로 접하여 경계(boundary, B)를 이룰 수 있다. 상기 제2 스페이서(106)는 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 제2 스페이서(106)를 형성하는 것은, 상기 하부 구조체(100) 상에 상기 도전 패턴들(110p), 상기 층간 절연막(102), 및 상기 제1 스페이서(104)를 덮는 제2 스페이서막(미도시)을 형성하는 것, 및 상기 도전 패턴들(110p)의 상면들이 노출될 때까지 상기 제2 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정 동안, 상기 층간 절연막(102) 및 상기 제1 스페이서(104)의 상면들이 노출될 수 있다.
평면적 관점에서, 상기 돌출부들(110b, 110c)의 각각은, 도 5c에 도시된 바와 같이, 상기 제1 스페이서(104)와 상기 제2 스페이서(106)가 접하는 영역에서 뾰족한 부분(pointed portion, pp)을 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 평판부(110a) 및 상기 평판부(110a)로부터 연장된 복수 개의 돌출부들(110b, 110c)을 포함하는 도전막(110)이 형성된 후, 상기 도전막(110) 상에 일 방향으로 연장되는 라인 형상을 갖는 상기 제1 마스크 패턴들(130), 및 상기 돌출부들(110b, 110c)을 덮는 상기 제2 마스크 패턴(140)이 형성될 수 있다. 상기 제1 및 제2 마스크 패턴들(130, 140)을 식각 마스크로 상기 도전막(110)을 동시에 식각함으로써, 상기 라인 패턴들(110d), 및 상기 라인 패턴들(110d)과 일체를 이루고 상기 라인 패턴들(110d)보다 넓은 폭을 갖는 상기 돌출부들(110b, 110c)을 포함하는 상기 도전 패턴들(110p)이 용이하게 형성될 수 있다.
< 적용예 1>
도 6a 내지 도 10a는 본 발명의 제1 실시예에 따른 미세 패턴 형성방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6b는 도 6a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이고, 도 7b 내지 도 10b는 각각 도 7a 내지 도 10a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다. 도 1a 내지 도 5a, 및 도 1b 내지 도 5b를 참조하여 설명한 본 발명의 제1 실시예에 따른 미세 패턴 형성방법과 중복되는 구성에 대하여는 동일한 참조번호가 제공될 수 있고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 6a 및 도 6b를 참조하면, 셀 영역(CR) 및 주변회로 영역(PR)을 포함하는 기판(200)이 제공될 수 있다. 상기 셀 영역(CR)은 단위 메모리 셀들이 배치되는 상기 기판(200)의 일 영역이고, 상기 주변회로 영역(PR)은 주변회로들이 배치되는 상기 기판(200)의 다른 영역일 수 있다. 상기 기판(200)은 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 기판(200)에 활성 영역들(ACT)을 정의하는 소자분리막(201)이 형성될 수 있다. 상기 소자분리막(201)은 일 예로, STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 상기 소자분리막(201)은 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산화질화막 포함할 수 있다. 상기 활성영역(ACT)은 평면적으로 바(bar) 형태를 가지고, 제1 방향(일 예로, X방향)과 상기 제1 방향에 교차하는 제2 방향(일 예로, Y방향) 모두에 교차하는 제3 방향(일 예로, S방향)으로 장축이 위치되도록 형성될 수 있다.
상기 기판(200)의 상기 활성영역(ACT)에 제1 불순물 주입영역(SD1)이 형성될 수 있다. 상기 제1 불순물 주입영역(SD1)은 이온주입 공정에 의해 형성될 수 있다. 일 예로, 상기 제1 불순물 주입영역(SD1)은 N형 도펀트로 도핑된 영역일 수 있다.
상기 셀 영역(CR)의 상기 기판(200) 내에 평면적으로 상기 활성영역(ACT)과 교차하는 게이트 라인들(G)이 형성될 수 있다. 상기 게이트 라인들(G)은 상기 제2 방향(Y)으로 연장되고, 상기 제1 방향(X)을 따라 서로 이격되어 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 라인들(G)은 상기 기판(200) 내에 매립된 매립(buried) 게이트 라인들일 수 있다. 상기 게이트 라인들(G)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
상기 게이트 라인들(G)과 상기 활성영역(ACT) 사이에 게이트 절연 패턴들(210)이 형성될 수 있고, 상기 게이트 라인들(G)과 상기 소자분리막(201) 사이에도 상기 게이트 절연 패턴들(210)이 형성될 수 있다. 상기 게이트 절연 패턴들(210)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 게이트 라인들(G)의 각각의 상면 상에 제1 캡핑 패턴들(220)이 형성될 수 있다. 상기 제1 캡핑 패턴들(220)의 상면은 상기 기판(200)의 상면과 공면을 이룰 수 있다. 상기 제1 캡핑 패턴들(220)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 캡핑 패턴들(220)의 각각의 하면은 상기 게이트 절연 패턴들(210)의 각각의 상면과 접하고, 상기 제1 캡핑 패턴들(220)의 각각의 양 측벽은 상기 활성영역(ACT) 및/또는 상기 소자분리막(201)에 접할 수 있다. 그러나, 다른 실시예에 따르면, 상기 게이트 절연 패턴들(210)은 상기 제1 캡핑 패턴들(220)과 상기 활성영역(ACT) 사이 및/또는 상기 제1 캡핑 패턴들(220)과 상기 소자분리막(201) 사이로 연장될 수 있다. 이 경우, 상기 제1 캡핑 패턴들(220)은 실리콘 질화막을 포함하고, 상기 게이트 절연 패턴들(210)은 실리콘 산화막을 포함할 수 있다. 여기서, 상기 제1 캡핑 패턴들(220)과 상기 활성영역(ACT) 사이에 개재된 상기 게이트 절연 패턴들(210)은, 상기 활성영역(ACT)과 상기 제1 캡핑 패턴들(220) 사이의 스트레스를 완화하는 버퍼 역할을 할 수 있다.
상기 활성영역(ACT)에서 서로 이웃하는 두 개의 상기 게이트 라인들(G) 사이에 이온 주입 공정을 수행하여, 제2 불순물 주입영역(SD2)이 형성될 수 있다. 상기 제2 불순물 주입영역(SD2)은 상기 제1 불순물 주입영역(SD1)과 동일한 N형의 불순물로 도핑될 수 있다. 상기 제2 불순물 주입영역(SD2)은 상기 제1 불순물 주입영역(SD1)보다 상기 기판(200) 내부로 깊이 연장될 수 있다.
상기 기판(200) 상에 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘 단결정막 또는 도전막을 형성하고 패터닝하여 제1 패드(235)와 제2 패드(230)가 형성될 수 있다. 상기 제1 패드(235)는 상기 제1 불순물 주입 영역(SD1)과 연결될 수 있고, 상기 제2 패드(230)는 상기 제2 불순물 주입 영역(SD2)과 연결될 수 있다. 상기 제1 패드(235) 및 상기 제2 패드(230)가 불순물이 도핑된 폴리실리콘막 또는 실리콘 단결정막을 포함할 경우, 상기 제1 패드(235) 및 상기 제2 패드(230)는 상기 제1 및 제2 불순물 주입 영역들(SD1 및 SD2)과 동일한 타입의 불순물로 도핑될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 기판(200) 상에 상기 제1 및 제2 패드들(235, 230)을 덮는 제1 층간 절연막(238)이 형성될 수 있다. 상기 제1 층간 절연막(238)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 제1 층간 절연막(238)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 셀 영역(CR)에서 상기 제1 층간 절연막(238)을 관통하여 상기 제2 패드(230)를 노출하는 관통 홀(237)이 형성될 수 있다.
상기 제1 층간 절연막(238) 상에 도전막(240)이 형성될 수 있다. 상기 도전막(240)은 상기 관통 홀(237)을 채우도록 형성될 수 있다. 상기 도전막(240)은 상기 셀 영역(CR)의 상기 제1 층간 절연막(238)을 덮는 평판부(240a), 및 상기 평판부(240a)로부터 상기 기판(200)의 상면에 평행한 방향으로 연장되어 상기 주변회로 영역(PR)의 상기 제1 층간 절연막(238)의 일부를 덮는 복수 개의 돌출부들을 포함할 수 있다. 상기 복수 개의 돌출부들은 상기 평판부(240a)로부터 제1 방향(X)으로 연장되어 상기 주변회로 영역(PR)의 상기 제1 층간 절연막(238)의 일부를 덮는 제1 돌출부들(240b), 및 상기 평판부(240a)로부터 상기 제1 방향(X)에 반평행한 방향으로 연장되어 상기 주변회로 영역(PR)의 상기 제1 층간 절연막(238)의 일부를 덮는 제2 돌출부들(240c)을 포함할 수 있다.
상기 제1 돌출부들(240b)은 상기 제2 방향(Y)을 따라 배열될 수 있고, 서로 인접하는 상기 제1 돌출부들(240b) 사이에서 상기 평판부(240a)의 일 측벽이 노출될 수 있다. 즉, 상기 도전막(240)의 일 측벽은 요철 형상을 가질 수 있다. 더하여, 상기 제2 돌출부들(240c)은 상기 제2 방향(Y)을 따라 배열될 수 있고, 서로 인접하는 상기 제2 돌출부들(240c) 사이에서 상기 평판부(240a)의 타 측벽이 노출될 수 있다. 즉, 상기 도전막(240)의 타 측벽은 요철 형상을 가질 수 있다. 여기서, 상기 평판부(240a)의 상기 타 측벽은 상기 평판부(240a)의 상기 일 측벽에 대향하는 측벽일 수 있고, 상기 도전막(240)의 상기 타 측벽은 상기 도전막(240)의 상기 일 측벽에 대향하는 측벽일 수 있다. 서로 대향하는 상기 도전막(240)의 상기 측벽들은 서로 대칭되지 않을 수 있다.
상기 제1 돌출부들(240b)의 각각은 상기 제2 방향(Y)에 따른 거리인 제1 폭(W1)을 가질 수 있고, 상기 제2 돌출부들(240c)의 각각은 상기 제2 방향(Y)에 따른 거리인 제2 폭(W2)을 가질 수 있다. 일 실시예에 따르면, 상기 제1 폭(W1) 및 상기 제2 폭(W2)은 실질적으로 같을 수 있다.
상기 도전막(240)은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 도전막(240) 상에 캐핑막(250)이 형성될 수 있다. 상기 캐핑막(250)은 상기 도전막(240)의 상면에 한하여 배치될 수 있다. 상기 캐핑막(250)은 일 예로, 실리콘 질화막, 실리콘 산화막, 및 실리콘 산질화막 중 적어도어느 하나를 포함할 수 있다.
상기 도전막(240) 및 상기 캐핑막(250)을 형성하는 것은, 상기 제1 층간 절연막(238) 상에 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮는 예비 도전막(미도시) 및 예비 캐핑막(미도시)을 형성하는 것, 및 상기 주변회로 영역(PR)의 상기 예비 도전막 및 상기 예비 캐핑막을 패터닝하여 상기 돌출부들(240b, 240c)을 정의하는 리세스 영역들(r)을 형성하는 것을 포함할 수 있다. 상기 패터닝 공정에 의해, 상기 캐핑막(250)은 상기 도전막(240)의 상기 상면에 한하여 배치될 수 있다.
상기 도전막(240)의 상기 측벽들 상에 제1 스페이서(244)가 형성될 수 있다. 상기 제1 스페이서(244)는 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 스페이서(244)를 형성하는 것은, 상기 제1 층간 절연막(238) 상에 상기 도전막(240)을 덮는 제1 스페이서막(미도시)을 형성하는 것, 및 상기 제1 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해, 상기 도전막(240)의 상면 및 상기 제1 층간 절연막(238)의 상면이 노출될 수 있다.
도 8a 및 도 8b를 참조하면, 먼저, 상기 제1 층간 절연막(238) 상에 상기 도전막(240) 및 상기 캐핑막(250)을 둘러싸는 제2 층간 절연막(239)이 형성될 수 있다. 상기 제2 층간 절연막(239)은, 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 제1 스페이서(104)가 상기 제2 층간 절연막(239)과 상기 도전막(240)의 상기 측벽들 사이, 및 상기 제2 층간 절연막(239)과 상기 캐핑막(250)의 측벽들 사이에 개재될 수 있다. 이 후, 상기 캐핑막(250) 상에 상기 제1 방향(X)으로 연장되고 상기 제2 방향(Y)으로 서로 이격되는 셀 마스크 패턴들(260)이 형성될 수 있다. 상기 셀 마스크 패턴들(260)은, 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 셀 마스크 패턴들(260)은 상기 캐핑막(250)의 상면을 노출하는 셀 개구부들(260a)을 가질 수 있다.
상기 돌출부들(240b, 240c)의 각각은, 평면적 관점에서, 상기 셀 마스크 패턴들(260)의 각각과 중첩할 수 있다. 구체적으로, 상기 셀 마스크 패턴들(260) 중 홀수 번째 셀 마스크 패턴들(260)의 각각은 상기 제1 돌출부들(240b)의 각각과 중첩될 수 있고, 상기 셀 마스크 패턴들(260) 중 짝수 번째 셀 마스크 패턴들(260)의 각각은 상기 제2 돌출부들(240c)의 각각과 중첩될 수 있다.
상기 셀 마스크 패턴들(260)의 각각은 상기 제2 방향(Y)에 따른 거리인 제3 폭(W3)을 가질 수 있다. 일 실시예에 따르면, 상기 제3 폭(W3)은 상기 제1 폭(W1) 및 상기 제2 폭(W2)보다 작을 수 있다. 상기 셀 마스크 패턴들(260)을 형성하는 것은, 도 2a, 도 2b, 도 3a, 및 도 3b를 참조하여 설명한, 상기 제1 마스크 패턴들(130)의 형성 방법과 동일하다.
계속하여, 상기 주변회로 영역(PR)의 상기 캐핑막(250) 상에 상기 돌출부들(240b, 240c)을 덮는 주변 마스크 패턴(270)이 형성될 수 있다. 상기 주변 마스크 패턴(270)은 상기 돌출부들(240b, 240c)의 각각의 적어도 일부 및 상기 제2 층간 절연막(239)의 일부, 및 상기 제1 스페이서(244)의 일부를 덮을 수 있다. 평면적 관점에서, 상기 주변 마스크 패턴(270)은 상기 평판부(240a)와 중첩하지 않을 수 있다. 일 실시예에 따르면, 평면적 관점에서, 상기 주변 마스크 패턴(270)은 상기 평판부(240a)로부터 이격되어 형성될 수 있다. 즉, 상기 주변 마스크 패턴(270)은, 상기 주변 마스크 패턴(270)에 인접하는 상기 평판부(240a)의 일 측벽(240ai)으로부터 이격되어 형성될 수 있다. 일 실시예에 따르면, 평면적 관점에서, 상기 셀 마스크 패턴들(260)의 각각은, 상기 주변회로 영역(PR)에서 상기 주벼 마스크 패턴(270)과 중첩할 수 있다. 상기 주변 마스크 패턴(270)은 일 예로, 포토 레지스트 패턴일 수 있다.
도 9a 및 도 9b를 참조하면, 상기 셀 및 주변 마스크 패턴들(260, 270)을 식각 마스크로 상기 캐핑막(250) 및 상기 도전막(240)을 식각하여, 상기 제1 층간 절연막(238) 상에 제2 캐핑 패턴들(250a) 및 도전 패턴들(240p)이 형성될 수 있다. 상기 제2 캐핑 패턴들(250a) 및 상기 도전 패턴들(240p)을 형성하는 것은, 도 4a, 및 도 4b를 참조하여 설명한, 상기 도전 패턴들(110p)의 형성 방법과 동일하다.
상기 도전 패턴들(240p)은 상기 셀 영역(CR)의 상기 제1 층간 절연막(238) 상에 배치되는 비트 라인들(240d) 및 상기 주변회로 영역(PR)의 상기 제1 층간 절연막(238) 상에 배치되는 상기 돌출부들(240b, 240c)을 포함할 수 있다. 상기 비트 라인들(240d)의 각각의 일단은 상기 돌출부들(240b, 240c)의 각각에 연결될 수 있다. 구체적으로, 상기 비트 라인들(240d) 중 홀수 번째 비트 라인들(240d)의 각각은 상기 제1 돌출부들(240b)의 각각에 연결될 수 있고, 상기 비트 라인들(240d) 중 짝수 번째 비트 라인들(240d)의 각각은 상기 제2 돌출부들(240c)의 각각에 연결될 수 있다. 상기 비트 라인들(240d)의 각각과 상기 돌출부들(240b, 240c)의 각각은 서로 연결되어 일체를 이룰 수 있다. 상기 비트 라인들(240d)의 각각은 상기 제2 방향(Y)에 따른 거리인 제4 폭(W4)을 가질 수 있다. 상기 제4 폭(W4)은 상기 제1 폭(W1) 및 상기 제2 폭(W2)보다 작을 수 있다.
일 실시예에 따르면, 상기 비트 라인들(240d)의 각각은 상기 제1 층간 절연막(238)을 관통하는 제1 콘택(242)에 의해 상기 활성 영역(ACT)의 상기 제2 불순물 주입 영역(SD2)에 전기적으로 연결될 수 있다. 상기 돌출부들(240b, 240c110b, 110c)은 상기 비트 라인들(240d)에 전압을 인가하기 위한 콘택들이 배치되는 콘택 패드들일 수 있다.
상기 제2 캐핑 패턴들(250a)의 각각은 상기 도전 패턴들(240p)의 각각의 상면 상에 한정적으로 형성될 수 있다. 상기 제2 캐핑 패턴들(250a) 및 상기 도전 패턴들(240p)이 형성된 후, 상기 셀 및 주변 마스크 패턴들(260, 270)이 제거될 수 있다. 상기 셀 마스크 패턴들(260)은 일 예로, 습식 식각 공정을 수행하여 제거될 수 있고, 상기 주변 마스크 패턴들(270)은 일 예로, 애싱(ahing) 및/또는 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 셀 및 주변 마스크 패턴들(260, 270)을 제거하는 것은 상술한 바와 같이 별도의 공정을 수행하여 제거될 수 있으나, 본 발명의 개념이 이에 한정되는 것은 아니다.
도 9a의 Q부분을 확대한 도면은 도 5c와 실질적으로 동일할 수 있다.
도 9a, 도 9b, 및 도 5c를 참조하면, 상기 돌출부들(240b, 240c)의 각각의 측벽들은 상기 제2 층간 절연막(239)에 의해 덮일 수 있고, 상기 제1 스페이서(244)가 상기 돌출부들(240b, 240c)의 각각의 상기 측벽들과 상기 제2 층간 절연막(239) 사이에 개재될 수 있다. 도 5c에 도시된 바와 같이, 상기 비트 라인들(240d)의 각각에 인접한 상기 돌출부들(240b, 240c)의 각각의 일 측벽(s)은 상기 제2 층간 절연막(239) 및 상기 제1 스페이서(244)에 의해 덮이지 않을 수 있다.
상기 비트 라인들(240d)의 각각의 타단은 상기 돌출부들(240b, 240c))의 각각과 연결되지 않을 수 있다. 상기 비트 라인들(240d)의 각각의 상기 타단의 일 측벽은 상기 제2 층간 절연막(239)에 의해 덮일 수 있고, 상기 제1 스페이서(244)가 상기 비트 라인들(240d)의 각각의 상기 타단의 상기 측벽과 상기 제2 층간 절연막(239) 사이에 개재될 수 있다.
상기 비트 라인들(240d)의 각각의 양 측벽들 상에 제2 스페이서(246)가 형성될 수 있다. 상기 제2 스페이서(246)는 상기 비트 라인들(240d)의 상기 측벽들을 따라 상기 제1 방향(X)으로 연장될 수 있고, 상기 제2 방향(Y)으로 연장되어 상기 돌출부들(240b, 240c)의 각각의 상기 측벽(s)과 접할 수 있다. 더하여, 상기 제2 스페이서(246)는 상기 제2 방향(Y)으로 연장되어 상기 제1 스페이서(244) 및 상기 제2 층간 절연막(239)과 접할 수 있다. 상기 제2 스페이서(246)와 상기 제1 스페이서(244)는 서로 접하여 경계(B)를 이룰 수 있다. 상기 제2 스페이서(246)는 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 제2 스페이서(246)를 형성하는 것은, 상기 제1 층간 절연막(238) 상에 상기 비트 라인들(240d), 상기 제2 층간 절연막(239), 및 상기 제1 스페이서(244)를 덮는 제2 스페이서막(미도시)을 형성하는 것, 및 상기 비트 라인들(240d)의 상면들이 노출될 때까지 상기 제2 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정 동안, 상기 제2 층간 절연막(239) 및 상기 제1 스페이서(244)의 상면들이 노출될 수 있다.
평면적 관점에서, 상기 돌출부들(240b, 240c)의 각각은, 도 5c에 도시된 바와 같이, 상기 제1 스페이서(244)와 상기 제2 스페이서(246)가 접하는 영역에서 뾰족한 부분(pointed portion, pp)을 가질 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제1 층간 절연막(238) 상에 상기 비트 라인들(240d)의 상기 측벽들을 덮는 제23 층간 절연막(280)이 형성될 수 있다. 상기 제3 층간 절연막(280)은 상기 비트 라인들(240d) 사이의 공간을 채우도록 형성될 수 있다. 상기 제2 스페이서(246)가 상기 비트 라인들(240d)의 상기 측벽들과 상기 제3 층간 절연막(280) 사이에 개재될 수 있고, 상기 제2 층간 절연막(239)과 상기 제3 층간 절연막(280) 사이에 개재될 수 있다. 상기 제2 층간 절연막(239)의 상면과 상기 제3 층간 절연막(280)의 상면은 실질적으로 동일 레벨에 위치할 수 있다. 상기 제23 층간 절연막(280)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 비트 라인들(240d) 및 상기 제2 캐핑 패턴들(250a)은 상기 제2 층간 절연막(280) 내에 배치될 수 있고, 상기 비트 라인들(240d) 및 상기 제2 캐핑 패턴들(250a)의 양 측벽들 상에 절연 스페이서들(252)이 형성될 수 있다. 상기 절연 스페이서들(252)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다.-
상기 셀 영역(CR)의 상기 기판(200) 상에 상기 제1 및 제23 층간 절연막들(238 및 280)을 관통하고 상기 제1 패드들(235)와 연결되는 매립 콘택들(Buried Contacts, 282)이 배치될 수 있다. 상기 매립 콘택들(282)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 상기 제32 층간 절연막(280) 상에 상기 매립 콘택들(282)과 연결되는 데이터 저장 요소가 배치될 수 있다. 일 예로, 상기 데이터 저장 요소는 캐패시터일 수 있다. 상기 캐패시터는 하부전극(286), 상부전극(290), 및 상기 하부전극(286)과 상기 상부전극(290) 사이에 개재되는 유전막(288)을 포함할 수 있다. 상기 하부전극(286)은 하부가 막힌 실린더 형상일 수 있다. 상기 상부전극(290)은 하부전극(286)을 공통적으로 덮는 공통전극일 수 있다. 상기 하부전극(286)와 상기 상부전극(290)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 상부전극(290)과 상기 제23 층간 절연막(280) 사이에 지지막(284)이 배치될 수 있다. 상기 지지막(284)은 상기 하부전극(286)의 외측벽 상에 배치되어 상기 하부전극(286)의 쓰러짐을 방지할 수 있다. 상기 지지막(284)은 절연물질을 포함할 수 있다. 상기 유전막(288)은 일 방향으로 연장되어 상기 지지막(284)과 상기 상부전극(290) 사이에 개재될 수 있다.
상기 지지막(284)은 상기 주변회로 영역(PR)으로 연장되어 상기 제2 층간 절연막(280239)을 덮을 수 있다. 제2 콘택들(CT)이 상기 지지막(284) 및 상기 제2 캐핑 패턴(250a)을 관통하여, 상기 돌출부들(240b, 240c)에 각각 연결될 수 있다. 일 단면의 관점에서, 상기 제2 콘택들(CT)의 각각의 하면(L1)은 상기 돌출부들(240b, 240c)과 직접 접할 수 있고, 상기 돌출부들(240b, 240c)의 각각의 하면(L2)보다 높은 레벨에 위치할 수 있다. 일 실시예에 따르면, 상기 돌출부들(240b, 240c)은 상기 비트 라인들(240d)의 상기 제4 폭(W4)보다 큰 상기 제1 및 제2 폭들(W1, W2)을 가질 수 있고, 상기 돌출부들(240b, 240c)의 각각의 상면의 면적은 상기 제2 콘택들(CT)의 각각의 상기 하면(L1)의 면적과 같거나 그보다 클 수 있다. 이에 따라, 상기 제2 콘택들(CT)이 상기 돌출부들(240b, 240c) 상에 형성되는 경우, 상기 제2 콘택들(CT)이 상기 비트 라인들(240d)의 단부들에 직접 형성되는 경우에 비해, 상기 제2 콘택들(CT)과 상기 돌출부들(240b, 240c) 사이의 접촉 면적이 증가하여 콘택 저항이 감소될 수 있다. 상기 주변회로 영역(PR)에서, 상기 지지막(284) 상에 상기 제2 콘택들(CT)과 연결되는 비트 라인 전압 인가 배선들(L)이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 평판부(240a) 및 상기 평판부(240a)로부터 연장된 복수 개의 돌출부들(240b, 240c)을 포함하는 도전막(240)이 형성된 후, 상기 도전막(240) 상에 일 방향으로 연장되는 라인 형상을 갖는 상기 셀 마스크 패턴들(260), 및 상기 돌출부들(240b, 240c)을 덮는 상기 주변 마스크 패턴(270)이 형성될 수 있다. 상기 셀 및 주변 마스크 패턴들(260, 270)을 식각 마스크로 상기 도전막(240)을 동시에 식각함으로써, 상기 비트 라인들(240d), 및 상기 비트 라인들(240d)과 일체를 이루고 상기 비트 라인들(240d)보다 넓은 폭을 갖는 상기 돌출부들(240b, 240c)을 포함하는 상기 도전 패턴들(240p)이 용이하게 형성될 수 있다.
또한, 상기 도전막(240)이 상기 평판부(240a) 및 상기 돌출부들(240b, 240c)을 갖도록 형성되고, 상기 주변 마스크 패턴(270)이 상기 돌출부들(240b, 240c)을 덮도록 형성됨에 따라, 상기 도전막(240)에 인접하는 절연막들이 상기 주변 마스크 패턴(270)에 의해 노출되는 것이하부 막들의 면적이 최소화될 수 있다. 이에 따라, 상기 비트 라인들(240d)을 형성하기 위한 식각 공정 동안, 상기 절연하부 막들로부터 형성된 식각 부산물에 의해 상기 비트 라인들(240d)의 단부들이 얇아지는 현상이 최소화될 수 있다.
더하여, 상기 돌출부들(240b, 240c) 상에 상기 비트 라인들(240d)에 전압을 인가하기 위한 상기 제2 콘택들(CT)이 형성됨에 따라, 콘택 저항이 감소된 반도체 소자의 제조방법이 제공될 수 있다.
이하에서, 도 10a, 도 10b, 및 도 5c를 참조하여, 본 발명의 제1 실시예에 따른 미세 패턴 형성 방법을 이용하여 제조된 반도체 소자의 구조적 특징을 설명한다.
도 10a, 도 10b, 및 도 5c를 참조하면, 셀 영역(CR) 및 주변회로 영역(PR)을 포함하는 기판(200)이 제공될 수 있다. 상기 기판(200)에 활성 영역들(ACT)을 정의하는 소자분리막(201)이 제공될 수 있다. 상기 활성영역(ACT)은 평면적으로 바(bar) 형태를 가지고, 제1 방향(일 예로, X방향)과 상기 제1 방향에 교차하는 제2 방향(일 예로, Y방향) 모두에 교차하는 제3 방향(일 예로, S방향)으로 장축이 위치되도록 형성될 수 있다.
상기 셀 영역(CR)의 상기 기판(200) 내에 평면적으로 상기 활성영역(ACT)과 교차하는 게이트 라인들(G)이 제공될 수 있다. 상기 게이트 라인들(G)은 상기 제2 방향(Y)으로 연장되고, 상기 제1 방향(X)을 따라 서로 이격될 수 있다. 상기 게이트 라인들(G)은 상기 기판(200) 내에 매립된 매립(buried) 게이트 라인들일 수 있다. 상기 게이트 라인들(G)과 상기 활성영역(ACT) 사이에 게이트 절연 패턴들(210)이 제공될 수 있고, 상기 게이트 라인들(G)과 상기 소자분리막(201) 사이에도 상기 게이트 절연 패턴들(210)이 제공될 수 있다. 상기 게이트 라인들(G)의 각각의 상면 상에 제1 캡핑 패턴들(220)이 제공될 수 있다. 상기 제1 캡핑 패턴들(220)의 상면은 상기 기판(200)의 상면과 공면을 이룰 수 있다.
상기 활성 영역(ACT)에서 서로 이웃하는 한 쌍의 상기 게이트 라인들(G) 사이에 제2 불순물 주입영역(SD2)이 제공될 수 있다. 한 쌍의 상기 게이트 라인들(G)의 각각의 일 측에 제1 불순물 주입영역(SD1)이 제공될 수 있다. 상기 제2 불순물 주입영역(SD2)은 상기 제1 불순물 주입영역(SD1)보다 상기 기판(200) 내부로 깊이 연장될 수 있다. 상기 기판(200) 상에 상기 제1 불순물 주입 영역(SD1)과 연결되는 제1 패드(235), 및 상기 제2 불순물 주입 영역(SD2)과 연결되는 제2 패드(230)가 제공될 수 있다. 상기 기판(200) 상에 상기 제1 및 제2 패드들(235, 230)을 덮는 제1 층간 절연막(238)이 제공될 수 있다. 상기 제1 층간 절연막(238)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다.
상기 제1 층간 절연막(238) 상에 도전 패턴들(240p)이 제공될 수 있다. 상기 도전 패턴들(240p)은 상기 셀 영역(CR)의 상기 제1 층간 절연막(238) 상에 배치되는 비트 라인들(240d) 및 상기 주변회로 영역(PR)의 상기 제1 층간 절연막(238) 상에 배치되는 돌출부들(240b, 240c)을 포함할 수 있다. 상기 비트 라인들(240d)은 상기 제1 방향(X)으로 연장될 수 있고, 상기 제2 방향(Y)을 따라 배열될 수 있다. 상기 비트 라인들(240d)의 각각의 일단은 상기 돌출부들(240b, 240c)의 각각에 연결될 수 있다. 구체적으로, 상기 비트 라인들(240d) 중 홀수 번째 비트 라인들(240d)의 각각은 제1 돌출부들(240b)의 각각에 연결될 수 있고, 상기 비트 라인들(240d) 중 짝수 번째 비트 라인들(240d)의 각각은 제2 돌출부들(240c)의 각각에 연결될 수 있다. 상기 비트 라인들(240d)의 각각과 상기 돌출부들(240b, 240c)의 각각은 서로 연결되어 일체를 이룰 수 있다. 상기 비트 라인들(240d)의 각각은, 도 9a에 도시된 바와 같이, 상기 제2 방향(Y)에 따른 거리인 제4 폭(W4)을 가질 수 있다. 상기 돌출부들(240b, 240c)의 각각은, 도 7a에 도시된 바와 같이, 상기 제2 방향(Y)에 따른 제1 폭(W1) 또는 제2 폭(W2)을 가질 수 있다. 상기 제1 폭(W1) 및 상기 제2 폭(W2)은 실질적으로 같을 수 있고, 상기 제4 폭(W4)은 상기 제1 폭(W1) 및 상기 제2 폭(W2)보다 작을 수 있다.
상기 비트 라인들(240d)의 각각은 상기 제1 층간 절연막(238)을 관통하는 제1 콘택(242)에 의해 상기 활성 영역(ACT)의 상기 제2 불순물 주입 영역(SD2)에 전기적으로 연결될 수 있다. 상기 도전 패턴들(240p)의 각각의 상면 상에 제2 캐핑 패턴들(250a)이 한정적으로 제공될 수 있다.
상기 돌출부들(240b, 240c)의 각각의 측벽들은 제2 층간 절연막(239)에 의해 덮일 수 있고, 제1 스페이서(244)가 상기 돌출부들(240b, 240c)의 각각의 상기 측벽들과 상기 제2 층간 절연막(239) 사이에 개재될 수 있다. 도 5c에 도시된 바와 같이, 상기 비트 라인들(240d)의 각각에 인접한 상기 돌출부들(240b, 240c)의 각각의 일 측벽(s)은 상기 제2 층간 절연막(239) 및 상기 제1 스페이서(244)에 의해 덮이지 않을 수 있다.
상기 비트 라인들(240d)의 각각의 타단은 상기 돌출부들(240b, 240c))의 각각과 연결되지 않을 수 있다. 상기 비트 라인들(240d)의 각각의 상기 타단의 일 측벽은 상기 제2 층간 절연막(239)에 의해 덮일 수 있고, 상기 제1 스페이서(244)가 상기 비트 라인들(240d)의 각각의 상기 타단의 상기 측벽과 상기 제2 층간 절연막(239) 사이에 개재될 수 있다.
상기 비트 라인들(240d)의 각각의 양 측벽들 상에 제2 스페이서(246)가 제공될 수 있다. 상기 제2 스페이서(246)는 상기 비트 라인들(240d)의 상기 측벽들을 따라 상기 제1 방향(X)으로 연장될 수 있고, 상기 제2 방향(Y)으로 연장되어 상기 돌출부들(240b, 240c)의 각각의 상기 측벽(s)과 접할 수 있다. 더하여, 상기 제2 스페이서(246)는 상기 제2 방향(Y)으로 연장되어 상기 제1 스페이서(244) 및 상기 제2 층간 절연막(239)과 접할 수 있다. 상기 제2 스페이서(246)와 상기 제1 스페이서(244)는 서로 접하여 경계(B)를 이룰 수 있다.
평면적 관점에서, 상기 돌출부들(240b, 240c)의 각각은, 도 5c에 도시된 바와 같이, 상기 제1 스페이서(244)와 상기 제2 스페이서(246)가 접하는 영역에서 뾰족한 부분(pointed portion, pp)을 가질 수 있다.
상기 비트 라인들(240d) 사이의 상기 제1 층간 절연막(238) 상에 제3 층간 절연막(280)이 제공될 수 있다. 상기 제2 스페이서(246)가 상기 비트 라인들(240d)의 상기 측벽들과 상기 제3 층간 절연막(280) 사이, 및 상기 제2 층간 절연막(239)과 상기 제3 층간 절연막(280) 사이에 개재될 수 있다.
상기 셀 영역(CR)의 상기 기판(200) 상에 상기 제1 및 제3 층간 절연막들(238 및 280)을 관통하고 상기 제1 패드들(235)와 연결되는 매립 콘택들(Buried Contacts, 282)이 배치될 수 있다. 상기 제3 층간 절연막(280) 상에 상기 매립 콘택들(282)과 연결되는 데이터 저장 요소가 배치될 수 있다. 일 예로, 상기 데이터 저장 요소는 캐패시터일 수 있다. 상기 캐패시터는 하부전극(286), 상부전극(290), 및 상기 하부전극(286)과 상기 상부전극(290) 사이에 개재되는 유전막(288)을 포함할 수 있다. 상기 상부전극(290)과 상기 제3 층간 절연막(280) 사이에 지지막(284)이 배치될 수 있다. 상기 유전막(288)은 일 방향으로 연장되어 상기 지지막(284)과 상기 상부전극(290) 사이에 개재될 수 있다. 상기 지지막(284)은 상기 주변회로 영역(PR)으로 연장되어 상기 제2 층간 절연막(239)을 덮을 수 있다.
제2 콘택들(CT)이 상기 지지막(284) 및 상기 제2 캐핑 패턴(250a)을 관통하여, 상기 돌출부들(240b, 240c)에 각각 연결될 수 있다. 일 단면의 관점에서, 상기 제2 콘택들(CT)의 각각의 하면(L1)은 상기 돌출부들(240b, 240c)과 직접 접할 수 있고, 상기 돌출부들(240b, 240c)의 각각의 하면(L2)보다 높은 레벨에 위치할 수 있다. 상기 돌출부들(240b, 240c)의 각각의 상면의 면적은 상기 제2 콘택들(CT)의 각각의 상기 하면(L1)의 면적과 같거나 그보다 클 수 있다. 상기 주변회로 영역(PR)의 상기 지지막(284) 상에 상기 제2 콘택들(CT)과 연결되는 비트 라인 전압 인가 배선들(L)이 제공될 수 있다.
도 11a 내지 도 16a는 본 발명의 제2 실시예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위한 평면도들이고, 도 11b 내지 도 16b는 각각 도 11a 내지 도 16a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 11a 및 도 11b를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(300)이 제공될 수 있다. 상기 제1 영역(R1)은 상기 기판(300)의 일 영역일 수 있고, 상기 제2 영역(R2)은 상기 제1 영역(R1)을 둘러싸는 상기 기판(300)의 다른 영역일 수 있다. 상기 기판(300)은 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(300) 상에 몰드막(310)이 형성될 수 있다. 상기 몰드막(310)은 산화막, 질화막, 및/또는 산질화막 중 적어도 하나를 포함할 수 있다.
상기 몰드막(310) 상에 제1 희생막(320)이 형성될 수 있다. 상기 제1 희생막(320)은 일 예로, 에스오에이치(SOH)막일 수 있다. 상기 제2 영역(R2)의 상기 제1 희생막(320) 내에 서로 이격된 복수 개의 절연 패턴들(330)이 형성될 수 있다. 상기 절연 패턴들(330)은 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 서로 이격되어 형성될 수 있다. 상기 절연 패턴들(330)은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 절연 패턴들(330)을 형성하는 것은, 상기 제1 희생막(320)을 패터닝하여 복수 개의 그루브들(320i)을 형성하는 것, 상기 제1 희생막(320) 상에 상기 그루브들(320i)을 채우는 절연막을 형성하는 것, 및 상기 제1 희생막(320)이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 절연 패턴들(330)은 상기 그루브들(320i) 내에 국소적으로 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제1 희생막(320) 상에 식각 정지막(340)이 형성될 수 있다. 상기 식각 정지막(340)은 상기 절연 패턴들(330)의 상면들을 덮을 수 있다. 상기 식각 정지막(340)은 일 예로, 실리콘 질화막을 포함할 수 있다.
상기 식각 정지막(340) 상에 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)을 따라 서로 이격된 제1 마스크 패턴들(350)이 형성될 수 있다. 평면적 관점에서, 상기 제1 마스크 패턴들(350)의 각각은 상기 제2 영역(R2)에서 상기 절연 패턴들(330)의 각각과 중첩할 수 있다. 상기 제1 마스크 패턴들(350)은 일 예로, 실리콘 산화물을 포함할 수 있다.
상기 제1 마스크 패턴들(350)을 형성하는 것은, 상기 식각 정지막(340) 상에 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)을 따라 서로 이격된 제2 희생 패턴들(352)을 형성하는 것, 상기 식각 정지막(340) 상에 상기 제2 희생 패턴들(352)을 덮는 마스크 막을 형성하는 것, 및 상기 제2 희생 패턴들(352)의 상면들 및 상기 제2 희생 패턴들(352) 사이의 상기 식각 정지막(340)이 노출될 때까지 상기 마스크 막을 이방성 식각하는 것을 포함할 수 있다. 상기 제2 희생 패턴들(352)은 일 예로, 에스오에이치(SOH)를 포함할 수 있다. 상기 이방성 식각 공정에 의해, 상기 제1 마스크 패턴들(350)은 상기 제2 희생 패턴들(352)의 양 측벽들 상에 스페이서 형태를 가지도록 국소적으로 형성될 수 있다.
상기 제1 마스크 패턴들(350)의 각각은 상기 제2 희생 패턴들(352)에 접하는 제1 측벽(350i) 및 이에 대향하는 제2 측벽(350j)을 가질 수 있다. 상기 제1 마스크 패턴들(350)의 서로 마주보는 상기 제2 측벽들(350j) 사이의 공간은 제3 희생 패턴들(354)에 의해 채워질 수 있다. 상기 제3 희생 패턴들(354)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 제1 마스크 패턴들(350), 상기 제2 희생 패턴들(352), 및 상기 제3 희생 패턴들(354)의 상면들은 실질적으로 공면을 이룰 수 있다. 상기 제3 희생 패턴들(352, 354)은 일 예로, 에스오에이치(SOH)를 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 먼저, 상기 제1 마스크 패턴들(350)이 제거되어, 서로 인접하는 상기 제2 및 제3 희생 패턴들(352, 354) 사이에서 상기 식각정지막(340)을 노출하는 갭 영역들(350r)이 형성될 수 있다. 상기 갭 영역들(350r)은 상기 제1 방향(D1)으로 각각 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 제1 마스크 패턴들(350)을 제거하는 것은, 일 예로, 습식 식각 공정을 이용하여 수행될 수 있다.
상기 갭 영역들(350r)이 형성된 후, 상기 제2 영역(R2)의 상기 식각 정지막(340) 상에 제2 마스크 패턴(360)이 형성될 수 있다. 상기 제2 마스크 패턴(360)은 상기 제2 영역(R2)에서 상기 갭 영역들(350r)의 각각의 적어도 일부를 채울 수 있고, 상기 절연 패턴들(330)의 각각의 적어도 일부를 덮을 수 있다. 상기 제2 마스크 패턴(360)은 일 예로, 포토 레지스트 패턴일 수 있다.
이 후, 상기 제2 및 제3 희생 패턴들(352, 354), 및 상기 제2 마스크 패턴(360)을 식각 마스크로 상기 식각 정지막(340)을 패터닝하여, 상기 제1 희생막(320)을 노출하는 개구부들을 갖는 식각 정지 패턴(342)이 형성될 수 있다. 일 실시예에 따르면, 상기 제1 영역(R1)에서, 상기 제2 및 제3 희생 패턴들(352, 354)을 식각 마스크로 상기 식각 정지막(340)을 패터닝하여 상기 제1 희생막(320)이 노출될 수 있고, 상기 제2 영역(R2)에서, 상기 제2 마스크 패턴(360)을 식각 마스크로 상기 식각 정지막(340)을 패터닝하여 상기 제1 희생막(320) 및 상기 절연 패턴들(330)의 각각의 일부가 노출될 수 있다.
도 14a 및 도 14b를 참조하면, 먼저, 상기 제2 및 제3 희생 패턴들(352, 354), 및 상기 제2 마스크 패턴(360)이 제거될 수 있다. 상기 제2 및 제3 희생 패턴들(352, 354), 및 상기 제2 마스크 패턴(360)을 제거하는 것은, 일 예로, 애싱 및/또는 스트립 공정을 이용하여 수행될 수 있다.
이 후, 상기 식각 정지 패턴(342)을 식각 마스크로 상기 제1 희생막(320)을 패터닝하여, 상기 몰드막(310)을 노출하는 개구부들을 갖는 제1 희생 패턴(322)이 형성될 수 있다. 일 실시예에 따르면, 상기 제1 희생 패턴(322)은 상기 제1 영역(R1)에서 상기 몰드막(310)을 노출할 수 있고, 상기 제2 영역(R2)에서 상기 몰드막(310) 및 상기 절연 패턴들(330)의 각각의 일부를 노출할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 식각 정지 패턴(342)이 제거될 수 있다. 상기 식각 정지 패턴(342)을 제거하는 것은, 일 예로, 습식 식각 공정을 이용하여 수행될 수 있다. 이 후, 상기 제1 희생 패턴(322)을 식각 마스크로 상기 몰드막(310)을 식각하여, 상기 몰드막(310) 내에 상기 기판(300)을 노출하는 제1 그루브들(370)이 형성될 수 있다. 상기 식각 공정 동안, 상기 절연 패턴들(330)도 함께 제거될 수 있다. 상기 절연 패턴들(330)이 제거됨에 따라, 상기 제2 영역(R2)의 상기 몰드막(310) 내에 상기 제1 그루브들(370)의 단부들(370E)이 형성될 수 있다. 상기 제1 그루브들(370)이 형성된 상기 몰드막(310)은 몰드 패턴(312)으로 정의된다.
상기 제1 그루브들(370)은 상기 제1 방향(D1)으로 각각 연장되고 상기 제2 방향(D2)을 따라 서로 이격되어 형성될 수 있다. 상기 제1 그루브들(370)의 각각은 상기 제2 영역(R2)으로 연장될 수 있고, 상기 제1 그루브들(370)의 상기 단부들(370E)이 상기 제2 영역(R2)에 배치될 수 있다. 상기 제1 그루브들(370)의 각각은 상기 제1 영역(R1)에서 상기 제2 방향(D2)에 따른 거리인 제5 폭(W5)을 가질 수 있고, 상기 제1 그루브들(370)의 각각의 상기 단부(370E)는 상기 제2 영역(R2)에서 상기 제2 방향(D2)에 따른 거리인 제6 폭(W6)을 가질 수 있다. 일 실시예에 따르면, 상기 제6폭(W6)은 상기 제5 폭(W5)보다 클 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제1 희생 패턴(322)이 제거될 수 있다. 상기 제1 희생 패턴(322)을 제거하는 것은 애싱 및/또는 스트립 공정을 수행하는 것을 포함할 수 있다. 이 후, 상기 몰드 패턴(312)을 식각 마스크로 상기 기판(300)을 식각하여, 상기 기판(300) 내에 제2 그루브들(375)이 형성될 수 있다. 상기 제2 그루브들(375)은 상기 제1 방향(D1)으로 각각 연장되고 상기 제2 방향(D2)을 따라 서로 이격되어 형성될 수 있다. 상기 제2 그루브들(375)의 각각은 상기 제2 영역(R2)으로 연장될 수 있고, 상기 제2 그루브들(375)의 단부들(375E)이 상기 제2 영역(R2)에 배치될 수 있다.
상기 제2 그루브들(375) 내에 도전 패턴들(380)이 형성될 수 있다. 상기 도전 패턴들(380)은, 상기 제1 방향(D1)으로 각각 연장되고 상기 제2 방향(D2)을 따라 서로 이격되어 형성될 수 있다. 상기 도전 패턴들(380)의 각각은 상기 제2 영역(R2)으로 연장될 수 있고, 상기 도전 패턴들(380)의 단부들(380E)이 상기 제2 영역(R2)에 배치될 수 있다.
상기 도전 패턴들(380)의 각각은 상기 제1 영역(R1)에서 상기 제2 방향(D2)에 따른 거리인 제7 폭(W7)을 가질 수 있고, 상기 도전 패턴들(380)의 각각의 상기 단부(380E)는 상기 제2 영역(R2)에서 상기 제2 방향(D2)에 따른 거리인 제8 폭(W8)을 가질 수 있다. 일 실시예에 따르면, 상기 제8폭(W8)은 상기 제7 폭(W7)보다 클 수 있다.
< 적용예 2>
도 17a 및 도 18a는 본 발명의 제2 실시예에 따른 미세 패턴 형성방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 17b 및 도 18b는 각각 도 17a 및 도 18a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 11a 내지 도 16a, 및 도 11b 내지 도 16b를 참조하여 설명한 본 발명의 제2 실시예에 따른 미세 패턴 형성방법, 및 도 6a 내지 도 10a, 및 도 6b 내지 도 10b를 참조하여 설명한 본 발명에 따른 반도체 소자의 제조방법과 중복되는 구성에 대하여는 동일한 참조번호가 제공될 수 있고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 17a 및 도 17b를 참조하면, 셀 영역(CR) 및 주변회로 영역(PR)을 포함하는 기판(400)이 제공될 수 있다. 상기 기판(400)에 활성 영역(ACT)을 정의하는 소자분리막(401)이 형성될 수 있다. 상기 활성영역(ACT)은 평면적으로 바(bar) 형태를 가지고, 제1 방향(일 예로, X방향)과 상기 제1 방향에 교차하는 제2 방향(일 예로, Y방향) 모두에 교차하는 제3 방향(일 예로, S방향)으로 장축이 위치되도록 형성될 수 있다. 상기 기판(400)의 상기 활성영역(ACT)에 제1 불순물 주입영역(SD1)이 형성될 수 있다. 상기 제1 불순물 주입영역(SD1)은 이온주입 공정에 의해 형성될 수 있다.
상기 셀 영역(CR)에서 상기 기판(400) 및 상기 소자분리막(401)을 식각하여 상기 제2 방향(Y)으로 연장되는 복수 개의 라인 형태의 그루브들(403)이 형성될 수 있다. 상기 그루브들(403)은 상기 셀 영역(CR)에서 상기 제1 방향(X)으로 서로 이격되어 형성될 수 있다. 상기 그루브들(403)의 각각은 상기 제2 방향(Y)을 따라 상기 주변회로 영역(PR)으로 연장될 수 있고, 상기 그루브들(403)의 단부들(403E)이 상기 주변회로 영역(PR)에 배치될 수 있다. 상기 그루브들(403)의 각각은 상기 셀 영역(CR)에서 상기 제1 방향(X)에 따른 거리은 제9 폭(W9)을 가질 수 있고, 상기 그루브들(403)의 각각의 상기 단부(403E)는 상기 주변회로 영역(PR)에서 상기 제1 방향(X)에 따른 거리인 제10 폭(W10)을 가질 수 있다. 일 실시예에 따르면, 상기 제10 폭(W10)은 상기 제9 폭(W9)보다 클 수 있다. 상기 그루브들(403)을 형성하는 것은, 도 11a 내지 도 16a, 및 도 11b 내지 도 16b를 참조하여 설명한 반도체 소자의 미세 패턴 형성방법을 이용하여 수행될 수 있다.
도 18a 및 도 18b를 참조하면, 먼저, 상기 그루브들(403)이 형성된 상기 기판(400) 상에 게이트 절연막, 및 게이트막이 차례로 형성될 수 있다. 상기 게이트 절연막은 열산화 공정, 원자층증착(Atomic layer deposition) 또는 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 일 예로, 상기 절연막은 실리콘 산화막을 포함할 수 있다. 상기 게이트 막은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 게이트막은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
이 후, 상기 도전막을 식각하여 게이트 라인들(G)이 형성될 수 있다. 상기 식각 공정은, 상기 도전막이 상기 그루브들(403) 내에 원하는 두께로 남을 때까지 계속될 수 있다. 상기 게이트 라인들(G)에 의해 덮이지 않고 노출되는 상기 절연막은 제거될 수 있다. 이로 인해, 상기 게이트 라인들(G)과 상기 활성 영역(ACT) 사이 및/또는 상기 게이트 라인들(G)과 상기 소자분리막(401) 사이에 개재되는 게이트 절연 패턴들(410)이 형성될 수 있다. 상기 식각 공정에 의해, 상기 소자분리막(401) 및 상기 활성 영역(ACT)의 상면들이 노출될 수 있다.
더하여, 상기 식각 공정에 의해, 상기 그루브들(403)의 상기 단부들(403E)을 채우는 게이트 라인 연장부들(GE)이 형성될 수 있다. 상기 게이트 라인들(G)의 각각은 상기 셀 영역(CR)에서 상기 제1 방향(X)에 따른 거리은 제11 폭(W11)을 가질 수 있고, 상기 게이트 라인 연장부들(GE)의 각각은 상기 주변회로 영역(PR)에서 상기 제1 방향(X)에 따른 거리인 제12 폭(W12)을 가질 수 있다. 일 실시예에 따르면, 상기 제12 폭(W12)은 상기 제11 폭(W11)보다 클 수 있다. 상기 게이트 라인 연장부들(GE)은 후속 공정에서 상기 게이트 라인들(G)에 전압을 인가하는 콘택들이 형성되는 영역들일 수 있다. 본 발명의 실시예들에 따르면, 상기 게이트 라인 연장부들(GE)이 상기 셀 영역(CR)의 상기 게이트 라인들(G)보다 넓은 폭을 가지도록 형성됨에 따라, 콘택 저항이 감소된 반도체 소자가 용이하게 제조될 수 있다.
상기 식각 공정 후, 상기 그루브들(403) 내에 캐핑 패턴들(420)이 형성될 수 있다. 상기 캐핑 패턴들(420)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 캐핑 패턴들(420)을 형성하는 것은, 상기 기판(400) 상에 캐핑막을 형성하는 것, 및 상기 기판(400)이 노출될 때까지 상기 캐핑막을 평탄화하는 것을 포함할 수 있다.
이 후의 공정은, 도 6a 내지 도 10a, 및 도 6b 내지 도 10b를 참조하여 설명한 바와 같다.
본 발명의 개념에 따르면, 라인 패턴, 및 상기 라인 패턴과 일체를 이루고 상기 라인 패턴보다 넓을 폭을 갖는 콘택 패드을 포함하는 미세 배선 패턴이 용이하게 형성될 수 있다. 더하여, 콘택이 상기 라인 패턴보다 더 넓은 폭을 갖는 상기 콘택 패드 상에 형성됨에 따라, 반도체 소자의 콘택 저항이 개선될 수 있다.
도 19는 본 발명의 개념에 따라 제조된 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 본 발명의 개념에 따른 전자 장치(1100)는 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
상기 전자 장치(1100)는 랩탑 컴퓨터, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품에 적용될 수 있다.
도 20은 본 발명의 개념에 따라 제조된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host, 1230)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 하부 구조체
200, 300, 400: 기판 110, 240: 도전막
110a, 240a: 평판부 110b, 240b: 제1 돌출부들
110c, 240c: 제2 돌출부들 250: 캐핑막
120: 희생 패턴들 122: 개구부들
130, 350: 제1 마스크 패턴들 G1, G2, 350r: 갭 영역들
140, 360: 제2 마스크 패턴들 110d: 라인 패턴들
110p, 240p: 도전 패턴들 201, 401: 소자분리막
ACT: 활성 영역 210, 410: 게이트 절연 패턴들
G: 게이트 라인들 220, 420: 제1 캐핑 패턴들
230, 235: 제1 및 제2 패드들 260: 셀 마스크 패턴들
270: 주변 마스크 패턴 240d: 비트 라인들
242: 제1 콘택 CT: 제2 콘택
310: 몰드막 320: 제1 희생막
330: 절연 패턴들 340: 식각 정지막
352, 354: 제2 및 제3 희생 패턴들 342: 식각 정지 패턴
322: 제1 희생 패턴 312: 몰드 패턴
370, 375, 403: 그루브들 370E, 375E, 403E: 그루브들의 단부들
380: 도전 패턴들 380E: 도전 패턴들의 단부들
GE: 게이트 라인 연장부들
104, 244: 제1 스페이서들 106, 246: 제2 스페이서들

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 것;
    상기 기판 상에, 상기 제1 영역을 덮는 평판부, 및 상기 평판부로부터 상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 제2 영역의 일부를 덮는 복수 개의 제1 돌출부들을 포함하는 도전막을 형성하는 것;
    상기 도전막 상에, 상기 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향을 따라으로 서로 이격되는 제1 마스크 패턴들을 형성하는 것;
    상기 제2 영역의 상기 기판 상에, 상기 제1 돌출부들을 덮는 제2 마스크 패턴을 형성하는 것; 및
    상기 제1 및 제2 마스크 패턴들을 식각 마스크로 상기 도전막을 패터닝하여 도전 패턴들을 형성하는 것을 포함하되,
    평면적 관점에서, 상기 제1 돌출부들의 각각은 상기 제1 마스크 패턴들 중 하나와 중첩하는 반도체 소자의 미세 패턴 형성 방법.
  2. 청구항 1에 있어서,
    상기 제1 돌출부들은 상기 제2 영역에서 상기 제2 방향을 따라 서로 이격되어 배열되는 반도체 소자의 미세 패턴 형성 방법.
  3. 청구항 1에 있어서,
    상기 제2 영역은 상기 제1 영역을 둘러싸는 상기 기판의 일 영역이고,
    상기 도전막은, 상기 평판부로부터 상기 제1 방향에 반평행한 방향으로 연장되어 상기 제2 영역의 일부를 덮는 복수 개의 제2 돌출부들을 더 포함하는 반도체 소자의 미세 패턴 형성 방법.
  4. 청구항 3에 있어서,
    상기 제2 돌출부들은 상기 제2 영역에서 상기 제2 방향을 따라 서로 이격되어 배열되는 반도체 소자의 미세 패턴 형성 방법.
  5. 청구항 4에 있어서,
    평면적 관점에서, 상기 제1 및 제2 돌출부들의 각각은 상기 제1 마스크 패턴들의 각각과 중첩하는 반도체 소자의 미세 패턴 형성 방법.
  6. 청구항 5에 있어서,
    상기 제2 마스크 패턴은 상기 제2 돌출부들을 덮는 반도체 소자의 미세 패턴 형성 방법.
  7. 청구항 6에 있어서,
    상기 도전 패턴들은:
    상기 제1 마스크 패턴들을 식각 마스크로 상기 평판부를 식각하여 형성된상기 제1 방향으로 연장되고 상기 제2 방향을 따라 서로 이격되는 라인 패턴들; 및
    상기 라인 패턴들에 각각 연결되는 상기 제1 및 제2 돌출부들을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  8. 청구항 7에 있어서,
    상기 라인 패턴들의 각각은 상기 제2 방향에 따른 거리인 제1 폭을 가지고,
    상기 제1 및 제2 돌출부들의 각각은 상기 제2 방향에 따른 거리인 제2 폭을 가지고,
    상기 제2 폭은 상기 제1 폭보다 큰 반도체 소자의 미세 패턴 형성 방법.
  9. 청구항 1에 있어서,
    상기 도전막을 형성하는 것은:
    상기 기판 상에, 상기 제1 영역 및 상기 제2 영역을 덮는 예비 도전막을 형성하는 것; 및
    상기 제2 영역 상의 상기 예비 도전막을 패터닝하여 상기 제1 돌출부들을 정의하는 리세스 영역들을 형성하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  10. 청구항 1에 있어서,
    상기 제1 마스크 패턴들을 형성하는 것은:
    상기 도전막을 노출하고 상기 제1 방향으로 연장되는 개구부를 갖는 희생 패턴들을 형성하는 것;
    상기 도전막 상에 상기 희생 패턴들을 덮는 마스크 막을 형성하는 것;
    상기 희생 패턴들의 상면, 및 상기 희생 패턴들 사이의 상기 도전막이 노출될 때까지 상기 마스크 막을 이방성 식각하는 것; 및
    상기 이방성 식각 공정 후, 상기 희생 패턴들을 제거하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  11. 청구항 1에 있어서,
    상기 제2 마스크 패턴은, 평면적 관점에서, 상기 평판부로부터 이격되어 형성되는 반도체 소자의 미세 패턴 형성 방법.
  12. 기판 상에 제공되고, 제1 방향으로 연장되는 라인 패턴;
    상기 라인 패턴의 일단에 연결되어 상기 라인 패턴과 일체를 이루는 콘택 패드;
    상기 콘택 패드의 측벽을 따라 연장되는 제1 스페이서; 및
    상기 라인 패턴의 양 측벽들을 따라 연장되는 제2 스페이서를 포함하되,
    상기 제1 스페이서와 상기 제2 스페이서는 서로 접하여 경계를 이루는 반도체 소자.
  13. 청구항 12에 있어서,
    상기 라인 패턴은 상기 제1 방향에 교차하는 제2 방향에 따른 제1 폭을 가지고,
    상기 콘택 패드는 상기 제2 방향에 따른 제2 폭을 가지고,
    상기 제2 폭은 상기 제1 폭보다 큰 반도체 소자.
  14. 청구항 12에 있어서,
    상기 제2 스페이서는 상기 제1 방향에 교차하는 제2 방향으로 연장되어, 상기 콘택 패드의 상기 측벽의 적어도 일부에 접하는 반도체 소자.
  15. 청구항 12에 있어서,
    평면적 관점에서, 상기 콘택 패드는 상기 제1 스페이서와 상기 제2 스페이서가 접하는 영역에서 뾰족한 부분을 갖는 반도체 소자.
  16. 청구항 12에 있어서,
    상기 콘택 패드와 접하는 콘택을 더 포함하되,
    상기 콘택의 하면은 상기 콘택 패드의 하면보다 높은 레벨에 위치하는 반도체 소자.
  17. 청구항 12에 있어서,
    상기 기판 상에 제공되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드 라인을 더 포함하되,
    상기 라인 패턴은 비트 라인인 반도체 소자.
  18. 청구항 12에 있어서,
    상기 라인 패턴 및 상기 콘택 패드는 각각 복수 개로 제공되고,
    복수 개의 상기 라인 패턴들은 상기 제1 방향에 교차하는 제2 방향을 따라 배열되고,
    복수 개의 상기 콘택 패드들은:
    상기 라인 패턴들 중 홀수 번째 라인 패턴들에 각각 연결되는 제1 콘택 패드들; 및
    상기 라인 패턴들 중 짝수 번째 라인 패턴들에 각각 연결되는 제2 콘택 패드들을 포함하고,
    평면적 관점에서, 상기 제1 콘택 패드들 및 상기 제2 콘택 패드들은 상기 라인 패턴들을 사이에 두고 서로 대향하도록 배치되는 반도체 소자.
  19. 청구항 12에 있어서,
    상기 제1 스페이서는 상기 콘택 패드의 상기 측벽에 접하고,
    상기 제2 스페이서는 상기 라인 패턴의 상기 측벽들에 접하는 반도체 소자.
  20. 청구항 12에 있어서,
    상기 제1 스페이서는 서로 분리된 두 개의 제1 스페이서들 중 하나이고,
    상기 제1 스페이서들 중 다른 하나는 상기 라인 패턴의 타단의 일 측벽 상에 제공되는 반도체 소자.
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KR20170098619A (ko) * 2016-02-22 2017-08-30 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법
KR20190114555A (ko) * 2018-03-30 2019-10-10 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102491661B1 (ko) * 2016-01-12 2023-01-26 삼성전자주식회사 반도체 장치의 제조 방법
CN108281424B (zh) * 2017-01-06 2021-09-14 联华电子股份有限公司 半导体元件以及其制作方法
US20190027364A1 (en) * 2017-07-21 2019-01-24 Nanya Technology Corporation Semiconductor structure and method for preparing the same
KR102369509B1 (ko) 2018-01-08 2022-03-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110391234A (zh) * 2018-04-20 2019-10-29 长鑫存储技术有限公司 位线连接结构及其形成方法、存储器
KR20200145251A (ko) * 2019-06-21 2020-12-30 삼성전자주식회사 반도체 장치
US11355435B2 (en) * 2020-04-24 2022-06-07 Nanya Technology Corporation Semiconductor device with air gaps
CN111863815A (zh) * 2020-06-05 2020-10-30 福建省晋华集成电路有限公司 半导体装置及其形成方法
CN113517274A (zh) * 2020-07-24 2021-10-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN112349720B (zh) * 2020-10-16 2023-06-20 福建省晋华集成电路有限公司 半导体存储装置
CN113611702B (zh) * 2021-08-04 2023-07-18 福建省晋华集成电路有限公司 半导体存储装置及半导体装置的形成方法
TWI827324B (zh) * 2022-10-26 2023-12-21 華邦電子股份有限公司 記憶裝置的拾取結構及記憶裝置之製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177575A (en) * 1989-12-18 1993-01-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device and manufacturing method thereof
US5798544A (en) * 1994-04-22 1998-08-25 Nec Corporation Semiconductor memory device having trench isolation regions and bit lines formed thereover
KR20140025799A (ko) * 2012-08-22 2014-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100454131B1 (ko) 2002-06-05 2004-10-26 삼성전자주식회사 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법
US6660581B1 (en) 2003-03-11 2003-12-09 International Business Machines Corporation Method of forming single bitline contact using line shape masks for vertical transistors in DRAM/e-DRAM devices
JP4498088B2 (ja) 2004-10-07 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US20080012055A1 (en) 2006-06-29 2008-01-17 Jongoh Kim Layout structure of non-volatile memory
US20100301449A1 (en) 2007-12-31 2010-12-02 Sandisk 3D Llc Methods and apparatus for forming line and pillar structures for three dimensional memory arrays using a double subtractive process and imprint lithography
KR20100037406A (ko) 2008-10-01 2010-04-09 삼성전자주식회사 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법
KR101540083B1 (ko) 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR20110001786A (ko) 2009-06-30 2011-01-06 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법 및 비트라인 형성용 마스크
KR20130053278A (ko) 2011-11-15 2013-05-23 에스케이하이닉스 주식회사 비트라인 접촉 면적 확보를 위한 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177575A (en) * 1989-12-18 1993-01-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device and manufacturing method thereof
US5798544A (en) * 1994-04-22 1998-08-25 Nec Corporation Semiconductor memory device having trench isolation regions and bit lines formed thereover
KR20140025799A (ko) * 2012-08-22 2014-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170098619A (ko) * 2016-02-22 2017-08-30 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법
KR20190114555A (ko) * 2018-03-30 2019-10-10 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법
CN110323139A (zh) * 2018-03-30 2019-10-11 爱思开海力士有限公司 用于形成图案的方法和使用该方法制造半导体器件的方法
CN110323139B (zh) * 2018-03-30 2023-06-13 爱思开海力士有限公司 用于形成图案的方法和使用该方法制造半导体器件的方法

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