TW201440129A - 半導體裝置之製造方法 - Google Patents

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Hiromitsu Oshima
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Abstract

本發明係一種半導體裝置之製造方法，其課題為將字元線(WL)及元件分離範圍(20)，關於X方向以相互本身整合而形成之同時，經由絕緣膜而構成元件分離範圍(20)。其解決手段係具備：於半導體基板(2)之主面，形成延伸存在於該主面內之X方向，且反覆配置於Y方向之複數之活性範圍的工程，和形成各延伸存在於Y方向，區劃將各複數之活性範圍分割於X方向所成之複數之活性範圍(矽柱(4a))之複數的凹槽(T1)之工程，和經由埋入絕緣膜於複數之凹槽(T1)之時，形成元件分離範圍(20)之工程，和在形成元件分離範圍(20)之後，形成各延伸存在於Y方向之凹槽(T2)的工程，和形成被覆凹槽(T2)內表面之閘極絕緣膜(27)，更且經由埋入導電膜於凹槽(T2)之時而形成字元線(WL)之工程，凹槽(T1，T2)係關於X方向，以相互本身整合而加以形成者。

Description

半導體裝置之製造方法
本發明係有關半導體裝置之製造方法，特別是有關相互本身整合而形成埋入於半導體基板所形成之字元線，和延伸存在於字元線方向之元件分離範圍的半導體裝置之製造方法。
在DRAM(Dynamic Random Access Memory)等之半導體裝置中，經由STI(shallow trench isolation)法而加以設置元件分離範圍於矽基板表面，經由此而將複數之活性範圍加以區劃為矩陣狀。對於元件分離範圍係包含：將各活性範圍分離於位元線方向之第1元件分離範圍，和分離於字元線方向之第2元件分離範圍。對於專利文獻1係揭示有如此之元件分離範圍及活性範圍的例。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2012-134395號公報
但在記載於專利文獻1之半導體裝置中，字元線則經由埋入於半導體基板之導電膜加以構成，以相互本身整合而形成有此字元線(埋入字元線)與第1元件分離範圍(延伸存在於字元線方向之元件分離範圍)。以下，對於此點加以詳細說明。然而，在以下的說明中，依照專利文獻1，將字元線及第1元件分離範圍之位元線方向的寬度各做為W1，W3。另外，將第1元件分離範圍，和最接近於該第1元件分離範圍之字元線之間的位元線方向的距離作為W2。更且，將通過相同活性範圍內之2條字元線之間的距離作為W4。
在記載於專利文獻1之方法中，首先最初將半導體基板的主面，各以延伸存在於字元線方向的複數之直線狀之光罩圖案所被覆。此直線狀光罩圖案係作為位元線方向之寬度為2W2+W3之構成，且將鄰接之光罩圖案間之距離設定為2W1+W4。接著，於直線狀光罩圖案之側壁，形成位元線方向之厚度為W1之第1側壁絕緣膜，之後除去直線狀光罩圖案。如此作為所形成之第1側壁絕緣膜係成為僅被覆埋入字元線之範圍之絕緣膜圖案。接著，於第1側壁絕緣膜的側壁，形成位元線方向之厚度為W2之第2側壁絕緣體，之後除去第1側壁絕緣膜。如此作為之第2側壁絕緣膜係成為具有使埋入元件分離範圍之範圍，和埋入字元線的範圍露出之開口的絕緣膜圖案。隨 之，經由將第2側壁絕緣膜作為光罩而蝕刻半導體基板之主面之時，成為可形成為了各埋入元件分離範圍及字元線之凹槽。並且，以薄的絕緣膜而被覆形成之凹槽的內表面，更且經由埋入導電膜於凹槽內之時，形成有字元線及第1元件分離範圍。
如根據以上說明之形成方法，即使有各字元線及第1元件分離範圍之位元線方向之位置偏移，亦因應最初形成之直線狀光罩圖案的形成位置而正確地加以規定。在本申請書中，如此例，因應共通之圖案的形成位置而決定2種類之埋入膜之相對性位置之情況，以相互本身整合而形成此等2種類之埋入膜。
但如根據專利文獻1記載之方法，成為不僅字元線，而第1元件分離範圍亦經由導電膜而加以構成者。如此作為所形成之第1元件分離範圍係所謂經由電場之遮蔽方式之構成，為了發揮元件分離機能而必須經常持續施加一定電壓。隨之，為了此電壓施加之控制用電路則成為必要，招致電路之複雜化。
經由本發明之一側面的半導體裝置之製造方法，其特徵為具備：於半導體基板的主面，形成延伸存在於該主面內之第1方向，且反覆加以配置於交叉在該第1方向之第2方向的複數之第1活性範圍之工程，和形成各延伸存在於前述第2方向，區劃將各前述複數之第1活性 範圍分割於前述第1方向所成之複數之第2活性範圍之複數的第1凹槽之工程，和經由埋入第1絕緣膜於前述複數之第1凹槽之時，形成第1元件分離範圍之工程，和在形成前述第1元件分離範圍之後，形成各延伸存在於前述第2方向之第2凹槽的工程，和形成被覆前述第2凹槽內表面之第2絕緣膜，更且經由埋入導電膜於前述第2凹槽之時而形成配線之工程，前述第1及第2凹槽係關於前述第1方向，以相互本身整合而加以形成者。
經由本發明之另一側面的半導體裝置之製造方法，其特徵為具備：於半導體基板之主面，形成具有延伸存在於該主面內之第2方向之直線狀的第1開口部之第1犧牲膜圖案之工程，和形成被覆前述第1開口部內壁之第1側壁絕緣膜的工程，和在形成前述第1側壁絕緣膜之後，除去前述第1犧牲膜圖案之工程，和形成被覆前述第1側壁絕緣膜之側壁的第2側壁絕緣膜的工程，和經由將前述第1及第2側壁絕緣膜作為光罩而蝕刻前述主面之時，形成第1凹槽之工程，和經由於前述第1凹槽埋入第1絕緣膜之時，形成第1元件分離範圍之工程，和在形成前述第1元件分離範圍之後，除去前述第1側壁絕緣膜之工程，和經由蝕刻前述主面之中形成有前述第1側壁絕緣膜之範圍之時，形成第2凹槽之工程，和形成被覆前述第2凹槽內表面之第2絕緣膜，更且經由埋入導電膜於前述第2凹槽之時，形成字元線之工程者。
如根據本發明，將配線(字元線)及第1元件分離範圍，關於第1方向，以相互本身整合而形成之同時，成為可經由絕緣膜而構成第1元件分離範圍者。隨之，因無必要施加電壓於第1元件分離範圍之故，成為可簡素化電路者。
1‧‧‧半導體裝置
2‧‧‧半導體基板
3‧‧‧元件分離範圍(第5絕緣膜)
4，4a，4b‧‧‧矽柱
5‧‧‧絕緣膜(矽氧化膜)
6‧‧‧不純物摻雜非晶質矽膜
6a‧‧‧多結晶矽膜
7，7a，7b‧‧‧不純物擴散範圍
8‧‧‧硬式光罩膜
9‧‧‧犧牲膜(第1犧牲膜圖案)
9a‧‧‧反射防止膜
9b‧‧‧矽含有反射防止膜
11‧‧‧犧牲膜(第3絕緣膜，第1側壁絕緣膜)
15‧‧‧犧牲膜(第4絕緣膜，第2側壁絕緣膜)
15i‧‧‧島圖案
16‧‧‧島圖案(第2犧牲膜圖案)
18‧‧‧光阻膜(第1光罩圖案)
20‧‧‧元件分離範圍
20a‧‧‧矽氮化膜(第1絕緣膜)
23‧‧‧光罩圖案(第2光罩圖案)
27‧‧‧閘極絕緣膜(第2絕緣膜)
28‧‧‧導電膜
29‧‧‧間隙絕緣膜
30，35，37，41‧‧‧層間絕緣膜
31‧‧‧金屬膜
32‧‧‧蓋體絕緣膜
33‧‧‧側壁絕緣膜
38‧‧‧下部電極
39‧‧‧電容絕緣膜
40‧‧‧上部電極
A1‧‧‧開口部(第1開口部)
A2‧‧‧開口部
A3‧‧‧凹部
A4‧‧‧範圍
A5‧‧‧開口部(第2開口部)
A6‧‧‧閉箕斗開口圖案
A7‧‧‧開口部
A8‧‧‧開口部(第3開口部)
AR1‧‧‧第1範圍
AR2‧‧‧第2範圍
AR3‧‧‧範圍
BA‧‧‧位元線接觸範圍
BC‧‧‧位元線接點插頭
BH‧‧‧位元線連接孔
BL‧‧‧位元線
C‧‧‧單元電容器
CA‧‧‧電容接觸範圍
CC‧‧‧電容接觸塞
D‧‧‧汲極配線
DC‧‧‧汲極接觸塞
G‧‧‧閘極配線
K1‧‧‧第1活性範圍
K2‧‧‧第2活性範圍
KP‧‧‧活性範圍
M‧‧‧記憶體單元範圍
P‧‧‧周邊電路範圍
S‧‧‧源極配線
SC‧‧‧源極接觸塞
T1‧‧‧第1凹槽
T2‧‧‧第2凹槽
WL‧‧‧字元線
圖1(a)係經由本發明之理想之實施形態的半導體裝置之製造方法所製造之半導體裝置1的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖2(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖3(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖4(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖5(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A 線，B-B線，C-C線之半導體裝置1之剖面圖。
圖6(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖7(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖8(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖9(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖10(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖11(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖12(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖13(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A 線，B-B線，C-C線之半導體裝置1之剖面圖。
圖14(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖15(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖16(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖17(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖18(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
圖19(a)係圖1(a)所示之半導體裝置1之在製造工程的平面圖。(b)(c)(d)係各對應(a)之A-A線，B-B線，C-C線之半導體裝置1之剖面圖。
以下，參照附加圖面同時，對於本發明之理想的實施形態加以詳細說明。在以下，對於首先最初經由本實施形態之半導體裝置之製造方法所製造之半導體裝置 1之構造概要加以說明，接著，對於半導體裝置1之製造方法詳細加以說明。
首先，參照圖1(a)~(d)同時，對於半導體裝置1之構造加以說明。半導體裝置1係DRAM，如圖1(b)~(d)所示，具有半導體基板2(矽基板)。對於半導體基板2的主面係如圖1(a)所示，設置有記憶體單元範圍M與周邊電路範圍P。
對於記憶體單元範圍M係於圖示之X方向(字元線方向，第1方向)，細長的長方形之活性範圍K2(第2活性範圍)則反覆配置於各X方向及Y方向(半導體基板2之主面內與X方向交叉之方向。如換言之，在半導體基板2之主面內與X方向垂直之方向。位元線方向。第2方向)。也就是，複數之活性範圍K2則加以配置成矩陣狀。然而，在圖1(a)中，僅顯示9個活性範圍K2，但此係為了容易辨識圖面而將說明作為簡單之故，實際上係配置更多數之活性範圍K2。
各活性範圍K2係經由延伸存在於Y方向之元件分離範圍20(第1元件分離範圍)，和延伸存在於X方向之元件分離範圍3(第2元件分離範圍)所區劃。元件分離範圍20，3係同時經由絕緣膜所構成。更具體而言係元件分離範圍20係經由矽氮化膜所構成，元件分離範圍3係經由矽氧化膜所構成。元件分離範圍3係如圖1(a)等所示，亦埋入於記憶體單元範圍M以外之範圍。
對於記憶體單元範圍M係配置有各延伸存在 於X方向之複數之字元線WL，和各延伸存在於Y方向之複數之位元線BL。各字元線WL係呈通過排列於Y方向之一連串的活性範圍K2地加以配置，於1個活性範圍K2對應有2條之字元線WL。對於各活性範圍K2係配置各2個單元電晶體，對應於各活性範圍K2之2條的字元線WL係各構成單元電晶體之閘極電極。各字元線WL係經由埋入於半導體基板2之主面之導電膜所構成之埋入字元線，對於各字元線WL與半導體基板2之間係配置有閘極絕緣膜27。
各活性範圍K2之中，位置於對應之2條字元線WL之間的範圍(X方向之中央部分)係位元線之接觸範圍BA。在半導體裝置1中，於各排列於X方向之一連串的各活性範圍K2，設置有1條位元線BL。各位元線BL係呈通過對應之各複數之各活性範圍K2之位元線接觸範圍BA地加以配置。另外，各位元線BL係為了迴避後述之電容接觸塞CC，而如圖1(a)所示地作為蛇行加以形成。各位元線BL與對應之各活性範圍K2之位元線接觸範圍BA係經由位元線接點插頭BC而相互加以連接。
各活性範圍K2之中，位置於對應之2條字元線WL之外側的範圍(X方向之兩端)係電容接觸範圍CA。在半導體裝置1中，於各電容接觸範圍CA，於其上方配置有單元電容器C。各單元電容器C係如圖1(b)所示地，經由各單元電容器C之下部電極38，和共通於各單元電容器C之電容絕緣膜39及上部電極40加以構 成。各單元電容器C之下部電極38係經由設置於其下方之電容接觸塞CC，與對應之電容接觸範圍CA加以連接。
半導體基板2之主面之中，對於相當於電容接觸範圍CA之部分，相當於位元線接觸範圍BA之部分係各設置有不純物擴散範圍7，不純物擴散範圍7a。不純物擴散範圍7，7a係各構成對應之單元電晶體之汲極及源極之一方及另一方。
對於單元電晶體之動作加以說明。當活性化某字元線WL時，在對應於其字元線WL之單元電晶體中，於不純物擴散範圍7與不純物擴散範圍7a之間產生有通道。經由此，單元電晶體則成為開啟狀態，對應之位元線BL與對應之單元電容器C之下部電極38則導通。另一方面，當某字元線WL成為非活性化時，在對應於其字元線WL之單元電晶體中，不純物擴散範圍7與不純物擴散範圍7a之間的通道則消滅。經由此，單元電晶體則成為關閉狀態，對應之位元線BL與對應之單元電容器C之下部電極38則加以電性切離。
對於周邊電路範圍P係如圖1(a)所示，配置有活性範圍KP。然而，在圖1(a)中，僅顯示1個活性範圍KP，但此係為了容易辨識圖面而將說明作為簡單之故，實際上係配置更多數之活性範圍KP。另外，圖1(a)所示之活性範圍KP係對於X方向之長方形，但實際之活性範圍KP的形狀則不限於此等。在以下中，將活 性範圍KP則為對於X方向之長的長方形做為前提加以說明。
對於圖1(a)所示之活性範圍KP內係形成有1個平面型電晶體(周邊電路電晶體)。活性範圍KP之X方向之中央部係藉由絕緣膜5(閘極絕緣膜)而被覆於閘極配線G。另外，對於活性範圍KP之X方向的兩端部係各形成有不純物擴散範圍7b。其中，對應於活性範圍KP之X方向之一方端部的不純物擴散範圍7b係藉由汲極接觸塞DC，加以連接於上層之汲極配線D。另一方面，對應於活性範圍KP之X方向之另一方端部的不純物擴散範圍7b係藉由源極接觸塞SC，加以連接於上層之源極配線S。然而，在圖1(b)之中，汲極配線D及源極配線S則加以形成於與單元電晶體C相同的層，但實際之形成位置係不限於此。
對於周邊電路電晶體之動作加以說明。當活性化閘極配線G時，於對應之2個不純物擴散範圍7b間產生有通道。經由此，周邊電路電晶體係成為開啟狀態，對應之汲極配線D與對應之源極配線S則導通。另一方面，當閘極配線G成為非活性化時，對應之2個不純物擴散範圍7b間之通道則消滅。經由此，周邊電路電晶體係成為關閉狀態，對應之汲極配線D與對應之源極配線S則加以電性切離。
以上為半導體裝置1之構造的概要。接著，參照圖2~圖19同時，對於半導體裝置1之製造方法加以 詳細說明。
首先，如圖2(a)~(d)所示，經由埋入元件分離範圍3(第2元件分離範圍)於p型的矽單結晶所成之半導體基板2主面之時，將各延伸存在於X方向之複數的矽柱4形成於記憶體單元範圍M內之同時，對於周邊電路範圍P內亦形成矽柱4。記憶體單元範圍M內之矽柱4係延伸存在於X方向，且構成反覆加以配置於Y方向之複數之活性範圍K1(第1活性範圍)。活性範圍K1係經由在之後的工程形成元件分離範圍20之時，各加以分割為複數之上述的活性範圍K2。周邊電路範圍P內之矽柱4係構成上述之活性範圍KP。然而，在記憶體單元範圍M內中，將矽柱4(活性範圍K1)之Y方向的寬度及Y方向的間隔，如圖2(a)所示，作為相等於在光微影法之解像界限所規定之最小加工尺寸F(=30nm)的值為佳。
元件分離範圍3係具體而言係如以下做為而形成者為最佳。即，首先，最初於半導體基板2主面，依序將厚度2nm之墊片矽氧化膜(不圖示)，和厚度100nm之矽氮化膜(不圖示)進形成膜。接著，經由光微影法與乾蝕刻法，將矽氮化膜圖案化成矽柱4的圖案，將加以圖案化之矽氮化膜作為光罩而蝕刻半導體基板2之主面。因經由此而形成有凹槽於半導體基板2之主面之故，接著，以埋入此凹槽內部的膜厚，將成為元件分離範圍3之材料的矽氧化膜(第5絕緣膜)進形成膜。之後，至露出有半 導體基板2主面之程度為止，經由CMP(Chemical Mechanical Polishing)法而除去矽氧化膜及矽氧化膜。經由以上的工程，得到圖2(a)~(d)所示之狀態。然而，元件分離範圍3之高度D1係作為250nm為佳。
接著，使用熱氧化法，如圖3(a)~(d)所示，於半導體基板2之露出面形成矽氧化膜5。此矽氧化膜5係作為為了保護半導體基板2之墊片氧化膜所形成者。但形成於活性範圍KP之矽氧化膜5係亦作為周邊電路電晶體之閘極絕緣膜所利用。
如形成矽氧化膜5時，將厚度10nm之不純物摻雜非晶質矽膜6成膜於全面，其中除去形成於周邊電路範圍P以外之部分。此除去係形成被覆周邊電路範圍P之光罩圖案(不圖示)之後，經由將此光罩圖案作為光罩而蝕刻不純物摻雜非晶質矽膜6而進行者為最佳。在此所形成之不純物摻雜非晶質矽膜6係絕緣膜，但在歷經之後的工程其間改質成導電膜，成為圖1(b)等所示之閘極配線G之一部分。對於除去周邊電路範圍P以外之不純物摻雜非晶質矽膜6之後，係經由離子注入法，形成不純物擴散範圍7於活性範圍K1之上部。
接著，如圖4(a)~(d)所示，經由CVD(Chemical Vapor Deposition)法而將厚度40nm之矽氮化膜之硬式光罩膜8成膜於全面，更且使用旋轉塗佈法而依序將厚度200nm之反射防止膜9a及厚度32nm之矽含有反射防止膜9b進形成膜。反射防止膜9a及矽含有反射 防止膜9b之層積膜係構成犧牲膜9。之後，經由進行將未圖示之光罩圖案作為光罩之向異性乾蝕刻之時，將犧牲膜9，加工成具有複數之開口部A1(第1開口部)於記憶體單元範圍M內之犧牲膜圖案(第1犧牲膜圖案)。對於各開口部A1之底面係露出有硬式光罩膜8之上面。
各開口部A1係各自呈跨越於排列於Y方向之複數的活性範圍K1(參照圖2(a))地加以配置，且排列於X方向加以配置。各開口部A1之平面性形狀係如圖4(a)所示地，X方向之尺寸為最小加工尺寸F的3倍(3F)，且Y方向之尺寸則作為最小加工尺寸F的9倍(9F)之矩形者為佳。然而，Y方向之尺寸係呈從位於Y方向之最端之活性範圍K1至2F之位置有開口部A1之Y方向的端部地決定之構成，經由活性範圍K1的數量而產生變化。另外，各開口部A1之X方向之間隔係如圖4(a)所示地，作為最小加工尺寸F的3倍(3F)者為佳。
接著，如圖5(a)~(d)所示，於全面，將矽氧化膜(第3絕緣膜)所成之犧牲膜11進行成膜。此時之犧牲膜11之成膜量係如如圖5(b)(d)所示，成為被覆開口部A1之內壁之側壁絕緣膜之部分的橫方向的膜厚則呈相等於最小加工尺寸F地進行設定。另外，以有機物之反射防止膜所構成之犧牲膜9則對於耐熱性缺乏之故，而對於犧牲膜11之成膜係使用可以100℃以下之低溫成膜之MLD(Molecule Layer Deposition)法。
經由MLD法之成膜係經由在將半導體基板2之溫度例如保持成50℃之狀態重複執行將成為矽原料之胺基矽烷導入於成膜室，使其吸附於半導體基板2之第1步驟，和將殘留於成膜室內之胺基矽烷排氣之第2步驟，和經由導入臭氧等之氧化劑之時而氧化吸附之胺基矽烷之第3步驟，將導入之氧化劑進行排氣之第4步驟之時而進行者為最佳。如此作為所形成之犧牲膜11係成為層積有分子位準之薄膜所成之層積膜。然而，對於MLD法係除對於可抑制從可以低溫成膜之情況犧牲膜9之受到的損傷之優點之外，亦有從利用表面吸附反應之情況對於階差被覆性優越的優點。
接著，根據經由使用氟素含有電漿之向異性回蝕而回蝕犧牲膜11之時，將犧牲膜11，加工成被覆開口部A1之側面(內表面)之側壁絕緣膜(第1側壁絕緣膜)的形狀。此回蝕係至露出有犧牲膜9或硬式光罩膜8之程度為止進行。接著，經由使用氧含有電漿之乾蝕刻之時，如圖6(a)~(d)所示，選擇性地除去犧牲膜9。經由此，對於記憶體單元範圍M內係如圖6(a)所示，各形成有犧牲膜11所成之複數之閉箕斗圖案。如此作為所形成之閉箕斗圖案(犧牲膜11)係具有沿著圖4(a)之開口部A1內周之形狀。各閉箕斗圖案(犧牲膜11)之橫方向的寬度係如圖6(a)(b)(d)所示地，成為最小加工尺寸F。另外，形成於各閉箕斗圖案(犧牲膜11)之中央的開口部A2之寬度(X方向之寬度)係成為相等於 最小加工尺寸F的值。
接著，如圖7(a)~(d)所示，於全面，將矽氮化膜(第4絕緣膜)所成之犧牲膜15進行成膜。此時之犧牲膜15之成膜量係如如圖7(b)(d)所示，成為被覆閉箕斗圖案(犧牲膜11)之外周壁之側壁絕緣膜之部分的橫方向的膜厚則呈相等於最小加工尺寸F地進行設定。經由此，開口部A2係經由犧牲膜15而加以埋入。
犧牲膜15係如圖7(a)~(d)所示，於對應於圖4(a)等所示之各複數之開口部A1的位置，具有凸顯成島狀之部分(島圖案15i)。更為詳細係各島圖案15i平面性而視，具有將對應之開口部A1各最小加工尺寸F擴散於橫方向之四方的形狀。對於島圖案15i間的範圍係形成有X方向之寬度則相等於最小加工尺寸F之凹部A3。另外，在以下的說明中，從位置於X方向之兩端的2個島圖案15i至僅最小加工尺寸F離開於X方向處為止之範圍，如圖7(b)所示地稱作範圍A4。
如將犧牲膜15成膜時，接著，塗佈光阻劑18於全面。並且，經由根據光微影法而除去光阻劑18之一部分之時，如圖7(a)~(d)所示，使各島圖案15i，各凹部A3，及各範圍A4露出。
接著，經由將光阻膜18(第1光罩圖案)作為光罩之向異性回蝕之時，回蝕犧牲膜15。具體而言，壓力7Pa，高頻率功率500W，偏壓功率100W之條件下，使用含有三氟甲烷(CHF3)氣體或二氟甲烷(CH2F2)之 氣體的電漿而進行犧牲膜15之蝕刻為最佳。做為此回蝕之結果而如露出有硬式光罩膜8時，接著，在變更為以等速加以蝕刻矽氮化膜與矽氧化膜之條件之後，至露出有矽柱4之上面為只持續蝕刻。經由此，各犧牲膜11，15之上面則呈圖8(a)~(d)所示成為拉平之狀態。另外，犧牲膜15係加工成被覆犧牲膜11之側面的側壁絕緣膜(第2側壁絕緣膜)之形狀。
經由至目前為止之工程，如圖8(a)~(d)所示，對於半導體基板2之主面係形成有圖4(a)等所示之各開口部A1的島圖案16。各島圖案16係經由硬式光罩膜8，和形成於該硬式光罩膜8上面之犧牲膜11，15而加以構成。對於鄰接之2個島圖案16之間，及位置於X方向的兩端之島圖案16與光阻膜18之間，係X方向之寬度則相等於最小加工尺寸F，形成有Y方向的寬度與島圖案16之此等相等之開口部A5(第2開口部)。經由此等島圖案16及開口部A5之時，構成第2犧牲膜圖案。
如從至此之說明了解到，開口部A5係對於開口部A1而言以本身整合加以形成。隨之，在本製造方法中，成為可將開口部A5之形成位置，對於開口部A5之形成位置而言精確度佳地調整者。
如島圖案16之形成結束時，接下來除去光阻膜18。其結果，對於形成有光阻膜18之範圍係成為露出有犧牲膜15。接著，經由將第2犧牲膜圖案(犧牲膜11，15及硬式光罩膜8)作為光罩之向異性乾蝕刻之時， 選擇性地蝕刻矽柱4。具體而言，壓力0.5Pa，高頻率功率500W，偏壓功率150W之條件下，使用溴化氫(HBr)，氯(Cl2)，及氧(O2)之混合氣體電漿而進行矽柱4之蝕刻為最佳。
經由至此之工程，如圖9(a)~(d)所示，於開口部A5之垂直正下方形成有第1凹槽T1。然而，自第1凹槽T1之半導體基板2的表面之深度D2係設定為與元件分離範圍3之高度D1相同250nm者為佳。如此作為加以形成之複數之第1凹槽T1係各延伸存在於Y方向，將記憶體單元範圍M內之矽柱4(活性範圍K1)分割於X方向。另外，各第1凹槽T1係除了位置於兩端之構成，而位置於鄰接之開口部A1(圖4)之間的X方向之中央。加以分割之矽柱4之各部分係成為矽柱4a，構成圖1(a)~(d)所示之活性範圍K2。
如形成第1凹槽T1時，接著經由CVD法，如圖10(a)~(d)所示，於全面，將矽氮化膜20a(第1絕緣膜)成膜。在此成膜之矽氮化膜20a的膜厚係作為埋入第1凹槽T1之程度以上的膜厚。並且，經由回蝕成膜之矽氮化膜20a之時，如圖11(a)~(d)所示，使犧牲膜11，15之上面露出。經由此，形成有延伸存在於Y方向之元件分離範圍20(參照圖1)。
接著，經由將矽氮化膜作為光罩之蝕刻之時，選擇除去矽氧化膜之犧牲膜11。此蝕刻係使用氟酸(HF)含有溶液而進行為佳。經由此，如圖12(a)~ (d)所示，形成有於各底面露出有硬式光罩膜8上面之複數之閉箕斗開口圖案A6。
接著，如圖13(a)~(d)所示，將被覆各複數之閉箕斗開口圖案A6之中延伸存在於X方向之部分(Y方向之兩端部分)的光罩圖案23(第2光罩圖案)，經由光微影法而形成。此光罩圖案23係亦呈被覆記憶體單元範圍M以外之範圍地加以形成。並且，經由將光罩圖案23作為光罩之向異性乾蝕刻，如圖14(a)~(d)所示，至露出有矽柱4a之上面為止而除去矽氮化膜及矽氧化膜。經由此處理，於各複數之閉箕斗開口圖案A6之中未由光罩圖案23所被覆之部分，形成有開口部A8(第3開口部)。對於開口部A8之底面係露出有矽柱4a及元件分離範圍3。犧牲膜15之中形成於光罩圖案23之開口部(圖示之開口部A7)內之部分係消滅，對於形成有消滅之犧牲膜15之範圍係露出有硬式光罩膜8。
如從至此之說明了解到，開口部A8亦對於開口部A1而言以本身整合加以形成。隨之，在本製造方法中，成為可將開口部A8之形成位置，亦對於開口部A5之形成位置而言精確度佳地調整者。
接著，如圖15(a)~(d)所示，除去光罩圖案23。並且，經由將矽氮化膜作為光罩之向異性乾蝕刻，蝕刻開口部A8之底面。如上述，對於開口部A8之底面係露出有矽柱4a及元件分離範圍3之故，在此之蝕刻係以2階段進行。具體而言，首先，選擇性地蝕刻矽氧 化膜所成之元件分離範圍3，接著，選擇性地蝕刻矽所成之矽柱4a。經由此，如圖16(a)~(d)所示，於開口部A8之垂直正下方形成有第2凹槽T2。如此作為所形成之第2凹槽T2係成為在內接於圖4(a)等所示之對向於各開口部A1之X方向的2個表面之位置，延伸存在於Y方向之凹槽。經由形成第2凹槽T2之時，複數之矽柱4a係各分割成3個矽柱4b。
接著，如圖16(a)~(d)所示，經由熱氧化法而形成被覆第2凹槽T2內表面之閘極絕緣膜27(第2絕緣膜)，更且經由於第2凹槽T2埋入導電膜28之時，形成字元線WL。作為導電膜28之具體的形成方法係經由CVD法而堆積包含鎢之金屬膜於全面之後，使用將此蝕刻之方法為最佳。此時之回蝕量係字元線WL之上面則呈成為與不純物擴散範圍7之下面同程度地進行調整者為佳。
接著，以埋入第2凹槽T2之剩餘部分之膜厚，將矽氮化膜成膜。此矽氮化膜係與各構成犧牲膜15，硬式光罩膜8，及元件分離範圍20之矽氮化膜作為一體化。接著，將如此作為做成一體化之矽氮化膜，至露出矽氧化膜5之表面露出之程度為止進行回蝕。經由此，如圖17(a)~(d)所示，於第2凹槽T2之上部，形成與矽氧化膜5之上面相同高度具有上面之間隙絕緣膜29。
然而，如圖17(a)(b)所示，作為矽氮化 膜之回蝕之結果而露出之不純物摻雜非晶質矽膜6係經由至此之工程，變換為導電體之多結晶矽膜6a。在圖面上中，從圖17(a)(b)所示之工程作為多結晶矽膜6a而描繪，但實際之不純物摻雜非晶質矽膜6係通過在至此之處理而實施之幾個熱處理工程，徐緩地變換為多結晶矽膜6a。
接著，於全面形成矽氧化膜，經由CMP法而露出有多結晶矽膜6a之上面為止進行蝕刻。經由此，圖18(a)~(d)所示，形成有周邊電路範圍P以外之範圍的層間絕緣膜30。
接著，經由選擇性地蝕刻矽氧化膜之時，將圖18(a)(b)(d)所示之複數的位元線連接孔BH形成於層間絕緣膜30。此等位元線連接孔BH之平面的位置係作為與圖1(a)所示之位元線接觸範圍BA(活性範圍K2之X方向的中央部分)平面而視重疊之位置。隨之，對於各位元線連接孔BH之底面係露出有相當於位元線接觸範圍BA之矽柱4b之上面。
如形成位元線連接孔BH時，於其底面離子注入砷等之N型不純物。經由此，注入之部份之不純物擴散範圍7則變化為高濃度之不純物擴散範圍7a。之後，依序將含有鎢的金屬膜31，和矽氮化膜所成之蓋體絕緣膜32進行成膜，經由光微影法及乾蝕刻，如圖19(a)~(d)所示進行圖案化。在此圖案化中，周邊電路範圍P之多結晶矽膜6a亦同時進行圖案化。圖案化後之金屬膜 31係各在記憶體單元範圍M中將位元線BL，在周邊電路範圍P與多結晶矽膜6a同時將閘極配線G構成。對於圖案化之結束後，係形成被覆圖案之側壁的側壁絕緣膜33。另外，在周邊電路範圍P中，於矽柱4之上面，藉由露出之矽氧化膜5而離子注入砷等之N型不純物。經由此，平面而視於閘極配線G之X方向的兩側，形成有不純物擴散範圍7b。
接著，於全面形成矽氧化膜，經由CMP法而露出有蓋體絕緣膜32之上面為止進行蝕刻。經由此，如圖1(a)~(d)所示，形成有充填在位元線BL及閘極配線G之間的空間之層間絕緣膜35。之後，在記憶體單元範圍M中，於與圖1(a)所示之電容接觸範圍CA(活性範圍K2之X方向的兩端部)平面而視重疊之位置，形成貫通層間絕緣膜35，30之電容接觸塞CC，而在周邊電路範圍P中，於與不純物擴散範圍7b平面而視重疊之位置，形成貫通各層間絕緣膜35，30之汲極接觸塞DC及源極接觸塞SC。更且，於層間絕緣膜35之上面，經由形成單元電晶體C(記憶體範圍M)，汲極配線D及源極配線S(周邊電路範圍P)，層間絕緣膜37，41等之時，半導體裝置1則完成。
在此，再次參照圖18(b)，對於第1及第2凹槽T1，T2，位元線接觸範圍BA，電容接觸範圍CA之X方向的位置關係，更詳細且彙整加以說明。
圖18(b)所示之範圍AR1~AR3係在和圖4 (b)等所示之開口部A1之關係加以規定之範圍。當具體說明時，範圍AR2(第2範圍)係平面而視與開口部A1重疊之半導體基板2的主面內之範圍。另一方面，範圍AR1(第1範圍)係平面而視位置於相互鄰接於X方向之開口部A1之間的半導體基板2的主面內之範圍。更且，範圍AR3係位置於X方向之最端的範圍AR2，和元件分離範圍3之間的半導體基板2的主面內之範圍。
對於範圍AR1之X方向的中央係形成有X方向的寬度為F之第1凹槽T1。範圍AR1之X方向的兩端(平面而視位置於第1凹槽T1與範圍AR2之間的2個範圍)係電容接觸範圍CA，而電容接觸範圍CA之X方向的寬度係F。隨之，範圍AR1之X方向的寬度係成為合計第1凹槽T1之X方向的寬度F，和電容接觸範圍CA之X方向的寬度F的2倍之2F所成的值3F。
範圍AR2係經由2條之第2凹槽T2，和位置於該2條之第2凹槽T2之間的位元線接觸範圍BA而加以構成。各第2凹槽T2及位元線接觸範圍BA之X方向的寬度係均為F。隨之，範圍AR2之X方向的寬度係成為合計第2凹槽T2之X方向的寬度F之2倍的2F，和位元線接觸範圍BA之X方向的寬度F所成的值3F。然而，範圍AR2之X方向的寬度係不足3F亦可，而對於此情況係維持第2凹槽T2之X方向的寬度F同時，將位元線接觸範圍BA之X方向的寬度作為不足F者為佳。
範圍AR3係經由鄰接於元件分離範圍3之第 1凹槽T1，和位置於該第1凹槽T1與鄰接之範圍AR2之間的電容接觸範圍CA而加以構成。第1凹槽T2及電容接觸範圍CA之X方向的寬度係均為F。隨之，範圍AR3之X方向的寬度係成為合計第1凹槽T1之X方向的寬度F，和位元線接觸範圍BA之X方向的寬度F所成的值2F。
範圍AR2內之第2凹槽T2的形成位置係經由圖6(b)等所示之犧牲膜11之形成位置所決定。此犧牲膜11係從作為側壁絕緣膜而加以形成於圖4(b)等所示之開口部A1側面之構成之情況，第2凹槽T2之形成位置係可說是經由開口部A1之位置所決定。另外，範圍AR1內之第1凹槽T2的形成位置係經由圖8(b)等所示之島圖案16之形成位置所決定。此島圖案16係從經由犧牲膜11，和作為側壁絕緣膜而加以形成於其側面之犧牲膜15而加以構成之情況，第1凹槽T1之形成位置亦可說是經由開口部A1之位置所決定。隨之，埋入於第1凹槽T1之元件分離範圍20，和埋入於第2凹槽T2之字元線WL係滿足上述之本身整合之定義，可說是以相互本身整合而加以形成。
如以上說明，如根據經由本實施形態之半導體裝置之製造方法，成為可將字元線WL及元件分離範圍20，關於X方向以相互本身整合而形成同時，經由絕緣膜而構成元件分離範圍20者。隨之，因無必要施加電壓於元件分離範圍20之故，成為可簡素化電路者。
另外，因可將字元線WL及元件分離範圍20之間隔作為一定值(可將字元線WL及元件分離範圍20，呈相互不偏移地形成)之故，位置於活性範圍K2之X方向的兩端之2個電容接觸範圍CA之X方向的寬度亦成為可作為一定值者。也就是，當成為僅2個電容接觸範圍CA之任一方擴展，另一方為窄之狀態時，在窄方之電容接觸範圍CA中，電容接觸塞CC與不純物擴散範圍7之接觸阻抗則成為增大。如根據經由本實施形態之半導體裝置之製造方法，成為可防止如此之接觸阻抗增大者。
以上，對於本發明之理想的實施形態已做過說明，但本發明係並不限定於上述之實施形態，而可在不脫離本發明之內容做各種變更，而此等亦當然包含於本發明之範圍內者。
1‧‧‧半導體裝置
2‧‧‧半導體基板
3‧‧‧元件分離範圍(第5絕緣膜)
4，4a，4b‧‧‧矽柱
5‧‧‧絕緣膜(矽氧化膜)
6a‧‧‧多結晶矽膜
7，7a‧‧‧不純物擴散範圍
20‧‧‧元件分離範圍
27‧‧‧閘極絕緣膜(第2絕緣膜)
28‧‧‧導電膜
29‧‧‧間隙絕緣膜
30‧‧‧層間絕緣膜
AR1‧‧‧第1範圍
AR2‧‧‧第2範圍
AR3‧‧‧範圍
BA‧‧‧位元線接觸範圍
BH‧‧‧位元線連接孔
C‧‧‧單元電容器
CA‧‧‧電容接觸範圍
M‧‧‧記憶體單元範圍
P‧‧‧周邊電路範圍
T1‧‧‧第1凹槽
T2‧‧‧第2凹槽
WL‧‧‧字元線
F‧‧‧最小加工尺寸

Claims (17)

  1. 一種半導體裝置之製造方法，其特徵為具備：於半導體基板的主面，形成延伸存在於該主面內之第1方向，且反覆加以配置於交叉在該第1方向之第2方向的複數之第1活性範圍之工程，和形成各延伸存在於前述第2方向，區劃將各前述複數之第1活性範圍分割於前述第1方向所成之複數之第2活性範圍之複數的第1凹槽之工程，和經由埋入第1絕緣膜於前述複數之第1凹槽之時，形成第1元件分離範圍之工程，和在形成前述第1元件分離範圍之後，形成各延伸存在於前述第2方向之第2凹槽的工程，和形成被覆前述第2凹槽內表面之第2絕緣膜，更且經由埋入導電膜於前述第2凹槽之時而形成配線之工程，前述第1及第2凹槽係關於前述第1方向，以相互本身整合而加以形成者。
  2. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，更具備：形成具有跨越各排列於前述第1方向之複數之前述第1活性範圍的複數之第1開口部之第1犧牲膜圖案的工程，前述第1凹槽係位置於鄰接之前述第1開口部之間的前述第1方向之中央，延伸存在於前述第2方向，前述第2凹槽係在內接於對向於前述各複數之第1開口部之前述第1方向的2個表面之位置，延伸存在於前述 第2方向者。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置之製造方法，其中，更具備：將具有位置於鄰接之前述第1開口部之間之前述第1方向的中央之第2開口部之第2犧牲膜圖案，對於前述第1開口部而言以本身整合而形成之工程，在形成前述第1凹槽之工程中，經由蝕刻將前述第2犧牲膜圖案作為光罩而位置於前述第2開口部之垂直正下方的前述半導體基板之時，形成前述第1凹槽者。
  4. 如申請專利範圍第3項記載之半導體裝置之製造方法，其中，位置於平面而視相互鄰接於前述第1方向之前述第1開口部之間的前述主面內之第1範圍之中，平面而視位置於前述第1凹槽與前述第1開口部之間的2個範圍係各與電容器加以連接之電容接觸範圍者。
  5. 如申請專利範圍第4項記載之半導體裝置之製造方法，其中，前述第1範圍之前述第1方向之寬度係相等於合計前述電容接觸範圍之前述第1方向的寬度之2倍，和前述第1凹槽之前述第1方向之寬度所成的值者。
  6. 如申請專利範圍第5項記載之半導體裝置之製造方法，其中，前述電容接觸範圍之前述第1方向之寬度，及前述第1凹槽之前述第1方向的寬度係各相等於最小加工尺寸者。
  7. 如申請專利範圍第3項記載之半導體裝置之製造方法，其中，平面而視與前述第1開口部重疊之前述主面 內之範圍的第2範圍係位置2條之前述第2凹槽，和該2條之前述第2凹槽之間，且經由與位元線加以連接之位元線接觸範圍而加以構成者。
  8. 如申請專利範圍第7項記載之半導體裝置之製造方法，其中，前述第2範圍之前述第1方向之寬度係相等於合計前述第2凹槽之前述第1方向的寬度之2倍，和前述位元線接觸範圍之前述第1方向之寬度所成的值者。
  9. 如申請專利範圍第8項記載之半導體裝置之製造方法，其中，前述第2範圍之前述第1方向的寬度係最小加工尺寸之3倍以下，前述第2凹槽之前述第1方向之寬度係相等於最小加工尺寸者。
  10. 如申請專利範圍第3項記載之半導體裝置之形成方法，其中，更具備：在形成前述第1犧牲膜圖案之後，形成被覆前述主面之第3絕緣膜的工程，和經由回蝕前述第3絕緣膜之時，於前述第1開口部之側面，形成前述第1方向之厚度相等於最小加工尺寸之第1側壁絕緣膜的工程，和在形成前述第1側壁絕緣膜之後，除去前述第1犧牲膜圖案之工程，前述第2犧牲膜圖案係包含前述第1側壁絕緣膜而加以構成者。
  11. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，更具備：在形成前述第1犧牲膜圖案之後，形成被覆前述主面之第4絕緣膜的工程， 和經由回蝕前述第4絕緣膜之時，於前述第1側壁絕緣膜之側面，形成前述第1方向之厚度相等於最小加工尺寸之第2側壁絕緣膜的工程，前述第2犧牲膜圖案係包含前述第1及第2側壁絕緣膜而加以構成者。
  12. 如申請專利範圍第11項記載之半導體裝置之製造方法，其中，形成前述第1元件分離範圍之工程係具有：在形成有前述第1凹槽之後，以埋設該第1凹槽之膜厚而將前述第1絕緣膜成膜之工程，和經由回蝕前述第1絕緣膜之時，使前述第2犧牲膜圖案之上面露出的工程者。
  13. 如申請專利範圍第12項記載之半導體裝置之製造方法，其中，更具備：在形成前述第1元件分離範圍之後，經由選擇性地除去前述第1側壁絕緣膜之時，形成複數之閉箕斗開口圖案的工程，和形成各前述複數之閉箕斗開口圖案之中，被覆延伸存在於前述第1方向之部分的光罩圖案的工程，和經由將前述光罩圖案作為光罩之蝕刻，於前述各複數的閉箕斗開口圖案之中，未由前述光罩圖案所被覆之部分形成第3開口部之工程，在形成前述第2凹槽之工程中，經由蝕刻前述第3開口部之底面之時，形成前述第2凹槽者。
  14. 一種半導體裝置之製造方法，其特徵為具備：於 半導體基板之主面，形成具有延伸存在於該主面內之第2方向之直線狀的第1開口部之第1犧牲膜圖案之工程，和形成被覆前述第1開口部內壁之第1側壁絕緣膜的工程，和在形成前述第1側壁絕緣膜之後，除去前述第1犧牲膜圖案之工程，和形成被覆前述第1側壁絕緣膜之側壁的第2側壁絕緣膜的工程，和經由將前述第1及第2側壁絕緣膜作為光罩而蝕刻前述主面之時，形成第1凹槽之工程，和經由於前述第1凹槽埋入第1絕緣膜之時，形成第1元件分離範圍之工程，和在形成前述第1元件分離範圍之後，除去前述第1側壁絕緣膜之工程，和經由蝕刻前述主面之中形成有前述第1側壁絕緣膜之範圍之時，形成第2凹槽之工程，和形成被覆前述第2凹槽內表面之第2絕緣膜，更且經由埋入導電膜於前述第2凹槽之時，形成字元線之工程者。
  15. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，形成前述第2側壁絕緣膜之工程係具有：在形成前述第1犧牲膜圖案之後，經由形成被覆前述主面之第4絕緣膜之時，形成複數之島圖案的工程，和形成使前述複數的島圖案，及形成前述第1凹槽之 範圍露出的第1光罩圖案的工程，經由將前述第1光罩圖案作為光罩而蝕刻前述第4絕緣膜之時，形成前述第2側壁絕緣膜者。
  16. 如申請專利範圍第14項或第15項記載之半導體裝置之製造方法，其中，形成前述第2凹槽之工程係具有：形成至少前述第2凹槽之中在前述主面內，被覆延伸存在於與前述第1方向垂直之第2方向的部分之第2光罩圖案之工程，前述第2凹槽之形成係在形成有前述第2光罩圖案之狀態加以進行者。
  17. 如申請專利範圍第14項乃至第16項任一項記載之半導體裝置之製造方法，其中，更具備：經由埋入第5絕緣膜於前述主面之時，形成在各前述主面內區劃延伸存在於與前述第1方向垂直之第2方向的直線狀之複數之第1活性範圍的第2元件分離範圍之工程，前述第1犧牲膜圖案係在前述第2元件分離範圍之形成後加以形成者。
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