TW201442210A - 半導體裝置及其製造方法 - Google Patents

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Mitsunari Sukekawa
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Ps4 Luxco Sarl
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Abstract

本發明係一種半導體裝置及其製造方法，其中，具備：挖掘半導體基板的主面而加以設置之矽柱，和加以設置於矽柱之上部之第1擴散層，和從矽柱的底部至連續於此之半導體基板之一範圍加以設置之第2擴散層，和藉由閘極絕緣膜而接觸於矽柱之至少第1側面之閘極電極，和圍繞閘極電極之第1埋入絕緣膜，和接觸於對向於矽柱之第1側面之第2側面的第2埋入絕緣膜，和與第2擴散層加以電性連接，且在從矽柱離開的位置，與第2埋入絕緣膜接觸之導電層者。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法，特別是有關包含埋入閘極型電晶體之半導體裝置及其製造方法。
關連之半導體裝置之埋入閘極型電晶體係具有：於形成於半導體基板之閘極電極用溝，藉由閘極絕緣膜而加以埋入形成之閘極電極，和呈夾持閘極電極用溝地形成於半導體基板之表面側的第1不純物擴散層範圍及第2不純物擴散範圍。在此電晶體中，係沿著閘極的兩側面及底面而形成有通道(例如，參照專利文獻1)。
另外，在其他關連的半導體裝置中，在與上述埋入型電晶體類似的構成中，第2不純物擴散層則呈被覆閘極底面地加以形成至深的位置。(例如、參照專利文獻2)。
另一方面，作為平板型電晶體，開發有使用SOI(Silicon On Insulator)基板之MOS(Metal Oxide Insulator)電晶體。如此之SOI-MOS電晶體係可將成為通道之殼體完全作為空泛化，比較於形成於大塊基板之MOS電晶體，有著截止漏電流少，S(次臨界)係數值小，電流驅動力高等，優點多之特徵。
〔專利文獻〕
專利文獻1：日本特開2012-99775號公報(特別是圖2)或US2012/0112258A1
專利文獻2：日本特開2012-134439號公報(特別是圖16)或US2012/0132971A1
具有記載於專利文獻1之構造的半導體裝置係將位置於電晶體下部之半導體基板範圍作為通道而利用之故，而有將通道範圍作為完全空泛化而謀求特性提升之情況則為困難之問題點。
另外，具有記載於專利文獻2之構造的半導體裝置係在構成共有第2不純物擴散層之一對的電晶體(單元電晶體)之情況，有著產生有鄰接單元間洩漏不良之虞的問題點。
有關本發明之一形態的半導體裝置係其特徵 為具備：挖掘半導體基板的主面而加以設置之矽柱，和加以設置於前述矽柱之上部之第1擴散層，和從前述矽柱的底部至連續於該底部之前述半導體基板之一範圍加以設置之第2擴散層，和藉由閘極絕緣膜而接觸於前述矽柱之至少第1側面之閘極電極，和圍繞前述閘極電極之第1埋入絕緣膜，和接觸於對向於前述矽柱之前述第1側面之第2側面的第2埋入絕緣膜，和與前述第2擴散層加以電性連接，且在從前述矽柱離開的位置，與前述第2埋入絕緣膜接觸之導電層者。
有關本發明之其他形態的半導體裝置係其特徵為具備：挖掘半導體基板的主面而加以設置之一對的矽柱，和各加以設置於前述一對的矽柱之上部之一對的第1擴散層，和從前述一對的矽柱的各底部至連續於該底部之前述半導體基板之一範圍各加以設置之第2擴散層，和加以設置於前述一對的矽柱兩側，藉由各閘極絕緣膜而接觸於前述一對的矽柱之各自至少第1側面之一對的閘極電極，和加以設置於前述一對的矽柱間，與前述第2擴散層加以電性連接之導電層，和各加以設置於前述一對的矽柱各自與前述導電層之間，各接觸於對向於前述一對之矽柱之前述第1側面之各第2側面與前述導電層之側面之一對的第1絕緣層者
有關本發明之又其他形態的半導體裝置係其特徵為具備：挖掘半導體基板的主面而加以設置之一對的矽柱，和各加以設置於前述一對的矽柱之上部之一對的第 1擴散層，和從前述一對的矽柱的各底部至連續於該底部之前述半導體基板之一範圍各加以設置之一對的第2擴散層，和呈相互對向於前述一對的矽柱間地加以設置，藉由各閘極絕緣膜而接觸於前述一對的矽柱之各自至少第1側面之一對的閘極電極，和於與前述一對的矽柱之前述第1側面對向之各第2側面，各藉由第1絕緣層而接觸之同時，於前述一對之第2擴散層各加以電性連接之一對的導電層者。
有關本發明之又其他形態的半導體裝置之製 造方法係其特徵為具備：於半導體基板形成延伸存在於第1方向之元件分離溝，由以第1絕緣膜而埋入該元件分離溝者，形成元件分離範圍與活性範圍之工程，和形成第1擴散層於前述活性範圍之工程，和於前述半導體基板，形成具有第1寬度於與前述第1方向交叉之第2方向之第1閘極溝，與和前述第1溝鄰接而具有較前述第1溝的寬度為窄之第2寬度之第2閘極溝及第3閘極溝之同時，於前述第1閘極溝與前述第2閘極溝之間形成第1矽柱，而於前述第2閘極溝與前述第3閘極溝之間形成第2矽柱之工程，和藉由閘極絕緣膜而形成閘極電極於前述第1矽柱之側面的工程，和以埋入絕緣膜而埋入前述第1閘極溝與前述第2閘極溝之工程，和除去前述第2矽柱之工程，和由從除去前述第2矽柱之部分擴散不純物者，於前述第1矽柱底部形成第2擴散層之工程，和於除去前述第2矽柱之部分埋入導電膜之工程者。
如根據本發明，由做成呈於挖掘半導體基板 之主面而形成之矽柱的上部形成第1擴散層，而於底部形成第2擴散層，藉由閘極絕緣膜而形成閘極電極於第1側面者，可完全地將通道範圍做為空泛化，而可得到高電流驅動力與小的S係數者。又，由做成呈將電性連接於第2擴散層之導電層，形成於從矽柱離開之位置者，可降低單元間洩漏電流者。
1‧‧‧矽基板
2‧‧‧活性範圍
3‧‧‧第1光罩膜
4‧‧‧第2光罩膜
5‧‧‧STI
6‧‧‧第3光罩膜
7‧‧‧閘極絕緣膜
8‧‧‧第4光罩膜
9‧‧‧導電膜
10‧‧‧埋入絕緣膜
11‧‧‧埋入字元線
12‧‧‧第1層間絕緣膜
13‧‧‧不純物擴散層
14‧‧‧導電層
15‧‧‧導電膜
16‧‧‧光罩膜
17‧‧‧位元線
18‧‧‧第5光罩膜
18A‧‧‧矩形圖案
19‧‧‧第6光罩膜
20‧‧‧側壁絕緣膜
21‧‧‧不純物擴散層
22‧‧‧導電膜
23‧‧‧第7光罩膜
23A‧‧‧矩形圖案
24‧‧‧導電膜
25‧‧‧電容接觸塞
26‧‧‧第8光罩膜
27‧‧‧第9光罩膜
28‧‧‧矽柱
28A‧‧‧矽柱
28B‧‧‧矽柱
30‧‧‧電容器
31‧‧‧埋入膜
33‧‧‧支持膜
38‧‧‧埋入絕緣膜
38A‧‧‧埋入絕緣膜
38B‧‧‧埋入絕緣膜
39‧‧‧埋入絕緣膜
40‧‧‧元件分離溝
45‧‧‧字元線溝
45A‧‧‧字元線溝
45B‧‧‧字元線溝
47‧‧‧位元接觸溝
48‧‧‧側壁絕緣膜
49‧‧‧墊片膜(裱褙膜)
51‧‧‧空洞部
51A‧‧‧空洞部
52‧‧‧光罩膜
53‧‧‧犧牲膜
54‧‧‧光阻劑光罩
54A‧‧‧開口部
55‧‧‧溝(口袋)
56‧‧‧光罩膜
57‧‧‧光阻劑光罩
57A‧‧‧開口部
58‧‧‧電容接觸溝
58A‧‧‧電容接觸溝
100‧‧‧DRAM
圖1A係顯示有關本發明之第1實施形態的半導體裝置之一構成例的平面圖。
圖1B係在圖1A之A-A’線剖面圖。
圖1C係在圖1A之B-B’線剖面圖。
圖1D係在圖1B或圖1C之C-C’線剖面圖。
圖2A係在圖1A-1D之半導體裝置之製造途中的一工程之平面圖。
圖2B係在圖2A之B-B’線剖面圖。
圖3A係持續於圖2A及2B之工程的為了說明工程之平面圖。
圖3B係在圖3A之A-A’線剖面圖。
圖4A係持續於圖3A及3B之工程的為了說明工程之 平面圖。
圖4B係在圖4A之A-A’線剖面圖。
圖5A係持續於圖4A及4B之工程的為了說明工程之平面圖。
圖5B係在圖5A之A-A’線剖面圖。
圖5C係在圖5A之D-D’線剖面圖。
圖6A係持續於圖5A，5B及5C之工程的為了說明工程之平面圖。
圖6B係在圖6A之A-A’線剖面圖。
圖6C係在圖6A之D-D’線剖面圖。
圖7A係持續於圖6A，6B及6C之工程的為了說明工程之平面圖。
圖7B係在圖7A之A-A’線剖面圖。
圖8A係持續於圖7A及7B之工程的為了說明工程之平面圖。
圖8B係在圖8A之A-A’線剖面圖。
圖8C係在圖8A之D-D’線剖面圖。
圖9A係持續於圖8A，8B及8C之工程的為了說明工程之平面圖。
圖9B係在圖9A之A-A’線剖面圖。
圖10A係持續於圖9A及9B之工程的為了說明工程之平面圖。
圖10B係在圖10A之A-A’線剖面圖。
圖10C係在圖10A之D-D’線剖面圖。
圖11A係持續於圖10A，10B及10C之工程的為了說明工程之平面圖。
圖11B係在圖11A之A-A’線剖面圖。
圖12A係持續於圖11A及11B之工程的為了說明工程之平面圖。
圖12B係在圖12A之A-A’線剖面圖。
圖13A係持續於圖12A及12B之工程的為了說明工程之平面圖。
圖13B係在圖13A之A-A’線剖面圖。
圖14A係持續於圖13A及13B之工程的為了說明工程之平面圖。
圖14B係在圖14A之A-A’線剖面圖。
圖15A係持續於圖14A及14B之工程的為了說明工程之平面圖。
圖15B係在圖15A之A-A’線剖面圖。
圖16A係持續於圖15A及15B之工程的為了說明工程之平面圖。
圖16B係在圖16A之A-A’線剖面圖。
以下，參照圖面，對於本發明之實施形態加以詳細說明。在此，做為半導體裝置之一例而例示DRAM(Dynamic Random Access Memory)。
圖1A係有關本發明之第1實施形態的 DRAM100之一部分，具體而言係顯示記憶體單元部之一部分之一構成例的平面圖。然而，在圖1A中，為了容易理解各構成要素之配置狀況，以實線來顯示有位置於電容接觸塞上之電容器之外周。
圖1B及圖1C係各顯示圖1A之A-A’線剖面 及B-B’線剖面。另外，圖1D係顯示圖1B以及圖1C之C-C’線剖面。然而，圖1B之左右方向係嚴格來說係對於X方向而言具有傾斜之方向，但做為X方向而加以記載。
本實施形態之DRAM100係做為呈為基底之半 導體基板而具有矽基板1。在以下的說明中，不僅單體的半導體基板，而有包含於半導體基板上製造有半導體裝置之過程的狀態，及於半導體基板上形成有半導體裝置之狀態，總稱作晶圓者。
對於矽基板1係規定有在元件分離範圍之STI (Shallow Trench Isolation)5加以相互分離之複數的活性範圍2。STI5係配置絕緣膜於形成在矽基板1之元件分離溝40之內部而加以構成。使用於STI5，絕緣膜係均可為單層膜及層積膜。
對於各活性範圍2係設置有一對之埋入MOS (Metal Oxide Semiconductor)電晶體。對於圖1B係記載有形成於2個活性範圍2之4個埋入MOS電晶體。對於實際之DRAM之單元陣列部係配置有數千~數十萬個之埋入MOS電晶體。然而，亦可將各加以形成於鄰接之2個活性範圍2，相互鄰接之2個MOS電晶體，看作構成 對之電晶體。
各埋入MOS電晶體係成為具有被覆設置於活 性範圍2之X方向的端部之字元線溝45內壁之一部分的閘極絕緣膜7，和被覆閘極絕緣膜7之側面部而成為閘極電極之導電膜9，和在活性範圍2中在導電膜9之下端附近而成為源極/汲極之一方的不純物擴散層13(第2擴散層)以及在上端附近而成為源極/汲極之另一方的不純物擴散層21(第1擴散層)之構成。
以閘極絕緣膜7所被覆之字元線溝45內壁係從矽基板1直立的矽柱(之後，稱作矽柱28)之側壁。矽柱28係挖掘矽基板1之主面而加以形成。矽柱28之剖面形狀(平面形狀)係四角形，矽柱28係具有4個側面。4個側面之中的一個(第1側面)則為字元線溝45的內壁。在此字元線溝45內壁處之矽柱28的側壁係成為埋入MOS電晶體之通道範圍。
導電膜9與閘極絕緣膜7係不僅在矽柱28之X方向的一方之側面(第1側面)，亦加以設置於在Y方向之2個側面(第3及第4側面)。也就是，以導電膜9而加以被覆矽柱28之4個側面之中，(除了對向於第1側面之第2側面)3個側面(導電膜9之剖面形狀係在矽柱28之周邊成為所謂之字形)。之後，有將導電膜9稱作埋入字元線11之情況。
經由導電膜9之一部分而加以構成之閘極電極係配置於配置在各活性範圍2之一對的矽柱之兩側。另 外，對於各加以形成於鄰接之2個活性範圍2，且相互鄰接之2個MOS電晶體則假設構成對之情況，閘極電極係當然也可說是呈相互對向於此等一對之矽柱之間地加以設置者。
導電膜9之上面與側面係與以埋入絕緣膜10(第1埋入絕緣膜)所被覆之鄰接之導電膜9加以絕緣，其底面係以埋入絕緣膜38(第3埋入絕緣膜)所被覆，與矽基板1加以絕緣。
不純物擴散層13係對於配置於各活性範圍2之鄰接之2個埋入MOS電晶體成為共通之不純物擴散層。也就是，從配置於各活性範圍之一對的矽柱之底部至矽基板1之一範圍加以設置。不純物擴散層13係以鄰接在X方向之埋入絕緣膜38所夾持。不純物擴散層13係與埋設設置於不純物擴散層13上方之位元接觸溝47之導電層14加以連接。
另外，對於各加以形成於鄰接之2個活性範圍2，且相互鄰接之2個MOS電晶體則假設構成對之情況，一對之不純物擴散層13係當然也可說是呈從對應之柱底部至矽基板之一範圍各加以設置者。此情況，可說是於2個不純物擴散範圍12之間配置有埋入絕緣膜38。
埋入有導電層14之位元接觸溝47係加以設置於與在活性範圍2之X方向的中央部重疊之位置。對於位元接觸溝47之X方向的側面部係配置有埋入絕緣膜39(第2埋入絕緣膜或第1絕緣膜)。
導電層14係加以配置於配置在1個活性範圍 2之X方向的2個埋入MOS電晶體之間。導電層14之上面係與導電膜15加以連接。導電膜15之上面係以光罩膜16加以被覆。之後，有著合併導電膜15與光罩膜16，稱作位元線17之情況。
在經由本實施形態之埋入MOS電晶體中，於 成為閘極電極之導電膜9(埋入字元線11)與成為位元接觸塞的導電層14之間，配置有成為通道範圍之矽柱28。 此矽柱28與導電層14之間係以埋入絕緣膜39加以絕緣。導電層14係埋入位元接觸溝47之部分則作為位元接觸塞而發揮機能之同時，位置於較位元接觸溝47為上方之部分則與設置於導電層14之上面的導電膜15同時作為位元線而發揮機能。
配置於在埋入MOS電晶體之通道範圍的上方 之不純物擴散層21係藉由設置於不純物擴散層21之上面的電容接觸塞25，而加以連接於電容器30。
電容接觸塞25係成為導電膜22與導電膜24 之層積構造，導電膜24之側面部係以側壁絕緣膜20所被覆。
位元線17與電容接觸塞25係以側壁絕緣膜 48與墊片膜49與第1層間絕緣膜12所埋設。第1層間絕緣膜12之上面係以電容器30與埋入膜31所被覆。
電容器30係王冠型之電容器，以未圖示之下 部電極，電容絕緣膜及上部電極所構成。所有之電容器 30係以導體之埋入膜31加以埋入，對於埋入膜31上面係配置有平板電極(未圖示)。對於各電容器30之側面部之一部分係為了防止鄰接之電容器30相互倒壞，而連接有支持膜33。
配置於埋入膜31上面之平板電極係以未圖示 之第2層間絕緣膜所被覆，以設置於第2層間絕緣膜之內部的接觸塞，與設置於第2層間絕緣膜上面之上部金屬配線加以連接。
如以上，有關本實施形態之DRAM100係加以 構成。
如根據本實施形態，DRAM100係於在成為通 道範圍之矽柱28之X方向的一方之側面部，具備埋入字元線11，埋入字元線11係經由埋入絕緣膜38而與矽基板1加以電性絕緣。在如此之構成中，如將矽柱28的粗度(在平行於矽基板1主面的面切開之剖面的大小)作為可完全空泛化之粗度時，可將埋入電晶體作為完全空泛型電晶體。經由此，可使埋入電晶體之開啟電流，比較於專利文獻1之圖2所示之構造的電晶體而作為提升者。另外，由以埋入字元線圍繞矽柱之3個側面者而可改善埋入電晶體之S係數者。
更且，如根據本實施形態，DRAM100係於埋 入字元線11與成為位元接觸塞之導電層14之間，具備成為通道範圍之矽柱28，導電層14與矽柱28係以埋入絕緣膜39加以電性絕緣。如此，在本實施形態中，因作為 藉由埋入絕緣膜39，將導電層14從通道範圍離開之位置之故，比較於專利文獻2之圖16所示之構造的電晶體，可降低鄰接單元間洩漏不良之產生率。在專利文獻2之圖16所示的構造之電晶體中，由一個電晶體所激起之電子則在電晶體動作時之OFF時，有著產生有注入於鄰接之電晶體的擴散層之情況成為起因之鄰接單元間洩漏不良之餘地。
接著，對於在本實施形態之半導體裝置之製造方法，參照圖2A乃至圖16B而詳細說明。
圖2A乃至圖16B係為了說明半導體裝置為DRAM100之情況之製造方法的工程圖面。
首先，準備矽基板1，經由熱氧化法而使其上面氧化，形成矽氧化膜之犧牲膜(未圖示)。
接著，如圖2A及圖2B所示，經由離子注入法，從矽基板1之上面，注入不純物，例如磷(P)，對於矽基板1之上部形成不純物擴散層21。
接著，於矽基板1形成元件分離溝40。元件分離溝40的形成係如以下加以進行。
首先，經由CVD(Chemical Vapor Deposition)法，將矽氮化膜(SiN)之光罩膜(未圖示)，例如呈成為50nm厚度地進行層積。之後，使用光微影法及乾蝕刻法，圖案化光罩膜及犧牲膜而形成開口部(未圖示)，使矽基板1之一部分露出於開口部底面。在此，開口部係以延伸存在於概略X方向(與A-A’剖面平 行之方向)的寬度Y1之線狀，以特定的間隔反覆配置於Y方向。另外，開口部之寬度Y1係例如作為20nm。
接著，使用乾蝕刻法，於露出於開口部之矽 基板1，形成深度Z1則例如為250nm之元件分離溝40。
接著，經由CVD法，呈埋入元件分離溝40 之內部地，於矽基板1的全面堆積矽氧化膜。並且，經由CMP(Chemical Mechanical Polishing)法而除去矽基板1之上面的不要之矽氧化膜，將矽氧化膜(第1絕緣膜)殘留於元件分離溝40之內部。經由此，形成成為元件分離範圍之STI5。然而，STI5之Y方向的寬度係相等於形成於光罩膜之開口部之寬度Y1。
之後，經由濕蝕刻法，而除去殘留之光罩 膜。此時，STI5之上面的位置係與矽基板1之上面一致。
接著，經由熱氧化法，使矽基板1之上面氧 化，將矽氧化膜之絕緣膜(未圖示)成膜。之後，如圖3A及3B所示，經由CVD法，於晶圓上層積矽氮化膜之第1光罩膜3。接著，經由CVD法，依序層積非晶質碳素膜(非晶形碳膜[Amorphous Carbon]：之後，稱作AC膜)之第2光罩膜4，和矽氮化膜之第3光罩膜6，和非晶質矽(非晶形矽[Amorphous Silicon]：之後，稱作AS膜)之第4光罩膜8，和矽氧化膜之第5光罩膜18。
接著，經由光微影法而圖案化第5光罩膜 18。經由此，第5光罩膜18係延伸存在於Y方向，以特 定之間隔反覆加以配置於大概X方向(沿著A-A’線之方向)之線與空間圖案(矩形圖案18A)。矩形圖案18A之X方向的寬度X1係例如作為15nm。
接著，經由CVD法，呈被覆矩形圖案18A 地，將例如15nm厚度之矽氮化膜之第6光罩膜19成膜。第6光罩膜19之一部分係經由矩形圖案18A之存在，成為延伸存在於Y方向之凸形狀(以後稱作凸部)。
接著，經由CVD法，呈被覆第6光罩膜19 地，將例如15nm厚度之矽氧化膜之第7光罩膜23成膜。之後，以乾蝕刻法至第6光罩膜19之上面露出為止，回蝕第7光罩膜23。經由此，對於在第6光罩膜19之凸部的X方向之側面，係殘留有第7光罩膜23之一部分之矩形圖案23A，延伸存在於Y方向。
接著，如圖4A及圖4B所示，將露出之第6 光罩膜19，和成為露出之第6光罩膜19之基底的第4光罩膜8，經由乾蝕刻法而除去。經由此，對於第3光罩膜6之上面係以矩形圖案18A與矩形圖案18A所被覆之第4光罩膜8之層積膜的第8光罩膜26則延伸存在於Y方向而殘留。另外，以矩形圖案23A與矩形圖案23A所被覆之第6光罩膜19與成為其基底之第4光罩膜8之層積膜的第9光罩膜27則延伸存在於Y方向而殘留。然而，第8光罩膜26之寬度X2，和第9光罩膜27之寬度X3，和第8光罩膜26與第9光罩膜27之間隔X4係如根據上述數值例，均成為15nm。此係在上述數值例中，將矩形圖 案18A之寬度X1作為15nm，將第6光罩膜19與第7光罩膜23之膜厚各作為15nm之故。
接著，經由將第8光罩膜26與成為第9光罩 膜27之最下層之第4光罩膜8作為蝕刻光罩之乾蝕刻法，於第3光罩膜6與第2光罩膜4，形成延伸存在於Y方向之矩形圖案(未圖示)。之後，經由將成為所形成之矩形圖案之最下層的第2光罩膜4作為蝕刻光罩之乾蝕刻法，如圖5A及圖5B所示地，於第1光罩膜3與矽基板1形成延伸存在於Y方向之字元線溝45及45A。然而，字元線溝45係形成於鄰接之2個第9光罩膜27間(參照圖4B)的溝(第1字元線溝，一部分為之後第1閘極溝)，字元線溝45A係形成於鄰接之第8光罩膜26與第9光罩膜27之間(參照圖4B)的溝(第2字元線溝，第2及第3閘極溝)。
字元線溝45之深度Z2係例如，作為 200nm。字元線溝45A之深度Z3係成為較字元線溝45之深度Z2為淺。此係鄰接之第8光罩膜26與第9光罩膜27之間的寬度X5為窄的15nm，蝕刻氣體的流動為差之故。
字元線溝45及45A係如圖5C所示，對於 STI5亦以同樣形狀加以形成。隨之，對於字元線溝45之側壁係呈自圖5A所理解地露出有矽基板1與STI5。然而，露出於字元線溝45之側壁的矽基板1係成為由字元線溝45與STI5圍繞其周圍之柱狀。之後，如圖5B所 示，將形成於第8光罩膜26(參照圖4B)之下方的矽基板1之柱狀部分，稱做矽柱28A(第2矽柱)。同樣地，於第9光罩膜27(參照圖4B)之下方亦形成有矽基板1之柱狀部分。將此部分稱做矽柱28B(第1矽柱)。另外，合併矽柱28A與28B而稱作矽柱28。必須呈具有矽柱28可完全空泛化之粗度(平行於矽基板1主面之方向的剖面積)地，進行字元線溝45之寬度等的設定。
接著，如圖6A及圖6B所示，使用CVD法， 形成完全地埋入字元線溝45A之厚度之矽氮化膜之埋入絕緣膜39。埋入絕緣膜39之膜厚係例如，作為相等於字元線溝45A之寬度X5之15nm。字元線溝45係經由埋入絕緣膜39而未完全地加以埋入，而其內面則由埋入絕緣膜39所被覆。
接著，經由濕蝕刻法，除去被覆字元線溝45 內面之埋入絕緣膜39。經由此，構成字元線溝45之矽柱28B與STI5之X方向的側面部則露出。另一方面，字元線溝45A之內部係由埋入絕緣膜39所埋入，未流入有濕蝕刻的藥液。因此，埋入字元線溝45A內壁之埋入絕緣膜39係保持殘留。然而，關於各矽柱28B，有將字元線溝45側之側面稱作X方向之一方的側面，將字元線溝45A側之側面稱作X方向之另一方的側面。
接著，如圖6C所示，經由濕蝕刻法，除去露 出於字元線溝45之矽氧化膜之STI5之一部分。此時，鄰接於字元線溝45之矽氮化膜之第1光罩膜3係殘留而形 成外伸部。之後係亦包含有在此外伸部之下方的空洞部51，稱作字元線溝45。
接著，如圖7A及圖7B所示，經由CVD法，呈被覆字元線溝45之內面地，將例如5nm厚度之矽氮化膜的埋入絕緣膜38A成膜。接著，呈埋入字元線溝45之內部地，經由CVD法而將矽氧化膜之埋入絕緣膜38B成膜。此之後係合併埋入絕緣膜38A與38B，稱作埋入絕緣膜38。
接著，經由CMP法，除去形成於第1光罩膜3與埋入絕緣膜39之上面之埋入絕緣膜38，使埋入絕緣膜38之上面位置與第1光罩膜3之上面作為一致。接著，經由濕蝕刻法，自矽柱28之上面的深度Z4例如呈成為150nm地，除去字元線溝45之埋入絕緣膜38B之一部分。之後，除去經由埋入絕緣膜38B之除去而露出之埋入絕緣膜38A。此時，所殘留之埋入絕緣膜38A之上面的位置係使其一致於埋入絕緣膜38B之上面位置。隨之，埋入絕緣膜38A之上面的位置(第1閘極溝的底面)係成為較字元線溝45A之底面的位置為高之位置。在此亦對於字元線溝45之側面係露出有在矽柱28B之X方向之一方的側面與STI5之一部分。
接著，如圖8A及圖8B所示，經由燈退火法，使露出於字元線溝45之矽柱28B之側面氧化，形成閘極絕緣膜7。接著，經由CVD法而呈被覆字元線溝45之內面地，將例如15nm厚度之氮化鈦(TiN)之導電膜9 成膜。導電膜9係如圖8C所示，呈完全地埋入空洞部51而形成。接著，經由電漿CVD法，對於導電膜9之上面將矽氧化膜之光罩膜52成膜。光罩膜52係因以涵蓋特性差之電漿CVD法而成膜之故，對於字元線溝45之內面幾乎未加以成膜，而對於字元線溝45之內部係露出有導電膜9。
接著，如圖9A及圖9B所示，經由乾蝕刻 法，回蝕露出於字元線溝45之內側的導電膜9。經由此，導電膜9係在埋入絕緣膜38B之上面位置加以分斷。 接著，經由CVD法而呈被覆殘留之導電膜9地，將矽氧化膜之犧牲膜53成膜。此時，因使用對於涵蓋特性優越之CVD法而形成之故，犧牲膜53係埋入字元線溝45之內部。
接著，如圖10A及圖10B所示，經由乾蝕刻 法，自矽柱28之上面的深度Z5例如呈成為100nm地除去犧牲膜53(參照圖9B)之一部分。接著，經由乾蝕刻法而除去露出的導電膜9。此時，如圖10C所示，埋入於空洞部51(參照圖8C)之導電膜9亦除去其上部，形成新的空洞部51A。殘留於空洞部51之導電膜9之高度係成為與殘留於字元線溝45之其他的導電膜9相同高度。 接著，經由乾蝕刻法而除去殘留於字元線溝45之內部的犧牲膜53。如此作為，以導電膜9所構成之埋入字元線11則完成。此時，對於鄰接之埋入字元線11之間係形成有新的字元線溝45B。
接著，如圖11A及圖11B所示，經由CVD 法，呈埋入字元線溝45B與空洞部51A(參照圖10C)地，將例如30nm厚度之矽氮化膜的埋入絕緣膜10成膜。接著，經由光微影法與乾蝕刻法，呈露出有矽柱28A(參照圖10B)與STI5之上面地除去埋入絕緣膜10之一部分，形成開口部之寬度X6則例如以30nm而延伸存在於Y方向之位元接觸溝47。更且，經由乾蝕刻法而除去露出之矽柱28A。經由此，對於位元接觸溝47內係與STI5同時，露出有矽基板1之上面的一部分。接著，經由離子注入法，對於露出於位元接觸溝47之底部的矽基板1之上部，作為不純物，注入例如砷(As)，形成不純物擴散層13。
接著，如圖12A及圖12B所示，經由CVD 法，呈埋入位元接觸溝47地，將磷摻雜多晶矽膜之導電層14成膜。接著，經由乾蝕刻法，回蝕形成於埋入絕緣膜10之上面的導電層14，於位元接觸溝47之內部，使作為位元接觸塞而發揮機能之導電層14殘留。接著，經由濺鍍法，於埋入絕緣膜10與導電層14之上面，例如以合計20nm之厚度而將氮化鈦(TiN)與鎢(W)之層積膜的導電膜15成膜。接著，經由CVD法，於導電膜15之上面，將例如150nm厚度之矽氮化膜之光罩膜16成膜。
接著，於光罩膜16上形成光阻劑膜。並且， 經由光微影法而除去光阻劑光罩之一部分，形成開口部54A。對於開口部54A之底面係露出有光罩膜16之一部 分。如此作為，於光罩膜16上形成寬度X7例如為20nm之光阻劑光罩54。光阻劑光罩54係呈未與後述之電容接觸塞之配置區域重複地，呈蛇行同時大概延伸存在於X方向而加以形成。光阻劑光罩54係包含通過導電層14之上方的部分與在STI5之上方沿著STI5而延伸存在之部分。
接著，如圖13A及圖13B所示，經由將光阻劑光罩54作為光罩之乾蝕刻法，除去一部分所露出之光罩膜16，和成為所露出之光罩膜16之基底的導電膜15以及埋入絕緣膜10。此時，對於矽柱28B之上面係因使第1光罩膜3殘留之故，不純物擴散層21係被保護。
殘留之導電膜15係構成位元線17。對於殘留之導電膜15的上面係因亦殘留有光罩膜16之一部分之故，此之後，合併殘留之導電膜15與光罩膜16而稱作位元線17。
更且，為了防止後述之電容接觸塞與導電層14之短路，於埋入絕緣膜39與導電層14之上部附近的邊界部，形成溝(口袋)55。
接著，如圖14A及圖14B所示，經由CVD法，呈被覆露出之字元線17及導電層14地，將例如5nm厚度之矽氮化膜成膜。並且，由回蝕成膜之矽氮化膜者，於位元線17與導電層14之側面部，形成以矽氮化膜所構成之側壁絕緣膜48。此時，矽柱28B之上面的第1光罩膜3(參照圖13B)係與回蝕之矽氮化膜同時加以除去。另外，溝(口袋)55(參照圖13B)係由側壁絕緣膜48 所埋入。在此係以對於矽柱28B而言成為高蝕刻選擇比的條件，進行矽氮化膜之回蝕者，保護不純物擴散層21。
接著，經由CVD法，呈被覆埋入絕緣膜10 與側壁絕緣膜48地，將例如5nm厚度之矽氮化膜之墊片膜49。接著，經由CVD法，呈埋入墊片膜49地，將矽氧化膜之第1層間絕緣膜12成膜。接著，經由CVD法，呈被覆第1層間絕緣膜12之上面，將例如50nm厚度之矽氧化膜之光罩膜56成膜。更且，於光罩膜56上，形成例如30nm厚度之光阻膜。使用光微影法，於光阻膜形成開口部57A，形成光阻劑光罩57。光阻劑光罩57係在各埋入絕緣膜10與位元線17之上方，呈延伸存在於Y方向地加以配置。對於開口部57A之底面係露出有光罩膜56之一部分。
接著，如圖15A及圖15B所示，經由將光阻 劑光罩57(參照圖14B)作為蝕刻光罩之乾蝕刻法，除去露出之光阻膜56，和成為露出之光阻膜56之基底的第1層間絕緣膜12以及墊片膜49之一部分，形成使矽柱28B之上面露出之電容接觸溝58。在除去墊片膜49時，使用對於矽柱28B而言成為高蝕刻選擇比的蝕刻條件，保護不純物擴散層21。接著，使用CVD法，呈埋入電容接觸溝58地，將磷摻雜多晶矽膜之導電膜22成膜。
接著，如圖16A及圖16B所示，經由乾蝕刻 法，導電膜22之上面則呈位置於較位元線17的底面為下方地，回蝕導電膜22。導電膜22之一部分係殘留於電容 接觸溝58之底部。殘留之導電膜22之故，電容接觸溝58係變淺，成為新的電容接觸溝58A。
接著，經由CVD法，呈被覆電容接觸溝58A 之內面地，將例如10nm厚度之矽氮化膜成膜。由將成膜之矽氮化膜，以乾蝕刻法進行回蝕者，於電容接觸溝58A之側面部形成側壁絕緣膜20。
接著，經由CVD法，呈埋入電容接觸溝58A 地，將鎢的導電膜24成膜。經由CMP法，除去在第1層間絕緣膜12之上面的導電膜24，使導電膜24殘留於電容接觸溝58A之內部。殘留之導電膜24則與導電膜22同時構成電容接觸塞25。
之後，使用公知的方法，當形成從電容器30 (參照圖1B)至未圖示之上部金屬配線為止之各構成要素，形成保護膜時，DRAM100則完成。
以上，對於本發明依據實施形態已做過說 明，但本發明係並無限定於上述實施形態，在本發明之範圍內可做種種變更，變形。上述之膜材料，膜厚，成膜方法，蝕刻方法等係不過為單純的例示，亦可使用其他的材料。
本申請係主張於2013年1月9日所提出申請 之日本申請特願2013-1782號作為基礎之優先權，其揭示之所有包含於此。
1‧‧‧矽基板
2‧‧‧活性範圍
5‧‧‧STI
7‧‧‧閘極絕緣膜
9‧‧‧導電膜
10‧‧‧埋入絕緣膜
11‧‧‧埋入字元線
12‧‧‧第1層間絕緣膜
13‧‧‧不純物擴散層
14‧‧‧導電層
15‧‧‧導電膜
16‧‧‧光罩膜
17‧‧‧位元線
20‧‧‧側壁絕緣膜
21‧‧‧不純物擴散層
22‧‧‧導電膜
24‧‧‧導電膜
25‧‧‧電容接觸塞
28‧‧‧矽柱
30‧‧‧電容器
31‧‧‧埋入膜
33‧‧‧支持膜
38‧‧‧埋入絕緣膜
39‧‧‧埋入絕緣膜
40‧‧‧元件分離溝
45‧‧‧字元線溝
47‧‧‧位元接觸溝
48‧‧‧側壁絕緣膜
49‧‧‧墊片膜(裱褙膜)
100‧‧‧DRAM

Claims (30)

  1. 一種半導體裝置，其特徵為具備：挖掘半導體基板的主面而加以設置之矽柱，和加以設置於前述矽柱之上部之第1擴散層，和從前述矽柱的底部至連續於該底部之前述半導體基板之一範圍加以設置之第2擴散層，和藉由閘極絕緣膜而接觸於前述矽柱之至少第1側面之閘極電極，和圍繞前述閘極電極之第1埋入絕緣膜，和接觸於對向於前述矽柱之前述第1側面之第2側面的第2埋入絕緣膜，和與前述第2擴散層加以電性連接，且在從前述矽柱離開的位置，與前述第2埋入絕緣膜接觸之導電層者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述矽柱係具有連續於前述第1側面與前述第2側面，且相互對向之第3及第4側面，前述閘極電極係藉由前述閘極絕緣膜而接觸於前述第1，第3及第4側面者。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，前述矽柱係具有在前述第1擴散層與前述第2擴散層之間的部分加以完全空泛化之粗度者。
  4. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，前述導電層係由摻雜有磷之多結晶矽所成者。
  5. 如申請專利範圍第1項或第2項記載之半導體裝 置，其中，更具備加以連接於前述導電層之位元線者。
  6. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，更具備藉由電容接觸塞而加以連接於前述第1擴散層之電容器者。
  7. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，前述第1埋入絕緣膜係亦被覆前述閘極電極之上部者。
  8. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，更具備接觸於前述閘極電極之下部的第3埋入絕緣膜者。
  9. 如申請專利範圍第8項記載之半導體裝置，其中，前述第3埋入絕緣膜係為2層構造的膜者。
  10. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，前述閘極電極係加以設置於第1字元線溝內，而前述第2埋入絕緣膜係加以設置於較前述第1字元線溝為淺之第2字元線溝內者。
  11. 如申請專利範圍第10項記載之半導體裝置，其中，對於前述半導體基板係形成有延伸存在於第1方向之元件分離範圍，前述第1字元線溝及前述第2字元線溝係延伸存在於交叉於前述第1方向之第2方向者。
  12. 一種半導體裝置，其特徵為具備：挖掘半導體基板的主面而加以設置之一對的矽柱，和各加以設置於前述一對的矽柱之上部之一對的第1 擴散層，和從前述一對的矽柱的底部至連續於該底部之前述半導體基板之一範圍加以設置之第2擴散層，和加以設置於前述一對的矽柱兩側，藉由各閘極絕緣膜而接觸於前述一對的矽柱之各自至少第1側面之一對的閘極電極，和加以設置於前述一對的矽柱間，與前述第2擴散層加以電性連接之導電層，和各加以設置於前述一對的矽柱各自與前述導電層之間，各接觸於對向於前述一對之矽柱之前述第1側面之各第2側面與前述導電層之側面之一對的第1絕緣層者。
  13. 如申請專利範圍第12項記載之半導體裝置，其中，前述一對矽柱之各自係具有連續於前述第1側面與前述第2側面，且相互對向之第3及第4側面，前述一對之閘極電極各自係藉由前述閘極絕緣膜而接觸於對應之矽柱之前述第1，第3及第4側面者。
  14. 如申請專利範圍第12項或第13項記載之半導體裝置，其中，前述一對之矽柱各自係具有在前述第1擴散層與前述第2擴散層之間的部分加以完全空泛化之粗度者。
  15. 如申請專利範圍第12項或第13項記載之半導體裝置，其中，前述導電層係由摻雜有磷之多結晶矽所成者。
  16. 如申請專利範圍第12項或第13項記載之半導體 裝置，其中，更具備加以連接於前述導電層之位元線者。
  17. 如申請專利範圍第12項或第13項記載之半導體裝置，其中，更具備藉由電容接觸塞而加以連接於前述一對之第1擴散層各自之電容器者。
  18. 如申請專利範圍第12項或第13項記載之半導體裝置，其中，更具備被覆前述一對之閘極電極各自之側面及上部之第1埋入絕緣膜者。
  19. 如申請專利範圍第12項或第13項記載之半導體裝置，其中，前述一對之閘極電極各自係加以設置於第1字元線溝內，而前述一對之第1絕緣膜各自係加以設置於較前述第1字元線溝為淺之第2字元線溝內者。
  20. 如申請專利範圍第19項記載之半導體裝置，其中，對於前述半導體基板係形成有延伸存在於第1方向之元件分離範圍，前述第1字元線溝及前述第2字元線溝係延伸存在於交叉於前述第1方向之第2方向者。
  21. 一種半導體裝置，其特徵為具備：挖掘半導體基板的主面而加以設置之一對的矽柱，和各加以設置於前述一對的矽柱之上部之一對的第1擴散層，和從前述一對的矽柱的各自底部至連續於該底部之前述半導體基板之一範圍各加以設置之一對之第2擴散層，和呈相互對向於前述一對的矽柱間地加以設置，藉由各閘極絕緣膜而接觸於前述一對的矽柱之各自至少第1側 面之一對的閘極電極，和於與前述一對的矽柱之前述第1側面對向之各第2側面，各藉由第1絕緣層而接觸之同時，於前述一對之第2擴散層各加以電性連接之一對的導電層者。
  22. 如申請專利範圍第21項記載之半導體裝置，其中，前述一對矽柱之各自係具有連續於前述第1側面與前述第2側面，且相互對向之第3及第4側面，前述一對之閘極電極各自係藉由前述閘極絕緣膜而接觸於對應之矽柱之前述第1，第3及第4側面者。
  23. 如申請專利範圍第21項或第22項記載之半導體裝置，其中，前述一對之矽柱各自係具有在前述第1擴散層與前述第2擴散層之間的部分進行完全空泛化之粗度者。
  24. 如申請專利範圍第21項或第22項記載之半導體裝置，其中，更具備被覆前述一對之閘極電極之側面及上部之第1埋入絕緣膜者。
  25. 如申請專利範圍第21項或第22項記載之半導體裝置，其中，前述一對之閘極電極係加以設置於前述第1字元線溝內，而前述第1絕緣膜係加以設置於較前述第1字元線溝為淺之第2字元線溝內者。
  26. 一種半導體裝置之製造方法，其特徵為具備：於半導體基板形成延伸存在於第1方向之元件分離溝，由以第1絕緣膜而埋入該元件分離溝，形成元件分離範圍與活性範圍之工程， 和形成第1擴散層於前述活性範圍之工程，和於前述半導體基板，形成具有第1寬度於與前述第1方向交叉之第2方向之第1閘極溝，與和前述第1溝鄰接而具有較前述第1溝的寬度為窄之第2寬度之第2閘極溝及第3閘極溝之同時，於前述第1閘極溝與前述第2閘極溝之間形成第1矽柱，而於前述第2閘極溝與前述第3閘極溝之間形成第2矽柱之工程，和藉由閘極絕緣膜而形成閘極電極於前述第1矽柱之側面的工程，和以埋入絕緣膜而埋入前述第1閘極溝與前述第2閘極溝之工程，和除去前述第2矽柱之工程，和由從除去前述第2矽柱之部分擴散不純物者，於前述第1矽柱底部形成第2擴散層之工程，和於除去前述第2矽柱之部分埋入導電膜之工程者。
  27. 如申請專利範圍第26項記載之半導體裝置之製造方法，其中，前述第1閘極溝係較前述第2閘極溝及前述第3閘極溝為淺地加以形成者。
  28. 如申請專利範圍第26項或第27項記載之半導體裝置之製造方法，其中，於形成前述閘極電極之工程之前，形成埋入絕緣膜於前述第1閘極溝的底部者。
  29. 如申請專利範圍第26項或第27項記載之半導體裝置之製造方法，其中，形成前述閘極電極之工程係呈被覆前述第1矽柱之3個側面地加以進行者。
  30. 如申請專利範圍第26項或第27項記載之半導體裝置之製造方法，其中，形成前述第1矽柱之工程係經由前述閘極電極，前述第1擴散層及前述第2擴散層所形成之電晶體之通道則呈成為作為完全空泛化之粗度地加以進行者。
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