WO2014162937A1 - 半導体装置及びその製造方法 - Google Patents

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WO2014162937A1
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film
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device and a manufacturing method thereof in which a word line embedded in a semiconductor substrate and an element isolation region extending in the word line direction are formed in self alignment. .
  • an element isolation region is provided on the surface of a silicon substrate by an STI (shallow trench isolation) method, whereby a plurality of active regions are partitioned in a matrix.
  • the element isolation region includes a first element isolation region that isolates each active region in the bit line direction and a second element isolation region that isolates each active region in the word line direction.
  • Patent Document 1 discloses an example of such an element isolation region and an active region.
  • the word line is constituted by a conductive film embedded in the semiconductor substrate, and this word line (embedded word line) and the first element isolation region (extending in the word line direction). Element isolation regions) are formed in self-alignment with each other.
  • the widths of the word line and the first element isolation region in the bit line direction are W1 and W3, respectively, following Patent Document 1.
  • the distance in the bit line direction between the first element isolation region and the word line closest to the first element isolation region is W2. Further, the distance between two word lines passing through the same active region is W4.
  • the main surface of a semiconductor substrate is covered with a plurality of linear mask patterns each extending in the word line direction.
  • This linear mask pattern has a width in the bit line direction of 2W2 + W3, and the distance between adjacent mask patterns is set to 2W1 + W4.
  • a first sidewall insulating film having a thickness W1 in the bit line direction is formed on the sidewall of the linear mask pattern, and then the linear mask pattern is removed.
  • the first sidewall insulating film thus formed becomes an insulating film pattern that covers only the region in which the word line is embedded.
  • a second sidewall insulating film having a thickness W2 in the bit line direction is formed on the side wall of the first sidewall insulating film, and then the first sidewall insulating film is removed.
  • the second sidewall insulating film thus formed becomes an insulating film pattern having an opening exposing a region where the element isolation region is embedded and a region where the word line is embedded. Therefore, by etching the main surface of the semiconductor substrate using the second sidewall insulating film as a mask, a trench for embedding the element isolation region and the word line can be formed. Then, the inner surface of the formed trench is covered with a thin insulating film, and the conductive film is embedded in the trench, whereby the word line and the first element isolation region are formed.
  • the positions of the word line and the first element isolation region in the bit line direction are both accurately defined according to the formation position of the linear mask pattern formed first.
  • this specification as in this example, when the relative positions of the two types of buried films are determined according to the formation position of the common pattern, these two types of buried films are formed in a self-aligned manner. It is said.
  • the first element isolation region is constituted by the conductive film.
  • the first element isolation region formed in this way is based on a so-called electric field shield system, and it is necessary to continuously apply a constant voltage in order to exhibit the element isolation function. Therefore, a control circuit for applying this voltage is required, resulting in a complicated circuit.
  • the method of manufacturing a semiconductor device includes a second element extending in the first direction and intersecting the first direction by embedding the first element isolation insulating film in the main surface of the semiconductor substrate.
  • a step of forming a plurality of temporary active regions repeatedly arranged in a direction, a step of forming a sacrificial film covering the main surface, the first element isolation insulating film, the sacrificial film, and the semiconductor substrate Etching to form a plurality of first trenches defining a plurality of first active regions obtained by dividing each of the plurality of temporary active regions in the first direction; and Embedding a second element isolation insulating film in the first trench; removing the sacrificial film after embedding the second element isolation insulating film in the plurality of first trenches; After removing the sacrificial film, the second element Forming a first sidewall insulating film covering a side surface of a part of the separation insulating film protruding from the surface of the main surface
  • the gate insulating film is formed of, further characterized in that it comprises a step of forming a first wiring by embedding the first conductive film at the bottom of each of the plurality of third trenches.
  • a semiconductor device includes a semiconductor substrate, a plurality of first element isolation insulating films each embedded in a main surface of the semiconductor substrate and extending in a first direction, and a main surface of the semiconductor substrate. And a plurality of first active regions extending in a second direction intersecting the first direction and arranged in a matrix with the plurality of first element isolation insulating films.
  • First and second word trenches arranged between two adjacent in one direction, and first and second buried under gate insulating films under the first and second word trenches, respectively.
  • Word line, the first word line and the first word line A first impurity diffusion layer provided between the first word line and a first impurity diffusion layer provided between one of the two second element isolation insulating films and the first word line.
  • the word trench is formed in a self-alignment with the plurality of second element isolation insulating films.
  • the element isolation region that is self-aligned with the first wiring is constituted by the insulating film (second element isolation insulating film), a voltage is applied to the element isolation region. There is no need. Therefore, the circuit can be simplified.
  • FIGS. 1A and 1B are cross-sectional views of the semiconductor device 1 corresponding to the lines AA and BB in FIG. 1A, respectively.
  • FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIGS. 3A and 3B are cross-sectional views of the semiconductor device 1 corresponding to the lines AA and BB in FIG. 3A, respectively.
  • FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIGS. 5A and 5B are cross-sectional views of the semiconductor device 1 corresponding to the AA line and the BB line in FIG. 5A, respectively.
  • FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIG. 7A and 7B are cross-sectional views of the semiconductor device 1 corresponding to the AA line and the BB line in FIG. 7A, respectively, and FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIGS. 9A and 9B are cross-sectional views of the semiconductor device 1 corresponding to the AA line and the BB line in FIG. 9A, respectively.
  • FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIGS. 11A and 11B are cross-sectional views of the semiconductor device 1 corresponding to the AA line and the BB line in FIG. 11A, respectively.
  • FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIGS. 13A and 13B are cross-sectional views of the semiconductor device 1 corresponding to the AA line and the BB line in FIG. 13A, respectively, and FIGS.
  • FIG. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIGS. 15A and 15B are cross-sectional views of the semiconductor device 1 corresponding to the lines AA and BB in FIG. 15A, respectively.
  • FIGS. 15C and 15D are views of C in FIG. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIGS. 17A and 17B are cross-sectional views of the semiconductor device 1 corresponding to the AA line and the BB line in FIG. 17A, respectively.
  • FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIGS. 19A and 19B are cross-sectional views of the semiconductor device 1 corresponding to the lines AA and BB in FIG. 19A, respectively.
  • FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIGS. 21A and 21B are cross-sectional views of the semiconductor device 1 corresponding to the AA line and the BB line in FIG. 21A, respectively.
  • FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIGS. 23A and 23B are cross-sectional views of the semiconductor device 1 corresponding to the AA line and the BB line in FIG. 23A, respectively, and FIGS.
  • FIG. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIGS. 25A and 25B are cross-sectional views of the semiconductor device 1 corresponding to the AA line and the BB line in FIG. 25A, respectively, and
  • FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIG. (A) and (b) are the top views in the manufacturing process of the semiconductor device 1 shown to FIG. 1 (a) (b), respectively.
  • FIGS. 4 is a cross-sectional view of the semiconductor device 1 corresponding to a ⁇ C line and a DD line.
  • FIGS. 1A and 1B and FIGS. 2A to 2D drawing of the structure above an interlayer insulating film 30 described later is omitted.
  • the semiconductor device 1 is a DRAM and has a semiconductor substrate 2 (silicon substrate) as shown in FIGS.
  • the main surface of the semiconductor substrate 2 is provided with a memory cell region shown in FIG. 1A and a peripheral circuit region shown in FIG.
  • the memory cell region is a region where a large number of cell transistors and cell capacitors constituting the memory cell are arranged in a matrix.
  • the peripheral circuit region is a region where a word driver for driving the word line WL extending in the memory cell region, a column switch for connecting the bit line BL to the read / write bus, and the like are provided.
  • each active region 3a is a parallelogram in which one set of opposite sides is parallel to the Y direction. With respect to the other set of opposite sides, the active region 3a parallel to the X ′ direction inclined in the negative direction with respect to the X direction and the active region 3a parallel to the X ′′ direction inclined in the positive direction with respect to the X direction.
  • FIG. 1A shows an example in which three active regions 3a are arranged in the Y direction, but this is for easy understanding of the drawing and simplification of the description. Is placed.
  • Each active region 3a includes an element isolation insulating film 4 (first element isolation insulating film) that is a silicon oxide film extending in the X direction and an element isolation insulating film that is a silicon nitride film extending in the Y direction. It is partitioned by the film 10 (second element isolation insulating film).
  • the element isolation insulating films 4 and 10 are both embedded in the main surface of the semiconductor substrate 2 and constitute an element isolation region by the STI method described above.
  • the element isolation insulating film 4 is a silicon oxide film, but the element isolation insulating film 4 may be either a silicon oxide film or a silicon nitride film.
  • a silicon nitride film is preferably used for the element isolation insulating film 10. This is because a trench T3 (see FIG. 23A and the like) for burying the word line WL is preferably formed in the manufacturing process described later. Details will be described later.
  • the interval between the element isolation insulating films 10 adjacent in the X direction is set to 5 times (5F) the minimum processing dimension F of lithography. Therefore, the width of the active region 3a in the X direction is 5F. Further, the width of the element isolation insulating film 10 in the X direction is F. Therefore, the interval between the active regions 3a adjacent in the X direction is F. Further, the interval between the element isolation insulating films 4 adjacent in the Y direction is F, and therefore the width of the active region 3a in the Y direction is F. Further, the width in the Y direction of the element isolation insulating film 4 between the active regions 3a is F, and therefore the interval between the active regions 3a adjacent in the Y direction is F.
  • a plurality of word lines WL each extending in the Y direction and a plurality of bit lines BL each extending in the X direction are arranged.
  • Each word line WL is arranged so as to pass through a series of active regions 3a arranged in the Y direction, and two word lines WL correspond to one active region 3a.
  • Two cell transistors are arranged in each active region 3a, and two word lines WL corresponding to each active region 3a constitute a gate electrode of the cell transistor.
  • the width in the X direction of each word line WL and the separation distance between the word lines WL in each active region 3a are both equal to the minimum processing dimension F.
  • each word line WL is constituted by a buried word line constituted by a conductive film buried in the main surface of the semiconductor substrate 2.
  • a gate insulating film 18 is disposed between each word line WL and the semiconductor substrate 2.
  • each word line WL (a trench T3 described later) is formed in a self-aligned manner with respect to the element isolation insulating film 10. Therefore, there is no positional deviation between the word line WL and the element isolation insulating film 10 during manufacturing, and as a result, the X-direction between each word line WL and the adjacent element isolation insulating film 10 is reduced.
  • the separation distance is a predetermined value with high accuracy. In the example of FIG. 1A, this predetermined value is the minimum processing dimension F.
  • Each bit line BL is disposed so as to pass through a series of active regions 3a arranged in the X direction, and one bit line BL corresponds to one active region 3a.
  • the interval in the Y direction between adjacent bit lines BL and the width in the Y direction of each bit line BL are both F.
  • element isolation insulating films 10 are disposed on both sides of the active region 3a in the X direction.
  • a device isolation at the other end side in the X direction (right side) displaying the insulating film 10 and the element isolation insulating film 10 2 2.
  • two word trench T3 1, T3 2 (first and second word trench) is disposed in the lower portion thereof, respectively Word lines WL 1 and WL 2 (first and second word lines) are embedded through the gate insulating film 18.
  • the lower surfaces of the word trenches T3 1 and T3 2 are provided at a position higher than the lower surface of the element isolation insulating film 10.
  • Buried insulating films 20 1 and 20 2 are formed on the upper surfaces of the word lines WL 1 and WL 2 , respectively.
  • the buried insulating films 20 1 and 20 2 are formed so as to completely fill the corresponding word trenches T 3 1 and T 3 2 respectively, and further protrude upward from the upper ends thereof.
  • the upper surface of the embedded insulating film 20 1, 20 2 are present in higher than the main surface of the semiconductor substrate 2 position.
  • Impurity diffusion layers 14, 24 1 and 24 2 are formed on the surface of the semiconductor substrate 2 in the active region 3a. More specifically, between the word lines WL 1 and the word line WL 2 impurity diffusion layer 14, the impurity diffusion layer 24 1 between the word lines WL 1 and the element isolation insulating film 10 1, the word line WL 2 impurity diffusion layer 24 2 between the element isolation insulating film 10 2 is formed, respectively.
  • the impurity diffusion layers 14 and 24 1 constitute one and the other of the source / drain of the cell transistor using the word line WL 1 as a gate electrode, respectively. Further, the impurity diffusion layers 14 and 24 2 constitute one and the other of the source / drain of the cell transistor having the word line WL 2 as a gate electrode, respectively.
  • a bit line contact plug 15 is provided above the impurity diffusion layer 14.
  • the bit line contact plug 15 is formed so as to be sandwiched between the buried insulating films 20 1 and 20 2, and is in contact with the corresponding impurity diffusion layer 14 on the lower surface.
  • a corresponding bit line BL passes above the bit line contact plug 15.
  • the bit line BL is in contact with the bit line contact plug 15 in each passing active region 3a at the lower surface. With the above structure, the bit line BL is commonly connected to the impurity diffusion layer 14 of each active region 3a that passes therethrough.
  • a bit mask film 22 that is a silicon nitride film is formed on the upper surface of the bit line BL, and the side surfaces of the bit mask film 22 and the bit line BL are covered with a sidewall insulating film 23 that is a sidewall-shaped silicon nitride film. ing.
  • the main surface of the semiconductor substrate 2 is covered with an interlayer insulating film 30 (silicon oxide film) having an upper surface at a position higher than the upper surface of the bit mask film 22, and the upper surface of the interlayer insulating film 30 is a stopper film that is a silicon nitride film. 31 is covered.
  • the interlayer insulating film 30 is provided with a capacitor contact plug 25 corresponding to each of the impurity diffusion layers 24 1 and 24 2 .
  • Each capacitor contact plug 25 penetrates the interlayer insulating film 30 in the vertical direction, and its lower surface is connected to a corresponding impurity diffusion layer.
  • a cell capacitor C is disposed above the interlayer insulating film 30 so as to correspond to each of the impurity diffusion layers 24 1 and 24 2 .
  • Each cell capacitor C includes a lower electrode 33 for each cell capacitor C, and a capacitor insulating film 34 and an upper electrode 35 common to each cell capacitor C.
  • the lower electrode 33 of each cell capacitor C penetrates the stopper film 31 and is in contact with the upper surface of the corresponding capacitor contact plug 25.
  • the lower electrodes 33 of the two cell capacitors C adjacent in the X direction are connected by a support film 36 (silicon nitride film) for preventing collapse.
  • the upper electrode 35 is covered with a buried conductor film 37 whose upper surface is flattened, and a plate electrode 38 is disposed on the upper surface of the buried conductor film 37.
  • An interlayer insulating film 39 is formed on the upper surface of the plate electrode 38, and a wiring 41 that is a metal film is formed on the upper surface of the interlayer insulating film 39.
  • the plate electrode 38 and the wiring 41 are connected to each other by a contact plug 40 that penetrates the interlayer insulating film 39.
  • the word line WL 1 When the word line WL 1 is activated, a channel is generated between the impurity diffusion layer 14 and the impurity diffusion layer 24 1 . That is, the cell transistors of the word line WL 1 and the gate electrode is turned on, as a result, since the corresponding lower electrode 33 of the cell capacitor C and the corresponding bit line BL becomes conductive, the cell capacitor C through the bit lines BL It becomes possible to access.
  • the word line WL 1 becomes inactive, the channel between the impurity diffusion layer 14 and the impurity diffusion layer 24 1 disappears. That is, the cell transistors of the word line WL 1 and the gate electrode is turned off, as a result, since the lower electrode 33 of the cell capacitor C and the corresponding corresponding bit line BL are electrically disconnected, the cell through the bit lines BL Access to capacitor C becomes impossible.
  • a plurality of active regions 3b are arranged in the peripheral circuit region.
  • the number of transistors provided in one active region 3b and the shape of each active region 3b are actually various, but here, one transistor is provided in one active region 3b, and each An example is given in which the shape of the active region 3b is a parallelogram in which one set of opposite sides is parallel to the Y direction and the other set of opposite sides is parallel to the X ′ direction.
  • an example in which four active regions 3b are arranged at equal intervals in the Y direction is given.
  • Such an active region 3b is a region in which, for example, a transistor having the bit line BL as a gate electrode is formed, and the description will be continued below assuming this example.
  • Each active region 3b is partitioned by an element isolation insulating film 4 extending in the X direction and an element isolation insulating film 10 extending in the Y direction. These are the same as those provided in the memory cell region.
  • the planar shape of the element isolation insulating film 10 is a hollow quadrangle, and four active regions 3b are arranged inside thereof. Both ends of each active region 3b in the X direction are partitioned by an element isolation insulating film 10. On the other hand, both ends of each active region 3b in the Y direction are partitioned by the element isolation insulating film 4. In the example of FIG.
  • the interval between the element isolation insulating films 10 adjacent to each other in the X direction is 3F, and therefore the width in the X direction of each active region 3b is 3F.
  • the interval between the element isolation insulating films 4 adjacent to each other in the Y direction is set to F in accordance with the width of the bit line BL. Therefore, the width of the active region 3b in the Y direction is F. .
  • the width in the Y direction of the element isolation insulating film 4 between the active regions 3b is set to F in accordance with the interval between the bit lines BL. Therefore, the interval between the active regions 3b adjacent in the Y direction is F.
  • bit lines BL passing through the memory cell area are extended.
  • Each of the four active regions 3b shown in FIG. 1B corresponds to a different bit line BL, and therefore, four bit lines BL are shown in FIG. 1B.
  • Each bit line BL extends in the X direction also in the peripheral circuit region, and the width and interval of the bit lines BL in the peripheral circuit region are all equal to the minimum processing dimension F as mentioned above.
  • Impurity diffusion layers 50 are respectively provided on the surface of the semiconductor substrate 2 corresponding to both ends of the active region 3b in the X direction. Further, the surface of the semiconductor substrate 2 corresponding to the center in the X direction of the active region 3 b is covered with the conductive film 8 via the gate insulating film 7. Thus, one planar type MOS transistor (peripheral circuit transistor) having the conductive film 8 as a gate electrode and the impurity diffusion layers 50 on both sides thereof as sources / drains is formed in each active region 3b.
  • Bit lines BL are arranged on the upper surface of the conductive film 8 and are in contact with each other.
  • a bit mask film 22 is formed on the upper surface of the bit line BL similarly to the memory cell region, and the side surfaces of the bit mask film 22, the bit line BL, and the gate insulating film 7 are covered with a sidewall insulating film 23. .
  • a contact plug 51 for each impurity diffusion layer 50 is also provided.
  • the contact plug 51 penetrates the interlayer insulating film 30 in the vertical direction, and its lower surface is connected to the corresponding impurity diffusion layer 50.
  • a contact pad 53 for each contact plug 51 is formed on the upper surface of the interlayer insulating film 30.
  • the lower surface of the contact pad 53 is in contact with the upper surface of the corresponding contact plug 51, and the upper surface is covered with a protective silicon nitride film 54.
  • an interlayer insulating film 39 is formed directly on the upper surface of the stopper film 31 as shown in FIG. However, the position of the upper surface of the interlayer insulating film 39 is the same as that in the memory cell region.
  • the contact pad 53 is connected to the wiring 41 formed on the upper surface of the interlayer insulating film 39 by contact plugs 55 penetrating the interlayer insulating films 39 and 31 and the silicon nitride film 54.
  • peripheral circuit transistors When the bit line BL is activated, a channel is generated between the corresponding two impurity diffusion layers 50. As a result, the peripheral circuit transistor is turned on, and the two wirings 41 corresponding to the two impurity diffusion layers 50 are conducted. On the other hand, when the bit line BL is deactivated, the channel between the two corresponding impurity diffusion layers 50 disappears. As a result, the peripheral circuit transistor is turned off, and the two wirings 41 corresponding to the two impurity diffusion layers 50 are electrically disconnected.
  • each word line WL is formed in self-alignment with the element isolation insulating film 10, and the word line WL and the element isolation insulating film 10 are formed. Therefore, the widths in the X direction of the impurity diffusion layers 24 1 and 24 2 are equal to each other with high accuracy. Therefore, it is possible to obtain good electrical characteristics.
  • the element isolation insulating film 4 (the first insulating film 4 is formed on the main surface of the semiconductor substrate 2 made of p-type silicon single crystal.
  • a plurality of active regions 3c are formed in the memory cell region and a plurality of active regions 3b are formed in the peripheral circuit region.
  • the plurality of active regions 3c are regions (provisional active regions) that will later become the above-described active regions 3a, and are repeatedly arranged at equal intervals in the Y direction.
  • Each active region 3c has a shape in which the active regions 3a adjacent to each other in the X direction (see FIG. 1A) are connected to each other, and refracts in the X ′ direction and the X ′′ direction as a whole. It extends in the X direction.
  • the embedding of the element isolation insulating film 4 may be performed as follows. That is, first, a mask film (not shown) is formed on the main surface of the semiconductor substrate 2, and the main surface of the semiconductor substrate 2 is dry-etched using the mask film as a mask to form element isolation trenches. Then, a silicon oxide film having a film thickness that fills the trench is formed by a CVD (Chemical Vapor Deposition) method, and then a mask film and a silicon oxide film formed above the main surface of the semiconductor substrate 2 are formed by, for example, CMP ( The element isolation insulating film 4 embedded in the main surface of the semiconductor substrate 2 is completed by removal using a chemical (mechanical polishing) method. Although an example in which the element isolation insulating film 4 is configured using a silicon oxide film has been described here, the element isolation insulating film 4 can also be configured using a silicon nitride film as described above. .
  • a pad oxide film 5 which is a silicon oxide film having a thickness of 5 nm and a mask film which is a silicon nitride film having a thickness of 10 nm. 6 are sequentially formed on the entire surface. Then, the opening O1 in which the plurality of active regions 3b are exposed on the bottom surface is provided in the pad oxide film 5 and the mask film 6 by photolithography and dry etching using a mask film (not shown). Note that the mask film used here is removed after the opening O1 is completed.
  • a gate insulating film is formed on the main surface of the semiconductor substrate 2 exposed on the bottom surface of the opening O1, using a thermal oxidation method. 7 (second gate insulating film) is formed.
  • the gate insulating film 7 thus formed becomes a silicon oxide film.
  • a conductive film 8 (third conductive film) having an upper surface at a position exceeding the upper surface of the mask film 6 is formed by the CVD method.
  • a silicon film (conductive film) containing an impurity is formed with a thickness equal to or larger than the thickness that fills the opening O1, and then overlapped with the opening O1 in a plan view by photolithography and dry etching.
  • the silicon film formed in the region that should not be removed is removed. This makes it possible to obtain a state in which the conductive film 8 protrudes from the upper surface of the mask film 6 as shown in FIGS.
  • a sacrificial film 9 that is a 250 nm thick silicon oxide film is formed on the entire surface by CVD. Then, first, trenches T1 and T4 (first and fourth trenches) are provided in the sacrificial film 9 by photolithography and anisotropic dry etching.
  • the trench T1 is formed at a position where the element isolation insulating film 10 (see FIG. 1A) is formed in the memory cell region.
  • the trench T4 is formed at a position where the element isolation insulating film 10 (see FIG. 1B) is formed in the peripheral circuit region. More specifically, the trench T4 is provided along the outer edge of the conductive film 8. By doing so, the mask film 6 and the pad oxide film 5 do not exist in the inner region of the trench T4.
  • the mask film 6, the pad oxide film 5, and the semiconductor substrate 2 are sequentially etched by anisotropic dry etching using the sacrificial film 9 as a mask.
  • the sacrificial film 9 is also etched when the pad oxide film 5 is etched.
  • the thickness of the sacrificial film 9 is sufficiently larger than the thickness of the pad oxide film 5, the sacrificial film 9 remains sufficiently even after the pad oxide film 5 is etched.
  • the trench T1 is formed.
  • T4 is formed to form a silicon nitride film.
  • the portion formed inside the trenches T1 and T4 constitutes the above-described element isolation insulating film 10 (second element isolation insulating film).
  • the portion also formed on the upper surface of the sacrificial film 9 is removed by photolithography and dry etching, leaving only the portion formed in the region surrounded by the trench T4.
  • the silicon nitride film left on the upper surface of the sacrificial film 9 becomes the cover film 11 covering the region surrounded by the trench T4.
  • the silicon oxide film is selectively removed by wet etching, thereby removing the sacrificial film 9 as shown in FIGS. 11 (a) and 11 (b) and FIGS. 12 (a) to 12 (d).
  • a portion of the sacrificial film 9 formed in the region surrounded by the trench T4 is surrounded by the cover film 11 which is a silicon nitride film and the element isolation insulating film 10, and thus remains without being removed.
  • the element isolation insulating film 10 after the sacrificial film 9 is removed becomes a wall-like film protruding from the surface of the mask film 6.
  • the side walls of the element isolation insulating film 10 covering the side surfaces of the portions protruding from the surface of the mask film 6 are covered.
  • An insulating film 12 (first sidewall insulating film) is formed.
  • the material of the sidewall insulating film 12 is a silicon nitride film, and the amount of film formation is set so that the film thickness in the lateral direction after the etch-back becomes F (see FIG. 1A).
  • the planar shape of the sidewall insulating film 12 formed in this way is a quadrangle surrounding the element isolation insulating film 10 as shown in FIGS.
  • a sidewall insulating film 13 (second sidewall insulating film) covering the side surface of the sidewall insulating film 12 is formed.
  • a sidewall insulating film 13 (second sidewall insulating film) covering the side surface of the sidewall insulating film 12 is formed.
  • the sidewall insulating film 13 like the sidewall insulating film 12, it is preferable to use film formation by CVD and etching back. Further, the amount of the sidewall insulating film 13 to be formed is set so that the film thickness in the lateral direction after the etch-back becomes F as in the case of the sidewall insulating film 12 (see FIG. 1A).
  • the material of the sidewall insulating film 13 is a silicon oxide film.
  • the planar shape of the sidewall insulating film 13 formed in this way is a quadrangle surrounding the sidewall insulating film 12, as shown in FIGS.
  • the mask film 6 exposed on the bottom surface of the trench T2 and the pad oxide film 5 therebelow are removed by performing wet etching after covering portions other than the trench T2 with a photoresist.
  • the main surface of the semiconductor substrate 2 is exposed at the bottom surface of the trench T2.
  • an N-type impurity is present in the exposed portion of the main surface of the semiconductor substrate 2 (portion located below the trench T2).
  • a diffusion layer 14 (first impurity diffusion layer) is formed.
  • the impurity diffusion layer 14 may be formed by implanting impurity ions.
  • a silicon film (conductive film) containing impurities is formed by a CVD method, and further, etch back is performed to embed the bit line contact plug 15 (second conductive film) under the trench T2. Further, a silicon nitride film is formed by a CVD method and further etched back to form a cap insulating film 16 on the upper surface of the bit line contact plug 15. The cap insulating film 16 thus formed becomes an insulating film filling the trench T2.
  • the space formed by removing the sidewall insulating film 13 is buried in a buried film 17 that is a silicon nitride film.
  • a silicon nitride film is formed by a CVD method
  • the silicon nitride film is selectively etched using a dry etching method until the upper surface of the sidewall insulating film 13 is exposed. Thereby, the buried film 17 is completed.
  • the side wall insulating film 13 is removed by selectively etching the silicon oxide film, and the mask film 6, the pad oxide film 5, and the semiconductor substrate 2 under the side wall insulating film 13 are sequentially etched.
  • a trench T3 is formed at the place where the sidewall insulating film 13 was present.
  • the etching of the mask film 6 is preferably performed under the condition that the silicon nitride film is selectively removed. In this case, the element isolation insulating film 10, the sidewall insulating film 12, the cap insulating film 16, and The upper surface of the buried film 17 is also etched.
  • the film thicknesses of the element isolation insulating film 10, the sidewall insulating film 12, the cap insulating film 16, and the buried film 17 are masked in this process. It is necessary to set in advance so that these remain even after the film 6 is removed.
  • a word WL is formed therein.
  • a gate insulating film 18 (first gate insulating film) covering the inner surface of the trench T3 is formed by a thermal oxidation method.
  • an intervening layer 19a which is a titanium nitride film covering the gate insulating film 18 and a tungsten film 19b are sequentially formed by CVD, and further, dry etching is performed to form the intervening layer 19a and the tungsten film 19b inside the trench T3. These are etched so that the top surfaces are at the same height.
  • a conductive film 19 that is a laminated film of the intervening layer 19a and the tungsten film 19b is formed below the trench T3.
  • the conductive film 19 thus formed becomes a word line WL (first wiring) extending in the Y direction.
  • the word line WL is drawn like a single film, but this is a result of giving priority to legibility, and the actual word line
  • WL is a laminated film of an intervening layer 19a and a tungsten film 19b.
  • a silicon nitride film is formed by the CVD method to fill the trench T3 with the buried insulating film 20, and further polished by the CMP method, so that the conductive film 8 and Each upper surface of the bit line contact plug 15 is exposed.
  • a conductive film 21 which is a tungsten film is formed on the entire surface by sputtering, and silicon is further formed by plasma CVD.
  • a bit mask film 22 which is a nitride film is formed. Then, these are patterned into the shape of the bit line BL using photolithography and dry etching.
  • the conductive film 21 patterned in this way becomes the bit line BL, and contacts the bit line contact plug 15 on the lower surface in the memory cell region, and contacts the conductive film 8 on the lower surface in the peripheral circuit region.
  • the bit line BL may be a stacked film formed by stacking a plurality of types of conductive films, like the word line WL.
  • the bit line BL has a linear shape here, for example, a configuration in which a part of the bit line BL is curved may be employed.
  • the conductive film 8 and the bit line contact plug 15 are also patterned.
  • the conductive film 8 and the bit line contact plug 15 are formed below the bit line BL.
  • the portions other than the portions are removed, and the main surfaces of the element isolation insulating film 4 and the semiconductor substrate 2 are exposed.
  • the bit line contact plug 15 is separated for each bit line BL.
  • the conductive film 8 is separated for each bit line BL, and the main surface of the semiconductor substrate 2 is exposed at both ends in the X direction of each active region 3b.
  • a silicon nitride film is formed and then etched back to form a sidewall insulating film 23 on the side surface of the bit line BL and the like as shown in FIGS.
  • the pad oxide film 5, the mask film 6 and the sidewall insulating film 12 covering both ends of the active region 3a are removed, and ions are implanted into the exposed main surface of the semiconductor substrate 2.
  • the impurity diffusion layers 24 1 and 24 2 are formed.
  • the impurity diffusion layer 50 is formed by implanting ions into the main surface of the semiconductor substrate 2 exposed at both ends of the active region 3b.
  • the semiconductor device 1 is completed by fabricating an upper layer structure than the above-described cell capacitor C or the like.
  • the element isolation insulating film 10 that is self-aligned with the word line WL can be formed of an insulating film (silicon nitride film). Become. Therefore, since it is not necessary to apply a voltage to the element isolation region, the circuit can be simplified compared to the background art in which the element isolation region that is self-aligned with the word line WL is formed of a conductive film.
  • the element isolation insulating film 10, the cap insulating film 16, the sidewall insulating film 12, and the buried film 17 are formed of a silicon nitride film (first material), while the sidewall insulating film 12 is formed of a silicon oxide film (first material). Since the second material is different from the first material, only the sidewall insulating film 12 is selectively removed and the word line WL is embedded as shown in FIGS. The trench T3 can be formed. Further, since the mask film 6 made of the silicon nitride film is formed as the base of the sacrificial film 9, the wall-shaped element isolation insulating film 10 can be suitably formed as shown in FIG. Become.
  • the mask film 6 which is a silicon nitride film. Even after this etching is completed, the element isolation insulating film 10, the sidewall insulating film 12, the cap insulating film 16, Since these film thicknesses are set so that the buried film 17 remains, the subsequent etching of the semiconductor substrate 2 can be performed by etching using these films as a mask.
  • the peripheral circuit region can be formed simultaneously with the formation of the memory cell region, so that the manufacturing cost can be reduced.
  • the element isolation insulating film 10, the sidewall insulating film 12, the cap insulating film 16, and the buried film 17 are formed of a silicon nitride film, and the sidewall insulating film 12 is formed of a silicon oxide film.
  • these may be formed of other materials.
  • the distance between the element isolation insulating film 10 and the word line WL adjacent thereto, the X direction of the word line WL , And the distance between the word lines WL are set to the minimum processing dimension F.
  • the length of each portion The thickness may be a value other than the minimum processing dimension F.
  • the distance between the element isolation insulating film 10 and the adjacent word line WL, the width of the word line WL in the X direction, and the distance between the word lines WL may not be the same value.
  • These lengths are controlled by the interval in the X direction of the trench T1 (see FIG. 9A) for embedding the element isolation insulating film 10 and the sidewall insulating films 12 and 13 (see FIG. 15A). ) By controlling the film thickness in the lateral direction, and can be set to a value smaller than the minimum processing dimension F.

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Abstract

ワード線ＷＬと自己整合する素子分離領域に電圧を印加しなくてよい半導体装置を提供する。半導体装置の製造方法は、Ｘ方向に隣接する活性領域３ａが互いに接続された形状の仮の活性領域を形成する工程と、犠牲膜を形成する工程と、犠牲膜も含めてエッチングすることにより、活性領域３ａを区画する複数の第１のトレンチを形成する工程と、複数の第１のトレンチに素子分離用絶縁膜１０を埋め込み、その後上記犠牲膜を除去する工程と、素子分離用絶縁膜１０の露出側面を覆う第１のサイドウォール絶縁膜を形成と、この第１のサイドウォール絶縁膜の側面を覆う第２のサイドウォール絶縁膜を形成する工程と、第２のサイドウォール絶縁膜を形成したことによって現れる複数の第２のトレンチにキャップ絶縁膜を埋め込む工程と、第２のサイドウォール絶縁膜の位置に複数の第３のトレンチを形成し、その下部にワード線ＷＬを形成する工程とを備える。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に半導体基板に埋め込んで形成されるワード線と、ワード線方向に延在する素子分離領域とを互いに自己整合で形成する半導体装置及びその製造方法に関する。
　ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、ＳＴＩ(shallow trench isolation)法によってシリコン基板の表面に素子分離領域が設けられ、これによって、複数の活性領域がマトリクス状に区画される。素子分離領域には、各活性領域をビット線方向に分離する第１の素子分離領域と、ワード線方向に分離する第２の素子分離領域とが含まれる。特許文献１には、このような素子分離領域及び活性領域の例が開示されている。
特開２０１２－１３４３９５号公報
　ところで、特許文献１に記載の半導体装置では、ワード線が半導体基板に埋め込んだ導電膜によって構成され、このワード線（埋込ワード線）と第１の素子分離領域（ワード線方向に延在する素子分離領域）とが互いに自己整合で形成されている。以下、この点について、詳しく説明する。なお、以下の説明では、特許文献１に倣い、ワード線及び第１の素子分離領域のビット線方向の幅をそれぞれＷ１，Ｗ３とする。また、第１の素子分離領域と、該第１の素子分離領域に最も近いワード線との間のビット線方向の距離をＷ２とする。さらに、同じ活性領域内を通過する２本のワード線の間の距離をＷ４とする。
　特許文献１に記載の方法では、まず初めに半導体基板の主面を、それぞれワード線方向に延在する複数の直線状のマスクパターンで覆う。この直線状マスクパターンはビット線方向の幅が２Ｗ２＋Ｗ３であるものとし、かつ隣接するマスクパターン間の距離を２Ｗ１＋Ｗ４に設定する。次に、直線状マスクパターンの側壁に、ビット線方向の厚みがＷ１である第１のサイドウォール絶縁膜を形成し、その後直線状マスクパターンを除去する。こうして形成された第１のサイドウォール絶縁膜は、ワード線を埋め込む領域のみを覆う絶縁膜パターンとなる。続いて、第１のサイドウォール絶縁膜の側壁に、ビット線方向の厚みがＷ２である第２のサイドウォール絶縁膜を形成し、その後第１のサイドウォール絶縁膜を除去する。こうして形成された第２のサイドウォール絶縁膜は、素子分離領域を埋め込む領域と、ワード線を埋め込む領域とを露出させる開口を有する絶縁膜パターンとなる。したがって、第２のサイドウォール絶縁膜をマスクとして半導体基板の主面をエッチングすることにより、素子分離領域及びワード線をそれぞれ埋め込むためのトレンチを形成することが可能になる。そして、形成したトレンチの内表面を薄い絶縁膜で覆い、さらにトレンチ内に導電膜を埋め込むことにより、ワード線及び第１の素子分離領域が形成される。
　以上説明した形成方法によれば、ワード線及び第１の素子分離領域それぞれのビット線方向の位置がいずれも、初めに形成した直線状マスクパターンの形成位置に応じて正確に規定される。本明細書では、この例のように、２種類の埋め込み膜の相対的な位置が共通のパターンの形成位置に応じて決定される場合、これら２種類の埋め込み膜が互いに自己整合で形成されているという。
　しかしながら、特許文献１に記載の方法によれば、ワード線だけでなく第１の素子分離領域も導電膜によって構成されることになる。こうして形成される第１の素子分離領域は、いわゆる電界シールド方式によるものであり、素子分離機能を発揮させるために一定電圧を常時印加し続ける必要がある。したがって、この電圧印加のための制御用回路が必要となり、回路の複雑化を招来していた。
　本発明による半導体装置の製造方法は、半導体基板の主面に第１の素子分離用絶縁膜を埋め込むことにより、第１の方向に延在し、かつ該第１の方向と交差する第２の方向に繰り返し配置される複数の仮の活性領域を形成する工程と、前記主面を覆う犠牲膜を形成する工程と、前記第１の素子分離用絶縁膜、前記犠牲膜、及び前記半導体基板をエッチングすることにより、前記複数の仮の活性領域のそれぞれを前記第１の方向に分割してなる複数の第１の活性領域を区画する複数の第１のトレンチを形成する工程と、前記複数の第１のトレンチに第２の素子分離用絶縁膜を埋め込む工程と、前記複数の第１のトレンチに前記第２の素子分離用絶縁膜を埋め込んだ後、前記犠牲膜を除去する工程と、前記犠牲膜を除去した後、前記第２の素子分離用絶縁膜のうち前記主面の表面から突出している部分の側面を覆う第１のサイドウォール絶縁膜を形成する工程と、前記第１のサイドウォール絶縁膜の側面を覆う第２のサイドウォール絶縁膜を形成する工程と、前記第２のサイドウォール絶縁膜を形成したことによって現れる複数の第２のトレンチにキャップ絶縁膜を埋め込む工程と、前記第２の素子分離用絶縁膜、前記キャップ絶縁膜、及び前記第１のサイドウォール絶縁膜を残しつつ前記第２のサイドウォール絶縁膜を除去し、さらに前記第２の素子分離用絶縁膜、前記キャップ絶縁膜、及び前記第１のサイドウォール絶縁膜をマスクとして前記半導体基板をエッチングすることにより複数の第３のトレンチを形成する工程と、前記複数の第３のトレンチそれぞれの内表面を覆う第１のゲート絶縁膜を形成し、さらに前記複数の第３のトレンチそれぞれの下部に第１の導電膜を埋め込むことにより第１の配線を形成する工程とを備えることを特徴とする。
　本発明による半導体装置は、半導体基板と、それぞれ前記半導体基板の主面に埋め込まれ、かつ第１の方向に延在する複数の第１の素子分離用絶縁膜と、それぞれ前記半導体基板の主面に埋め込まれ、かつ前記第１の方向と交差する第２の方向に延在し、前記複数の第１の素子分離用絶縁膜とともに、マトリクス状に配置された複数の第１の活性領域を区画する複数の第２の素子分離用絶縁膜と、前記半導体基板の主面に前記第２の方向に延在して設けられ、かつ前記複数の第２の素子分離用絶縁膜のうちの前記第１の方向に隣接する２つの間に配置された第１及び第２のワードトレンチと、それぞれ前記第１及び第２のワードトレンチの下部にゲート絶縁膜を介して埋め込まれた第１及び第２のワード線と、前記第１のワード線と前記第２のワード線との間に設けられた第１の不純物拡散層と、前記２つの第２の素子分離用絶縁膜のうちの一方と前記第１のワード線との間に設けられた第２の不純物拡散層と、前記２つの第２の素子分離用絶縁膜のうちの他方と前記第２のワード線との間に設けられた第３の不純物拡散層とを備え、前記第１及び第２のワードトレンチは、前記複数の第２の素子分離用絶縁膜に対して自己整合で形成されていることを特徴とする。
　本発明によれば、第１の配線（ワード線）と自己整合する素子分離領域が絶縁膜（第２の素子分離用絶縁膜）によって構成されることから、この素子分離領域に電圧を印加する必要がなくなる。したがって、回路を簡素化することが可能になる。
（ａ）は本発明の好ましい実施の形態による半導体装置１のメモリセル領域の平面図であり、（ｂ）は半導体装置１の周辺回路領域の平面図である。 （ａ）（ｂ）はそれぞれ図１（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図１（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図３（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図３（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図５（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図５（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図７（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図７（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図９（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図９（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図１１（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図１１（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図１３（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図１３（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図１５（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図１５（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図１７（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図１７（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図１９（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図１９（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図２１（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図２１（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図２３（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図２３（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図２５（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図２５（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）（ｂ）はそれぞれ、図１（ａ）（ｂ）に示した半導体装置１の製造工程における平面図である。 （ａ）（ｂ）はそれぞれ図２７（ａ）のＡ－Ａ線、Ｂ－Ｂ線に対応する半導体装置１の断面図であり、（ｃ）（ｄ）はそれぞれ図２７（ｂ）のＣ－Ｃ線、Ｄ－Ｄ線に対応する半導体装置１の断面図である。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　まず、図１（ａ）（ｂ）及び図２（ａ）～（ｄ）を参照しながら、半導体装置１の構造について説明する。なお、図２（ｂ）（ｄ）では、後述する層間絶縁膜３０より上の構成の描画を省略している。
　半導体装置１はＤＲＡＭであり、図２（ａ）～（ｄ）に示すように半導体基板２（シリコン基板）を有している。半導体基板２の主面には、図１（ａ）に示すメモリセル領域と、図１（ｂ）に示す周辺回路領域とが設けられる。メモリセル領域は、メモリセルを構成するセルトランジスタ及びセルキャパシタが、マトリクス状に多数配置される領域である。一方、周辺回路領域は、メモリセル領域内に延設するワード線ＷＬを駆動するためのワードドライバや、ビット線ＢＬをリードライトバスに接続するためのカラムスイッチなどが設けられる領域である。
　まずメモリセル領域内の構造について、図１（ａ）を参照しながら説明する。同図に示すように、メモリセル領域においては、複数の活性領域３ａ（第１の活性領域）がマトリクス状に配置される。別の言い方をすれば、複数の活性領域３ａが、Ｘ方向（第１の方向）及びＹ方向（Ｘ方向と交差する方向。第２の方向）のそれぞれに繰り返し配置される。各活性領域３ａの形状は、１組の対辺がＹ方向に平行な平行四辺形となっている。他の１組の対辺に関しては、Ｘ方向に対してマイナス方向に傾いたＸ'方向に平行な活性領域３ａと、Ｘ方向に対してプラス方向に傾いたＸ''方向に平行な活性領域３ａとが、Ｘ方向に見て１つおきに配置される。Ｙ方向に並ぶ各活性領域３ａの形状は、互いに同一である。なお、図１（ａ）ではＹ方向に３つの活性領域３ａが並ぶ例を示しているが、これは図面を見易くして説明を簡単にするためであり、実際にはより多くの活性領域３ａが配置される。
　各活性領域３ａは、Ｘ方向に延在するシリコン酸化膜である素子分離用絶縁膜４（第１の素子分離用絶縁膜）と、Ｙ方向に延在するシリコン窒化膜である素子分離用絶縁膜１０（第２の素子分離用絶縁膜）とによって区画される。素子分離用絶縁膜４，１０はいずれも半導体基板２の主面に埋め込まれており、上述したＳＴＩ法による素子分離領域を構成している。なお、ここでは素子分離用絶縁膜４をシリコン酸化膜としているが、素子分離用絶縁膜４としてはシリコン酸化膜又はシリコン窒化膜のいずれを用いてもよい。一方、素子分離用絶縁膜１０には、シリコン窒化膜を用いることが好ましい。これは、後述する製造工程において、ワード線ＷＬ埋め込み用のトレンチＴ３（図２３（ａ）等参照）を好適に形成するためである。詳しくは後述する。
　図１（ａ）の例では、Ｘ方向に隣接する素子分離用絶縁膜１０の間隔を、リソグラフィの最小加工寸法Ｆの５倍（５Ｆ）としている。したがって、活性領域３ａのＸ方向の幅は５Ｆとなっている。また、素子分離用絶縁膜１０のＸ方向の幅をＦとしており、したがって、Ｘ方向に隣接する活性領域３ａの間隔はＦとなっている。さらに、Ｙ方向に隣接する素子分離用絶縁膜４の間隔をＦとしており、したがって、活性領域３ａのＹ方向の幅はＦとなっている。また、活性領域３ａ間における素子分離用絶縁膜４のＹ方向の幅をＦとしており、したがって、Ｙ方向に隣接する活性領域３ａの間隔はＦとなっている。
　メモリセル領域には、それぞれＹ方向に延在する複数のワード線ＷＬと、それぞれＸ方向に延在する複数のビット線ＢＬとが配置される。
　各ワード線ＷＬはＹ方向に並ぶ一連の活性領域３ａを通過するように配置され、１つの活性領域３ａに２本のワード線ＷＬが対応している。各活性領域３ａには２つずつセルトランジスタが配置され、各活性領域３ａに対応する２本のワード線ＷＬはそれぞれ、セルトランジスタのゲート電極を構成する。なお、図１（ａ）の例では、各ワード線ＷＬのＸ方向の幅、及び、各活性領域３ａ内におけるワード線ＷＬ間の離隔距離は、いずれも最小加工寸法Ｆに等しいとしている。各ワード線ＷＬは、図２（ａ）に示すように、半導体基板２の主面に埋め込まれた導電膜によって構成される埋込ワード線によって構成される。各ワード線ＷＬと半導体基板２との間には、ゲート絶縁膜１８が配置される。
　詳しい製造方法については後述するが、各ワード線ＷＬ（後述するトレンチＴ３）は、素子分離用絶縁膜１０に対して自己整合で形成されている。したがって、製造時にワード線ＷＬと素子分離用絶縁膜１０の間で位置ズレが発生することはなく、結果として、各ワード線ＷＬと、隣接する素子分離用絶縁膜１０との間のＸ方向の離隔距離は、高い精度で所定の値となっている。図１（ａ）の例では、この所定の値を最小加工寸法Ｆとしている。
　各ビット線ＢＬはＸ方向に並ぶ一連の活性領域３ａを通過するように配置され、１つの活性領域３ａに１本のビット線ＢＬが対応している。図１（ａ）の例では、隣接するビット線ＢＬ間のＹ方向の間隔、及び各ビット線ＢＬのＹ方向の幅を、いずれもＦとしている。
　次に、図２（ａ）を参照しながら、活性領域３ａ内の構造について詳しく説明する。同図に示すように、活性領域３ａのＸ方向の両側には、素子分離用絶縁膜１０が配置される。なお、同図では、Ｘ方向の一端側（図面左側）にある素子分離用絶縁膜１０を素子分離用絶縁膜１０１と表示し、Ｘ方向の他端側（図面右側）にある素子分離用絶縁膜１０を素子分離用絶縁膜１０２と表示している。
　素子分離用絶縁膜１０１と素子分離用絶縁膜１０２の間には、２本のワードトレンチＴ３１，Ｔ３２（第１及び第２のワードトレンチ）が配置され、その下部には、それぞれゲート絶縁膜１８を介してワード線ＷＬ１，ＷＬ２（第１及び第２のワード線）が埋め込まれている。なお、ワードトレンチＴ３１，Ｔ３２の下面は、素子分離用絶縁膜１０の下面より高い位置に設けられる。ワード線ＷＬ１，ＷＬ２の上面には、それぞれ埋込絶縁膜２０１，２０２が形成される。埋込絶縁膜２０１，２０２はそれぞれ対応するワードトレンチＴ３１，Ｔ３２を完全に埋め尽くし、さらに、その上端から上方向に突出して形成されている。結果として、埋込絶縁膜２０１，２０２の上面は、半導体基板２の主面より高い位置に存在している。
　活性領域３ａ内の半導体基板２の表面には、不純物拡散層１４，２４１，２４２（第１乃至第３の不純物拡散層）が形成される。具体的には、ワード線ＷＬ１とワード線ＷＬ２の間に不純物拡散層１４が、ワード線ＷＬ１と素子分離用絶縁膜１０１の間に不純物拡散層２４１が、ワード線ＷＬ２と素子分離用絶縁膜１０２の間に不純物拡散層２４２が、それぞれ形成される。不純物拡散層１４，２４１はそれぞれ、ワード線ＷＬ１をゲート電極とするセルトランジスタのソース／ドレインの一方及び他方を構成する。また、不純物拡散層１４，２４２はそれぞれ、ワード線ＷＬ２をゲート電極とするセルトランジスタのソース／ドレインの一方及び他方を構成する。
　不純物拡散層１４の上方には、ビット線コンタクトプラグ１５が設けられる。ビット線コンタクトプラグ１５は、埋込絶縁膜２０１，２０２に挟まれるようにして形成されており、下面で、対応する不純物拡散層１４と接している。ビット線コンタクトプラグ１５の上方には、対応するビット線ＢＬが通過している。ビット線ＢＬは、通過する各活性領域３ａ内のビット線コンタクトプラグ１５と下面で接している。以上の構造により、ビット線ＢＬは、通過する各活性領域３ａの不純物拡散層１４と共通に接続されている。ビット線ＢＬの上面にはシリコン窒化膜であるビットマスク膜２２が形成され、このビットマスク膜２２とビット線ＢＬの側面は、サイドウォール形状のシリコン窒化膜であるサイドウォール絶縁膜２３で覆われている。
　半導体基板２の主面は、ビットマスク膜２２の上面より高い位置に上面を有する層間絶縁膜３０（シリコン酸化膜）で覆われ、さらに層間絶縁膜３０の上面は、シリコン窒化膜であるストッパー膜３１によって覆われている。層間絶縁膜３０には、不純物拡散層２４１，２４２のそれぞれに対応して容量コンタクトプラグ２５が設けられる。各容量コンタクトプラグ２５は層間絶縁膜３０を垂直方向に貫通しており、その下面は、対応する不純物拡散層と接続される。また、層間絶縁膜３０の上方には、不純物拡散層２４１，２４２のそれぞれに対応して、セルキャパシタＣが配置される。各セルキャパシタＣは、セルキャパシタＣごとの下部電極３３と、各セルキャパシタＣに共通の容量絶縁膜３４及び上部電極３５とによって構成される。各セルキャパシタＣの下部電極３３は、ストッパー膜３１を貫通して、対応する容量コンタクトプラグ２５の上面に接している。また、Ｘ方向に隣接する２つのセルキャパシタＣそれぞれの下部電極３３は、倒壊を防ぐためのサポート膜３６（シリコン窒化膜）によって接続されている。上部電極３５は、上面が平坦化された埋込導体膜３７によって覆われており、埋込導体膜３７の上面にはプレート電極３８が配置されている。
　プレート電極３８の上面には層間絶縁膜３９が形成されており、層間絶縁膜３９の上面には、金属膜である配線４１が形成されている。プレート電極３８と配線４１とは、層間絶縁膜３９を貫通するコンタクトプラグ４０によって互いに接続される。
　以下、ワード線ＷＬ１をゲート電極とするセルトランジスタを例に取り、セルトランジスタの動作について説明する。詳しい説明は割愛するが、ワード線ＷＬ２をゲート電極とするセルトランジスタの動作も同様である。
　ワード線ＷＬ１が活性化されると、不純物拡散層１４と不純物拡散層２４１との間にチャネルが発生する。つまり、ワード線ＷＬ１をゲート電極とするセルトランジスタがオン状態となり、その結果、対応するビット線ＢＬと対応するセルキャパシタＣの下部電極３３とが導通するので、ビット線ＢＬを通じてセルキャパシタＣにアクセスすることが可能になる。
　一方、ワード線ＷＬ１が非活性になると、不純物拡散層１４と不純物拡散層２４１との間のチャネルが消滅する。つまり、ワード線ＷＬ１をゲート電極とするセルトランジスタがオフ状態となり、その結果、対応するビット線ＢＬと対応するセルキャパシタＣの下部電極３３とが電気的に切り離されるので、ビット線ＢＬを通じてセルキャパシタＣにアクセスすることが不可能になる。
　次に、周辺回路領域内の構造について、図１（ｂ）を参照しながら説明する。同図に示すように、周辺回路領域には複数の活性領域３ｂ（第２の活性領域）が配置される。１つの活性領域３ｂ内に設けられるトランジスタの数や各活性領域３ｂの形状などは実際には多種多様であるが、ここでは、１つの活性領域３ｂ内に１つのトランジスタが設けられ、かつ、各活性領域３ｂの形状が、１組の対辺がＹ方向に平行であり、他の１組の対辺がＸ'方向に平行である平行四辺形となっている例を挙げている。また、４つの活性領域３ｂが、Ｙ方向に等間隔で配置されている例を挙げている。このような活性領域３ｂは、例えばビット線ＢＬをゲート電極とするトランジスタが形成される領域であり、以下では、この例を前提にして説明を続ける。
　各活性領域３ｂは、Ｘ方向に延在する素子分離用絶縁膜４と、Ｙ方向に延在する素子分離用絶縁膜１０とによって区画される。これらは、メモリセル領域内に設けられるものと同じものである。素子分離用絶縁膜１０の平面形状は中空の四角形であり、その内側に４つの活性領域３ｂが配置されている。各活性領域３ｂのＸ方向の両端は、素子分離用絶縁膜１０によって区画される。一方、各活性領域３ｂのＹ方向の両端は、素子分離用絶縁膜４によって区画される。図１（ｂ）の例ではＸ方向に隣接する素子分離用絶縁膜１０の間隔を３Ｆとしており、したがって、各活性領域３ｂのＸ方向の幅は３Ｆとなっている。また、図示していないが、Ｙ方向に隣接する素子分離用絶縁膜４の間隔をビット線ＢＬの幅に合わせてＦとしており、したがって、活性領域３ｂのＹ方向の幅はＦとなっている。さらに、活性領域３ｂ間における素子分離用絶縁膜４のＹ方向の幅をビット線ＢＬの間隔に合わせてＦとしており、したがって、Ｙ方向に隣接する活性領域３ｂの間隔はＦとなっている。
　周辺回路領域には、メモリセル領域を通過する複数のビット線ＢＬが延設される。図１（ｂ）に示した４つの活性領域３ｂはそれぞれ互いに異なるビット線ＢＬに対応しており、したがって、図１（ｂ）には４つのビット線ＢＬが示されている。周辺回路領域においても各ビット線ＢＬはＸ方向に延設されており、周辺回路領域におけるビット線ＢＬの幅及び間隔は、上で触れたようにいずれも最小加工寸法Ｆに等しくなっている。
　図２（ｃ）を参照しながら、活性領域３ｂ内の構造について詳しく説明する。活性領域３ｂのＸ方向の両端に相当する半導体基板２の表面には、それぞれ不純物拡散層５０が設けられる。また、活性領域３ｂのＸ方向の中央に相当する半導体基板２の表面は、ゲート絶縁膜７を介して導電膜８で覆われている。これにより、各活性領域３ｂには、導電膜８をゲート電極とし、その両側の不純物拡散層５０をソース／ドレインとするプレーナ型のＭＯＳトランジスタ（周辺回路トランジスタ）が１つずつ構成される。
　導電膜８の上面にはビット線ＢＬが配置され、これらは互いに接触している。ビット線ＢＬの上面には、メモリセル領域と同様にビットマスク膜２２が形成され、ビットマスク膜２２、ビット線ＢＬ、及びゲート絶縁膜７の側面は、サイドウォール絶縁膜２３で覆われている。
　上述した層間絶縁膜３０には、不純物拡散層５０ごとのコンタクトプラグ５１も設けられる。コンタクトプラグ５１は層間絶縁膜３０を垂直方向に貫通しており、その下面は、対応する不純物拡散層５０と接続される。層間絶縁膜３０の上面には、コンタクトプラグ５１ごとのコンタクトパッド５３が形成される。コンタクトパッド５３の下面は対応するコンタクトプラグ５１の上面と接触し、上面は保護用のシリコン窒化膜５４によって覆われている。周辺回路領域においては、図２（ｃ）に示すように、ストッパー膜３１の上面に直接層間絶縁膜３９が形成される。ただし、層間絶縁膜３９の上面の位置は、メモリセル領域におけるものと同じである。コンタクトパッド５３は、層間絶縁膜３９，３１及びシリコン窒化膜５４を貫通するコンタクトプラグ５５によって、層間絶縁膜３９の上面に形成された配線４１と接続される。
　周辺回路トランジスタの動作について説明する。ビット線ＢＬが活性化されると、対応する２つの不純物拡散層５０間にチャネルが発生する。これにより、周辺回路トランジスタはオン状態となり、２つの不純物拡散層５０それぞれに対応する２本の配線４１が導通する。一方、ビット線ＢＬが非活性になると、対応する２つの不純物拡散層５０間のチャネルが消滅する。これにより、周辺回路トランジスタはオフ状態となり、２つの不純物拡散層５０それぞれに対応する２本の配線４１が電気的に切り離される。
　以上説明したように、本実施の形態による半導体装置１によれば、各ワード線ＷＬが素子分離用絶縁膜１０に対して自己整合で形成されており、ワード線ＷＬと素子分離用絶縁膜１０の間に位置ズレが発生していないことから、不純物拡散層２４１，２４２それぞれのＸ方向の幅が高い精度で等しくなっている。したがって、良好な電気的特性を得ることが可能になっている。
　次に、図３～図２８を参照しながら、半導体装置１の製造方法について詳しく説明する。
　初めに、図３（ａ）（ｂ）及び図４（ａ）～（ｄ）に示すように、ｐ型のシリコン単結晶からなる半導体基板２の主面に素子分離用絶縁膜４（第１の素子分離用絶縁膜）を埋め込むことにより、メモリセル領域に複数の活性領域３ｃを形成するとともに、周辺回路領域に複数の活性領域３ｂを形成する。なお、複数の活性領域３ｃは、それぞれ後に上述した活性領域３ａとなる領域（仮の活性領域）であり、Ｙ方向に等間隔で繰り返し配置されている。個々の活性領域３ｃは、Ｘ方向に隣接する活性領域３ａ（図１（ａ）参照）が互いに接続された形状を有しており、Ｘ'方向とＸ''方向に屈折しながら、全体としてＸ方向に延在している。
　素子分離用絶縁膜４の埋め込みは、次のようにして行えばよい。すなわち、まず半導体基板２の主面に図示しないマスク膜を形成し、このマスク膜をマスクとして半導体基板２の主面をドライエッチングすることによって素子分離用のトレンチを形成する。そして、ＣＶＤ(Chemical Vapor Deposition)法によってこのトレンチを埋め尽くす膜厚のシリコン酸化膜を形成し、その後、半導体基板２の主面より上側に形成されているマスク膜及びシリコン酸化膜を例えばＣＭＰ(Chemical Mechanical Polishing)法を用いて除去することによって、半導体基板２の主面に埋め込まれた素子分離用絶縁膜４が完成する。なお、ここではシリコン酸化膜を用いて素子分離用絶縁膜４を構成する例を説明したが、上述したように、シリコン窒化膜を用いて素子分離用絶縁膜４を構成することも可能である。
　次に、図５（ａ）（ｂ）及び図６（ａ）～（ｄ）に示すように、５ｎｍ厚のシリコン酸化膜であるパッド酸化膜５と、１０ｎｍ厚のシリコン窒化膜であるマスク膜６とを順次全面に成膜する。そして、図示しないマスク膜を用いるフォトリソグラフィ及びドライエッチングによって、パッド酸化膜５及びマスク膜６に、底面に複数の活性領域３ｂが露出する開口部Ｏ１を設ける。なお、ここで用いたマスク膜は、開口部Ｏ１の完成後に除去しておく。
　次いで、図７（ａ）（ｂ）及び図８（ａ）～（ｄ）に示すように、熱酸化法を用いて、開口部Ｏ１の底面に露出した半導体基板２の主面にゲート絶縁膜７（第２のゲート絶縁膜）を形成する。こうして形成されるゲート絶縁膜７は、シリコン酸化膜となる。その後、ＣＶＤ法により、開口部Ｏ１を埋め、かつ、マスク膜６の上面を超える位置に上面を有する導電膜８（第３の導電膜）を形成する。具体的には、不純物を含有するシリコン膜（導電膜）を開口部Ｏ１を埋める膜厚以上の膜厚で成膜した後、フォトリソグラフィ及びドライエッチングにより、平面的に見て開口部Ｏ１と重ならない領域に形成されたシリコン膜を除去する。これにより、図８（ｃ）（ｄ）に示すように、導電膜８がマスク膜６の上面から突出した状態を得ることが可能になる。
　導電膜８の形成したら、次にＣＶＤ法を用いて、２５０ｎｍ厚のシリコン酸化膜である犠牲膜９を全面に成膜する。そして、フォトリソグラフィ及び異方性のドライエッチングにより、まず犠牲膜９にトレンチＴ１，Ｔ４（第１及び第４のトレンチ）を設ける。トレンチＴ１は、メモリセル領域内の素子分離用絶縁膜１０（図１（ａ）参照）が形成される位置に形成される。一方、トレンチＴ４は、周辺回路領域内の素子分離用絶縁膜１０（図１（ｂ）参照）が形成される位置に形成される。トレンチＴ４は、より具体的には導電膜８の外縁に沿って設けられる。こうすることで、トレンチＴ４の内側領域には、マスク膜６及びパッド酸化膜５は存在しないこととなる。
　続いて、犠牲膜９をマスクとする異方性のドライエッチングにより、マスク膜６、パッド酸化膜５、及び半導体基板２を順次エッチングする。これにより、図９（ａ）（ｂ）及び図１０（ａ）～（ｄ）に示すように、半導体基板２の内部にまで達するトレンチＴ１，Ｔ４が完成する。なお、犠牲膜９とパッド酸化膜５とがともにシリコン酸化膜であることから、パッド酸化膜５をエッチングする際には犠牲膜９もエッチングされる。しかし、パッド酸化膜５の膜厚５ｎｍに対して犠牲膜９の膜厚２５０ｎｍは十分に大きいことから、パッド酸化膜５のエッチング後にも犠牲膜９は十分に残存する。
　トレンチＴ１，Ｔ４が形成されたら、犠牲膜９が残っている状態でＣＶＤ法を行うことにより、図１１（ａ）（ｂ）及び図１２（ａ）～（ｄ）に示すように、トレンチＴ１，Ｔ４を埋める膜厚のシリコン窒化膜を成膜する。このとき成膜されるシリコン窒化膜のうちトレンチＴ１，Ｔ４の内部に形成される部分は、上述した素子分離用絶縁膜１０（第２の素子分離用絶縁膜）を構成する。一方、犠牲膜９の上面にも形成される部分については、フォトリソグラフィ及びドライエッチングにより、トレンチＴ４に囲まれた領域に形成された部分のみを残して除去する。こうして犠牲膜９の上面に残されたシリコン窒化膜は、トレンチＴ４に囲まれた領域を覆うカバー膜１１となる。その後、ウエットエッチング法によってシリコン酸化膜を選択的に除去することにより、図１１（ａ）（ｂ）及び図１２（ａ）～（ｄ）に示すように、犠牲膜９を除去する。このとき、犠牲膜９のうちトレンチＴ４に囲まれた領域に形成された部分は、シリコン窒化膜であるカバー膜１１及び素子分離用絶縁膜１０で囲まれていることから、除去されずに残存する。犠牲膜９を除去した後の素子分離用絶縁膜１０は、マスク膜６の表面から突出した壁状の膜となる。
　次に、図１３（ａ）（ｂ）及び図１４（ａ）～（ｄ）に示すように、素子分離用絶縁膜１０のうちマスク膜６の表面から突出している部分の側面を覆うサイドウォール絶縁膜１２（第１のサイドウォール絶縁膜）を形成する。サイドウォール絶縁膜１２の具体的な形成方法としては、ＣＶＤ法による成膜とエッチバックを用いることが好ましい。サイドウォール絶縁膜１２の材料はシリコン窒化膜とし、成膜量は、エッチバック後の横方向の膜厚がＦとなるように設定する（図１（ａ）参照）。こうして形成されたサイドウォール絶縁膜１２の平面形状は、図１３（ａ）（ｂ）に示すように、素子分離用絶縁膜１０を囲む四角形となる。
　続いて、図１５（ａ）（ｂ）及び図１６（ａ）～（ｄ）に示すように、サイドウォール絶縁膜１２の側面を覆うサイドウォール絶縁膜１３（第２のサイドウォール絶縁膜）を形成する。サイドウォール絶縁膜１３の具体的な形成方法としては、サイドウォール絶縁膜１２と同様、ＣＶＤ法による成膜とエッチバックを用いることが好ましい。また、サイドウォール絶縁膜１３の成膜量は、サイドウォール絶縁膜１２と同様、エッチバック後の横方向の膜厚がＦとなるように設定する（図１（ａ）参照）。一方、サイドウォール絶縁膜１３の材料は、サイドウォール絶縁膜１２とは異なり、シリコン酸化膜とする。こうして形成されたサイドウォール絶縁膜１３の平面形状は、図１５（ａ）（ｂ）に示すように、サイドウォール絶縁膜１２を囲む四角形となる。こうしてサイドウォール絶縁膜１３を形成したことにより、Ｘ方向に隣接する活性領域３ａの間に、Ｙ方向に延伸するトレンチＴ２（第２のトレンチ）が形成される。
　次に、フォトレジストによってトレンチＴ２以外の部分を覆ったうえでウエットエッチングを行うことにより、トレンチＴ２の底面に露出しているマスク膜６と、その下のパッド酸化膜５を除去する。これによりトレンチＴ２の底面には半導体基板２の主面が露出する。続いて、図１７（ａ）（ｂ）及び図１８（ａ）～（ｄ）に示すように、半導体基板２の主面の露出部分（トレンチＴ２の下方に位置する部分）にＮ型の不純物拡散層１４（第１の不純物拡散層）を形成する。不純物拡散層１４の形成は、不純物イオンを注入することによって行えばよい。その後、ＣＶＤ法によって不純物を含むシリコン膜（導電膜）を成膜し、さらにエッチバックを行うことにより、トレンチＴ２の下部にビット線コンタクトプラグ１５（第２の導電膜）を埋め込む。さらに、ＣＶＤ法によってシリコン窒化膜を成膜し、さらにエッチバックを行うことで、ビット線コンタクトプラグ１５の上面にキャップ絶縁膜１６を形成する。こうして形成されるキャップ絶縁膜１６は、トレンチＴ２を埋める絶縁膜となる。
　次に、メモリセル領域のうちＹ方向に見て素子分離用絶縁膜１０と重なる領域のみをフォトレジストで覆い、その他の領域で、ドライエッチングによりシリコン酸化膜を選択的に除去する。これにより、図１９（ａ）（ｂ）及び図２０（ａ）～（ｄ）に示すように、まずメモリセル領域では、サイドウォール絶縁膜１３のＹ方向両端部が除去される。その結果、サイドウォール絶縁膜１２のＸ方向一方側に形成されているサイドウォール絶縁膜１３と、Ｘ方向他方側に形成されているサイドウォール絶縁膜１３とが、互いに切り離される。また、周辺回路領域では、すべてのサイドウォール絶縁膜１３が除去される。サイドウォール絶縁膜１３を除去した領域では、マスク膜６が露出する。
　次に、図２１（ａ）（ｂ）及び図２２（ａ）～（ｄ）に示すように、サイドウォール絶縁膜１３を除去することによってできた空間を、シリコン窒化膜である埋込膜１７によって埋める。具体的には、ＣＶＤ法によってシリコン窒化膜を成膜した後、ドライエッチング法を用いて、サイドウォール絶縁膜１３の上面が露出するまでシリコン窒化膜を選択的にエッチングする。これにより、埋込膜１７が完成する。
　続いて、シリコン酸化膜を選択的にエッチングすることによりサイドウォール絶縁膜１３を除去し、さらに、サイドウォール絶縁膜１３の下にあるマスク膜６、パッド酸化膜５、及び半導体基板２を順次エッチングすることにより、図２３（ａ）（ｂ）及び図２４（ａ）～（ｄ）に示すように、サイドウォール絶縁膜１３のあった場所にトレンチＴ３を形成する。なお、マスク膜６のエッチングはシリコン窒化膜が選択的に除去される条件で行うことが好適であるが、この場合、素子分離用絶縁膜１０、サイドウォール絶縁膜１２、キャップ絶縁膜１６、及び埋込膜１７の上面もエッチングされることになる。これらの膜は以降の工程のために残しておく必要があるので、素子分離用絶縁膜１０、サイドウォール絶縁膜１２、キャップ絶縁膜１６、及び埋込膜１７の膜厚は、この工程でマスク膜６を除去した後にもこれらが残存するように、予め設定しておく必要がある。
　次に、トレンチＴ３を形成した後には、図２５（ａ）（ｂ）及び図２６（ａ）～（ｄ）に示すように、その内部にワードＷＬを形成する。具体的には、まず熱酸化法により、トレンチＴ３の内表面を覆うゲート絶縁膜１８（第１のゲート絶縁膜）を形成する。次いで、ＣＶＤ法によって、ゲート絶縁膜１８を覆う窒化チタン膜である介在層１９ａと、タングステン膜１９ｂとを順次成膜し、さらにドライエッチングによって、トレンチＴ３の内部で介在層１９ａとタングステン膜１９ｂの上面が同じ高さとなるようにこれらをエッチングする。これにより、トレンチＴ３の下部には、介在層１９ａとタングステン膜１９ｂの積層膜である導電膜１９（第１の導電膜）が形成される。こうして形成した導電膜１９は、Ｙ方向に延伸するワード線ＷＬ（第１の配線）となる。なお、他の図面（図２（ａ）（ｂ）など）ではワード線ＷＬを単一の膜のように描いているが、これは見易さを優先させた結果であり、実際のワード線ＷＬは、図２６（ａ）（ｂ）に示したように介在層１９ａとタングステン膜１９ｂの積層膜となっている。ワード線ＷＬの形成が終了した後には、ＣＶＤ法によってシリコン窒化膜を成膜することによりトレンチＴ３の内部を埋込絶縁膜２０で埋め、さらにＣＭＰ法による研磨を行うことで、導電膜８及びビット線コンタクトプラグ１５の各上面を露出させる。
　次に、図２７（ａ）（ｂ）及び図２８（ａ）～（ｄ）に示すように、スパッタ法によって全面にタングステン膜である導電膜２１を成膜し、さらに、プラズマＣＶＤ法によってシリコン窒化膜であるビットマスク膜２２を成膜する。そして、フォトリソグラフィとドライエッチングを用いてこれらをビット線ＢＬの形状にパターニングする。こうしてパターニングされた導電膜２１はビット線ＢＬとなり、メモリセル領域では下面でビット線コンタクトプラグ１５と接触し、周辺回路領域では下面で導電膜８と接触する。なお、ビット線ＢＬは、ワード線ＷＬと同様、複数種類の導電膜を積層してなる積層膜としてもよい。また、ここではビット線ＢＬを直線的な形状としているが、例えばビット線ＢＬの一部を湾曲させた構成を採用することも可能である。
　ここで、導電膜２１のパターニングでは、導電膜８及びビット線コンタクトプラグ１５もパターニングされる。その結果、図２５（ａ）（ｂ）と図２７（ａ）（ｂ）とを比較すると理解されるように、導電膜８及びビット線コンタクトプラグ１５のうちビット線ＢＬの下に形成された部分以外の部分は除去され、素子分離用絶縁膜４及び半導体基板２の主面が露出する。これにより、メモリセル領域では、ビット線コンタクトプラグ１５がビット線ＢＬごとに分離されることとなる。一方、周辺回路領域でも、導電膜８がビット線ＢＬごとに分離され、かつ、各活性領域３ｂのＸ方向両端部において半導体基板２の主面が露出することとなる。
　この後には、シリコン窒化膜を成膜した後エッチバックを行うことで、図２（ａ）（ｃ）に示すように、ビット線ＢＬ等の側面にサイドウォール絶縁膜２３を形成する。さらに、メモリセル領域においては、活性領域３ａの両端部を覆っているパッド酸化膜５、マスク膜６、及びサイドウォール絶縁膜１２を除去し、露出した半導体基板２の主面にイオンを注入することにより、不純物拡散層２４１，２４２を形成する。一方、周辺回路領域においても、活性領域３ｂの両端部に露出する半導体基板２の主面にイオンを注入することにより、不純物拡散層５０を形成する。その後、上述したセルキャパシタＣなどより上層の構成を作製することにより、半導体装置１が完成する。
　以上説明したように、本実施の形態による半導体装置１の製造方法によれば、ワード線ＷＬと自己整合する素子分離用絶縁膜１０を、絶縁膜（シリコン窒化膜）によって構成することが可能になる。したがって、素子分離領域に電圧を印加する必要がなくなるので、ワード線ＷＬと自己整合する素子分離領域が導電膜によって構成されてしまう背景技術に比べ、回路を簡素化することが可能になる。
　また、素子分離用絶縁膜１０、キャップ絶縁膜１６、サイドウォール絶縁膜１２、及び埋込膜１７をシリコン窒化膜（第１の材料）で構成する一方、サイドウォール絶縁膜１２をシリコン酸化膜（第１の材料とは異なる第２の材料）で構成したので、図２４（ａ）（ｃ）等に示すように、サイドウォール絶縁膜１２のみを選択的に除去し、ワード線ＷＬを埋め込むためのトレンチＴ３を形成することが可能になる。また、犠牲膜９の下地としてシリコン窒化膜からなるマスク膜６を形成したので、図１２（ａ）等に示すように、壁状の素子分離用絶縁膜１０を好適に形成することが可能になる。
　また、トレンチＴ３を形成する際にはシリコン窒化膜であるマスク膜６をエッチングする必要があるが、このエッチングの終了後にも素子分離用絶縁膜１０、サイドウォール絶縁膜１２、キャップ絶縁膜１６、及び埋込膜１７が残存するようこれらの膜厚を設定したので、その後に行われる半導体基板２のエッチングを、これらの膜をマスクとするエッチングにより行うことが可能になる。
　また、本実施の形態による半導体装置１の製造方法によれば、メモリセル領域の形成と同時に周辺回路領域も形成できるので、製造コストを削減することが可能になる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　例えば、上記実施の形態では、素子分離用絶縁膜１０、サイドウォール絶縁膜１２、キャップ絶縁膜１６、及び埋込膜１７をシリコン窒化膜で構成し、サイドウォール絶縁膜１２をシリコン酸化膜で構成したが、トレンチＴ３を形成する際にサイドウォール絶縁膜１２のみを選択的に除去できることを条件として、他の材料によりこれらを構成することとしてもよい。
　また、上記実施の形態では、図１（ａ）に示したように、各活性領域３ａ内において、素子分離用絶縁膜１０とそれに隣接するワード線ＷＬの間の距離、ワード線ＷＬのＸ方向の幅、ワード線ＷＬ間の距離をいずれも最小加工寸法Ｆとしたが、素子分離用絶縁膜１０とそれに隣接するワード線ＷＬの間の距離が一定値となっている限り、各部分の長さは最小加工寸法Ｆ以外の値としても構わない。また、素子分離用絶縁膜１０とそれに隣接するワード線ＷＬの間の距離、ワード線ＷＬのＸ方向の幅、ワード線ＷＬ間の距離は、それぞれ互いに同一の値でなくてもよい。これらの長さの制御は、素子分離用絶縁膜１０を埋め込むためのトレンチＴ１（図９（ａ）参照）のＸ方向の間隔、及び、サイドウォール絶縁膜１２，１３（図１５（ａ）参照）の横方向の膜厚を制御することによって行うことができ、最小加工寸法Ｆより小さな値とすることも可能である。
１　　　　　　　　　　半導体装置
３ａ　　　　　　　　　活性領域（第１の活性領域）
３ｂ　　　　　　　　　活性領域（第２の活性領域）
３ｃ　　　　　　　　　活性領域（仮の活性領域）
４　　　　　　　　　　素子分離用絶縁膜（第１の素子分離用絶縁膜）
５　　　　　　　　　　パッド酸化膜
６　　　　　　　　　　マスク膜
７　　　　　　　　　　ゲート絶縁膜（第２のゲート絶縁膜）
８　　　　　　　　　　導電膜（第３の導電膜）
９　　　　　　　　　　犠牲膜（犠牲膜）
１０，１０１，１０２　素子分離用絶縁膜（第２の素子分離用絶縁膜）
１１　　　　　　　　　カバー膜
１２　　　　　　　　　サイドウォール絶縁膜（第１のサイドウォール絶縁膜）
１３　　　　　　　　　サイドウォール絶縁膜（第２のサイドウォール絶縁膜）
１４　　　　　　　　　不純物拡散層（第１の不純物拡散層）
１５　　　　　　　　　ビット線コンタクトプラグ（第２の導電膜）
１６　　　　　　　　　キャップ絶縁膜
１７　　　　　　　　　埋込膜
１８　　　　　　　　　ゲート絶縁膜（第１のゲート絶縁膜）
１９　　　　　　　　　導電膜（第１の導電膜）
１９ａ　　　　　　　　介在層
１９ｂ　　　　　　　　タングステン膜
２０，２０１，２０２　埋込絶縁膜
２１　　　　　　　　　導電膜
２２　　　　　　　　　ビットマスク膜
２３　　　　　　　　　サイドウォール絶縁膜
２４１　　　　　　　　不純物拡散層（第２の不純物拡散層）
２４２　　　　　　　　不純物拡散層（第３の不純物拡散層）
２５　　　　　　　　　容量コンタクトプラグ
３０，３９　　　　　　層間絶縁膜
３１　　　　　　　　　ストッパー膜
３３　　　　　　　　　下部電極
３４　　　　　　　　　容量絶縁膜
３５　　　　　　　　　上部電極
３６　　　　　　　　　サポート膜
３７　　　　　　　　　埋込導体膜
３８　　　　　　　　　プレート電極
４０，５１，５５　　　コンタクトプラグ
４１　　　　　　　　　配線
５０　　　　　　　　　不純物拡散層
５３　　　　　　　　　コンタクトパッド
５４　　　　　　　　　シリコン窒化膜
Ｃ　　　　　　　　　　セルキャパシタ
ＢＬ　　　　　　　　　ビット線（第２の配線）
Ｏ１　　　　　　　　　開口部
Ｔ１　　　　　　　　　トレンチ（第１のトレンチ）
Ｔ２　　　　　　　　　トレンチ（第２のトレンチ）
Ｔ３　　　　　　　　　トレンチ（第３のトレンチ）
Ｔ３１　　　　　　　　トレンチ（第１のワードトレンチ）
Ｔ３２　　　　　　　　トレンチ（第２のワードトレンチ）
Ｔ４　　　　　　　　　トレンチ（第４のトレンチ）
ＷＬ　　　　　　　　　ワード線（第１の配線）
ＷＬ１　　　　　　　　ワード線（第１のワード線）
ＷＬ２　　　　　　　　ワード線（第２のワード線）

Claims (14)

  1. 　半導体基板の主面に第１の素子分離用絶縁膜を埋め込むことにより、第１の方向に延在し、かつ該第１の方向と交差する第２の方向に繰り返し配置される複数の仮の活性領域を形成する工程と、
    　前記主面を覆う犠牲膜を形成する工程と、
    　前記第１の素子分離用絶縁膜、前記犠牲膜、及び前記半導体基板をエッチングすることにより、前記複数の仮の活性領域のそれぞれを前記第１の方向に分割してなる複数の第１の活性領域を区画する複数の第１のトレンチを形成する工程と、
    　前記複数の第１のトレンチに第２の素子分離用絶縁膜を埋め込む工程と、
    　前記複数の第１のトレンチに前記第２の素子分離用絶縁膜を埋め込んだ後、前記犠牲膜を除去する工程と、
    　前記犠牲膜を除去した後、前記第２の素子分離用絶縁膜のうち前記主面の表面から突出している部分の側面を覆う第１のサイドウォール絶縁膜を形成する工程と、
    　前記第１のサイドウォール絶縁膜の側面を覆う第２のサイドウォール絶縁膜を形成する工程と、
    　前記第２のサイドウォール絶縁膜を形成したことによって現れる複数の第２のトレンチにキャップ絶縁膜を埋め込む工程と、
    　前記第２の素子分離用絶縁膜、前記キャップ絶縁膜、及び前記第１のサイドウォール絶縁膜を残しつつ前記第２のサイドウォール絶縁膜を除去し、さらに前記第２の素子分離用絶縁膜、前記キャップ絶縁膜、及び前記第１のサイドウォール絶縁膜をマスクとして前記半導体基板をエッチングすることにより複数の第３のトレンチを形成する工程と、
    　前記複数の第３のトレンチそれぞれの内表面を覆う第１のゲート絶縁膜を形成し、さらに前記複数の第３のトレンチそれぞれの下部に第１の導電膜を埋め込むことにより第１の配線を形成する工程と
    　を備えることを特徴とする半導体装置の製造方法。
  2. 　前記第２の素子分離用絶縁膜、前記キャップ絶縁膜、及び前記第１のサイドウォール絶縁膜は第１の材料によって構成され、
    　前記第２のサイドウォール絶縁膜は、前記第１の材料とは異なる第２の材料によって構成される
    　ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記複数の仮の活性領域を形成した後、前記犠牲膜を形成する前にマスク膜を形成する工程をさらに備え、
    　前記犠牲膜は前記第２の材料によって構成され、
    　前記マスク膜は前記第１の材料によって構成される
    　ことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記複数の第３のトレンチの形成では、前記第２のサイドウォール絶縁膜の除去によって露出した前記マスク膜のエッチングも行い、
    　前記第２の素子分離用絶縁膜、前記キャップ絶縁膜、及び前記第１のサイドウォール絶縁膜の垂直方向の膜厚は、前記複数の第３のトレンチの形成における前記マスク膜のエッチングの終了後に、前記第２の素子分離用絶縁膜、前記キャップ絶縁膜、及び第１のサイドウォール絶縁膜が残存するよう設定される
    　ことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 　前記主面のうち、前記複数の第２のトレンチそれぞれの下方に位置する部分に第１の不純物拡散層を形成する工程と、
    　前記複数の第２のトレンチそれぞれの下部に第２の導電膜を埋め込む工程とをさらに備え、
    　前記キャップ絶縁膜は、前記第２の導電膜の上面に形成される
    　ことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 　前記第１の配線の形成後、前記複数の第３のトレンチそれぞれの上部を埋める埋込絶縁膜を形成する工程と、
    　前記第２の素子分離用絶縁膜、前記キャップ絶縁膜、前記埋込絶縁膜、及び前記第１のサイドウォール絶縁膜をエッチングすることにより、前記第２の導電膜の上面を露出させる工程と、
    　前記第２の導電膜の上面に接するように配置される第２の配線を形成する工程と
    　をさらに備えることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　前記第２のサイドウォール絶縁膜のうち前記第２の方向の両端に相当する部分を除去するとともに、除去によって生じた空間を埋める埋込膜を形成する工程をさらに備え、
    　前記複数の第３のトレンチを形成する工程では、前記第２の素子分離用絶縁膜、前記キャップ絶縁膜、前記埋込膜、及び前記第１のサイドウォール絶縁膜を残しつつ前記第２のサイドウォール絶縁膜を除去し、さらに前記第２の素子分離用絶縁膜、前記キャップ絶縁膜、前記埋込膜、及び前記第１のサイドウォール絶縁膜をマスクとして前記半導体基板をエッチングする
    　ことを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 　前記複数の仮の活性領域を形成した後、前記犠牲膜を形成する前に、マスク膜を形成する工程と、
    　それぞれ底面に前記主面が露出する開口部を前記マスク膜に設ける工程と、
    　前記開口部の底面に露出した前記主面を覆う第２のゲート絶縁膜を形成し、さらに、前記開口部を埋め、かつ前記マスク膜の上面を超える位置に上面を有する第３の導電膜を形成する工程とを備え、
    　前記複数の仮の活性領域を形成する工程では、前記主面に複数の第２の活性領域も形成し、
    　前記開口部は、前記複数の第２の活性領域を露出させる位置に設けられ、
    　前記犠牲膜の形成は、前記第３の導電膜の形成後に行われる
    　ことを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 　前記第１の素子分離用絶縁膜及び前記半導体基板をエッチングすることにより、前記複数の第２の活性領域の周囲を囲む第４のトレンチを形成する工程と、
    　前記第４のトレンチに前記第２の素子分離用絶縁膜を埋め込むとともに、前記第２及び前記第２の素子分離用絶縁膜の上面に前記第４のトレンチに囲まれた領域を覆うカバー膜を形成する工程と
    　をさらに備えることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 　前記第２の素子分離用絶縁膜及び前記第１のサイドウォール絶縁膜をエッチングすることにより、前記第３の導電膜の上面を露出させる工程と、
    　前記第３の導電膜の上面に接するように配置される第２の配線を形成する工程と
    　をさらに備えることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 　半導体基板と、
    　それぞれ前記半導体基板の主面に埋め込まれ、かつ第１の方向に延在する複数の第１の素子分離用絶縁膜と、
    　それぞれ前記半導体基板の主面に埋め込まれ、かつ前記第１の方向と交差する第２の方向に延在し、前記複数の第１の素子分離用絶縁膜とともに、マトリクス状に配置された複数の第１の活性領域を区画する複数の第２の素子分離用絶縁膜と、
    　前記半導体基板の主面に前記第２の方向に延在して設けられ、かつ前記複数の第２の素子分離用絶縁膜のうちの前記第１の方向に隣接する２つの間に配置された第１及び第２のワードトレンチと、
    　それぞれ前記第１及び第２のワードトレンチの下部にゲート絶縁膜を介して埋め込まれた第１及び第２のワード線と、
    　前記第１のワード線と前記第２のワード線との間に設けられた第１の不純物拡散層と、
    　前記２つの第２の素子分離用絶縁膜のうちの一方と前記第１のワード線との間に設けられた第２の不純物拡散層と、
    　前記２つの第２の素子分離用絶縁膜のうちの他方と前記第２のワード線との間に設けられた第３の不純物拡散層とを備え、
    　前記第１及び第２のワードトレンチは、前記複数の第２の素子分離用絶縁膜に対して自己整合で形成されている
    　ことを特徴とする半導体装置。
  12. 　前記複数の第１の素子分離用絶縁膜はそれぞれシリコン酸化膜によって構成され、
    　前記複数の第２の素子分離用絶縁膜はそれぞれシリコン窒化膜によって構成される
    　ことを特徴とする請求項１１に記載の半導体装置。
  13. 　下面で前記第１の不純物拡散層に接するビット線コンタクトプラグと、
    　下面で前記ビット線コンタクトプラグに接するビット線と
    　をさらに備えることを特徴とする請求項１１に記載の半導体装置。
  14. 　それぞれ下面で前記第２及び第３の不純物拡散層に接する第１及び第２の容量コンタクトプラグと、
    　それぞれ下面で前記第１及び第２の容量コンタクトプラグに接する第１及び第２のキャパシタと
    　をさらに備えることを特徴とする請求項１１に記載の半導体装置。
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