CN112151447A - 半导体元件及其制造方法 - Google Patents

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CN112151447A CN201910566458.6A CN201910566458A CN112151447A CN 112151447 A CN112151447 A CN 112151447A CN 201910566458 A CN201910566458 A CN 201910566458A CN 112151447 A CN112151447 A CN 112151447A
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Abstract

本发明公开了一种半导体元件，包括：包括多个有源区的半导体衬底，第一凹槽形成在有源区中并延伸到两侧的浅沟槽隔离中；各位线包括由底部导电材料层和顶部导电材料层形成的叠加结构；在第一凹槽中形成有由底部导电材料层组成的第一接触插塞，第一接触插塞的两侧面由位线的两侧面向下延伸而成；在第一接触插塞的第一侧的第一凹槽中形成有第一子凹槽，在第一子凹槽的底部的有源区中分别形成有第三子凹槽，第三子凹槽的底部表面低于有源区的顶部表面。本发明公开了一种半导体元件的制造方法。本发明能防止位线接触插塞的导电材料层刻蚀不干净所产生的漏电，提高产品的良率。

Description

半导体元件及其制造方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种半导体元件。本发明还涉及一种半导体元件的制造方法。
背景技术
如图1所示，是现有半导体元件的俯视面结构图；如图2所示，是现有半导体元件的沿图1的AA线的剖面结构图；如图3所示，是图2对应的在第一接触插塞103a对应的第一凹槽内侧表面具有位线的底部导电材料层残留的结构示意图；如图4所示，是现有半导体元件的沿图1的BB线的剖面结构图；现有半导体元件包括：
半导体衬底1，包括多个有源区101，在各所述有源区101之间设置有浅沟槽隔离2。
第一凹槽102形成在所述有源区101中并延伸到两侧的所述浅沟槽隔离2中。
各位线103包括由底部导电材料层4和顶部导电材料层5形成的叠加结构，所述底部导电材料层4由重掺杂的半导体多晶材料组成。由图2所示可知，所述位线103还包括叠加在所述顶部导电材料层5顶部的位线掩膜层6。
在所述第一凹槽102中形成有由底部导电材料层4组成的第一接触插塞103a，图2中单独采用虚线框103a所示区域的所述底部导电材料层4表示所述第一接触插塞。所述第一接触插塞103a的顶部连接到所述位线103；所述第一接触插塞103a的底部表面接触所述有源区101的顶部表面，所述有源区101的顶部表面的宽度大于所述第一接触插塞103a的底部表面的宽度；所述第一接触插塞103a的所述底部导电材料层4和所述位线103的所述底部导电材料层4为同一层，所述第一接触插塞103a的两侧面由所述位线103的两侧面向下延伸而成。
在所述第一接触插塞103a的第一侧的所述第一凹槽102中形成有第一子凹槽8a，在所述第一接触插塞103a的第二侧的所述第一凹槽102中形成有第二子凹槽8b，所述第一子凹槽8a的底部表面、所述第二子凹槽8b的底部表面和所述有源区101的顶部表面相平。
在所述半导体衬底1表面形成有第一层间膜7，所述第一凹槽102所覆盖区域的所述第一层间膜7被打开。
如图4所示，在所述第一子凹槽8a和所述第二子凹槽8b中填充有接触隔离层9。
通常，所述第一凹槽102的位于所述半导体衬底1的顶部表面以下的深度为
Figure BDA0002109716770000021
在各所述有源区101的顶部形成有第二接触插塞105，在所述位线103的宽度方向上，所述第二接触插塞105通过所述接触隔离层9和对应的所述第一接触插塞103a隔离。
在所述位线103的侧面还形成有侧墙106，在所述第一凹槽102的区域中，所述侧墙106位于所述接触隔离层9的顶部。所述第二接触插塞105和对应的所述位线103之间还通过所述侧墙106隔离。
较佳选择为，所述接触隔离层9的材料为氮化层。
所述顶部导电材料层5的材料包括金属。
在所述顶部导电材料层5和所述底部导电材料层4之间形成有金属阻挡层。
由图1所示可知，所述半导体元件包括由多个存储单元组成的阵列结构。各所述存储单元形成于对应的有源区101中。
所述半导体元件通常为MOSFET，如NMOS管。MOSFET包括栅极结构，源区和漏区。图1中，同一行的各所述存储单元的栅极结构连线形成字线104。
在俯视面上，各所述字线104和同一行对应的各所述存储单元对应的有源区101倾斜相交，倾斜相交的结构能提高存储密度。
各所述存储单元的源区和漏区分别形成在对应的所述栅极结构两侧的所述有源区101中。所述漏区和所述源区通常由形成于所述有源区101表面的重掺杂区组成，对于NMOS管，所述源区和所述漏区都为N+区。
所述第一凹槽102覆盖所述有源区的区域为所述漏区的形成区域。在俯视面上，同一列的各所述漏区通过第一接触插塞103a连接到对应的位线103，所述位线103和对应的所述字线104垂直相交。
通常，，所述半导体衬底1为硅衬底、锗衬底或硅锗衬底。所述底部导电材料层4由重掺杂的多晶硅组成
由图1所示可知，各所述有源区101为同一列上两个相邻行的所述存储单元共用，且同一所述有源区101上两个相邻的所述存储单元共用一个所述漏区。
所述栅极结构由栅介质层和栅极导电材料层叠加而成。
所述栅极结构形成于栅极沟槽中，所述栅介质层覆盖在所述栅极沟槽的内侧表面，所述栅极导电材料层填充在所述栅极沟槽中；同一行的所述栅极沟槽连通在一起。
所述栅介质层包括栅氧化层，高介电材料层。
所述栅极导电材料层的材料包括金属和重掺杂的多晶硅。
所述栅极导电材料层填充在所述栅极沟槽的底部区域中，在所述栅极导电材料层的顶部的所述栅极沟槽中填充有栅极掩膜层。
在和列平行的剖面上，所述第一凹槽102延伸到对应的所述栅极掩膜层上。
如图2所示可知，所述第一子凹槽8a的底部表面、所述第二子凹槽8b的底部表面和所述有源区101的顶部表面相平，这种结构容易造成在在第一子凹槽8a和第二子凹槽8b的除第一接触插塞103a的侧面之外的内侧表面具有底部导电材料层4的残留4a，所述底部导电材料层4的残留4a如图3所示，所述底部导电材料层4的残留4a容易使器件产生漏电；如图4所述，由于所述底部导电材料层4的残留4a的存在，所述第一接触插塞103a和所述第二接触插塞105并不能通过所述接触隔离层9完全隔离，而会通过所述底部导电材料层4的残留4a产生漏电，最后会影响产品良率。
发明内容
本发明所要解决的技术问题是提供一种半导体元件，能防止位线接触插塞即第一接触插塞的导电材料层刻蚀不干净所产生的漏电，提高产品的良率。为此，本发明还提供一种半导体元件的制造方法。
为解决上述技术问题，本发明提供的半导体元件包括：
半导体衬底，包括多个有源区，在所述有源区之间设置有浅沟槽隔离。
第一凹槽形成在所述有源区中并延伸到两侧的所述浅沟槽隔离中。
各位线包括由底部导电材料层和顶部导电材料层形成的叠加结构。
在所述第一凹槽中形成有由底部导电材料层组成的第一接触插塞，所述第一接触插塞的顶部连接到所述位线；所述第一接触插塞的底部表面接触所述有源区的顶部表面，所述有源区的顶部表面的宽度大于所述第一接触插塞的底部表面的宽度；所述第一接触插塞的所述底部导电材料层和所述位线的所述底部导电材料层为同一层，所述第一接触插塞的两侧面由所述位线的两侧面向下延伸而成。
在所述第一接触插塞的第一侧的所述第一凹槽中形成有第一子凹槽，在所述第一子凹槽的底部的所述有源区中形成有第三子凹槽，所述第三子凹槽的底部表面低于所述有源区的顶部表面。
进一步的改进是，在所述第一接触插塞的第二侧的所述第一凹槽中形成有第二子凹槽。
进一步的改进是，在所述第二子凹槽的底部的所述有源区中形成有第四子凹槽，所述第四子凹槽的底部表面低于所述有源区的顶部表面。
进一步的改进是，所述第一子凹槽的底部表面、所述第二子凹槽的底部表面、所述第三子凹槽的顶部表面、所述第四子凹槽的顶部表面和所述有源区的顶部表面相平。
进一步的改进是，在所述第一子凹槽、所述第二子凹槽、所述第三子凹槽和所述第四子凹槽中填充有至少两种以上的接触隔离层。
进一步的改进是，所述第三子凹槽和所述第四子凹槽的宽度不相等。
进一步的改进是，所述第三子凹槽和所述第四子凹槽的深度不相等。
进一步的改进是，所述第一凹槽的位于所述半导体衬底的顶部表面以下的深度为
Figure BDA0002109716770000041
进一步的改进是，在各所述有源区的顶部形成有第二接触插塞，在所述位线的宽度方向上，所述第二接触插塞通过所述接触隔离层和对应的所述第一接触插塞隔离。
为解决上述技术问题，本发明提供的半导体元件的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底中形成浅沟槽隔离，由所述浅沟槽隔离定义出多个有源区，在所述有源区之间设置有所述浅沟槽隔离。
步骤二、形成第一凹槽，所述第一凹槽形成在所述有源区中并延伸到两侧的所述浅沟槽隔离中。
步骤三、依次形成底部导电材料层和顶部导电材料层，所述底部导电材料层将所述第一凹槽完全填充。
步骤四、光刻定义出位线的形成区域，根据光刻定义进行第一次刻蚀形成所述位线，所述第一次刻蚀依次对所述顶部导电材料层和所述底部导电材料层进行刻蚀，由所述第一次刻蚀后位于所述第一凹槽中的所述底部导电材料层组成第一接触插塞。
所述第一接触插塞的顶部连接到所述位线，所述第一接触插塞的两侧面由所述位线的两侧面向下延伸而成；所述第一接触插塞的底部表面接触所述有源区的顶部表面，所述有源区的顶部表面的宽度大于所述第一接触插塞的底部表面的宽度。
所述第一次刻蚀在所述第一接触插塞的第一侧的所述第一凹槽中形成第一子凹槽。
步骤五、进行过刻蚀，所述过刻蚀将所述第一凹槽侧面的所述底部导电材料层的残留全部去除。
所述过刻蚀同时在所述第一子凹槽的底部的所述有源区中形成第三子凹槽，所述第三子凹槽的底部表面低于所述有源区的顶部表面。
进一步的改进是，步骤四中，所述第一次刻蚀同时在所述第一接触插塞的第二侧的所述第一凹槽中形成第二子凹槽。
进一步的改进是，在步骤五中，所述过刻蚀同时在所述第二子凹槽的底部的所述有源区中形成第四子凹槽，所述第四子凹槽的底部表面低于所述有源区的顶部表面。
进一步的改进是，所述第一子凹槽的底部表面、所述第二子凹槽的底部表面、所述第三子凹槽的顶部表面、所述第四子凹槽的顶部表面和所述有源区的顶部表面相平。
进一步的改进是，步骤二中形成所述第一凹槽的分步骤包括：
步骤21、在形成有所述浅沟槽隔离和所述有源区的所述半导体衬底表面形成第一层间膜；
步骤22、光刻定义出所述第一凹槽的形成区域；
步骤23、采用刻蚀工艺将所述第一凹槽的形成区域的所述第一层间膜去除；
步骤24、对所述第一层间膜去除区域的底部的所述有源区和所述浅沟槽隔离进行刻蚀形成所述第一凹槽。
进一步的改进是，步骤五之后还包括在所述第一子凹槽、所述第二子凹槽、所述第三子凹槽和所述第四子凹槽中填充接触隔离层的步骤。
进一步的改进是，所述第三子凹槽和所述第四子凹槽的宽度不相等。
进一步的改进是，所述第三子凹槽和所述第四子凹槽的深度不相等。
进一步的改进是，在形成所述接触隔离层之后的步骤中还包括在各所述有源区的顶部形成第二接触插塞的步骤，在所述位线的宽度方向上，所述第二接触插塞通过所述接触隔离层和对应的所述第一接触插塞隔离。
本发明在位于第一凹槽中的位线接触插塞即第一接触插塞的两侧面第一子凹槽和第二子凹槽，在第一子凹槽和第二子凹槽的底部的有源区中分别形成有第三子凹槽和第四子凹槽，第三子凹槽和第四子凹槽通过对有源区的材料进行刻蚀形成且本发明中对有源区的材料进行刻蚀的工艺为对位线刻蚀即第一次刻蚀完成之后的过刻蚀工艺，由于在位线刻蚀完成之后，在第一子凹槽和第二子凹槽的除第一接触插塞的侧面之外的内侧表面通常具有底部导电材料层的残留，过刻蚀工艺能将第一子凹槽和第二子凹槽的内侧表面残留的底部导电材料层去除并同时形成第三子凹槽和第四子凹槽，从而能防止第一接触插塞通过第一凹槽侧面残留的底部导电材料层漏电，也即能防止位线接触孔的导电材料层刻蚀不干净所产生的漏电，能提高产品的良率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有半导体元件的俯视面结构图；
图2是现有半导体元件的沿图1的AA线的剖面结构图；
图3是图2对应的在第一接触插塞对应的第一凹槽内侧表面具有位线的底部导电材料层残留的结构示意图；
图4是现有半导体元件的沿图1的BB线的剖面结构图；
图5是本发明实施例半导体元件的沿图1的AA线的剖面结构图；
图6是本发明实施例半导体元件的沿图1的BB线的剖面结构图；
图7A-图7E是本发明实施例半导体元件的制造方法的各步骤中的沿图1的AA线的剖面结构图。
具体实施方式
本发明实施例半导体元件的俯视面结构图也请参考图1所示，如图5所示，是本发明实施例半导体元件的沿图1的AA线的剖面结构图，如图6所示，是本发明实施例半导体元件的沿图1的BB线的剖面结构图；本发明实施例半导体元件包括：
半导体衬底1，包括多个有源区101，在所述有源区101之间设置有浅沟槽隔离2。
第一凹槽102形成在所述有源区101中并延伸到两侧的所述浅沟槽隔离2中。
各位线103包括由底部导电材料层4和顶部导电材料层5形成的叠加结构。较佳选择为，所述底部导电材料层4由重掺杂的半导体多晶材料组成。由图5所示可知，所述位线103还包括叠加在所述顶部导电材料层5顶部的位线掩膜层6。
在所述第一凹槽102中形成有由底部导电材料层4组成的第一接触插塞103a，图5中单独采用虚线框103a所示区域的所述底部导电材料层4表示所述第一接触插塞。所述第一接触插塞103a的顶部连接到所述位线103；所述第一接触插塞103a的底部表面接触所述有源区101的顶部表面，所述有源区101的顶部表面的宽度大于所述第一接触插塞103a的底部表面的宽度；所述第一接触插塞103a的所述底部导电材料层4和所述位线103的所述底部导电材料层4为同一层，所述第一接触插塞103a的两侧面由所述位线103的两侧面向下延伸而成。
在所述第一接触插塞103a的第一侧的所述第一凹槽102中形成有第一子凹槽8a，在所述第一接触插塞103a的第二侧的所述第一凹槽102中形成有第二子凹槽8b，在所述第一子凹槽8a的底部的所述有源区101中形成有第三子凹槽8c，在所述第二子凹槽8b的底部的所述有源区101中形成有第四子凹槽8d，所述第一子凹槽8a的底部表面、所述第二子凹槽8b的底部表面、所述第三子凹槽8c的顶部表面、所述第四子凹槽8d的顶部表面和所述有源区101的顶部表面相平，所述第三子凹槽8c的底部表面和所述第四子凹槽8d的底部表面低于所述有源区101的顶部表面。
在所述半导体衬底1表面形成有第一层间膜7，所述第一凹槽102所覆盖区域的所述第一层间膜7被打开。
如图6所示，在所述第一子凹槽8a、所述第二子凹槽8b、所述第三子凹槽8c和所述第四子凹槽8d中填充有至少两种以上的接触隔离层9。
所述位线103的宽度方向上，所述位线103的中心位置和所述有源区101的中心位置具有偏差，所述第三子凹槽8c和所述第四子凹槽8d的宽度不相等，所述第三子凹槽8c和所述第四子凹槽8d的深度不相等。在所述第一凹槽102的区域中，通常所述位线103的中心位置和所述有源区101的中心位置需要进行对准，但是由于光刻工艺本身的波动而会使所述位线103的中心位置和所述有源区101的中心位置具有偏差，这也就使得所述第三子凹槽8c和所述第四子凹槽8d并不会完全对称，所述第三子凹槽8c和所述第四子凹槽8d的宽度和深度会不相等；在所述位线103的中心位置和所述有源区101的中心位置的偏差较大的情形下，所述第三子凹槽8c和所述第四子凹槽8d之一的宽度为0nm，也即所述第三子凹槽8c和所述第四子凹槽8d中的一个子凹槽会不存在。
所述第一凹槽102的位于所述半导体衬底1的顶部表面以下的深度为
Figure BDA0002109716770000071
Figure BDA0002109716770000072
在各所述有源区101的顶部形成有第二接触插塞105，在所述位线103的宽度方向上，所述第二接触插塞105通过所述接触隔离层9和对应的所述第一接触插塞103a隔离。
在所述位线103的侧面还形成有侧墙106，在所述第一凹槽102的区域中，所述侧墙106位于所述接触隔离层9的顶部。所述第二接触插塞105和对应的所述位线103之间还通过所述侧墙106隔离。
较佳选择为，所述接触隔离层9的材料包括氮化层。
所述顶部导电材料层5的材料包括金属。
在所述顶部导电材料层5和所述底部导电材料层4之间形成有金属阻挡层。
由图1所示可知，所述半导体元件包括由多个存储单元组成的阵列结构。各所述存储单元形成于对应的有源区101中。
所述半导体元件通常为MOSFET，如NMOS管。MOSFET包括栅极结构，源区和漏区。图1中，同一行的各所述存储单元的栅极结构连线形成字线104。
在俯视面上，各所述字线104和同一行对应的各所述存储单元对应的有源区101倾斜相交。
各所述存储单元的源区和漏区分别形成在对应的所述栅极结构两侧的所述有源区101中。所述漏区和所述源区通常由形成于所述有源区101表面的重掺杂区组成，对于NMOS管，所述源区和所述漏区都为N+区。
所述第一凹槽102覆盖所述有源区的区域为所述漏区的形成区域。在俯视面上，同一列的各所述漏区通过第一接触插塞103a连接到对应的位线103，所述位线103和对应的所述字线104垂直相交。
本发明实施例中，所述半导体衬底1为硅衬底、锗衬底或硅锗衬底。所述底部导电材料层4由重掺杂的多晶硅组成
由图1所示可知，各所述有源区101为同一列上两个相邻行的所述存储单元共用，且同一所述有源区101上两个相邻的所述存储单元共用一个所述漏区。
所述栅极结构由栅介质层和栅极导电材料层叠加而成。
所述栅极结构形成于栅极沟槽中，所述栅介质层覆盖在所述栅极沟槽的内侧表面，所述栅极导电材料层填充在所述栅极沟槽中；同一行的所述栅极沟槽连通在一起。
所述栅介质层包括栅氧化层，高介电材料层。
所述栅极导电材料层的材料包括金属和重掺杂的多晶硅。
所述栅极导电材料层填充在所述栅极沟槽的底部区域中，在所述栅极导电材料层的顶部的所述栅极沟槽中填充有栅极掩膜层。
在和列平行的剖面上，所述第一凹槽102延伸到对应的所述栅极掩膜层上。
本发明实施例在位于第一凹槽102中的位线103接触插塞即第一接触插塞103a的两侧面第一子凹槽8a和第二子凹槽8b，在第一子凹槽8a和第二子凹槽8b的底部的有源区101中分别形成有第三子凹槽8c和第四子凹槽8d，第三子凹槽8c和第四子凹槽8d通过对有源区101的材料进行刻蚀形成且本发明实施例中对有源区101的材料进行刻蚀的工艺为对位线103刻蚀即第一次刻蚀完成之后的过刻蚀工艺，由于在位线103刻蚀完成之后，在第一子凹槽8a和第二子凹槽8b的除第一接触插塞103a的侧面之外的内侧表面通常具有底部导电材料层4的残留，过刻蚀工艺能将第一子凹槽8a和第二子凹槽8b的内侧表面残留的底部导电材料层4去除并同时形成第三子凹槽8c和第四子凹槽8d，从而能防止第一接触插塞103a通过第一凹槽102侧面残留的底部导电材料层4漏电，也即能防止位线103接触孔的导电材料层刻蚀不干净所产生的漏电，能提高产品的良率。
如图7A至图7E所示，是本发明实施例半导体元件的制造方法的各步骤中的沿图1的AA线的剖面结构图，本发明实施例半导体元件的制造方法包括如下步骤：
步骤一、如图7A所示，提供一半导体衬底1，在所述半导体衬底1中形成浅沟槽隔离2，由所述浅沟槽隔离2定义出多个有源区101，在所述有源区101之间设置有所述浅沟槽隔离2。
步骤二、如图7B所示，形成第一凹槽102，所述第一凹槽102形成在所述有源区101中并延伸到两侧的所述浅沟槽隔离2中。
较佳选择为，步骤二中形成所述第一凹槽102的分步骤包括：
步骤21、在形成有所述浅沟槽隔离2和所述有源区101的所述半导体衬底1表面形成第一层间膜7。
步骤22、光刻定义出所述第一凹槽102的形成区域。
步骤23、采用刻蚀工艺将所述第一凹槽102的形成区域的所述第一层间膜7去除。
步骤24、对所述第一层间膜7去除区域的底部的所述有源区101和所述浅沟槽隔离2进行刻蚀形成所述第一凹槽102。
所述第一凹槽102的位于所述半导体衬底1的顶部表面以下的深度为
Figure BDA0002109716770000091
Figure BDA0002109716770000101
步骤三、如图7C所示，依次形成底部导电材料层4和顶部导电材料层5，所述底部导电材料层4由重掺杂的半导体多晶材料组成；所述底部导电材料层4将所述第一凹槽102完全填充。较佳选择为，在形成所述顶部导电材料层5之后还包括在所述顶部导电材料层5的表面形成位线掩膜层6的步骤。
步骤四、如图7D所示，光刻定义出位线103的形成区域，根据光刻定义进行第一次刻蚀形成所述位线103，所述第一次刻蚀依次对所述位线掩膜层6、所述顶部导电材料层5和所述底部导电材料层4进行刻蚀，由所述第一次刻蚀后位于所述第一凹槽102中的所述底部导电材料层4组成第一接触插塞103a。
所述第一接触插塞103a的顶部连接到所述位线103，所述第一接触插塞103a的两侧面由所述位线103的两侧面向下延伸而成；所述第一接触插塞103a的底部表面接触所述有源区101的顶部表面，所述有源区101的顶部表面的宽度大于所述第一接触插塞103a的底部表面的宽度。
所述第一次刻蚀同时在所述第一接触插塞103a的第一侧的所述第一凹槽102中形成第一子凹槽8a以及在所述第一接触插塞103a的第二侧的所述第一凹槽102中形成第二子凹槽8b；所述第一子凹槽8a的底部表面、所述第二子凹槽8b的底部表面和所述有源区101的顶部表面相平。
步骤五、如图7E所示，进行过刻蚀，所述过刻蚀将所述第一凹槽102侧面的所述底部导电材料层4的残留全部去除。也即在步骤四完成之后，容易出现图3所示的所述底部导电材料层4的残留4a，本发明实施例方法的所述过刻蚀用于将所述底部导电材料层4的残留4a全部去除，从而能消除由所述底部导电材料层4的残留4a所带来的漏电。
所述过刻蚀同时在所述第一子凹槽8a的底部的所述有源区101中形成第三子凹槽8c以及在所述第二子凹槽8b的底部的所述有源区101中形成第四子凹槽8d，所述第三子凹槽8c的顶部表面、所述第四子凹槽8d的顶部表面和所述有源区101的顶部表面相平，所述第三子凹槽8c的底部表面和所述第四子凹槽8d的底部表面低于所述有源区101的顶部表面。
所述位线103的宽度方向上，所述位线103的中心位置和所述有源区101的中心位置具有偏差，所述第三子凹槽8c和所述第四子凹槽8d的宽度和深度不相等。
如图6所示，步骤五之后还包括在所述第一子凹槽8a、所述第二子凹槽8b、所述第三子凹槽8c和所述第四子凹槽8d中填充接触隔离层9的步骤。
之后，还包括在所述位线103的侧面形成侧墙106。在所述第一凹槽102的区域中，所述侧墙106位于所述接触隔离层9的顶部。
在形成所述接触隔离层9之后的步骤中还包括在各所述有源区101的顶部形成第二接触插塞105的步骤，在所述位线103的宽度方向上，所述第二接触插塞105通过所述接触隔离层9和对应的所述第一接触插塞103a隔离。
在所述位线103的侧面还形成有侧墙106，所述第二接触插塞105和对应的所述位线103之间还通过所述侧墙106隔离。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (17)

1.一种半导体元件，其特征在于，包括：
半导体衬底，包括多个有源区，在所述有源区之间设置有浅沟槽隔离；
第一凹槽形成在所述有源区中并延伸到两侧的所述浅沟槽隔离中；
各位线包括由底部导电材料层和顶部导电材料层形成的叠加结构；
在所述第一凹槽中形成有由底部导电材料层组成的第一接触插塞，所述第一接触插塞的顶部连接到所述位线；所述第一接触插塞的底部表面接触所述有源区的顶部表面，所述有源区的顶部表面的宽度大于所述第一接触插塞的底部表面的宽度；所述第一接触插塞的所述底部导电材料层和所述位线的所述底部导电材料层为同一层，所述第一接触插塞的两侧面由所述位线的两侧面向下延伸而成；
在所述第一接触插塞的第一侧的所述第一凹槽中形成有第一子凹槽，在所述第一子凹槽的底部的所述有源区中形成有第三子凹槽，所述第三子凹槽的底部表面低于所述有源区的顶部表面。
2.如权利要求1所述的半导体元件，其特征在于：在所述第一接触插塞的第二侧的所述第一凹槽中形成有第二子凹槽。
3.如权利要求2所述的半导体元件，其特征在于：在所述第二子凹槽的底部的所述有源区中形成有第四子凹槽，所述第四子凹槽的底部表面低于所述有源区的顶部表面。
4.如权利要求3所述的半导体元件，其特征在于：所述第一子凹槽的底部表面、所述第二子凹槽的底部表面、所述第三子凹槽的顶部表面、所述第四子凹槽的顶部表面和所述有源区的顶部表面相平。
5.如权利要求3所述的半导体元件，其特征在于：在所述第一子凹槽、所述第二子凹槽、所述第三子凹槽和所述第四子凹槽中填充有至少两种以上的接触隔离层。
6.如权利要求3所述的半导体元件，其特征在于：所述第三子凹槽和所述第四子凹槽的宽度不相等。
7.如权利要求6所述的半导体元件，其特征在于：所述第三子凹槽和所述第四子凹槽的深度不相等。
8.如权利要求1所述的半导体元件，其特征在于：所述第一凹槽的位于所述半导体衬底的顶部表面以下的深度为
Figure FDA0002109716760000011
9.如权利要求3所述的半导体元件，其特征在于：在各所述有源区的顶部形成有第二接触插塞，在所述位线的宽度方向上，所述第二接触插塞通过所述接触隔离层和对应的所述第一接触插塞隔离。
10.一种半导体元件的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底中形成浅沟槽隔离，由所述浅沟槽隔离定义出多个有源区，在所述有源区之间设置有所述浅沟槽隔离；
步骤二、形成第一凹槽，所述第一凹槽形成在所述有源区中并延伸到两侧的所述浅沟槽隔离中；
步骤三、依次形成底部导电材料层和顶部导电材料层，所述底部导电材料层将所述第一凹槽完全填充；
步骤四、光刻定义出位线的形成区域，根据光刻定义进行第一次刻蚀形成所述位线，所述第一次刻蚀依次对所述顶部导电材料层和所述底部导电材料层进行刻蚀，由所述第一次刻蚀后位于所述第一凹槽中的所述底部导电材料层组成第一接触插塞；
所述第一接触插塞的顶部连接到所述位线，所述第一接触插塞的两侧面由所述位线的两侧面向下延伸而成；所述第一接触插塞的底部表面接触所述有源区的顶部表面，所述有源区的顶部表面的宽度大于所述第一接触插塞的底部表面的宽度；
所述第一次刻蚀在所述第一接触插塞的第一侧的所述第一凹槽中形成第一子凹槽；
步骤五、进行过刻蚀，所述过刻蚀将所述第一凹槽侧面的所述底部导电材料层的残留全部去除；
所述过刻蚀同时在所述第一子凹槽的底部的所述有源区中形成第三子凹槽，所述第三子凹槽的底部表面低于所述有源区的顶部表面。
11.如权利要求10所述的半导体元件的制造方法，其特征在于：步骤四中，所述第一次刻蚀同时在所述第一接触插塞的第二侧的所述第一凹槽中形成第二子凹槽。
12.如权利要求11所述的半导体元件的制造方法，其特征在于：在步骤五中，所述过刻蚀同时在所述第二子凹槽的底部的所述有源区中形成第四子凹槽，所述第四子凹槽的底部表面低于所述有源区的顶部表面。
13.如权利要求12所述的半导体元件，其特征在于：所述第一子凹槽的底部表面、所述第二子凹槽的底部表面、所述第三子凹槽的顶部表面、所述第四子凹槽的顶部表面和所述有源区的顶部表面相平。
14.如权利要求10所述的半导体元件的制造方法，其特征在于：步骤二中形成所述第一凹槽的分步骤包括：
步骤21、在形成有所述浅沟槽隔离和所述有源区的所述半导体衬底表面形成第一层间膜；
步骤22、光刻定义出所述第一凹槽的形成区域；
步骤23、采用刻蚀工艺将所述第一凹槽的形成区域的所述第一层间膜去除；
步骤24、对所述第一层间膜去除区域的底部的所述有源区和所述浅沟槽隔离进行刻蚀形成所述第一凹槽。
15.如权利要求12所述的半导体元件的制造方法，其特征在于：步骤五之后还包括在所述第一子凹槽、所述第二子凹槽、所述第三子凹槽和所述第四子凹槽中填充接触隔离层的步骤。
16.如权利要求12所述的半导体元件的制造方法，其特征在于：所述第三子凹槽和所述第四子凹槽的宽度不相等。
17.如权利要求16所述的半导体元件的制造方法，其特征在于：所述第三子凹槽和所述第四子凹槽的深度不相等。
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