TWI490984B - 記憶裝置及其製備方法 - Google Patents

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Description

記憶裝置及其製備方法
本發明係關於一種記憶體裝置及其製備方法。
動態隨機存取記憶裝置是一種記憶體，其通常包含數百萬個一般被稱為記憶元(memory cell)的相同電路元件。在一種設計中，一對的記憶元包含多個電子裝置：兩儲存電容和兩存取電晶體，其中兩存取電晶體具有被記憶元共用的單一源極、兩閘極、兩通道及兩汲極。於是，一對的記憶元具有兩個可指定位置(addressable locations)，其中各指定位置儲存一位元(bit)資料。一個位元可透過電晶體寫入一指定位置，並可藉源極電極感測耦接汲極的電容內的電荷來讀取出。圖1顯示此種設計之一典型動態隨機存取記憶裝置1。
如圖1所示，動態隨機存取記憶裝置1是形成在一基板11上，其中該基板11具有複數主動區12；該些主動區12用於構成該動態隨機存取記憶裝置1的記憶元。主動區12包括場效電晶體，且其被場隔離(field isolation)所圍繞。如圖1所示，主動區12具有兩個汲極121及一個源極122，其中源極122形成於兩個汲極121之間。汲極121電性耦接儲存電容。複數條數位線(digital lines)13以平行方式形成，各數位線13電性連接一列(row)主動區12之源極122。再者，複數對之字元線14以垂直數位線13的方式形成。各對之字元線14延伸通過一行(column)的主動區12。各數位線13與在對應主動區12內的記憶元的閘極耦接。
字元線14是在主動區12已形成在基板11上後才製作。以現有的製造技術，不容易將一對之字元線14對準對應行的主動區12。其結果是，各主動區12中位在對應的字元線14外的兩區域123的大小會不同， 而此會造成形成在同一主動區上的兩記憶元會展現不同的性能(performance)。
根據一實施例，一種記憶裝置包含一基材、第一和第二溝渠隔離、複數線形隔離、一第一字元線，以及一第二字元線。基材包含一主動區，其中該主動區包含一源極區域和一汲極區域。第一和第二溝渠隔離可相互平行延伸。複數線形隔離可與第一和第二溝渠隔離共同界定主動區。第一字元線可延伸通過主動區，形成於基材內，靠近第一溝渠隔離，並與該第一溝渠隔離界定出一第一區段。第二字元線可延伸通過主動區，形成於基材內，靠近第二溝渠隔離，並與該第二溝渠隔離界定出一第二區段，其中該第一區段和該第二區段之大小相當。
在一些實施例中，第一或第二溝渠隔離之材料與該些線形隔離之材料不同。
在一些實施例中，第一或第二溝渠隔離之深度與該些線形隔離之深度不同。
根據一實施例，一種記憶裝置之製備方法包含形成一第一層於一基材上，其中該基材包含複數線形主動區；形成一第二層於該第一層上；圖案化該第二層，以形成複數線條和複數第一間隔，其中該些線條與該些線形主動區相交，該些第一間隔分隔該些線條；沈積第一間隔材料在該圖案化的第二層；將填充材料填充於該些第一間隔；移除該第一間隔材料，以形成複數開口；通過該些開口於該第一層上形成複數第一溝槽；加深該些第一溝槽至該基材；沈積閘極介電材料至該些加深的第一溝槽；沈積導電材料至該些加深的第一溝槽；形成一隔離結構於各該加深的第一溝槽內、在該導電材料上；移除該第二層，以露出該些隔離結構之頂部；於該些隔離結構之側壁上形成一第二間隔材料，並界定出複數第二間隔，其中該些第二間隔將該些隔離結構成對地分隔開；透過該些第二間隔，形成複數第二溝槽；以及以絕緣材料填充該些第二溝槽。
1‧‧‧動態隨機存取記憶裝置
2‧‧‧記憶裝置
11‧‧‧基板
12‧‧‧主動區
13‧‧‧數位線
14‧‧‧字元線
20‧‧‧基材
21‧‧‧主動區
22a、22b‧‧‧溝渠隔離
23a、23b‧‧‧字元線
24‧‧‧線形主動區
25‧‧‧線形隔離
26‧‧‧電容
27‧‧‧數位線
28‧‧‧導電柱
30‧‧‧材料層
31‧‧‧基材
32‧‧‧材料層
33‧‧‧材料層
34‧‧‧材料層
35‧‧‧材料層
36‧‧‧材料層
37‧‧‧材料層
38‧‧‧光阻層
39‧‧‧沈積層
40‧‧‧填充材料
91‧‧‧溝槽
111‧‧‧加深溝槽
121‧‧‧汲極
122‧‧‧源極
123‧‧‧區域
131‧‧‧氧化物層
132‧‧‧導電材料
133‧‧‧隔離結構
140‧‧‧覆層
141‧‧‧間隔材料
142‧‧‧間隔
151‧‧‧開口
161‧‧‧溝槽
162‧‧‧側壁氧化物
171‧‧‧材料
211‧‧‧源極區
212‧‧‧汲極區
241‧‧‧區段
242‧‧‧區段
351‧‧‧開口
361‧‧‧線條
362‧‧‧間隔
391‧‧‧間隔
圖1顯示此種設計之一典型動態隨機存取記憶裝置。
圖2例示本發明一實施例之一記憶裝置。
圖3至圖20為本發明一實施例之示意圖，其用來概要地展示一種記憶裝置之製備方法之步驟。
圖2例示本發明一實施例之一記憶裝置2。如圖2所示，記憶裝置2可包含複數主動區21、複數溝渠隔離22a和22b，以及複數字元線23a和23b，其中複數溝渠隔離22a和22b界定主動區21，而複數字元線23a和23b延伸通過對應的主動區21。
記憶裝置2可利用一基材20來形成。基材20可為半導體基材。在一些實施例中，基材20可包含P型半導體基材。基材20可包含P井半導體基材。在一些實施例中，基材20可包含N型半導體基材。在一些實施例中，基材20可包含N井半導體基材。
複數條線形主動區24形成於基材20上。線形主動區24可沿任意方向相互平行來形成，其中該任意方向不以圖2所示為限。線形主動區24可用於形成複數記憶元(memory cell)。兩相鄰的主動區24可為一線形隔離25所分隔。線形主動區24和線形隔離25可利用微影製程來成形。在一些實施例中，線形隔離25可包含氧化物(oxide)或氮化物(nitride)。
複數溝渠隔離22a和22b可形成於基材20上或基材20內。複數溝渠隔離22a和22b可相互平行延伸，並與線形隔離25一同界定出複數個主動區21。在一些實施例中，各主動區24可適合形成兩記憶元，並可包含一共用的源極區(source region)211和兩個可耦接電容26的汲極區(drain region)212。形成溝渠隔離22a和22b所使用的材料可相同於或不同於形成線形隔離25所使用的材料。在一些實施例中，溝渠隔離22a和22b可包含氧化物或氮化物。在一些實施例中，溝渠隔離22a或22b及線形隔離25是在不同製程步驟中形成，因此溝渠隔離22a或22b之深度可不同於線形隔離25之深度；惟本發明不以此為限。複數條數位線27可以垂直字元線23a和23b的方式來形成。各數位線27可電性耦接(但不限於耦接)一列(row)的 源極區211。數位線27可透過導電柱(electrically conductive plug)28連接對應的源極區211。兩字元線23a和23b可形成在基材20內，並於兩相鄰的溝渠隔離22a和22b之間延伸。各字元線23a或23b延伸通過個別的主動區24，並大體位在對應的汲極區212和對應的源極區211之間。導通字元線23a或23b可讓電荷在數位線27和對應電容26之間移動。
值得注意的是，因為從抽象幾何的觀點，真實世界是無法製作出絕對平行、完美等距、絕對垂直或正好具有一參考物件的一半寬度的物件，故在說明書或申請專利範圍內使用「大體上」、「實質上」、「概略」等類似用語，來修飾該些形容詞或形容詞片語。此等用語應被解釋為即使完美的平行、垂直、等距及減半尺寸是終極目標，但它們是難以達成的。
圖3至圖20為本發明一實施例之示意圖，其用來概要地展示一種記憶裝置之製備方法之步驟。參照圖2與圖3所示，提供一基材31，其中該基材31具有交互設置之線形主動區24及線形隔離25。接著，複數層依序地形成在基材31上，其中該複數層包含材料層30、材料層32、材料層33、材料層34、材料層35、材料層36及材料層37。之後，光阻層38形成在材料層37上，然後被圖案化，使得光阻層38具有如圖3所示的由線條和間隔(line and space)所組成的圖案。在一些實施例中，由線條和間隔所組成的圖案包含複數線條和間隔，其中線條和間隔可具有相同的寬度。然後，進行如乾蝕刻等蝕刻製程，以將由線條和間隔所組成的圖案轉移至材料層37。在一些實施例中，材料層37包含矽氮氧化物(silicon oxynitride)。
參照圖3與圖4所示，移除或去除光阻層38。利用材料層37作為遮罩，以蝕刻製程(例如：乾蝕刻製程)將材料層36圖案化，以形成圖案化的材料層36，其中圖案化的材料層36包含複數線條361及複數間隔362；複數線條361可與線形主動區24交叉，但線條361無需是以斜向方式與主動區24交叉。在一些實施例中，材料層36包含碳。在一些實施例中，材料層36包含碳層，其中碳層包含Cx Hy 。在一些實施例中，材料層36包含含碳材料。在一些實施例中，材料層36可透光。
參照圖5所示，沈積層(或間隔材料)39可形成於圖案化的材料層36上，其中沈積層39可為氧化物層(oxide layer)。在一些實施例中， 沈積層39可利用原子層沈積(atomic layer deposition,ALD)技術來形成。在一些實施例中，沈積層39包含原子層沈積氧化物層(Atomic Layer Deposition oxide layer)。
填充材料40沈積在沈積層39上，填充由沈積層39所界定出的間隔391，並覆蓋沈積層39。在一些實施例中，填充材料40可包含非晶態矽(amorphous silicon)。在一些實施例中，填充材料40是以非晶態矽沈積製程(amorphous silicon deposition)，在500攝氏度以下的溫度沈積。在另一些實施例中，光阻材料或抗反射鍍層材料(anti-reflective coating material)可作為填充材料40，以填充間隔391並覆蓋沈積層39。
如圖6所示，在以如非晶態矽材料等覆蓋沈積層39之實施例中，化學機械研磨(chemical mechanical polishing)製程或乾蝕刻被使用來移除部分的填充材料40，當移除到達沈積層39或略微超過時，便停止移除製程；而於移除製程停止後，在材料層36之間隔362之內仍有剩餘的填充材料40。
另外，在以如光阻或抗反射鍍層等材料覆蓋沈積層39之實施例中，則是使用光阻回蝕(etch back)製程來進行移除。沈積層39可用作擋止層(stop layer)，藉此來決定光阻回蝕製程於何時停止。
參照圖7所示，當沈積層39為氧化物層時，部分的沈積層39可利用稀釋氫氟酸製程(diluted hydrofluoric acid process,DHF process)移除。蝕刻液可為氫氟酸溶液，其中該氫氟酸溶液可為水和氫氟酸以500：1的稀釋比例調製而成。其次，參照圖7和圖8所示，剩餘的沈積層39可利用凹槽蝕刻製程(recess etch process)移除，之後接著進行蝕穿製程(breakthrough etch)，以移除材料層35上暴露的部分，藉此形成具有複數開口351的材料層35。在一些實施例中，材料層35包含氮氧化物(oxynitride)。
在一些實施例中，材料層34可包含碳。在一些實施例中，材料層34包含碳層。在一些實施例中，材料層34包括含碳材料。在一些實施例中，材料層34可透光。
參照圖9所示，當材料層34包含碳時，可以蝕刻製程(例如：乾蝕刻製程)在材料層34上形成複數溝槽91。在一些實施例中，材料層36 和材料層34可以相同材料形成，而且在以蝕刻製程移除材料層36時，複數溝槽91亦同時形成。當複數溝槽91形成後，利用蝕刻製程移除材料層35，以露出材料層34及在溝槽91內的部分材料層33，如圖10所示。在一些實施例中，材料層33包含氮化物。
如圖11所示，以材料層34作為遮罩，利用至少一次的凹槽蝕刻製程蝕穿材料層32和材料層30，並深入基材31內，加深溝槽91，藉此形成加深溝槽111。之後，移除或去除(strip)材料層34，如圖12所示。在一些實施例中，材料層32包含多結晶矽(polysilicon)。在一些實施例中，材料層30包含氧化物。
參照圖13所示，絕緣材料(或閘極介電材料)設置在加深溝槽111。在本實施例中，利用氧化製程(例如：原處蒸汽產生(in-situ steam generation,ISSG)製程)形成氧化物層131，其中該氧化物層131的部分是形成在凹陷存取裝置(recessed access device)的閘極結構上。
接著，沈積用於形成字元線(word lines)的導電材料132。之後，進行凹槽蝕刻製程，以移除導電材料132上位在上面的部分，並留下在溝槽111內導電材料132的其他部分作為字元線。
然後，絕緣材料填充於溝槽91和111內。在一些實施例中，利用氧化物沈積製程(例如：四乙基正矽酸鹽(tetraethylorthosilicate,TEOS)沈積製程)填充溝槽91和111，而且可選擇性地進行退火製程(annealing process)，以使TEOS氧化物層緻密(densify)。接著，移除在材料層33以上的TEOS氧化物層，如此在各溝槽91或111內及在對應導電材料上的隔離結構133因而得以形成。
如圖14所示，移除材料層33，以露出隔離結構133的頂部及材料層32。隔離結構133並不等距分開。兩寬度不同的間隔(spaces)以交錯的方式分開該些隔離結構133。覆層140沈積並填充於隔離結構133之間。接著，覆層140被蝕刻，以形成間隔材料(spacers)141，其中間隔材料141可界定複數間隔142，而該些間隔142將該些隔離結構133之頂部成對地分隔開。在一些實施例中，間隔材料141包含氧化物。在一些實施例中，間隔材料141包含ALD氧化物。在一些實施例中，間隔材料141是以ALD 製程形成。
參照圖15所示，移除材料層32露出之部分及位在其下面之材料層30。在一些實施例中，露出的材料層32和位在其下面之材料層30是藉由間隔142以蝕刻製程移除。在一些實施例中，材料層32包含多結晶矽(polysilicon)，而間隔材料141包含氧化物，此時露出的材料層32和位在下面之材料層30可利用選擇性的蝕刻製程移除。在一些實施例中，材料層30包含氧化物。
參照圖15與圖16所示，在露出的材料層32和位在其下面之材料層30被移除後，形成複數開口151，以露出部分的基材31。然後，通過開口151蝕刻基材31，以形成複數溝槽161。接著，利用ISSG製程在溝槽161內形成側壁氧化物(sidewall oxide)162，之後進行旋塗沈積(spin-on deposition)製程或氮化物填充製程等隔離填充製程。
如圖17所示，沈積一材料171，以覆蓋材料層32，其中材料171可為絕緣材料，其可包含具有氮化物之材料。之後，移除或修整(deglaze)在材料171上方的材料層32，如圖18所示。
參照圖19和圖20所示，移除或修整(deglaze)實質上位在基材31上之材料171。複數溝渠隔離便因應形成。
如圖2所示，在一些實施例中，主動區21是以溝渠隔離22a和22b從線形主動區24界定出，而溝渠隔離22a是對應地位在字元線上方。可被準確地形成的間隔材料沈積在溝渠隔離的側壁上，藉此界定出形成溝渠隔離22a和22b之位置。由於使用可被準確地形成的間隔材料，因此在字元線23b和溝渠隔離22b間之主動區21之區段241在大小上可概略與字元線23a和溝渠隔離22a間之主動區21之區段242相當；或者，字元線23b和溝渠隔離22b間之距離可概略與字元線23a和溝渠隔離22a間之距離相當。再者，溝渠隔離22a和22b和線形隔離25可在不同製程中形成。因此，溝渠隔離22a和22b和線形隔離25可具有不同的深度，甚至溝渠隔離22a和22b和線形隔離25可以不同材料來形成。
2‧‧‧記憶裝置
20‧‧‧基材
21‧‧‧主動區
22a、22b‧‧‧溝渠隔離
23a、23b‧‧‧字元線
24‧‧‧線形主動區
25‧‧‧線形隔離
26‧‧‧電容
27‧‧‧數位線
28‧‧‧導電柱
211‧‧‧源極區
212‧‧‧汲極區
241‧‧‧區段
242‧‧‧區段

Claims (10)

  1. 一種記憶裝置之製備方法，包含下列步驟：形成一第一層於一基材上，其中該基材包含複數線形主動區；形成一第二層於該第一層上；圖案化該第二層，以形成複數線條和複數第一間隔，其中該些線條與該些線形主動區相交，該些第一間隔分隔該些線條；沈積第一間隔材料在該圖案化的第二層；填充材料填充於該些第一間隔；移除該第一間隔材料，以形成複數開口；通過該些開口於該第一層上形成複數第一溝槽；加深該些第一溝槽至該基材；沈積閘極介電材料至該些加深的第一溝槽；沈積導電材料至該些加深的第一溝槽；形成一隔離結構於各該加深的第一溝槽內、在該導電材料上；移除該第二層，以露出該些隔離結構之頂部；於該些隔離結構之側壁上形成一第二間隔材料，並界定出複數第二間隔，其中該些第二間隔將該些隔離結構成對地分隔開；透過該些第二間隔，形成複數第二溝槽；以及以絕緣材料填充該些第二溝槽。
  2. 如申請專利範圍第1項所述之製備方法，其中圖案化該第二層之步驟包含利用一圖案化材料圖案化該第二層之步 驟，其中該圖案化材料包含矽氮氧化物。
  3. 如申請專利範圍第1項所述之製備方法，更包含形成一矽氮氧化物層於該第一層和該第二層之間之步驟。
  4. 如申請專利範圍第3項所述之製備方法，更包含使用該圖案化的第二層圖案化該矽氮氧化物層之步驟。
  5. 如申請專利範圍第1項所述之製備方法，更包含形成一多結晶矽層於該基材和該第一層之間之步驟。
  6. 如申請專利範圍第5項所述之製備方法，更包含通過該些第二溝槽對該多結晶矽層進行選擇性蝕刻之步驟。
  7. 如申請專利範圍第1項所述之製備方法，其中該第一或第二間隔材料包含氧化物。
  8. 如申請專利範圍第1項所述之製備方法，其中該第一或第二層包含碳和Cx Hy 。
  9. 如申請專利範圍第1項所述之製備方法，其中該填充材料包含非晶態矽。
  10. 如申請專利範圍第1項所述之製備方法，其中該絕緣材料包含氮化物。
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