JP5522622B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP5522622B2 JP5522622B2 JP2009065907A JP2009065907A JP5522622B2 JP 5522622 B2 JP5522622 B2 JP 5522622B2 JP 2009065907 A JP2009065907 A JP 2009065907A JP 2009065907 A JP2009065907 A JP 2009065907A JP 5522622 B2 JP5522622 B2 JP 5522622B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- bit line
- adjacent
- silicon pillars
- pillars
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 64
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 229910052710 silicon Inorganic materials 0.000 claims description 179
- 239000010703 silicon Substances 0.000 claims description 179
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 164
- 238000009792 diffusion process Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 12
- 238000003860 storage Methods 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 37
- 229910052814 silicon oxide Inorganic materials 0.000 description 37
- 239000012535 impurity Substances 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- 150000004767 nitrides Chemical class 0.000 description 11
- 239000000463 material Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 150000003376 silicon Chemical class 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
- H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
本発明は半導体記憶装置及びその製造方法に関し、特に、シリコンピラーを用いた縦型トランジスタを有する半導体記憶装置及びその製造方法に関する。
これまで、半導体記憶装置の集積度向上は、主にトランジスタの微細化によって達成されてきたが、トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトも実現可能である（特許文献１〜４参照）。
シリコンピラーを用いた縦型トランジスタの具体的な構造には各種のものがあるが、そのうちのひとつにおいては、マトリクス状に多数配置されたシリコンピラーの間にビット線が配線される。各ビット線は隣接する各シリコンピラーの上端又は下端と電気的に接続されるが、接続されるのは延伸方向片側に位置する各シリコンピラーのみである。このような接続は、具体的にはビット線を覆う絶縁用酸化膜の一部に開口部を設けることによって実現される。
しかしながら、シリコンピラーを用いた縦型トランジスタは上述したように４Ｆ２の最密レイアウトを実現するためのものであるため、ビット線を覆う絶縁用酸化膜も大変薄く作られており、上記開口部を形成するためにはＦ値以下の加工精度が必要になる。そのため、開口部の形成には非常な困難が伴う。
本発明による半導体記憶装置は、マトリクス状に配置され、それぞれの側壁にゲート絶縁膜を介してゲート電極が形成され、かつそれぞれの上端が記憶素子と電気的に接続される複数のシリコンピラーと、各シリコンピラーの間を互いに直交する方向に配線されたビット線及びワード線とを備え、前記ビット線は、両側のシリコンピラーの下端と、１行おきに電気的に接続し、前記ワード線は、両側のシリコンピラー側壁にそれぞれ形成されたゲート電極と、１列おきに電気的に接続することを特徴とする。
また、本発明の他の一側面による半導体記憶装置は、直交する第１のビット線及び第１のワード線と、それぞれの側壁にゲート絶縁膜を介してゲート電極が形成され、かつそれぞれの上端が記憶素子と電気的に接続される第１乃至第４のシリコンピラーとを備え、前記第１及び第２のシリコンピラーは、前記第１のビット線を挟んで隣り合い、前記第３及び第４のシリコンピラーは、前記第１のビット線を挟んで隣り合い、前記第１及び第３のシリコンピラーは、前記第１のワード線を挟んで隣り合い、前記第２及び第４のシリコンピラーは、前記第１のワード線を挟んで隣り合い、前記第１のビット線は前記第３及び第４のシリコンピラーの下端と電気的に接続し、前記第１のワード線は前記第１及び第３のシリコンピラーの側壁にそれぞれ形成されたゲート電極と電気的に接続することを特徴とする。
また、本発明による半導体記憶装置の製造方法は、ワード線延伸方向に隣り合う２つのシリコンピラーの下部を接続するシリコンブリッジを有し、ビット線延伸方向に隣り合う２つのシリコンピラーが、互いに逆方向のシリコンピラーと前記シリコンブリッジにより接続されるマトリクス状のシリコンピラー群を形成するとともに、シリコンピラー間のビット線配線領域に少なくとも前記シリコンブリッジの上面と同じ高さまで絶縁層を形成する第１の工程と、前記ビット線配線領域をエッチングすることにより、前記シリコンブリッジ内及び前記絶縁層内を貫くビットトレンチを形成する第２の工程と、前記ビットトレンチ内にビット線を形成する第３の工程とを備えることを特徴とする。
また、本発明の他の一側面による半導体記憶装置の製造方法は、シリコンピラー形成領域をワード線延伸方向に２つずつマスクするための複数のサブマスクパターンを有し、かつ各サブマスクパターンがビット線延伸方向に隣り合う２つのシリコンピラー形成領域を、互いに逆方向のシリコンピラー形成領域とともにマスクする第１のマスクパターンを用い、第１の深さまでシリコン基板をエッチングする第１の工程と、前記エッチングにより形成された溝を埋める絶縁層を形成する第２の工程と、ビット線配線領域以外の領域をマスクする第２のマスクパターンを用い、前記第１の深さより浅い第２の深さまで、前記絶縁層が形成された前記シリコン基板をエッチングする第３の工程と、前記ビット線配線領域をエッチングすることにより、前記シリコン基板内及び前記絶縁層内にビットトレンチを形成する第４の工程と、前記ビットトレンチ内にビット線を形成する第５の工程とを備えることを特徴とする。
本発明によれば、ビット線とシリコンピラーとが接続する部分において、片側のみに開口部を設ける必要がなくなる。したがって、開口部の形成が容易になる。また、ビット線を両側のシリコンピラーと一列おきに電気的に接続し、かつワード線を両側のシリコンピラーの側壁にそれぞれ形成されたゲート電極と１列おきに接続するようにしたので、メモリセルの選択及び読み書きを好適に実施できる。
本発明の好ましい実施の形態について詳細に説明する前に、本発明の背景技術による半導体記憶装置の構造について説明する。
図２５は、背景技術による半導体記憶装置１の平面図である。また、図２６は、図２５のＡ−Ａ’線断面図である。図２５に示すように、半導体記憶装置１は、２Ｆ間隔（中心距離）でマトリクス状に配置された多数のシリコンピラー２を有する。これらシリコンピラー２の間には、列方向（図２５に示したＹ方向）に延伸する多数のビット線ＢＬが設けられる。また、行方向（図２５に示したＸ方向）には、一連のシリコンピラーと交差しつつ延伸するワード線ＷＬが設けられる。ビット線ＢＬ、ワード線ＷＬのピッチはともに２Ｆである。
各シリコンピラー２はセルトランジスタとして機能するものであり、ワード線ＷＬがこのセルトランジスタのゲート電極となる。これに対応し、各シリコンピラー２の側面にはゲート絶縁膜３が設けられている。
セルトランジスタのソース・ドレイン領域となる部分は、各シリコンピラー２の上端と下端とに設けられた不純物拡散領域４，５である。上端の不純物拡散領域４は、キャパシタなどの図示しない記憶素子と電気的に接続されている。一方、下端の不純物拡散領域５はビット線ＢＬと接続されている。
ビット線ＢＬと不純物拡散領域５との接続について詳しく説明する。ビット線ＢＬは他の構成要素と絶縁分離するために絶縁膜７で覆われているが、その一部に開口部８を有する。ビット線ＢＬと不純物拡散領域５とは、この開口部８を介して接続する。開口部８は、ビット線ＢＬから見てＸ方向一方側（図２５では右側）に隣接するシリコンピラー２との間に設けられており、したがって、ビット線ＢＬはＸ方向一方側に隣接する一連のシリコンピラー２と接続している。
セルトランジスタの動作について説明する。ある記憶素子に対して読み書きを行う場合、その記憶素子と接続されているシリコンピラー２のゲート電極であるワード線ＷＬを活性化させる。すると、シリコンピラー２の上端の不純物拡散領域４と下端の不純物拡散領域５との間にチャネル６ができ、ビット線ＢＬと記憶素子とが電気的に接続される。これにより、ビット線ＢＬを用いて記憶素子の読み書きができるようになる。
さて、ビット線ＢＬと不純物拡散領域５とを接続するための開口部８の大きさは、図２５及び図２６から明らかなように、最小加工寸法Ｆに比べて非常に小さい。したがって、背景技術による半導体記憶装置１には、開口部８の形成が難しいという問題がある。本実施の形態による半導体記憶装置は、このような問題に鑑み、ビット線ＢＬとシリコンピラーとを電気的に接続するための開口部の形成を容易化するものである。
以下、本実施の形態による半導体記憶装置の構造について説明する。
図１は、本実施の形態による半導体記憶装置１０の平面図である。また、図２，図３はそれぞれ、図１のＢ−Ｂ’線断面図，Ｃ−Ｃ’線断面図である。半導体記憶装置１０はＰ型のシリコン基板上に形成されるものであり、図１に示すように、２Ｆ間隔（中心距離）でマトリクス状に配置された多数のシリコンピラー１１を有している。これらシリコンピラー１１の間には、列方向（図１に示したＹ方向）に延伸する多数のビット線ＢＬと、行方向（図１に示したＸ方向）に延伸する多数のワード線ＷＬとが設けられる。ビット線ＢＬ、ワード線ＷＬのピッチはともに、背景技術と同じ２Ｆである。
シリコンピラー１１の側壁には、ゲート絶縁膜１２を介してゲート電極１３が形成される。ゲート電極１３の上端の一部分にはゲートコンタクト１４が設けられており、このゲートコンタクト１４により、ゲート電極１３とワード線ＷＬとが接続する。
ゲートコンタクト１４の配置について説明する。ゲートコンタクト１４は、図３に示すように、Ｙ方向に隣り合う２つのシリコンピラー１１のゲート電極間に設けられ、これらを互いに接続する。これにより、これら２つのシリコンピラー１１のゲート電極は、同一のワード線ＷＬに接続することになる。
また、ある行に属する一連のシリコンピラー１１に着目すると、ゲートコンタクト１４によって接続される相手は、１つずつ互いに異なる方向に位置するシリコンピラー１１となっている。これにより、ワード線ＷＬは、両側のシリコンピラー１１の側壁にそれぞれ形成されたゲート電極１３と１列おきに電気的に接続することになるとともに、隣り合うワード線ＷＬは、互いに１列ずつずれた位置にあるシリコンピラー１１の側壁に形成されたゲート電極１３と接続することになる。言い換えれば、各ワード線ＷＬが接続するゲート電極１３は、隣り合う他のワード線ＷＬとは異なるシリコンピラー１１の側壁に形成されたゲート電極１３となっている。
シリコンピラー１１の上端には、ソース・ドレイン領域の一方となるＮ型の不純物拡散領域１５が設けられている。この不純物拡散領域１５は、図２及び図３に示したエピタキシャル層１７及びコンタクトプラグ１８を介して記憶素子と電気的に接続している。なお、半導体記憶装置１０がＤＲＡＭ(Dynamic Random Access Memory)である場合、この記憶素子としてキャパシタを用いる。一方、半導体記憶装置１０がＰＲＡＭ(Phase change Random Access Memory)である場合、この記憶素子として相変化膜を用いる。図２及び図３には、記憶素子としてキャパシタを用いる例を示している。この場合、同図に示すようにコンタクトプラグ１８上には円筒形状の下部電極６０が設置され、その内部には、容量絶縁膜６１を介して上部電極６２が設置される。上部電極６２は、基準電位配線ＰＬに接続している。
シリコンピラー１１の下端には、露出したビット線ＢＬを取り囲むようにして、ソース・ドレイン領域の他方となるＮ型の不純物拡散領域１６が設けられている。
ビット線ＢＬと不純物拡散領域１６との接続について詳しく説明する。ビット線ＢＬは他の構成要素と絶縁分離するためにシリコン酸化膜１９で覆われているが、シリコン酸化膜１９は一部に開口部２０を有している。ビット線ＢＬと不純物拡散領域１６とは、この開口部２０を介して接続する。開口部２０は、図１に示すように、ビット線ＢＬから見て両側に隣接するシリコンピラー１１との間に１行おきに設けられている。したがって、ビット線ＢＬは、両側のシリコンピラー１１と１行おきに電気的に接続している。
また、ある列に属する一連のシリコンピラー１１に着目すると、開口部２０によって接続されるビット線ＢＬは、１つずつ互いに異なる方向に位置するビット線ＢＬとなっている。同じことをビット線ＢＬから見ると、隣り合うビット線ＢＬは、互いに１行ずつずれた位置にあるシリコンピラー１１と接続している。言い換えれば、各ビット線ＢＬが接続するシリコンピラー１１は、隣り合う他のビット線ＢＬと異なるシリコンピラー１１となっている。
以上の構成により実現されるセルトランジスタの動作について説明する。ある記憶素子に対して読み書きを行う場合、その記憶素子と接続されているシリコンピラー１１のゲート電極１３に接続しているワード線ＷＬを活性化させる。すると、これらのシリコンピラー１１の上端の不純物拡散領域１５と下端の不純物拡散領域１６との間に、図２に示したようなチャネル２１ができる。つまり、これらのシリコンピラー１１それぞれによって構成されるセルトランジスタがオン状態となる。したがって、これらのシリコンピラー１１に接続している記憶素子は、ビット線ＢＬと接続された状態になる。
図４は、セルトランジスタの動作について説明するための図であり、半導体記憶装置１０の模式的な平面図である。同図では、図１に示した構成要素のうち、シリコンピラー１１、ワード線ＷＬ、ゲートコンタクト１４、ビット線ＢＬ、及び開口部２０のみを抜き出して描いている。また、同図中では、シリコンピラー１１（同図では、ゲート絶縁膜１２、ゲート電極１３も含めて、１つの四角形で表している。）、ワード線ＷＬ、ビット線ＢＬの符号に下付きの添え字を付している。以下の図４の説明では、この添え字を引用することにより、これらを特定することにする。
図４の例において例えばワード線ＷＬ３を活性化すると、シリコンピラー１１２１，１１２３，１１３１，１１３３においてチャネル２１（図２）が形成される。つまり、シリコンピラー１１２１，１１２３，１１３１，１１３３それぞれによって構成されるセルトランジスタがオン状態となる。したがって、シリコンピラー１１２１，１１２３，１１３１，１１３３はそれぞれ、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と電気的に接続される。つまり、１つのビット線ＢＬに１つの記憶素子が接続されることになるので、ビット線ＢＬを用いて記憶素子の読み書きができるようになる。
以上説明したように、半導体記憶装置１０では、ビット線ＢＬとシリコンピラー１１とが接続する部分において、図２６に示したような片側のみの開口部を設ける必要がない。具体的には、半導体記憶装置１０では、ビット線ＢＬとシリコンピラー１１とが接続する部分において、ビット線ＢＬは両側のシリコンピラー１１と接続するので、図２に示したように、上面を除く全面を開口部とすることができる。したがって、開口部の形成が容易になる。
また、ビット線ＢＬを両側のシリコンピラー１１と一行おきに電気的に接続し、かつワード線ＷＬを両側のシリコンピラー１１の側壁にそれぞれ形成されたゲート電極１３と１列おきに接続するようにしたので、上記したように、ビット線ＢＬを用いて記憶素子の読み書きができる。したがって、半導体記憶装置１０では、メモリセルの選択及び読み書きを好適に実施できることになる。
次に、半導体記憶装置１０の製造方法について、図５〜図２２を参照しながら説明する。なお、図５〜図２２のうち、図５，図６，図１６，図１８は、半導体記憶装置１０の平面図である。この４つの図以外の各図は、図１中のＤ線に沿う断面図を含む、半導体記憶装置１０の側斜視断面図である。
まず、図５及び図６はそれぞれ、シリコンピラー１１を形成するための第１及び第２のマスクパターンを示す図である。シリコンピラー１１は、これら第１及び第２のマスクパターンを用いて、いわゆるダブルパターニング法により形成される。
図５に一点鎖線で示した矩形の領域１１ｐは、シリコンピラー形成領域を示している。図５に示すように、第１のマスクパターンは、シリコンピラー形成領域１１ｐをＸ方向に２つずつマスクするための複数のサブマスクパターン３０（３Ｆ×Ｆのパターン）を有する。各サブマスクパターン３０は、Ｙ方向に隣り合う２つのシリコンピラー形成領域１１ｐを、互いに逆方向のシリコンピラー形成領域１１ｐとともにマスクする。
一方、第２のマスクパターンは、図６に示すように、ビット線配線領域以外の領域をマスクするものであり、具体的には幅Ｆ，間隔Ｆの縞状パターン３１を有する。なお、図６に一点鎖線で示した矩形の領域３０は、図５に示したサブマスクパターン３０である。
初めに、Ｐ型のシリコン基板上に薄いシリコン酸化膜を介してシリコン窒化膜を堆積させ、図５に示した第１のマスクパターン状にパターニングする。具体的には、図５に示すように、Ｘ方向に３Ｆの長さを有し、Ｙ方向にＦの長さを有するパターン３０を、Ｘ方向Ｙ方向ともに間隔Ｆで、マトリクス状に形成する。なお、隣り合う行では、Ｘ方向に２Ｆずつずらしてパターン３０を形成する。
次に、シリコン基板を、深さ２００ｎｍ程度（第１の深さ）まで選択的にエッチングする。その結果、ＸＹ平面内の断面が１Ｆ×３Ｆの大きさであるシリコンピラー１１ａが形成される。その後、図７に示すように、シリコンピラー１１ａの間をシリコン酸化膜１９（絶縁層）で埋め、ＣＭＰ(Chemical Mechanical Polishing)法などによって表面を平坦化する。
次に、再度薄いシリコン酸化膜を介してシリコン窒化膜を堆積させ、図６に示した第２のマスクパターン状にパターニングする。具体的には、図６に示すように、幅Ｆ，間隔Ｆの縞状パターン３１を形成する。なお、縞の長手方向はＹ方向とする。
次に、パターン３０、シリコン酸化膜１９、及びシリコン基板を、シリコンピラー１１ａの下端から５０ｎｍの深さ（第２の深さ）までエッチングする。このエッチングでは、シリコン窒化膜、シリコン酸化膜、シリコン基板を等速でエッチングする必要があるが、これは複数ステップを有するドライエッチング法によって実現する。エッチングの結果、図８に示すように、ＸＹ平面内の断面が１Ｆ×１Ｆの大きさであるシリコンピラー１１が、図１に示したようなマトリクス状に形成される。そして、Ｘ方向に隣り合う２つのシリコンピラー１１の下部にはこれらを接続するシリコンブリッジ１１ｂが形成され、さらに、Ｙ方向に隣り合う２つのシリコンピラー１１は、互いに逆方向のシリコンピラー１１とシリコンブリッジ１１ｂにより接続されることになる。
次に、表面の熱酸化を行い、図９に示すように全面にシリコン酸化膜３３を形成する。このシリコン酸化膜３３は、表面保護のために形成するものである。続いて、窒化シリコンを堆積し、エッチバックを行うことで、シリコンピラー１１の側壁に厚さ５ｎｍ程度のサイドウォール窒化膜３４（絶縁膜）を形成する。なお、図９においてサイドウォール窒化膜３４の上端がシリコン酸化膜３３の上面よりも低い位置にあるが、これはプロセスの結果として生ずる形状である。
次に、サイドウォール窒化膜３４をストッパーとして用いてシリコン酸化膜１９及びシリコン基板のエッチングを行うことにより、シリコンピラー１１の間に、図１０に示すような、シリコンブリッジ１１ｂ内及びシリコン酸化膜１９内を貫いてＸ方向に延伸する溝３５（ビットトレンチ）を形成する。このエッチングでも、シリコン酸化膜とシリコン基板とを等速でエッチングする必要があるので、複数ステップを有するドライエッチング法を用いる。
溝３５を形成したら、次にこの溝３５の中に、ビット線ＢＬとなる高濃度ポリシリコン３６（高濃度の不純物がドープされたドープドポリシリコン。）を成膜し、エッチバックする。このとき、ポリシリコンからの不純物拡散により、高濃度ポリシリコン３６周辺のシリコンピラー１１内に、Ｎ型の不純物拡散領域１６が形成される。その後、図１１に示すように、高濃度ポリシリコン３６の表面を酸化し、ビット線ＢＬと上層とを分離するためのシリコン酸化膜３７を形成する。
以上の工程が完了したら、シリコン酸化膜３３、サイドウォール窒化膜３４、及び縞状パターン３１（第２のマスクパターン）を除去する。そして、図１２に示すように、シリコンピラー１１の間にシリコン酸化膜３８を埋め込み、ＣＭＰ法などによりパターン３０（第１のマスクパターン）の表面が露出する程度に平坦化する。
次に、ゲート電極を形成するために、シリコン酸化膜３８の全面エッチバックを行う。このとき、図１３に示すように、厚さβ程度のシリコン酸化膜３８（絶縁膜）を残すようにする。このシリコン酸化膜３８は、ビット線ＢＬと上層とを分離するというシリコン酸化膜３７と同様の目的の他、ビット線ＢＬ形成の際に行った異種材料のエッチングにより生じた段差を吸収する目的で形成されるものである。βの具体的な値は、例えば２０ｎｍである。
次に、シリコンピラー１１の側面を酸化し、図１４に示すようにゲート絶縁膜１２を形成する。そして、全面にポリシリコンを成膜してエッチバックすることにより、シリコンピラー１１の周囲に、図１４に示すようなゲート電極１３を形成する。なお、ゲート電極１３の膜厚は、隣り合うシリコンピラー１１間でゲート電極１３が接触することのないような値（ゲート電極１３の分離が確保されるような値）に設定する。具体的な例を挙げると、例えば最小加工寸法Ｆが４０ｎｍである場合、ゲート電極１３の膜厚は１５ｎｍとすることが好適である。
次に、図１５に示すように、シリコンピラー１１間の空間にシリコン酸化膜３９を埋め込み、ＣＭＰ法などによりパターン３０（第１のマスクパターン）の表面が露出する程度に平坦化する。そして、シリコン酸化膜３９のエッチバックにより図１５に示すようなゲートコンタクト穴４０を形成し、その内部に窒化チタンとタングステンの積層膜を成膜し、エッチバックすることによってゲートコンタクト１４を形成する。このゲートコンタクト１４は、Ｙ方向に隣り合う２つのシリコンピラー１１の側壁にそれぞれ形成されたゲート電極１３を、Ｘ方向及びＹ方向それぞれについて１列おきに接続する。
なお、シリコン酸化膜３９のエッチバックには、図１６に示すマスクパターンを用いる。このマスクパターンはゲートコンタクト穴４０を形成するためのサブマスクパターンを有しており、例えばフォトリソグラフィー法によって形成するものである。なお、図１６のマスクパターンを用いて露光を行う際には、ハッチングされていない領域がマスクされるように露光することになる。
次に、ゲートコンタクト穴４０をシリコン酸化膜で埋め、このシリコン酸化膜とシリコン酸化膜３９とをエッチバックすることにより、シリコンピラー１１の間に、図１７に示すようなＹ方向に延伸する溝４２を形成する。このエッチバックには、図１８に示す幅Ｆ，間隔Ｆの縞状パターンを有するマスクパターンを用いる。縞状パターンの長手方向はＸ方向である。また、溝４２の深さは、ゲートコンタクト１４の表面が露出する程度とする。そして、全面にシリコン酸化膜を積層してエッチバックすることにより、溝４２の側壁に、図１７に示すようなサイドウォール酸化膜４３を形成する。このサイドウォール酸化膜４３を形成するのは、後の工程（図１９）でパターン３０を除去する際、穴の内面にワード線材料が露出するのを防止するためである。さらに、溝４２の内部にワード線ＷＬとなる配線材料４４（ポリシリコンや窒化チタンとタングステンの積層膜など。）を成膜し、エッチバックする。これにより、ゲートコンタクト１４と電気的に接続するワード線ＷＬが形成される。
次に、図１９に示すように、溝４２内部をシリコン酸化膜４５で埋め、ＣＭＰ法などにより平坦化する。その後、パターン３０を構成するシリコン窒化膜を熱燐酸を用いたウェットエッチングにより除去し、その結果生じた穴の内部にサイドウォール窒化膜４６をエッチバックにより形成する。このエッチバックでは、図２０に示すように、シリコンピラー１１の上面に形成されているシリコン酸化膜（パターン３０を構成するシリコン酸化膜）も除去されるようにする。そして、シリコンピラー１１の上面からシリコンのエピタキシャル結晶成長を行ってエピタキシャル層１７を形成する。さらに、イオン注入によってシリコンピラー１１の上端にＮ型の不純物拡散領域１５を形成する。
次に、図２１に示すように、シリコン酸化膜４７を成膜し、容量コンタクト形成のためのコンタクトホール４８を形成する。そして、このコンタクトホール４８にタングステンなどの容量コンタクト材料を埋め込むことにより、図２２に示すようにコンタクトプラグ１８を形成する。その後、さらに上層にセルキャパシタを形成することにより、メモリセルが完成する。
以上説明した製造方法によれば、ビット線ＢＬとシリコンピラー１１とを接続するための開口部を、容易に形成できる。
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
例えば、上記実施の形態ではビット線ＢＬに高濃度ポリシリコンを用いたが、金属材料によりビット線ＢＬを構成することも可能である。この場合、図１０に示した状態においてシリコンウエットエッチングを行うことで、図２３に示すように、シリコン酸化膜１９がない部分の溝３５を広げる。そして、図２４に示すように、その部分の内壁面をポリシリコン膜４９で覆う。具体的には、全面に高濃度ポリシリコンを成膜し、サイドウォール窒化膜３４を利用してエッチングを行うことで、ポリシリコン膜４９を形成する。このとき、ポリシリコンからの不純物拡散により、高濃度ポリシリコン３６周辺のシリコンピラー１１内に、不純物拡散領域１６が形成される。
その後、溝３５の中にビット線ＢＬとなる金属材料（タングステンなど。）を成膜し、エッチバックすることにより、ビット線ＢＬを形成する。そして、シリコン酸化膜３３、サイドウォール窒化膜３４、及び縞状パターン３１（第２のマスクパターン）を除去し、シリコンピラー１１の間にシリコン酸化膜３８を埋め込み、ＣＭＰ法などによりパターン３０（第１のマスクパターン）の表面が露出する程度に平坦化する。以降の工程は、図１３以降の工程と同様である。
なお、ポリシリコン膜４９と上記金属材料の間にシリサイド及び金属窒化物を形成することとしてもよい。この場合、ＣＶＤ法によりチタンなどの高融点金属材料をポリシリコン膜４９上に堆積することでシリサイドを形成し、さらにアンモニア雰囲気とすることで金属窒化物（窒化チタン）を形成する。そして、その上にタングステンなどの金属材料を成膜すればよい。このようにシリサイドを用いることで、ビット線ＢＬの直流抵抗を低減することができる。
また、ポリシリコンを用いずにビット線ＢＬを構成することも可能である。この場合、図２２の状態でリン処理を行い、気相から直接シリコン基板に不純物を拡散させることにより、不純物拡散領域１６を形成する。その後は、上記と同様にして、溝３５内にシリサイド、窒化チタン、及びタングステンを形成することで、ビット線ＢＬを形成することになる。
ＢＬ ビット線
Ｆ 最小加工寸法
ＰＬ 基準電位配線
ＷＬ ワード線
１０ 半導体記憶装置
１１，１１ａ シリコンピラー
１１ｂ シリコンブリッジ
１２ ゲート絶縁膜
１３ ゲート電極
１４ ゲートコンタクト
１５，１６ 不純物拡散領域
１７ エピタキシャル層
１８ コンタクトプラグ
１９ 絶縁膜
１９，３３，３７〜３９ シリコン酸化膜
２０ 開口部
２１ チャネル
３０ 第１のマスクパターン
３１ 第２のマスクパターン
３４ サイドウォール窒化膜
３５，４２ 溝
３６ 高濃度ポリシリコン
４０ ゲートコンタクト穴
４３ サイドウォール酸化膜
４４ 配線材料
４５ シリコン酸化膜
４６ サイドウォール窒化膜
４７ シリコン酸化膜
４９ ポリシリコン膜
６０ 下部電極
６１ 容量絶縁膜
６２ 上部電極
Ｆ 最小加工寸法
ＰＬ 基準電位配線
ＷＬ ワード線
１０ 半導体記憶装置
１１，１１ａ シリコンピラー
１１ｂ シリコンブリッジ
１２ ゲート絶縁膜
１３ ゲート電極
１４ ゲートコンタクト
１５，１６ 不純物拡散領域
１７ エピタキシャル層
１８ コンタクトプラグ
１９ 絶縁膜
１９，３３，３７〜３９ シリコン酸化膜
２０ 開口部
２１ チャネル
３０ 第１のマスクパターン
３１ 第２のマスクパターン
３４ サイドウォール窒化膜
３５，４２ 溝
３６ 高濃度ポリシリコン
４０ ゲートコンタクト穴
４３ サイドウォール酸化膜
４４ 配線材料
４５ シリコン酸化膜
４６ サイドウォール窒化膜
４７ シリコン酸化膜
４９ ポリシリコン膜
６０ 下部電極
６１ 容量絶縁膜
６２ 上部電極
Claims (14)
- マトリクス状に配置され、それぞれの側壁にゲート絶縁膜を介してゲート電極が形成され、かつそれぞれの上端が記憶素子と電気的に接続される複数のシリコンピラーと、
各シリコンピラーの間を互いに直交する方向に配線されたビット線及びワード線とを備え、
前記ビット線は、両側のシリコンピラーの下端と、１行おきに電気的に接続し、
前記ワード線は、両側のシリコンピラー側壁にそれぞれ形成されたゲート電極と、１列おきに電気的に接続し、
前記ビット線は、隣り合う他のビット線とは異なるシリコンピラーに接続し、
前記ワード線は、隣り合う他のワード線とは異なるシリコンピラーの側壁に形成されたゲート電極に接続することを特徴とする半導体記憶装置。 - マトリクス状に配置され、それぞれの側壁にゲート絶縁膜を介してゲート電極が形成され、かつそれぞれの上端が記憶素子と電気的に接続される複数のシリコンピラーと、
各シリコンピラーの間を互いに直交する方向に配線されたビット線及びワード線とを備え、
前記ビット線は、両側のシリコンピラーの下端と、１行おきに電気的に接続し、
前記ワード線は、両側のシリコンピラー側壁にそれぞれ形成されたゲート電極と、１列おきに電気的に接続し、
隣り合うビット線は、互いに１行ずつずれた位置にあるシリコンピラーに接続し、
隣り合うワード線は、互いに１列ずつずれた位置にあるシリコンピラーの側壁に形成されたゲート電極に接続することを特徴とする半導体記憶装置。 - 直交する第１のビット線及び第１のワード線と、
それぞれの側壁にゲート絶縁膜を介してゲート電極が形成され、かつそれぞれの上端が記憶素子と電気的に接続される第１乃至第４のシリコンピラーとを備え、
前記第１及び第２のシリコンピラーは、前記第１のビット線を挟んで隣り合い、
前記第３及び第４のシリコンピラーは、前記第１のビット線を挟んで隣り合い、
前記第１及び第３のシリコンピラーは、前記第１のワード線を挟んで隣り合い、
前記第２及び第４のシリコンピラーは、前記第１のワード線を挟んで隣り合い、
前記第１のビット線は前記第３及び第４のシリコンピラーの下端と電気的に接続し、
前記第１のワード線は前記第１及び第３のシリコンピラーの側壁にそれぞれ形成されたゲート電極と電気的に接続することを特徴とする半導体記憶装置。 - 前記第１のビット線に平行な第２のビット線と、
それぞれの側壁にゲート絶縁膜を介してゲート電極が形成され、かつそれぞれの上端が記憶素子と電気的に接続される第５及び第６のシリコンピラーとをさらに備え、
前記第１及び第２のビット線は、前記第２及び第４のシリコンピラーを挟んで隣り合い、
前記第２及び第５のシリコンピラーは、前記第２のビット線を挟んで隣り合い、
前記第４及び第６のシリコンピラーは、前記第２のビット線を挟んで隣り合い、
前記第５及び第６のシリコンピラーは、前記第１のワード線を挟んで隣り合い、
前記第２のビット線は前記第２及び第５のシリコンピラーの下端と電気的に接続し、
前記第１のワード線は前記第１、第３、第５、及び第６のシリコンピラーの側壁にそれぞれ形成されたゲート電極と電気的に接続することを特徴とする請求項３に記載の半導体記憶装置。 - 前記第１のワード線に平行な第２のワード線と、
側壁にゲート絶縁膜を介してゲート電極が形成され、かつ上端が記憶素子と電気的に接続される第７のシリコンピラーとをさらに備え、
前記第１及び第２のワード線は、前記第３、第４、及び第６のシリコンピラーを挟んで隣り合い、
前記第７のシリコンピラーは、前記第１及び第２のビット線の間に位置し、
前記第４及び第７のシリコンピラーは、前記第２のワード線を挟んで隣り合い、
前記第２のビット線は前記第２、第５、及び第７のシリコンピラーの下端と電気的接続し、
前記第２のワード線は前記第４及び第７のシリコンピラーの側壁にそれぞれ形成されたゲート電極と電気的に接続することを特徴とする請求項４に記載の半導体記憶装置。 - ワード線延伸方向に隣り合う２つのシリコンピラーの下部を接続するシリコンブリッジを有し、ビット線延伸方向に隣り合う２つのシリコンピラーが、互いに逆方向のシリコンピラーと前記シリコンブリッジにより接続されるマトリクス状のシリコンピラー群を形成するとともに、シリコンピラー間のビット線配線領域に少なくとも前記シリコンブリッジの上面と同じ高さまで絶縁層を形成する第１の工程と、
前記ビット線配線領域をエッチングすることにより、前記シリコンブリッジ内及び前記絶縁層内を貫くビットトレンチを形成する第２の工程と、
前記ビットトレンチ内にビット線を形成する第３の工程とを備えることを特徴とする半導体記憶装置の製造方法。 - 前記第１の工程は、
各シリコンピラー及び各シリコンブリッジの形成領域をマスクする第１のマスクパターンを用い、第１の深さまでシリコン基板をエッチングする工程と、
前記エッチングにより形成された溝を埋める絶縁層を形成する工程と、
前記ビット線配線領域以外の領域をマスクする第２のマスクパターンを用い、前記第１の深さより浅い第２の深さまで、前記絶縁層が形成された前記シリコン基板をエッチングする工程とを備えることを特徴とする請求項６に記載の半導体記憶装置の製造方法。 - 前記第２の工程は、各シリコンピラーの側壁にサイドウォール絶縁膜を形成する工程を含み、前記サイドウォール絶縁膜の形成後に、前記ビット線配線領域をエッチングすることを特徴とする請求項６又は７に記載の半導体記憶装置の製造方法。
- 各シリコンピラーの前記ビット線上方の側壁に、前記ビット線との間に絶縁膜を介して、ゲート絶縁膜及びゲート電極を形成する第４の工程と、
ビット線延伸方向に隣り合う２つのシリコンピラーの側壁にそれぞれ形成された前記ゲート電極を、ビット線延伸方向及びワード線延伸方向それぞれについて１列おきに接続するゲートコンタクトを形成する第５の工程と、
前記ゲートコンタクトと電気的に接続するワード線を形成する第６の工程とを備えることを特徴とする請求項６乃至８のいずれか一項に記載の半導体記憶装置の製造方法。 - 各シリコンピラーの上部に拡散層を形成する第７の工程をさらに備えることを特徴とする請求項９に記載の半導体記憶装置の製造方法。
- シリコンピラー形成領域をワード線延伸方向に２つずつマスクするための複数のサブマスクパターンを有し、かつ各サブマスクパターンがビット線延伸方向に隣り合う２つのシリコンピラー形成領域を、互いに逆方向のシリコンピラー形成領域とともにマスクする第１のマスクパターンを用い、第１の深さまでシリコン基板をエッチングする第１の工程と、
前記エッチングにより形成された溝を埋める絶縁層を形成する第２の工程と、
ビット線配線領域以外の領域をマスクする第２のマスクパターンを用い、前記第１の深さより浅い第２の深さまで、前記絶縁層が形成された前記シリコン基板をエッチングする第３の工程と、
前記ビット線配線領域をエッチングすることにより、前記シリコン基板内及び前記絶縁層内にビットトレンチを形成する第４の工程と、
前記ビットトレンチ内にビット線を形成する第５の工程とを備えることを特徴とする半導体記憶装置の製造方法。 - 前記第４の工程は、前記第１乃至第３の工程により形成された各シリコンピラーの側壁にサイドウォール絶縁膜を形成する工程を含み、前記サイドウォール絶縁膜の形成後に、前記ビット線配線領域をエッチングすることを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
- 各シリコンピラーの前記ビット線上方の側壁に、前記ビット線との間に絶縁膜を介して、ゲート絶縁膜及びゲート電極を形成する第６の工程と、
ビット線延伸方向に隣り合う２つのシリコンピラーの側壁にそれぞれ形成された前記ゲート電極を、ビット線延伸方向及びワード線延伸方向それぞれについて１列おきに接続するゲートコンタクトを形成する第７の工程と、
前記ゲートコンタクトと電気的に接続するワード線を形成する第８の工程とを備えることを特徴とする請求項１１又は１２に記載の半導体記憶装置の製造方法。 - 各シリコンピラーの上部に拡散層を形成する第９の工程をさらに備えることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009065907A JP5522622B2 (ja) | 2009-03-18 | 2009-03-18 | 半導体記憶装置及びその製造方法 |
| US12/726,920 US8415738B2 (en) | 2009-03-18 | 2010-03-18 | Semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009065907A JP5522622B2 (ja) | 2009-03-18 | 2009-03-18 | 半導体記憶装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2010219386A JP2010219386A (ja) | 2010-09-30 |
| JP2010219386A5 JP2010219386A5 (ja) | 2012-02-23 |
| JP5522622B2 true JP5522622B2 (ja) | 2014-06-18 |
Family
ID=42736764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009065907A Expired - Fee Related JP5522622B2 (ja) | 2009-03-18 | 2009-03-18 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8415738B2 (ja) |
| JP (1) | JP5522622B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5350681B2 (ja) * | 2008-06-03 | 2013-11-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2010219326A (ja) * | 2009-03-17 | 2010-09-30 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| KR101607265B1 (ko) * | 2009-11-12 | 2016-03-30 | 삼성전자주식회사 | 수직 채널 트랜지스터의 제조방법 |
| US8467220B2 (en) * | 2010-01-14 | 2013-06-18 | Jai Hoon Sim | DRAM device and manufacturing method thereof |
| US20110254085A1 (en) * | 2010-04-16 | 2011-10-20 | Hynix Semiconductor Inc. | Semiconductor integrated circuit device having reduced unit cell area and method for manufacturing the same |
| WO2012121265A1 (en) | 2011-03-10 | 2012-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and method for manufacturing the same |
| JP2013026382A (ja) * | 2011-07-20 | 2013-02-04 | Elpida Memory Inc | 半導体装置の製造方法 |
| WO2014084006A1 (ja) * | 2012-11-27 | 2014-06-05 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| US9240346B2 (en) * | 2013-03-14 | 2016-01-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Double patterning method |
| KR20140129787A (ko) * | 2013-04-30 | 2014-11-07 | 에스케이하이닉스 주식회사 | 하드마스크구조물 및 그를 이용한 반도체장치의 미세 패턴 형성 방법 |
| US20150097228A1 (en) * | 2013-10-07 | 2015-04-09 | Nanya Technology Corporation | Method for manufacturing semiconductor device |
| US9397094B2 (en) * | 2014-09-25 | 2016-07-19 | International Business Machines Corporation | Semiconductor structure with an L-shaped bottom plate |
| US10083877B1 (en) * | 2017-10-25 | 2018-09-25 | Sandisk Technologies Llc | Vertical field effect transistors including two-tier select gates and method of making the same |
| KR20230079124A (ko) * | 2020-10-05 | 2023-06-05 | 도쿄엘렉트론가부시키가이샤 | 산화물 반도체 물질을 갖는 반도체 디바이스의 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2518147B2 (ja) * | 1993-04-02 | 1996-07-24 | 日本電気株式会社 | 半導体メモリ装置とその製造方法 |
| EP0899790A3 (de) * | 1997-08-27 | 2006-02-08 | Infineon Technologies AG | DRAM-Zellanordnung und Verfahren zu deren Herstellung |
| JP5600373B2 (ja) | 2007-05-17 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| US7842999B2 (en) * | 2007-05-17 | 2010-11-30 | Elpida Memory, Inc. | Semiconductor memory device and method of manufacturing the same |
| US7910986B2 (en) * | 2007-05-31 | 2011-03-22 | Elpida Memory, Inc. | Semiconductor memory device and data processing system |
| JP2008300623A (ja) | 2007-05-31 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
-
2009
- 2009-03-18 JP JP2009065907A patent/JP5522622B2/ja not_active Expired - Fee Related
-
2010
- 2010-03-18 US US12/726,920 patent/US8415738B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010219386A (ja) | 2010-09-30 |
| US8415738B2 (en) | 2013-04-09 |
| US20100237407A1 (en) | 2010-09-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5522622B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR102471722B1 (ko) | 반도체 메모리 장치 | |
| JP5679628B2 (ja) | 半導体装置及びその製造方法 | |
| US8372724B2 (en) | Device and manufacturing method thereof | |
| US20070284623A1 (en) | Semiconductor device having vertical channel transistor | |
| KR101073073B1 (ko) | 수직게이트를 구비한 반도체장치 및 그 제조 방법 | |
| US9209192B2 (en) | Semiconductor device and method of fabricating the same | |
| US20150371895A1 (en) | Method for manufacturing smeiconductor device | |
| WO2014123170A1 (ja) | 半導体装置及びその製造方法 | |
| TW201442210A (zh) | 半導體裝置及其製造方法 | |
| TW201448213A (zh) | 半導體裝置及其製造方法 | |
| JP5430981B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2010287716A (ja) | 半導体装置及びその製造方法 | |
| US9397044B2 (en) | Semiconductor device and method for forming the same | |
| TW202423259A (zh) | 半導體記憶體裝置 | |
| JP2012054453A (ja) | 半導体装置の製造方法 | |
| JP2011023652A (ja) | 半導体記憶装置 | |
| KR101218904B1 (ko) | 메모리 소자 및 이의 제조 방법 | |
| JP2010129972A (ja) | 半導体装置およびその製造方法 | |
| JP2015035619A (ja) | 半導体装置 | |
| TW201445704A (zh) | 半導體裝置及其製造方法 | |
| JP2013243342A (ja) | 半導体装置およびその製造方法 | |
| JP2010080755A (ja) | 半導体装置 | |
| JP2013175584A (ja) | 半導体装置の製造方法 | |
| JP5902110B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120105 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120105 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130822 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131112 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131114 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140212 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140311 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140401 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5522622 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |