KR101607265B1 - 수직 채널 트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명은 수직 채널 트랜지스터의 제조방법에 관한 것으로, 기판 상에 액티브를 형성하고, 상기 액티브를 양분하여 상기 액티브의 양측 에지 각각에 수직 채널을 형성하고, 상기 수직 채널들 사이의 액티브 내에 매립 비트라인을 형성하고, 그리고 상기 수직 채널의 일측면과 접하는 워드라인을 형성하는 것을 포함할 수 있다. 상기 워드라인은 상기 수직 채널의 내측면과 접하도록 형성하거나, 상기 수직 채널의 외측면과 접하도록 형성하거나, 혹은 상기 수직 채널의 외측면과 접하되 곡선 형태를 가져 채널 길이가 확대되도록 형성할 수 있다.
반도체, 수직 채널 트랜지스터, 매립 비트라인

Description

수직 채널 트랜지스터의 제조방법{METHOD FOR FABRICATING VERTICAL CHANNEL TRANSISTOR}
본 발명은 트랜지스터의 제조방법에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터의 제조방법에 관한 것이다.
반도체 산업에서 트랜지스터, 비트라인 등은 다양한 제조기술에 의해 형성되고 있다. 이러한 제조기술의 하나로서 수평 채널을 갖는 모스 전계효과 트랜지스터를 형성하는 것이다. 반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 종래 수평 채널을 갖는 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.
본 발명의 목적은 전기적 특성이 우수한 수직 채널 트랜지스터를 제조할 수 있는 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 수직 채널 트랜지스터의 제조방법은 채널 길이를 재현성있게 확보할 수 있는 것을 하나의 특징으로 한다. 본 발명은 매립 비트라인의 저항을 낮춰 동작 속도를 향상시키는 것을 다른 특징으로 한다. 본 발명은 액티브 형성 후 금속 매립 비트라인을 형성하고, 스페이서 형태의 자기정렬 워드라인을 형성시켜 수직 채널의 안쪽면 혹은 바깥쪽면에 접하는 워드라인을 형성하는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 수직 채널 트랜지스터의 제조방법은, 기판 상에 액티브를 형성하고; 상기 액티브를 양분하여 상기 액티브의 양측 에지 각각에 수직 채널을 형성하고; 상기 수직 채널들 사이의 액티브 내에 매립 비트라인을 형성하고; 그리고 상기 수직 채널의 일측면과 접하는 워드라인을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 액티브를 형성하는 것은 상기 기판을 에칭하여 트렌치를 형성하고; 그리고 상기 트렌치를 절연물로 채워 상기 액티브를 정의하는 소자분리막을 형성하는 것을 포함하고, 상기 액티브는 센터 양측에 곡선 형태의 에지들을 가지는 아일랜드 형태로 형성될 수 있다.
본 실시예의 방법에 있어서, 상기 매립 비트라인을 형성하는 것은 상기 액티브의 센터 일부를 제거하여 상기 액티브의 센터 일부를 가로지르는 매립 비트라인 패턴을 정의하는 액티브 가지들을 형성하고; 상기 매립 비트라인 패턴의 아래에 다마신 매립 비트라인 패턴을 형성하고; 그리고 상기 다마신 매립 비트라인 패턴을 금속으로 채워 상기 매립 비트라인을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 수직 채널을 형성하는 것은 상기 액티브의 센터와 에지 중 어느 하나를 가로지르며 상기 액티브 가지의 일부와 오프셋되는 워드라인 패턴을 형성하여, 상기 워드라인 패턴과 오프셋되지 않은 상기 액티브 가지의 다른 일부를 상기 수직 채널로 형성할 수 있다.
본 실시예의 방법에 있어서, 상기 워드라인을 형성하는 것은 상기 워드라인 패턴 내에 게이트 절연막을 형성하고; 그리고 상기 워드라인 패턴 내에 상기 게이트 절연막을 사이에 두고 상기 수직 채널과 접하는 상기 워드라인을 형성하는 것을 포함하고, 상기 워드라인 패턴은 상기 액티브의 센터를 가로질러 형성되고, 상기 위드라인은 상기 액티브의 센터를 바라보는 상기 수직 채널의 내측면과 접하도록 형성될 수 있다.
본 실시예의 방법에 있어서, 상기 워드라인을 형성하는 것은 상기 워드라인 패턴 내에 게이트 절연막을 형성하고; 그리고 상기 워드라인 패턴 내에 상기 게이트 절연막을 사이에 두고 상기 수직 채널과 접하는 상기 워드라인을 형성하는 것을 포함하고, 상기 워드라인 패턴은 상기 액티브의 에지를 가로질러 형성되고, 상기 위드라인은 상기 액티브의 에지쪽을 바라보는 상기 수직 채널의 외측면과 접하도록 형성될 수 있다.
본 실시예의 방법에 있어서, 상기 매립 비트라인을 형성하는 것은 상기 액티브의 센터 일부를 제거하여 상기 액티브의 센터 일부를 가로지르는 매립 비트라인을 정의하며, 상기 액티브의 센터를 바라보는 직선 형태를 갖는 내측면과 상기 액티브의 에지의 곡선 형태를 갖는 외측면을 포함하는 수직 채널들을 형성하고; 상기 매립 비트라인 패턴의 아래에 다마신 매립 비트라인 패턴을 형성하고; 그리고 상기 다마신 매립 비트라인 패턴을 금속으로 채워 상기 매립 비트라인을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 워드라인을 형성하는 것은 상기 액티브의 에지를 가로지르되 상기 액티브의 에지와 오프셋되지 않는 워드라인 패턴을 형성하고; 상기 워드라인 패턴 내에 게이트 절연막을 형성하고; 그리고 상기 워드라인 패턴 내에 상기 게이트 절연막을 사이에 두고 상기 수직 채널과 접하는 상기 워드라인을 형성하는 것을 포함하고, 상기 워드라인 패턴은 상기 액티브의 에지의 곡선 형태를 따라 형성되고, 상기 위드라인은 상기 수직 채널의 외측면의 곡선 형태로 형성될 수 있다.
본 실시예의 방법에 있어서, 상기 수직 채널의 상하에 상하부 접합영역을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 매립 비트라인은 상기 워드라인 및 액티브 중 어느 하나와 직교하고, 다른 하나와 직교하지 않을 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 수직 채널 트랜지스터의 제조방법은, 기판 상에 제1 수평방향으로 연장된 아일랜드 형태를 가지며, 센터 양측에 에지를 가지는 수직한 액티브를 형성하고; 상기 액티브 센터를 제2 수평방향으로 가로지르는 매립 비트라인을 정의하며, 상기 액티브의 에지에서 수직한 액티브 가지를 형성하고; 상기 매립 비트라인 패턴의 아래에 상기 제2 수평방향으로 연장되는 다마신 매립 비트라인 패턴을 형성하고; 상기 다마신 매립 비트라 인 패턴을 금속으로 채워 상기 제2 수평방향으로 연장되는 매립 비트라인을 형성하고; 상기 매립 비트라인 패턴을 절연체로 채워 상기 제2 수평방향으로 연장되며 상기 매립 비트라인을 덮는 절연 필라를 형성하고; 상기 액티브를 제3 수평방향으로 가로지르는 워드라인 패턴을 정의하며, 상기 액티브 에지의 일부로 구성되는 수직 채널을 형성하고; 상기 워드라인 패턴 내에 게이트 절연막의 개재하에 상기 수직 채널의 일측면과 접하여 상기 제3 수평방향으로 연장되는 워드라인을 형성하고; 그리고 상기 수직 채널에 상기 워드라인에 의해 상하 이격된 상부 및 하부 접합영역들을 형성하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 매립 비트라인을 형성하는 것은 상기 다마신 매립 비트라인 패턴 내에 금속을 증착하는 것과; 상기 다마신 매립 비트라인 패턴에 의해 노출된 액티브를 실리사이드화 하는 것과; 그리고 상기 다마신 매립 비트라인 패턴에 불순물이 도핑된 폴리실리콘을 증착하고 상기 폴리실리콘을 실리사이드화하는 것 중에서 어느 하나를 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 워드라인 패턴을 형성하는 것은 상기 액티브 가지 중 상기 액티브 센터쪽 부분을 제거하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 수직 채널은 상기 워드라인 패턴에 의해 제거되어 상기 액티브 센터를 바라보는 내측면과, 상기 내측면과 반대면으로서 상기 액티브 에지를 바라보는 외측면을 포함하고; 상기 워드라인은 상기 수직 채널의 내측면에 접할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 워드라인 패턴을 형성하는 것은 상기 액티브 가지 중 상기 액티브 에지쪽 부분을 제거하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 수직 채널은 상기 워드라인 패턴에 의해 제거되어 상기 액티브 에지를 바라보는 외측면과, 상기 외측면의 반대면으로서 상기 액티브 센터를 바라보는 내측면을 포함하고; 상기 워드라인은 상기 수직 채널의 외측면과 접할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 제1 수평방향은 상기 제2 수평방향과는 직교하고, 상기 제3 수평방향과는 0° 에서 90° 사이의 각도로 경사질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 변형 실시예에 따른 수직 채널 트랜지스터의 제조방법은, 기판 상에 제1 수평방향으로 연장된 아일랜드 형태를 가지며, 센터 양측에 곡면의 에지를 가지는 수직한 액티브를 형성하고; 상기 액티브 센터를 제2 수평방향으로 가로지르며, 상기 액티브 에지를 수직 채널로 정의하는 매립 비트라인 패턴을 형성하고; 상기 매립 비트라인 패턴의 아래에 상기 제2 수평방향으로 연장되는 다마신 매립 비트라인 패턴을 형성하고; 상기 다마신 매립 비트라인 패턴을 금속으로 채워 상기 제2 수평방향으로 연장되는 매립 비트라인을 형성하고; 상기 매립 비트라인 패턴을 절연체로 채워 상기 제2 수평방향으로 연장되며 상기 매립 비트라인을 덮는 절연 필라를 형성하고; 상기 수직 채널을 제3 수평방향으로 가로지르되 상기 수직 채널과는 오프셋되지 아니하는 워드라인 패턴을 형성하고; 상기 워드라인 패턴 내에 게이트 절연막의 개재하에 상기 액티브 에지의 곡면을 따라 상기 제3 수평방향으로 연장되는 워드라인을 형성하고; 그리고 상기 수직 채널에 상기 워드라인에 의해 상하 이격된 상부 및 하부 접합영역들을 형성하는 것을 포함할 수 있다.
본 다른 변형 실시예의 방법에 있어서, 상기 수직 채널은 상기 매립 비트라인 패턴에 의해 제거되어 상기 액티브 센터를 바라보는 내측면과, 상기 내측면의 반대면으로서 상기 액티브 에지로 구성된 외측면을 포함하고; 상기 워드라인은 상기 수직 채널의 외측면과 접할 수 있다.
본 다른 변형 실시예의 방법에 있어서, 상기 제1 수평방향은 상기 제2 수평방향과는 0° 에서 90° 사이의 각도로 경사지고, 상기 제3 수평방향과는 직교할 수 있다.
본 발명에 의하면, 매립 비트라인의 저항을 낮출 수 있으며 채널 길이를 재현성있게 형성할 수 있는 효과가 있다.
이하, 본 발명에 따른 수직 채널 트랜지스터의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(장치 실시예 1)
도 1a는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 1a를 참조하면, 본 실시예의 수직 채널 트랜지스터(10: Vertical Channel Transistor)는 반도체 기판(100) 상에 C 방향으로 길다란 아일랜드 형태를 가지며 Z 방향으로 돌출된 액티브(110)와, C 방향과는 대체적으로 수직하게 교차하는 Y 방향으로 연장된 매립 비트라인(145)과, C 방향과 일정한 각도(α)로 경사진 X 방향으로 연장된 워드라인(180)을 포함할 수 있다. 워드라인 각도(α)는 0°에서 90°사이의 값, 일례로 45°일 수 있다. 본 실시예에 의하면, 매립 비트라인(145)은 액티브(110)와는 직교하지만 워드라인(180)과는 직교하지 아니할 수 있다. 매립 비트라인(145)과 워드라인(180)은 약 90°-α 각도로 교차할 수 있다.
액티브(110)는 두 개의 수직 채널(112)을 가지며, 두 개의 수직 채널(112) 사이에 두 개의 워드라인(180)이 배치될 수 있다. 수직 채널(112)은 워드라인(180)과 대면하는 내면(112a)과 그 반대면인 외면(112b)을 가질 수 있다. 내면(112a)은 액티브(110)의 안쪽을 바라보는 평면 형태이고, 외면(112b)은 액티브(110)의 바깥쪽을 바라보는 곡면 형태일 수 있다. 수직 채널(112)은 액티브(110) 중 일정 부분(110a)이 제거되어 형성될 수 있다. 그 일정 부분(110a)은 액티브(110)의 에지 일부분과 센터 부분을 포함할 수 있다.
수직 채널(112)의 내면(112a)과 워드라인(180) 사이에 게이트 절연막(170)이 배치된다. 워드라인(180)은 액티브(110)의 센터를 가로지르는 내부 워드라인(Inner W/L)이다. 본 실시예에 의하면, 수직 채널 트랜지스터(10)는 워드라인(180)이 액티브(110)의 센터에서 수직 채널(112)의 내면(112a)과 접하며 대략 45°경사지게 연장된 1 채널 구조를 가질 수 있다.
(장치 실시예 2)
도 1b는 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 1b를 참조하면, 본 실시예의 수직 채널 트랜지스터(12)는 반도체 기판(100) 상에 C 방향으로 길다란 아일랜드 형태를 가지며 Z 방향으로 돌출된 액티브(110)와, C 방향과는 대체적으로 수직하게 교차하는 Y 방향으로 연장된 매립 비트라인(145)과, C 방향과 일정 각도(α) 대략 45°각도로 교차하는 X 방향으로 연장된 워드라인(180)을 포함할 수 있다. 본 실시예에 의하면, 매립 비트라인(145)과 액티브(110)가 서로 직교하고, 워드라인(180)이 이들(145,110) 사이에서 경사진다.
액티브(110)는 두 개의 수직 채널(112)을 가지며, 수직 채널(112)의 바깥쪽에 워드라인(180)이 배치될 수 있다. 수직 채널(112)은 워드라인(180)과 대면하는 평면 형태의 외면(112b)과 그 반대면인 평면 형태의 내면(112a)을 가질 수 있다. 수직 채널(112)은 액티브(110) 중에서 일정 부분(110b)이 제거되어 형성될 수 있다. 그 일정 부분(110b)은 액티브(110)의 에지 일부분과 센터 부분을 포함할 수 있다.
수직 채널(112)의 외면(112b)과 워드라인(180) 사이에 게이트 절연막(170)이 배치된다. 워드라인(180)은 액티브(110)의 에지를 가로지르는 외부 워드라인(Outer W/L)이다. 본 실시예에 의하면, 수직 채널 트랜지스터(10)는 워드라인(180)이 액티브(110)의 에지와 일부 오프셋되어 수직 채널(112)의 외면(112b)과 접하며 대략 45°경사지게 연장된 1 채널 구조를 가질 수 있다.
(장치 실시예 3)
도 1c는 본 발명의 제3 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 1c를 참조하면, 본 실시예의 수직 채널 트랜지스터(14)는 반도체 기판(100) 상에 C 방향으로 길다란 아일랜드 형태를 가지며 Z 방향으로 돌출된 액티브(110)와, C 방향과는 대체적으로 수직하게 교차하는 Y 방향으로 연장된 매립 비트라인(145)과, C 방향과 일정 각도(α) 대략 45°각도로 교차하는 X 방향으로 연장된 워드라인(180)을 포함할 수 있다.
액티브(110)는 두 개의 수직 채널(111)을 가지며, 수직 채널(112)의 바깥쪽에 워드라인(180)이 배치될 수 있다. 수직 채널(111)은 워드라인(180)과 대면하는 곡면 형태의 외면(111b)과 그 반대면인 평면 형태의 내면(111a)을 가질 수 있다. 수직 채널(111)은 액티브(110) 중에서 일정 부분(110c)이 제거되어 형성될 수 있다. 그 일정 부분(110c)은 액티브(110)의 센터 부분을 포함할 수 있다.
수직 채널(111)의 외면(111b)과 워드라인(180) 사이에 게이트 절연막(170)이 배치된다. 워드라인(180)은 액티브(110)의 바깥쪽을 따라 곡선 형태를 가지도록 형성된 외부 워드라인(Outer W/L)이다. 본 실시예에 의하면, 수직 채널 트랜지스터(14)는 워드라인(180)이 액티브(110)의 에지 형태를 따라 형성되어 수직 채널(111)의 외면(111b)과 접하며 대략 45°경사지게 연장된 1 채널 구조를 가질 수 있다.
(방법 실시예 1)
도 2a 내지 8a는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 2b 내지 8b는 도 2a 내지 8a의 A-A'선을 절취한 단면도이고, 도 2c 내지 8c는 도 2a 내지 8a의 B-B'선을 절취한 단면도이다.
도 2a 내지 2c를 참조하면, 반도체 기판(100) 상에 복수개의 액티브(110)를 형성한다. 액티브(110)는 단면적으로 볼 때 반도체 기판(100)으로부터 수직 돌출된 형태, 즉 수직 방향(도 1a의 Z 방향)으로 연장된 필라 형태일 수 있다. 액티브(110)는 가로 방향(도 1a의 C 방향)의 장축과, 세로 방향(도 1a의 Y 방향)의 단축을 갖는 형태일 수 있다. 가령, 액티브(110)는 평면적으로 볼 때 양측 에지가 곡선 형태를 가지며 C 방향으로 길다란 아일랜드 형태일 수 있다.
액티브(110)는 반도체 기판(100)에 트렌치(119)를 형성하고, 그 트렌치(119)를 절연막(120)으로 매립하므로써 정의될 수 있다. 액티브(110)는 지그재그 형태로 배열될 수 있다. 일례로, 반도체 기판(100) 상에 하드 마스크(130)를 형성하고, 하드 마스크(130)를 마스크로 하는 건식 에칭으로 반도체 기판(100)의 일부를 제거하 여 트렌치(119)를 형성할 수 있다. 반도체 기판(100)은 단결정 실리콘 벌크 웨이퍼 혹은 소이(SOI) 기판일 수 있다. 액티브(110)는 단결정 실리콘으로 구성될 수 있다. 반도체 기판(100)은 제1 도전형 불순물, 가령 P 타입 불순물로 도핑되어 있을 수 있다. 절연막(120)은 실리콘산화막(예: SiO2), 실리콘질화막(예: SiN, SiON, Si3N4) 혹은 이들의 조합일 수 있다. 일례로, 절연막(120)은 실리콘산화막일 수 있다. 절연막(120)은 소자분리막으로 지칭될 수 있으며, 본 명세서에선 절연막(120)을 소자분리막으로 지칭하기로 한다.
반도체 기판(100) 상에 매립 비트라인 패턴(140: 이하, BBL 패턴)을 정의하기 위해 제1 마스크(132)를 형성할 수 있다. 제1 마스크(132)는 포토레지스트의 도포 및 패터닝으로 형성할 수 있다. 제1 마스크(132)는 반도체 기판(100) 상에서 Y 방향으로 연장되며, 액티브(110)의 에지를 덮어 액티브(110)의 센터를 노출시키는 라인 형태로 형성할 수 있다.
도 3a 내지 3c를 참조하면, 제1 마스크(132)를 이용한 에칭으로 BBL 패턴(140)을 형성한다. BBL 패턴(140)은 액티브(110)와 소자분리막(120)을 선택비없이 건식 에칭하여 형성할 수 있다. BBL 패턴(140)은 반도체 기판(100) 상에서 Y 방향으로 연장된 형태를 가질 수 있다. 일례로, BBL 패턴(140)은 액티브(110)의 센터를 Y 방향으로 제거하고, 이와 동시에 인접한 액티브(110) 사이의 소자분리막(120)을 Y 방향으로 제거하는 라인 형태로 형성될 수 있다. BBL 패턴(140)은 소자분리막(120)에 비해 얕은 깊이로 형성될 수 있다. BBL 패턴(140)에 의해 액티브(110)의 센터가 제거되어, 액티브(110)는 양측 에지에 Z 방향으로 돌출된 두 개의 가지(111)를 가지는 형태로 변형될 수 있다.
선택적으로, BBL 패턴(140)에 의해 노출된 액티브(110)에 하부 접합영역(102)을 형성할 수 있다. 하부 접합영역(102)은 제2 도전형 불순물, 가령 N 타입 불순물로 도핑되어 형성될 수 있다. 다른 예로, 하부 접합영역(102)은 후속 공정(예: 도 5a 내지 5c의 매립 비트라인 형성 공정)에서 형성될 수 있다.
다마신 BBL 패턴(142: 이하 D-BBL 패턴)을 정의하기 위해 BBL 패턴(140)의 내측벽에 라이너(150)를 형성할 수 있다. 라이너(150)는 소자분리막(120)과 상이한 절연물을 증착한 후 에치백하여 형성할 수 있다. 가령, 소자분리막(120)은 실리콘산화막이고, 라이너(150)는 실리콘질화막일 수 있다. 라이너(150)는 D-BBL 패턴(142)의 형성을 위한 에칭 공정시 액티브 가지(111)를 에칭 손상으로부터 보호할 수 있다. 제1 마스크(132)는 애싱 공정으로 제거할 수 있다.
도 4a 내지 4c를 참조하면, 반도체 기판(100) 상에 Y 방향으로 연장되는 D-BBL 패턴(142)을 형성한다. D-BBL 패턴(142)은 BBL 패턴(140)의 아래에 형성될 수 있다. 일례로, 하드 마스크(130)와 라이너(150)를 마스크로 이용하는 에칭 공정으로 BBL 패턴(140)의 바닥면을 이루는 액티브(110)와 소자분리막(120)을 제거하여 D-BBL 패턴(142)을 형성할 수 있다. D-BBL 패턴(142)은 소자분리막(120)에 비해 얕은 깊이로 형성될 수 있다. 다른 예로, 제1 마스크(132)를 이용한 에칭 공정으로 BBL 패턴(140)과 D-BBL(142)을 동시에 형성할 수 있다. 상기 에칭 공정은 이하의 다양한 실시예들에 적용될 수 있다.
도 5a 내지 5c를 참조하면, 반도체 기판(100) 상에 Y 방향으로 연장된 매립 비트라인(145)을 형성한다. 그리고, BBL 패턴(140)을 BBL 패턴(140)을 절연물로 채워넣어 Y 방향으로 연장되어 매립 비트라인(145)을 덮는 절연 필라(122)를 형성한다. 절연 필라(122)는 실리콘질화막으로 형성할 수 있다.
매립 비트라인(145)은 금속으로 형성할 수 있다. 일례로, D-BBL 패턴(142) 내에 금속(예: TiN)이 충분히 채워지도록 증착한 후 에치백하여 매립 비트라인(145)을 형성할 수 있다. 다른 예로, D-BBL 패턴(142)에 의해 노출된 액티브(110)에 불순물을 이온주입하여 하부 접합영역(102)을 형성한 후 금속의 증착과 에치백으로 매립 비트라인(145)을 형성할 수 있다. 또 다른 예로, D-BBL 패턴(142) 내에 불순물이 도핑된 실리콘을 증착하고, 이를 실리사이드 반응시켜(예: CoSiX) 실리사이드화된 매립 비트라인(145)을 형성할 수 있다. 실리사이드 반응시 실리콘에 도핑된 불순물이 액티브(110)로 이동되어 하부 접합영역(102)이 형성될 수 있다. 또 다른 예로, D-BBL 패턴(142)에 의해 노출된 액티브(110)를 실리사이드화시켜 금속(예: CoSiX)으로 구성된 매립 비트라인(145)을 형성할 수 있다. 또 다른 예로, 도 3a 내지 3c 단계에서 하부 접합영역(102)을 저농도로 형성한 경우, 본 단계에서 고농도 도핑으로 하부 접합영역(102)을 LDD 구조로 구현할 수 있다. 본 실시예에 의하면, 매립 비트라인(145)은 금속을 포함하므로써 폴리실리콘으로 구성된 경우에 비해 저항을 낮출 수 있다.
반도체 기판(100) 상에 워드라인 패턴(160: 이하 WL 패턴)을 정의하기 위해 제2 마스크(134)를 형성할 수 있다. 제2 마스크(134)는 포토레지스트의 도포 및 패터닝으로 형성할 수 있다. 제2 마스크(134)는 C 방향과 경사진 방향(도 1a의 X 방향)으로 연장되며 액티브 가지(111)의 바깥쪽 일부를 덮어 액티브 가지(111)의 안쪽 일부를 포함한 액티브(110)의 센터를 노출시키는 라인 형태로 형성할 수 있다. 액티브 가지(111)의 안쪽 일부는 액티브 가지(111) 중에서 워드라인 패턴(160)과 오프셋되는 부분을 의미한다.
도 6a 내지 6c를 참조하면, 제2 마스크(134)를 이용한 에칭으로 WL 패턴(160)을 형성한다. WL 패턴(160)은 매립 비트라인(145)과 대략 45°각도로 교차하는 X 방향으로 연장된 형태로 형성할 수 있다. 일례로, WL 패턴(160)은 소자분리막(120), 액티브 가지(111) 및 절연 필라(122)를 선택비없는 건식 에칭으로 제거하여 X 방향으로 연장된 라인 형태로 형성될 수 있다. WL 패턴(160)은 액티브(110)의 센터와 X 방향으로 오프셋된다. 액티브 가지(111)는 WL 패턴(160)에 의해 일부가 제거되어 수직 채널(112) 형태로 변형될 수 있다. 본 실시예에 의하면, 하나의 액티브(110)는 에지 바깥쪽에 수직 채널(112)을 가지도록 패터닝될 수 있다. 수직 채널(112)은 액티브 가지(111) 중에서 WL 패턴(160)에 오프셋되지 않아 제거되지 아니한 부분이다. 수직 채널(112)은 도 1a에서 설명한 바와 같이 내면은 평면 형태이고 외면은 곡면 형태를 가질 수 있다. 제2 마스크(134)는 애싱 공정으로 제거할 수 있다. 도시의 간결성을 위해 도 6a에선 라이너(150)를 생략하였다.
도 7a 내지 7c를 참조하면, 반도체 기판(100) 상에 X 방향으로 연장되는 게이트 절연막(170)과 워드라인(180)을 형성한다. 게이트 절연막(170)은 절연막으로 형성할 수 있다. 일례로, 게이트 절연막(170)은 WL 패턴(160)의 내측벽에 실리콘산화막을 증착하여 형성할 수 있다. 다른 예로, 게이트 절연막(170)은 WL 패턴(160)에 의해 노출된 수직 채널(112)을 열산화시켜 형성할 수 있다. 워드라인(180)은 도전막으로 형성할 수 있다. 일례로, 워드라인(180)은 WL 패턴(160) 내에 폴리실리콘 혹은 금속(예: TiN)을 증착하고 에치백하여 형성할 수 있다. 워드라인(180)은 에치백 공정을 적절히 제어하므로써 WL 패턴(160)과 거의 동일하거나 낮은 높이로 형성될 수 있다. 본 실시예에 의하면, 워드라인(180)은 그 폭(L)을 임의로 설정할 수 있어서, 채널 길이(L)의 재현성을 구현할 수 있다.
워드라인(180)은 액티브(110)에 대해 일정 각도(α)로 기울어져 있으므로 게이트 폭 혹은 채널 폭(W)은 X 방향의 길이로 정의될 수 있다. 워드라인(180)은 액티브(110)의 센터를 X 방향으로 가로지르며, 두 개의 수직 채널(112) 사이에 배치되는 형태로 형성될 수 있다. 워드라인(180)과 액티브(110) 사이의 각도(α), 즉 워드라인 각도(α)는 임의적으로 설정할 수 있다. 워드라인 각도(α)의 크기에 따라 채널 폭(W)은 달라질 수 있다. 예컨대, 워드라인 각도(α)가 커질수록 채널 폭(W)이 작아질 수 있다.
도 8a 내지 8c를 참조하면, WL 패턴(160) 내에 절연막(124)을 형성한다. 절연막(124)은 실리콘산화막, 실리콘질화막 혹은 이들의 조합일 수 있다. 에치백 혹은 CMP 등으로 하드 마스크(130)를 제거하여 수직 채널(112)이 노출되도록 한다. 수직 채널(112)의 상부에 가령 N 타입 불순물을 이온주입하여 상부 접합영역(104)을 형성한다. 본 실시예에 의하면, 반도체 기판(100) 중에서 수직 채널(112)만이 노출되므로 이온주입은 자기정렬적으로 진행될 수 있다. 상부 접합영역(104)은 저농도 도핑과 고농도 도핑으로 LDD 구조로 형성할 수 있다. 본 실시예에 의하면, 인접한 2개의 매립 비트라인(145)간의 피치가 2F이고, 인접한 2개의 액티브(110)간의 피치가 2F인 경우, 하나의 메모리 셀(19)이 차지하는 면적은 4F2일 수 있다.
상기 일련의 공정에 의하면, 아일랜드 형태의 액티브(110)가 형성되고, 액티브(110)의 센터를 가로지르는 매립 비트라인(145)이 형성되고, 액티브(110)는 두 개의 수직 채널(112)을 가지도록 패터닝되고, 수직 채널(112)의 안쪽에 경사지게 연장되는 워드라인(180)이 형성된다. 이로써, 도 1a에 도시된 1 채널 구조의 수직 채널 트랜지스터(10)가 구현될 수 있다.
수직 채널 트랜지스터(10)는 셀 영역은 물론 페리 영역에 활용될 수 있다. 수직 채널 트랜지스터(10)는 메모리 소자는 물론 로직 소자에 활용될 수 있다. 일례로, 수직 채널 트랜지스터(10)는 이하에서 설명한 바와 같이 디램(DRAM)을 제조하는데 채택될 수 있다.
(수직 채널 트랜지스터의 응용예)
도 9a는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 구비한 디램 메모리 소자를 도시한 평면도이고, 도 9b는 도 9a의 A-A'선을 절취한 단면도이고, 도 9c는 도 9a의 B-B'선을 절취한 단면도이다.
도 9a 내지 9c를 참조하면, 디램 소자(1)는 수직 채널 트랜지스터(10)와 캐 패시터(90)를 포함할 수 있다. 캐패시터(90)는 하부 전극(92)과 상부 전극(96) 사이에 유전막(94)이 샌드위치된 실린더 구조를 가질 수 있다. 하부 전극(92)은 콘택(80)을 통해 수직 채널(112)의 상부 접합영역(104)과 전기적으로 연결될 수 있다. 다른 예로, 수직 채널 트랜지스터(10)는 게이트 절연막(170)을 캐리어를 트랩할 수 있는 ONO 막으로 대체하여 불휘발성 메모리 소자로 활용될 수 있다. 또 다른 예로, 워드라인(180)과 매립 비트라인(145) 사이에 상변환 물질막을 형성하므로써 상변화 메모리 소자(PRAM)로 활용될 수 있다.
(방법 실시예 2)
도 10a 내지 13a는 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 10b 내지 13b는 도 10a 내지 13a의 A-A'선을 절취한 단면도이고, 도 10c 내지 13c는 도 10a 내지 13a의 B-B'선을 절취한 단면도이다. 설명의 간결성을 위해 방법 실시예 1과 중복되는 설명은 피하기로 하며, 이하의 실시예들에 있어서도 마찬가지다.
도 10a 내지 10c를 참조하면, 도 2a 내지 2c에서 설명한 바와 동일 유사한 공정으로 반도체 기판(100)에 소자분리막(120)에 의해 정의되는 액티브(110)를 형성하고, 도 3a 내지 3c에서 설명한 바와 동일 유사한 공정으로 액티브(110)의 센터를 Y 방향으로 가로지르는 BBL 패턴(140)을 형성한다. BBL 패턴(140)의 형성으로 액티브(110)는 두 개의 액티브 가지(111)를 가지는 형태로 패터닝된다. 도 4a 내지 4c에서 설명한 바와 동일 유사한 공정으로 BBL 패턴(140)의 아래에 Y 방향으로 연 장되는 D-BBL 패턴(142)을 형성하고, 도 5a 내지 5c에서 설명한 바와 동일 유사한 공정으로 D-BBL 패턴(142) 내에 매립 비트라인(145)을 형성하고, BBL 패턴(140) 내에 매립 비트라인(145)을 덮는 절연 필라(122)를 형성한다.
반도체 기판(100) 상에 WL 패턴(160)을 정의하기 위해 제2 마스크(134)를 형성할 수 있다. 제2 마스크(134)는 X 방향으로 연장되며 액티브 가지(111)의 안쪽 일부를 포함한 액티브(110)의 센터를 덮어 액티브 가지(111)의 바깥쪽 일부를 노출시키는 라인 형태로 형성할 수 있다. 액티브 가지(111)의 바깥쪽 일부는 액티브 가지(111) 중에서 워드라인 패턴(160)과 오프셋되는 부분을 의미한다.
도 11a 내지 11c를 참조하면, 제2 마스크(134)를 이용한 에칭으로 WL 패턴(160)을 형성한다. WL 패턴(160)은 매립 비트라인(145)과 대략 45°각도로 교차하는 X 방향으로 연장된 라인 형태로 형성할 수 있다. WL 패턴(160)은 액티브(110)의 에지와 오프셋된다. 액티브 가지(111)는 WL 패턴(160)에 의해 일부가 제거되어 수직 채널(112)로 변형될 수 있다. 본 실시예에 의하면, 하나의 액티브(110)는 에지 안쪽에 수직 채널(112)을 가지도록 패터닝된다. 제2 마스크(134)는 애싱 공정으로 제거할 수 있다.
도 12a 내지 12c를 참조하면, WL 패턴(160) 내에 X 방향으로 연장되는 게이트 절연막(170)과 워드라인(180)을 형성한다. 본 실시예에 의하면, 워드라인(180)은 액티브(110)의 에지를 X 방향으로 가로지르며, 수직 채널(112)의 바깥쪽에 배치되는 형태로 형성될 수 있다.
도 13a 내지 13c를 참조하면, WL 패턴(160) 내에 절연막(124)을 형성하고, 에치백 혹은 CMP 등으로 하드 마스크(130)를 제거하여 수직 채널(112)이 노출되도록 한다.
상기 일련의 공정에 의하면, 아일랜드 형태의 액티브(110)가 형성되고, 액티브(110)의 센터를 가로지르는 매립 비트라인(145)이 형성되고, 하나의 액티브(110)는 두 개의 수직 채널(112)을 가지도록 패터닝되고, 수직 채널(112)의 바깥쪽에 경사지게 연장되는 워드라인(180)이 형성된다. 이로써, 도 1b에 도시된 1 채널 구조의 수직 채널 트랜지스터(12)가 구현될 수 있다.
(방법 실시예 3)
도 14a 내지 17a는 본 발명의 제3 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 14b 내지 17b는 도 14a 내지 17a의 A-A'선을 절취한 단면도이고, 도 14c 내지 17c는 도 14a 내지 17a의 B-B'선을 절취한 단면도이다.
도 14a 내지 14c를 참조하면, 반도체 기판(100)에 소자분리막(120)에 의해 정의되는 액티브(110)를 형성하고, 액티브(110)의 센터를 Y 방향으로 가로지르는 BBL 패턴(140)을 형성한다. BBL 패턴(140)의 형성으로 액티브(110)는 두 개의 액티브 가지(111)를 가지는 형태로 변형된다. BBL 패턴(140) 아래에 Y 방향으로 연장되는 D-BBL 패턴(142)을 형성하고, D-BBL 패턴(142) 내에 매립 비트라인(145)을 형성하고, BBL 패턴(140) 내에 매립 비트라인(145)을 덮는 절연 필라(122)를 형성한다.
반도체 기판(100) 상에 WL 패턴(160)을 정의하기 위해 제2 마스크(134)를 형 성할 수 있다. 제2 마스크(134)는 액티브(110)를 X 방향으로 가로지르되 액티브 가지(111)와 오프셋되지 않는 형태로 형성될 수 있다.
도 15a 내지 15c를 참조하면, 제2 마스크(134)를 이용한 에칭으로 WL 패턴(160)을 형성한다. WL 패턴(160)은 매립 비트라인(145)과 대략 45°각도로 교차하는 X 방향으로 연장된 라인 형태로 형성할 수 있다. WL 패턴(160)은 액티브(110)의 양측 에지과 오프셋되지 않는 형태로 형성될 수 있으며, 이에 따라 액티브 가지(111)는 제거되지 않을 수 있다. 본 실시예에 의하면, 액티브 가지(111)는 수직 채널로 활용될 수 있다. 제2 마스크(134)는 애싱 공정으로 제거할 수 있다.
도 16a 내지 16c를 참조하면, WL 패턴(160) 내에 게이트 절연막(170)과 워드라인(180)을 형성한다. 게이트 절연막(170)과 워드라인(180)은 수직 채널(111)과 접하는 부분이 곡선 형태로 형성될 수 있다. 본 실시예에 의하면, 워드라인(180)은 액티브(110)와 오프셋되지 아니하고 수직 채널(111)의 외면과 부합하는 형태로 형성될 수 있다. 따라서, 채널 폭(W)은 워드라인(180)이 직선형인 경우(예: 도 12a의 180)에 비해 더 증가될 수 있다.
도 17a 내지 17c를 참조하면, WL 패턴(160) 내에 절연막(124)을 형성하고, 에치백 혹은 CMP 등으로 하드 마스크(130)를 제거하여 수직 채널(112)이 노출되도록 한다.
상기 일련의 공정에 의하면, 아일랜드 형태의 액티브(110)가 형성되고, 액티브(110)의 센터를 가로지르는 매립 비트라인(145)이 형성되고, 액티브(110)는 두 개의 수직 채널(111)을 가지도록 패터닝되고, 수직 채널(111)의 외면과 부합하는 곡선 형태를 포함하며 경사지게 연장되는 워드라인(180)이 형성된다. 이로써, 도 1c에 도시된 1 채널 구조의 수직 채널 트랜지스터(14)가 구현될 수 있다.
(장치 실시예 4)
도 18a는 본 발명의 제4 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 18a를 참조하면, 본 실시예의 수직 채널 트랜지스터(20)는 반도체 기판(200) 상에 X 방향으로 연장된 워드라인(280)과, X 방향과 대체로 수직하게 교차하는 Y 방향으로 연장된 매립 비트라인(245)과, X 방향과 일정한 각도(β)로 경사진 C 방향으로 길다란 아일랜드 형태를 가지며 Z 방향으로 돌출된 액티브(210)를 포함할 수 있다. 액티브 각도(β)는 0°에서 90°사이의 값, 일례로 45°일 수 있다. 본 실시예에 의하면, 매립 비트라인(245)은 워드라인(280)과 직교하지만 액티브(210)와는 직교하지 않을 수 있다. 매립 비트라인(245)과 액티브(210)는 약 90°-β 각도로 교차할 수 있다.
액티브(210)는 두 개의 수직 채널(212)을 가지며, 두 개의 수직 채널(212) 사이에 두 개의 워드라인(280)이 배치될 수 있다. 수직 채널(212)은 액티브(210)의 안쪽을 바라보는 평면 형태의 제1 내면(212a)과 제2 내면(212b), 그리고 액티브(210)의 바깥쪽을 바라보는 곡면 형태의 외면(212c)을 가질 수 있다. 워드라인(280)은 제1 내면(212a)에 접할 수 있다. 수직 채널(212)은 액티브(210) 중에서 일정 부분(210a)이 제거되어 형성될 수 있다. 그 일정 부분(210a)은 액티브(210)의 센터 부분을 포함할 수 있다.
수직 채널(112)의 제1 내면(212a)과 워드라인(280) 사이에 게이트 절연막(270)이 배치된다. 워드라인(280)은 액티브(210)의 센터를 가로지르는 내부 워드라인(Inner W/L)이다. 본 실시예에 의하면, 수직 채널 트랜지스터(20)는 워드라인(280)이 액티브(210)의 센터에서 수직 채널(212)의 제1 내면(212a)과 접하며 매립 비트라인(245)과 대체로 직교하는 1 채널 구조를 가질 수 있다.
(장치 실시예 5)
도 18b는 본 발명의 제5 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 18b를 참조하면, 본 실시예의 수직 채널 트랜지스터(22)는 반도체 기판(200) 상에 X 방향으로 연장된 워드라인(280)과, X 방향과 대체로 수직하게 교차하는 Y 방향으로 연장된 매립 비트라인(245)과, X 방향과 일정한 각도(β)로 경사진 C 방향으로 길다란 아일랜드 형태를 가지며 Z 방향으로 돌출된 액티브(210)를 포함할 수 있다. 액티브 각도(β)는 0°에서 90°사이의 값, 일례로 45°일 수 있다.
액티브(210)는 두 개의 수직 채널(212)을 가지며, 수직 채널(212)의 바깥에 워드라인(280)이 배치될 수 있다. 수직 채널(212)은 액티브(210)의 안쪽을 바라보는 평면 형태의 내면(212a)과, 액티브(210)의 바깥쪽을 바라보는 곡면 형태의 외면(212c)을 가질 수 있다. 워드라인(280)은 외면(212c)에 접할 수 있다. 수직 채 널(212)은 액티브(210) 중 일정 부분(210b)이 제거되어 형성될 수 있다. 그 일정 부분(210b)은 액티브(210) 중 에지 일부분과 센터 부분을 포함할 수 있다.
수직 채널(212)의 외면(212c)과 워드라인(280) 사이에 게이트 절연막(270)이 배치된다. 워드라인(280)은 액티브(210)의 에지를 가로지르는 외부 워드라인(Outer W/L)이다. 본 실시예에 의하면, 수직 채널 트랜지스터(22)는 워드라인(280)이 액티브(210)의 에지와 일부 오프셋되어 수직 채널(212)의 외면(212c)과 접하며 매립 비트라인(245)과 대체로 직교하는 1 채널 구조를 가질 수 있다.
(장치 실시예 6)
도 18c는 본 발명의 제3 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 18c를 참조하면, 본 실시예의 수직 채널 트랜지스터(14)는 반도체 기판(200) 상에 X 방향으로 연장된 워드라인(280)과, X 방향과 대체로 수직하게 교차하는 Y 방향으로 연장된 매립 비트라인(245)과, X 방향과 일정한 각도(β)로 경사진 C 방향으로 길다란 아일랜드 형태를 가지며 Z 방향으로 돌출된 액티브(210)를 포함할 수 있다. 액티브 각도(β)는 0°에서 90°사이의 값, 일례로 45°일 수 있다.
액티브(210)는 두 개의 수직 채널(211)을 가지며, 수직 채널(212)의 바깥쪽에 워드라인(280)이 배치될 수 있다. 수직 채널(211)은 워드라인(280)과 대면하는 곡면 형태의 외면(211b)과 그 반대면인 평면 형태의 내면(211a)을 가질 수 있다. 수직 채널(211)은 액티브(210) 중 일정 부분(210c)이 제거되어 형성될 수 있다. 그 일정 부분(210c)은 액티브(210)의 센터 부분을 포함할 수 있다.
수직 채널(211)의 외면(211b)과 워드라인(280) 사이에 게이트 절연막(270)이 배치된다. 워드라인(280)은 액티브(210)의 바깥쪽을 따라 곡선 형태를 가지도록 형성된 외부 워드라인(Outer W/L)이다. 본 실시예에 의하면, 수직 채널 트랜지스터(24)는 워드라인(280)이 액티브(210)의 에지 형태를 따라 형성되어 수직 채널(211)의 외면(211b)과 접하며 매립 비트라인(245)과 대체로 직교하는 1 채널 구조를 가질 수 있다.
(방법 실시예 4)
도 19a 내지 25a는 본 발명의 제4 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 19b 내지 25b는 도 19a 내지 25a의 A-A'선을 절취한 단면도이고, 도 19c 내지 25c는 도 19a 내지 25a의 B-B'선을 절취한 단면도이다.
도 19a 내지 19c를 참조하면, 반도체 기판(200)에 트렌치(219)를 형성하고, 트렌치(219)를 절연물로 채워 소자분리막(220)을 형성한다. 소자분리막(220)에 의해 액티브(210)가 정의된다. 액티브(210)는 경사진 방향(도 18a의 C 방향)으로 길다란 아일랜드 형태를 가지며 지그재그식으로 배열될 수 있다. 반도체 기판(200)에 BBL 패턴(240)을 정의하기 위해 제1 마스크(232)를 형성할 수 있다. 제1 마스크(232)는 반도체 기판(200) 상에서 세로 방향(도 18a의 Y 방향)으로 연장되며, 액 티브(210)의 에지를 덮어 액티브(210)의 센터를 노출시키는 라인 형태로 형성될 수 있다.
도 20a 내지 20c를 참조하면, 제1 마스크(232)를 이용한 에칭으로 BBL 패턴(240)을 형성한다. BBL 패턴(240)은 액티브(210)의 센터를 Y 방향으로 가로지르는 라인 형태로 형성된다. 이에 따라, 액티브(210)는 양측 에지에 가지(211)를 가지는 형태로 변형될 수 있다. D-BBL 패턴(242)을 정의하기 위해 BBL 패턴(240)의 내측벽에 라이너(250)를 형성할 수 있다. 제1 마스크(232)는 애싱 공정으로 제거할 수 있다.
도 21a 내지 21c를 참조하면, BBL 패턴(240) 아래에 D-BBL 패턴(242)을 형성한다. 일례로, BBL 패턴(240)을 통해 노출된 액티브(210)를 건식 에칭하여 D-BBL 패턴(242)을 형성할 수 있다. D-BBL 패턴(242)은 반도체 기판(200) 상에서 Y 방향으로 연장되는 라인 형태로 형성될 수 있다.
도 22a 내지 22c를 참조하면, D-BBL 패턴(242) 내에 금속을 채워넣어 매립 비트라인(245)을 형성한다. 매립 비트라인(245)은 반도체 기판(200) 상에 Y 방향으로 연장되어 액티브(210)의 센터를 가로지르는 라인 형태로 형성된다. BBL 패턴(240)을 절연물로 채워 매립 비트라인(245)을 덮는 절연 필라(222)를 형성한다. WL 패턴(260)을 정의하기 위해 반도체 기판(200) 상에 제2 마스크(234)를 형성할 수 있다. 제2 마스크(234)는 매립 비트라인(245)과는 대체로 직교하는 X 방향으로 연장되어 액티브 가지(211)와 일부 오프셋될 수 있다. 따라서, 제2 마스크(234)는 액티브 가지(211)의 다른 일부와 액티브(210)의 센터를 노출시키는 라인 형태로 형 성될 수 있다.
도 23a 내지 23c를 참조하면, 제2 마스크(234)를 이용한 에칭으로 WL 패턴(260)을 형성한다. WL 패턴(260)은 매립 비트라인(245)과 대체로 직교하는 X 방향으로 연장된 형태로 형성된다. WL 패턴(260)의 형성시 액티브 가지(211)의 일부(210a)가 제거될 수 있다. 따라서, 액티브(210)는 양측 에지에 수직 방향(도 18a의 Z 방향)으로 돌출된 두 개의 수직 채널(212)을 가지도록 패터닝될 수 있다. 도시의 간결성을 위해 도 23a에선 라이너(250)를 생략하였다.
도 24a 내지 24c를 참조하면, WL 패턴(260) 내에 게이트 절연막(270)과 워드라인(280)을 형성한다. 워드라인(280)은 매립 비트라인(245)과는 대체로 직교하는 X 방향으로 연장되며, 액티브(210)의 센터를 가로질러 두 개의 수직 채널(212) 사이에 배치는 형태로 형성된다. 워드라인(280)과 액티브(210) 사이의 각도(β), 즉 액티브 각도(β)는 임의적으로 설정할 수 있다. 액티브 각도(β)의 크기에 따라 채널 폭(W)은 달라질 수 있다. 예컨대, 액티브 각도(β)가 커질수록 채널 폭(W)이 작아질 수 있다. 액티브 각도(β)는 레이아웃에 따라 조절 가능하다.
도 25a 내지 25c를 참조하면, WL 패턴(260) 내에 절연막(224)을 형성하고, 에치백 혹은 CMP 등으로 하드 마스크(230)를 제거하여 수직 채널(212)이 노출되도록 한다. 상기 일련의 공정에 의하면, 아일랜드 형태의 경사진 액티브(210)가 형성되고, 액티브(210)의 센터를 가로지르는 매립 비트라인(245)이 형성되고, 액티브(210)는 두 개의 수직 채널(212)을 가지도록 패터닝되고, 두 개의 수직 채널(212) 사이에 매립 비트라인(245)과 대체로 직교하는 워드라인(280)이 형성된다. 이로써, 도 18a에 도시된 1 채널 구조의 수직 채널 트랜지스터(20)가 구현될 수 있다.
(방법 실시예 5)
도 26a 내지 32a는 본 발명의 제5 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 26b 내지 32b는 도 26a 내지 32a의 A-A'선을 절취한 단면도이고, 도 26c 내지 32c는 도 26a 내지 32a의 B-B'선을 절취한 단면도이다.
도 26a 내지 26c를 참조하면, 반도체 기판(200)에 경사진 방향(도 18b의 C 방향)으로 길다란 아일랜드 형태를 가지며 지그재그식으로 배열되는 액티브(210)를 형성한다. 액티브(210)는 트렌치(219)에 채워진 소자분리막(220)에 의해 분리된다. 반도체 기판(200)에 BBL 패턴(240)을 정의하기 위해 세로 방향(도 18a의 Y 방향)으로 연장된 제1 마스크(232)를 형성할 수 있다. 제1 마스크(232)는 액티브(210)의 에지를 덮고 센터를 노출시키는 라인 형태로 형성될 수 있다.
도 27a 내지 27c를 참조하면, 제1 마스크(232)를 이용한 에칭으로 액티브(210)의 센터를 Y 방향으로 가로지르는 BBL 패턴(240)을 형성한다. 액티브(210)는 양측 에지에 가지(211)를 가지는 형태로 변형될 수 있다. D-BBL 패턴(242)을 정의하기 위해 BBL 패턴(240)의 내측벽에 라이너(250)를 형성할 수 있다. 제1 마스크(232)는 애싱 공정으로 제거할 수 있다.
도 28a 내지 28c를 참조하면, BBL 패턴(240) 아래에 Y 방향으로 연장되는 D- BBL 패턴(242)을 형성한다. 일례로, BBL 패턴(240)을 통해 노출된 액티브(210)를 건식 에칭하여 D-BBL 패턴(242)을 형성할 수 있다.
도 29a 내지 29c를 참조하면, D-BBL 패턴(242) 내에 금속을 채워넣어 매립 비트라인(245)을 형성하고, BBL 패턴(240) 내에 절연물을 채워넣어 매립 비트라인(245)을 덮는 절연 필라(222)를 형성한다. 매립 비트라인(245)은 반도체 기판(200) 상에 Y 방향으로 연장되어 액티브(210)의 센터를 가로지르는 라인 형태로 형성된다. WL 패턴(260)을 정의하기 위해 반도체 기판(200) 상에 제2 마스크(234)를 형성할 수 있다. 제2 마스크(234)는 매립 비트라인(245)과는 대체로 직교하는 X 방향으로 연장되며, 액티브(210)의 센터를 덮는 형태로 형성할 수 있다. 제2 마스크(234)는 액티브 가지(211)의 일부와 오프셋될 수 있다. 따라서, 액티브 가지(211) 중 일부는 제2 마스크(234)에 의해 덮히고 다른 일부는 노출될 수 있다.
도 30a 내지 30c를 참조하면, 제2 마스크(234)를 이용한 에칭으로 WL 패턴(260)을 형성한다. WL 패턴(260)은 매립 비트라인(245)과 대체로 직교하는 X 방향으로 연장된 형태로 형성된다. WL 패턴(260)은 액티브 가지(211)와 오프셋되는 형태로 형성되므로, 액티브 가지(211)의 일부(210b)가 제거될 수 있다. 따라서, 하나의 액티브(210)는 양측에 수직 방향(도 18a의 Z 방향)으로 돌출된 두 개의 수직 채널(212)을 가지도록 패터닝될 수 있다. 도시의 간결성을 위해 도 23a에선 라이너(250)를 생략하였다.
도 31a 내지 31c를 참조하면, WL 패턴(260) 내에 게이트 절연막(270)과 워드라인(280)을 형성한다. 워드라인(280)은 매립 비트라인(245)과는 대체로 직교하는 X 방향으로 연장되며, 액티브(210)의 에지와 오프셋되어 수직 채널(212)의 바깥에 배치는 형태로 형성될 수 있다.
도 32a 내지 32c를 참조하면, WL 패턴(260) 내에 절연막(224)을 형성하고, 에치백 혹은 CMP 등으로 하드 마스크(230)를 제거하여 수직 채널(212)이 노출되도록 한다. 상기 일련의 공정에 의하면, 아일랜드 형태의 경사진 액티브(210)가 형성되고, 액티브(210)의 센터를 가로지르는 매립 비트라인(245)이 형성되고, 액티브(210)는 두 개의 수직 채널(212)을 가지도록 패터닝되고, 수직 채널(212)의 바깥쪽에 매립 비트라인(245)과 대체로 직교하는 워드라인(280)이 형성된다. 이로써, 도 18b에 도시된 1 채널 구조의 수직 채널 트랜지스터(22)가 구현될 수 있다.
(방법 실시예 6)
도 33a 내지 36a는 본 발명의 제6 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 33b 내지 36b는 도 33a 내지 36a의 A-A'선을 절취한 단면도이고, 도 33c 내지 36c는 도 33a 내지 36a의 B-B'선을 절취한 단면도이다.
도 33a 내지 36c를 참조하면, 반도체 기판(200)에 소자분리막(220)에 의해 정의되는 액티브(210)를 형성하고, 액티브(210)의 센터를 Y 방향으로 가로지르는 BBL 패턴(240)을 형성한다. BBL 패턴(240)의 형성으로 액티브(210)는 두 개의 액티브 가지(211)를 가지는 형태로 변형된다. BBL 패턴(240) 아래에 Y 방향으로 연장되는 D-BBL 패턴(242)을 형성하고, D-BBL 패턴(242) 내에 매립 비트라인(245)을 형성 하고, BBL 패턴(240) 내에 매립 비트라인(245)을 덮는 절연 필라(222)를 형성한다.
반도체 기판(200) 상에 WL 패턴(260)을 정의하기 위해 제2 마스크(234)를 형성할 수 있다. 제2 마스크(234)는 액티브(210)를 X 방향으로 가로지르되 액티브 가지(211)와 오프셋되지 않는 형태로 형성될 수 있다.
도 34a 내지 34c를 참조하면, 제2 마스크(234)를 이용한 에칭으로 WL 패턴(260)을 형성한다. WL 패턴(260)은 매립 비트라인(245)과 대체로 직교하는 X 방향으로 연장된 라인 형태로 형성할 수 있다. WL 패턴(260)은 액티브(210)의 양측 에지과 오프셋되지 않는 형태로 형성될 수 있으며, 이에 따라 액티브 가지(211)는 제거되지 않을 수 있다. 본 실시예에 의하면, 액티브 가지(211)는 수직 채널로 활용될 수 있다. 제2 마스크(234)는 애싱 공정으로 제거할 수 있다.
도 35a 내지 35c를 참조하면, WL 패턴(260) 내에 게이트 절연막(270)과 워드라인(280)을 형성한다. 게이트 절연막(270)과 워드라인(280)은 수직 채널(211)과 접하는 부분이 곡선 형태로 형성될 수 있다. 본 실시예에 의하면, 워드라인(280)은 액티브(210)와 오프셋되지 아니하고 수직 채널(211)의 외면과 부합하는 형태로 형성될 수 있다. 따라서, 채널 폭(W)은 워드라인(280)이 직선형인 경우(예: 도 31a의 280)에 비해 더 증가될 수 있다.
도 36a 내지 37c를 참조하면, WL 패턴(260) 내에 절연막(224)을 형성하고, 에치백 혹은 CMP 등으로 하드 마스크(230)를 제거하여 수직 채널(212)이 노출되도록 한다. 상기 일련의 공정에 의하면, 아일랜드 형태의 경사진 액티브(210)가 형성되고, 액티브(210)의 센터를 가로지르는 매립 비트라인(245)이 형성되고, 액티 브(210)는 두 개의 수직 채널(211)을 가지도록 패터닝되고, 수직 채널(211)의 외면과 부합하는 곡선 형태를 포함하며 매립 비트라인(245)과 대체로 직교하는 워드라인(280)이 형성된다. 이로써, 도 18c에 도시된 1 채널 구조의 수직 채널 트랜지스터(24)가 구현될 수 있다.
(응용예)
도 37a 및 37b를 본 발명의 실시예에 따른 수직 채널 트랜지스터의 응용예를 도시한 블록도이다.
도 37a를 참조하면, 본 발명의 실시예들에 따른 수직 채널 트랜지스터를 포함하는 전자 장치(1300)가 설명된다. 전자 장치(1300)는 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들어 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직 채널 트랜지스터를 포함한다. 전자 장치(1300)는 RF 신호 로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 37b를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(memory system)이 설명된다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 메모리 제어기(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 제어기(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직 채널 트랜지스터를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
도 1a는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터의 사시도.
도 1b는 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터의 사시도.
도 1c는 본 발명의 제3 실시예에 따른 수직 채널 트랜지스터의 사시도.
도 2a 내지 8a는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도.
도 2b 내지 8b는 도 2a 내지 8a의 A-A'선을 절취한 단면도.
도 2c 내지 8c는 도 2a 내지 8a의 B-B'선을 절취한 단면도.
도 9a는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 구비한 디램 메모리 소자를 도시한 평면도.
도 9b는 도 9a의 A-A'선을 절취한 단면도.
도 9c는 도 9a의 B-B'선을 절취한 단면도.
도 10a 내지 13a는 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도.
도 10b 내지 13b는 도 10a 내지 13a의 A-A'선을 절취한 단면도.
도 10c 내지 13c는 도 10a 내지 13a의 B-B'선을 절취한 단면도.
도 14a 내지 17a는 본 발명의 제3 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도.
도 14b 내지 17b는 도 14a 내지 17a의 A-A'선을 절취한 단면도.
도 14c 내지 17c는 도 14a 내지 17a의 B-B'선을 절취한 단면도.
도 18a는 본 발명의 제4 실시예에 따른 수직 채널 트랜지스터의 사시도.
도 18b는 본 발명의 제5 실시예에 따른 수직 채널 트랜지스터의 사시도.
도 18c는 본 발명의 제6 실시예에 따른 수직 채널 트랜지스터의 사시도.
도 19a 내지 25a는 본 발명의 제4 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도.
도 19b 내지 25b는 도 19a 내지 25a의 A-A'선을 절취한 단면도.
도 19c 내지 25c는 도 19a 내지 25a의 B-B'선을 절취한 단면도.
도 26a 내지 32a는 본 발명의 제5 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도.
도 26b 내지 32b는 도 26a 내지 32a의 A-A'선을 절취한 단면도.
도 26c 내지 32c는 도 26a 내지 32a의 B-B'선을 절취한 단면도.
도 33a 내지 36a는 본 발명의 제6 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도.
도 33b 내지 36b는 도 33a 내지 36a의 A-A'선을 절취한 단면도.
도 33c 내지 36c는 도 33a 내지 36a의 B-B'선을 절취한 단면도.
도 37a 및 37b를 본 발명의 실시예에 따른 수직 채널 트랜지스터의 응용예를 도시한 블록도.

Claims (10)

  1. 기판 상에 액티브를 형성하고;
    상기 액티브를 양분하여 상기 액티브의 양측 에지 각각에 수직 채널을 형성하고;
    상기 수직 채널들 사이의 액티브 내에 매립 비트라인을 형성하고; 그리고
    상기 수직 채널의 일측면과 접하는 워드라인을 형성하는 것을 포함하고,
    상기 액티브를 형성하는 것은:
    상기 기판을 에칭하여 트렌치를 형성하고; 그리고
    상기 트렌치를 절연물로 채워 상기 액티브를 정의하는 소자분리막을 형성하는 것을 포함하고, 상기 액티브는 아일랜드 형태로 형성되고,
    상기 매립 비트라인을 형성하는 것은:
    상기 액티브의 센터 일부를 제거하여 상기 액티브의 센터 일부를 가로지르는 매립 비트라인 패턴을 정의하는 액티브 가지들을 형성하고;
    상기 매립 비트라인 패턴의 아래에 다마신 매립 비트라인 패턴을 형성하고; 그리고
    상기 다마신 매립 비트라인 패턴을 금속으로 채워 상기 매립 비트라인을 형성하는 것을 포함하고,
    상기 수직 채널을 형성하는 것은:
    상기 액티브의 센터를 가로지르며 상기 액티브 가지의 일부와 중첩되는 워드라인 패턴을 형성하여, 상기 워드라인 패턴과 중첩되지 않은 상기 액티브 가지의 다른 일부를 상기 수직 채널로 형성하는 것을 포함하고,
    상기 워드라인은 상기 액티브와 직교하지 않는 수직 채널 트랜지스터의 제조방법.
  2. 제1항에 있어서,
    상기 수직 채널의 상하에 상하부 접합영역을 형성하는 것을 더 포함하는 수직 채널 트랜지스터의 제조방법.
  3. 제1항에 있어서,
    상기 매립 비트라인은 상기 워드라인과 직교하지 않는 수직 채널 트랜지스터의 제조방법.
  4. 제1항에 있어서,
    상기 매립 비트라인은 상기 액티브와 직교하는 수직 채널 트랜지스터의 제조방법.
  5. 제1항에 있어서,
    상기 워드라인을 형성하는 것은:
    상기 워드라인 패턴 내에 게이트 절연막을 형성하고; 그리고
    상기 워드라인 패턴 내에 상기 게이트 절연막을 사이에 두고 상기 수직 채널과 접하는 상기 워드라인을 형성하는 것을 포함하고,
    상기 워드라인 패턴은 상기 액티브의 센터를 가로질러 형성되고, 상기 워드라인은 상기 액티브의 센터를 바라보는 상기 수직 채널의 내측면과 접하도록 형성되는 수직 채널 트랜지스터의 제조방법.
  6. 제1항에 있어서,
    상기 워드라인을 형성하는 것은:
    상기 워드라인 패턴 내에 게이트 절연막을 형성하고; 그리고
    상기 워드라인 패턴 내에 상기 게이트 절연막을 사이에 두고 상기 수직 채널과 접하는 상기 워드라인을 형성하는 것을 포함하고,
    상기 워드라인 패턴은 상기 액티브의 에지를 가로질러 형성되고, 상기 워드라인은 상기 액티브의 에지쪽을 바라보는 상기 수직 채널의 외측면과 접하도록 형성되는 수직 채널 트랜지스터의 제조방법.
  7. 기판 상에 액티브를 형성하고;
    상기 액티브를 양분하여 상기 액티브의 양측 에지 각각에 수직 채널을 형성하고;
    상기 수직 채널들 사이의 액티브 내에 매립 비트라인을 형성하고; 그리고
    상기 수직 채널의 일측면과 접하는 워드라인을 형성하는 것을 포함하고;
    상기 액티브를 형성하는 것은:
    상기 기판을 에칭하여 트렌치를 형성하고; 그리고
    상기 트렌치를 절연물로 채워 상기 액티브를 정의하는 소자분리막을 형성하는 것을 포함하고, 상기 액티브는 센터 양측에 곡선 형태의 에지들을 가지는 아일랜드 형태로 형성되고,
    상기 매립 비트라인을 형성하는 것은:
    상기 액티브의 센터 일부를 제거하여 상기 액티브의 센터 일부를 가로지르는 매립 비트라인 패턴을 정의하며, 상기 액티브의 센터를 바라보는 직선 형태를 갖는 내측면과 상기 액티브의 에지의 곡선 형태를 갖는 외측면을 포함하는 수직 채널들을 형성하고;
    상기 매립 비트라인 패턴의 아래에 다마신 매립 비트라인 패턴을 형성하고; 그리고
    상기 다마신 매립 비트라인 패턴을 금속으로 채워 상기 매립 비트라인을 형성하는 것을 포함하고,
    상기 워드라인을 형성하는 것은:
    상기 액티브의 에지를 가로지르되 상기 액티브의 에지와 중첩되지 않는 워드라인 패턴을 형성하고;
    상기 워드라인 패턴 내에 게이트 절연막을 형성하고; 그리고
    상기 워드라인 패턴 내에 상기 게이트 절연막을 사이에 두고 상기 수직 채널과 접하는 상기 워드라인을 형성하는 것을 포함하고,
    상기 워드라인 패턴은 상기 액티브의 에지의 곡선 형태를 따라 형성되고,
    상기 워드라인은 상기 수직 채널의 외측면의 곡선 형태로 형성되고 상기 액티브와 직교하지 않는 수직 채널 트랜지스터의 제조방법.
  8. 제7항에 있어서,
    상기 매립 비트라인은 상기 워드라인과 직교하지 않는 수직 채널 트랜지스터의 제조방법.
  9. 제7항에 있어서,
    상기 수직 채널의 상하에 상하부 접합영역을 형성하는 것을 더 포함하는 수직 채널 트랜지스터의 제조방법.
  10. 제7항에 있어서,
    상기 매립 비트라인은 상기 액티브와 직교하는 수직 채널 트랜지스터의 제조방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8357008B2 (en) * 2009-01-14 2013-01-22 Cisco Technology, Inc. Security system for a network device
KR101116353B1 (ko) * 2009-12-30 2012-03-09 주식회사 하이닉스반도체 수직셀을 구비한 반도체장치 및 그 제조 방법
US9401363B2 (en) * 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
KR101917294B1 (ko) * 2012-03-23 2018-11-12 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR101902486B1 (ko) 2012-05-16 2018-11-13 삼성전자주식회사 Ｍｏｓ 트랜지스터
US9287499B2 (en) 2014-05-29 2016-03-15 Kabushiki Kaisha Toshiba Integrated circuit device
US9589962B2 (en) 2014-06-17 2017-03-07 Micron Technology, Inc. Array of conductive vias, methods of forming a memory array, and methods of forming conductive vias
KR102242989B1 (ko) 2014-12-16 2021-04-22 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102280471B1 (ko) * 2015-07-20 2021-07-22 삼성전자주식회사 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법
KR102519608B1 (ko) * 2016-07-12 2023-04-10 삼성전자주식회사 반도체 장치
KR102549609B1 (ko) * 2016-09-08 2023-06-30 삼성전자주식회사 수직 채널 트랜지스터를 포함하는 반도체 소자
US20190181222A1 (en) * 2017-12-08 2019-06-13 Nanya Technology Corporation Semiconductor memory structure and method for preparing the same
CN109962068B (zh) * 2017-12-14 2020-09-08 联华电子股份有限公司 存储器单元
CN116113237A (zh) * 2020-08-18 2023-05-12 长鑫存储技术有限公司 存储器及其制作方法
US20220199628A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Thin film transistors having a backside channel contact for high density memory
TWI825867B (zh) * 2022-05-25 2023-12-11 南亞科技股份有限公司 具有突出的字元線的半導體元件
CN115996570B (zh) * 2023-03-24 2023-06-16 北京超弦存储器研究院 存储器、存储器的制作方法及电子设备
CN116367536B (zh) * 2023-03-28 2023-12-08 北京超弦存储器研究院 存储器及其制造方法、电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050253143A1 (en) * 2002-01-22 2005-11-17 Renesas Technology Corporation Semiconductor memory device using vertical-channel transistors
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
KR100739532B1 (ko) * 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950011636B1 (ko) * 1992-03-04 1995-10-07 금성일렉트론주식회사 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법
KR0147584B1 (ko) * 1994-03-17 1998-08-01 윤종용 매몰 비트라인 셀의 제조방법
KR960016773B1 (en) * 1994-03-28 1996-12-20 Samsung Electronics Co Ltd Buried bit line and cylindrical gate cell and forming method thereof
JP3580719B2 (ja) * 1999-03-03 2004-10-27 株式会社東芝 半導体記憶装置及びその製造方法
JP2002203913A (ja) * 2000-12-28 2002-07-19 Hitachi Ltd 半導体記憶装置の製造方法および半導体記憶装置
DE10260770B4 (de) * 2002-12-23 2005-10-27 Infineon Technologies Ag DRAM-Speicher mit vertikal angeordneten Auswahltransistoren und Verfahren zur Herstellung
DE10260769A1 (de) * 2002-12-23 2004-07-15 Infineon Technologies Ag DRAM-Speicher mit vertikal angeordneten Auswahltransistoren
KR100618819B1 (ko) * 2004-02-06 2006-08-31 삼성전자주식회사 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
US7365385B2 (en) * 2004-08-30 2008-04-29 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
KR100618875B1 (ko) * 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
KR100744672B1 (ko) * 2005-06-24 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
KR100673012B1 (ko) * 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100688576B1 (ko) * 2005-10-14 2007-03-02 삼성전자주식회사 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법
KR100771871B1 (ko) * 2006-05-24 2007-11-01 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자
KR100881392B1 (ko) 2006-10-31 2009-02-05 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법
US8058683B2 (en) * 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
KR100910870B1 (ko) * 2007-06-26 2009-08-06 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
KR101061172B1 (ko) 2007-08-31 2011-09-01 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법
KR100924197B1 (ko) * 2007-10-30 2009-10-29 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100908819B1 (ko) * 2007-11-02 2009-07-21 주식회사 하이닉스반도체 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법
KR101303180B1 (ko) * 2007-11-09 2013-09-09 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리 소자 및 그제조 방법
KR100936808B1 (ko) * 2007-12-26 2010-01-14 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체소자 및 그 제조 방법
KR100985412B1 (ko) * 2008-03-21 2010-10-06 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법
KR100949265B1 (ko) * 2008-04-01 2010-03-25 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR101073073B1 (ko) * 2008-10-17 2011-10-12 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
JP5522622B2 (ja) * 2009-03-18 2014-06-18 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその製造方法
KR101075492B1 (ko) * 2009-03-23 2011-10-21 주식회사 하이닉스반도체 수직트랜지스터를 구비한 반도체장치 및 그 제조 방법
KR101077302B1 (ko) * 2009-04-10 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101077290B1 (ko) * 2009-04-24 2011-10-26 주식회사 하이닉스반도체 반도체 기억 장치 및 그의 제조 방법
US8236652B2 (en) * 2009-11-30 2012-08-07 Hynix Semiconductor Inc. Semiconductor device with buried bit lines and method for fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050253143A1 (en) * 2002-01-22 2005-11-17 Renesas Technology Corporation Semiconductor memory device using vertical-channel transistors
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
KR100739532B1 (ko) * 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법

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