CN109962068B - 存储器单元 - Google Patents

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Abstract

本发明公开一种存储器单元，其包含有一具有弯曲栅极通道的晶体管、一埋入式位线、一字线以及一电容。具有弯曲栅极通道的晶体管，包含一第一掺杂区设置于一基底中、一第二掺杂区以及一第三掺杂区设置于基底上，其中第二掺杂区直接位于第一掺杂区上，且第三掺杂区位于第二掺杂区旁，因而构成一弯曲栅极通道。埋入式位线设置于第一掺杂区下方。字线覆盖第二掺杂区。电容设置于具有弯曲栅极通道的晶体管上方且电连接第三掺杂区。本发明另提供一种存储器单元，其具有垂直栅极通道的晶体管，且此垂直栅极通道具有向下的电流。

Description

存储器单元
技术领域
本发明涉及一种存储器单元，且特别是涉及一种具有弯曲或垂直栅极通道的存储器单元。
背景技术
随机存取存储器(RAM：Random Access Memory)使用时可以读取数据也可以写入数据，当电源关闭以后数据立刻消失。由于随机存取存储器的数据更改容易，所以一般应用在个人电脑做为暂时存储数据的存储器。随机存取存储器又可以细分为「动态(Dynamic)」与「静态(Static)」两种。
「静态随机存取存储器(SRAM：Static RAM)」是以6个晶体管来存储1个位(1bit)的数据，而且使用时不需要周期性地补充电源来保持存储的内容，故称为「静态(Static)」。静态随机存取存储器的构造较复杂(6个晶体管存储1个位的数据)使得存取速度较快，但是成本也较高，因此一般都制作成对容量要求较低但是对速度要求较高的存储器，例如：个人电脑的中央处理器(CPU)内建256KB或512KB的快取存储器(Cache Memory)。
「动态随机存取存储器(DRAM：Dynamic RAM)」是以1个晶体管加上1个电容来存储1个位(1bit)的数据，而且使用时必须要周期性地补充电源来保持存储的内容，故称为「动态(Dynamic)」。动态随机存取存储器构造较简单(1个晶体管加上1个电容来存储1个位的数据)使得存取速度较慢(电容充电放电需要较长的时间)，但是成本也较低，因此一般都制作成对容量要求较高但是对速度要求较低的存储器，例如：个人电脑主机板上通常使用的主存储器(main memory)。
发明内容
本发明提出一种具有弯曲或垂直栅极通道的存储器单元，以使制作工艺更容易且结构更稳固。
本发明提供一种存储器单元，包含有一具有弯曲栅极通道的晶体管、一埋入式位线、一字线以及一电容。具有弯曲栅极通道的晶体管，包含一第一掺杂区设置于一基底中、一第二掺杂区以及一第三掺杂区设置于基底上，其中第二掺杂区直接位于第一掺杂区上，且第三掺杂区位于第二掺杂区旁，因而构成一弯曲栅极通道。埋入式位线设置于第一掺杂区下方。字线覆盖第二掺杂区。电容设置于具有弯曲栅极通道的晶体管上方且电连接第三掺杂区。
本发明提供一种存储器单元，包含有一具有垂直栅极通道的晶体管、一位线、一字线以及一电容。具有垂直栅极通道的晶体管包含由下至上堆叠的一第三掺杂区、一第二掺杂区以及一第一掺杂区，因而构成一垂直栅极通道。位线设置于具有垂直栅极通道的晶体管上方并电连接第一掺杂区。字线设置于第二掺杂区的至少一侧壁。电容设置于具有垂直栅极通道的晶体管旁并电连接第三掺杂区，因而垂直栅极通道具有向下的电流。
基于上述，本发明提出一种具有弯曲栅极通道晶体管的存储器单元，其包含直接将一第一掺杂区设置于一基底中、一第二掺杂区以及一第三掺杂区设置于基底上，因而构成一弯曲栅极通道，并再以一字线直接覆盖第二掺杂区。如此一来，易制作的掺杂区及字线可简化制作工艺，直接覆盖第二掺杂区的字线可改善字线对于第二掺杂区的覆盖率及字线对于弯曲栅极通道的控制能力，且本发明的存储器单元具有更稳固的结构，能避免垂直堆叠结构坍塌所造成的结构损坏。
本发明还提出一种具有垂直栅极通道晶体管的存储器单元包含由下至上堆叠的一第三掺杂区、一第二掺杂区以及一第一掺杂区，而构成一垂直栅极通道。并且，由于一位线设置于具有垂直栅极通道的晶体管上方并电连接第一掺杂区，且一电容设置于具有垂直栅极通道的晶体管旁并电连接第三掺杂区，因而此垂直栅极通道具有向下的电流。如此，此存储器单元具有更稳固的结构，其能降低垂直堆叠结构坍塌所造成的结构损坏，并且本发明的存储器单元能更有效率使用空间，进而改善存储器单元的效能。
附图说明
图1为本发明优选实施例中存储器单元的剖面示意图；
图2为本发明优选实施例中形成部分存储器单元的剖面示意图；
图3为本发明优选实施例中形成弯曲栅极通道的剖面示意图；
图4为本发明另优选实施例中形成弯曲栅极通道的剖面示意图；
图5为本发明优选实施例中形成部分存储器单元的剖面示意图；
图6为本发明优选实施例中存储器单元的立体示意图；
图7a～图7b分别为本发明优选实施例中存储器单元的剖面示意图及立体示意图；
图8为本发明优选实施例中形成第三掺杂区的剖面示意图；
图9为本发明优选实施例中形成金属硅化物的剖面示意图；
图10a～图10b分别为本发明优选实施例中存储器单元的剖面示意图及立体示意图。
主要元件符号说明
2、5：绝缘层
3、4、13：介电层
22、122：埋入式位线
24、124、352：位线接触插塞
10、315：绝缘结构
30、30’、30”、30a、30a’、30b、130：弯曲栅极通道
320：垂直栅极通道
32、132、326：第一掺杂区
34、34’、34”、34a、34a’、34b、134、324：第二掺杂区
34a1、36a1、36b1：上半部
36、36’、36a、36a’、36a”、36b、36b’、136、322：第三掺杂区
34a2、36a2、36b2：下半部
42、42、142、340、340a：字线
340a’：部分字线
44、44’、44a、144：栅极介电层
50、150、330：存储节点接触插塞
60、160、360：电容
62、162：存储节点
64、164：存储节点垫
110、210、310：基底
330’：金属层
354：位线
A、B：主动区
C：向下的电流
C1、C2：转弯处
K1、K2、K3：图案化的光致抗蚀剂
K4、K5：图案化的掩模
P1：蚀刻制作工艺
P2、P3、P4、P5、P6：掺杂制作工艺
S1、S2：弯曲曲面
S3：侧壁
T：晶体管
T1：具有弯曲栅极通道的晶体管
T2：具有垂直栅极通道的晶体管
t、t1：厚度
θ：蚀刻角度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
图1为本发明优选实施例中存储器单元的剖面示意图。一基底110可例如是一硅基底、一含硅基底(例如SiC)、一三五族基底(例如GaN)、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)、一硅覆绝缘(silicon-on-insulator，SOI)基底或一含外延层的基底等半导体基底。图中仅绘示基底110的一主动区A，此主动区A以一绝缘结构10隔绝其他主动区。绝缘结构10例如为一浅沟槽绝缘(shallowtrench isolation,STI)结构，其例如以一浅沟槽绝缘(shallow trench isolation,STI)制作工艺形成，但本发明不以此为限。
一埋入式位线22以及一位线接触插塞24例如以双镶嵌或沉积等方式形成于基底110中。埋入式位线22以及位线接触插塞24可包含以铜、铝等金属形成，且埋入式位线22以及位线接触插塞24可具有相同或不同导电材质。
接着，一第一掺杂区32设置于一基底110中、一第二掺杂区34以及一第三掺杂区36设置于基底110上，其中位线接触插塞24物理性连接埋入式位线22及第一掺杂区32。如此，第二掺杂区34直接位于第一掺杂区32上，且第三掺杂区36位于第二掺杂区34旁，因而构成一弯曲栅极通道30。一字线42覆盖第二掺杂区34，而一栅极介电层44则形成于第二掺杂区34以及字线42之间。一介电层3可使第三掺杂区36及字线42隔绝基底110。
形成第一掺杂区32、第二掺杂区34、第三掺杂区36、字线42以及栅极介电层44的方法可例如为下述步骤，但本发明不以此为限。
图2为本发明优选实施例中形成部分存储器单元的剖面示意图。如图2的左图所示，可先全面覆盖再图案化而形成介电层3，此介电层3覆盖基底110但暴露出欲形成第一掺杂区32的基底110。接着，进行一掺杂制作工艺，而形成第一掺杂区32。在本实施例中，第一掺杂区32具有一第一导电型，例如N型。然后，以例如外延制作工艺或沉积制作工艺等制作工艺于第一掺杂区32上形成一第二掺杂区34’，以及于第二掺杂区34’旁以及介电层3上形成一第三掺杂区36’。因而，形成具有转折尖角的一弯曲栅极通道30’。
接着，全面覆盖并图案化而形成一图案化的光致抗蚀剂K1，覆盖基底110及第三掺杂区36’但暴露出第二掺杂区34’。如图2的中间图所示，进行一蚀刻制作工艺P1，将具有转折尖角的第二掺杂区34’圆弧化而形成一第二掺杂区34”。蚀刻制作工艺P1可例如为多步骤的干蚀刻制作工艺，且蚀刻制作工艺P1较佳具有一蚀刻角度θ，以方向性蚀刻而圆弧化第二掺杂区34’。如此，第一掺杂区32、第二掺杂区34”及第三掺杂区36’则构成一弯曲栅极通道30”。如图2的右图所示，分别进行掺杂制作工艺，以使第二掺杂区34”具有一第二导电型及第三掺杂区36’具有第一导电型，并移除图案化的光致抗蚀剂K1。因而，形成弯曲栅极通道30，且第二掺杂区34及第三掺杂区36具有一厚度t。在一实施例中，可先进行一掺杂制作工艺，以使第二掺杂区34”具有第二导电型，例如P型，随即移除图案化的光致抗蚀剂K1；然后覆盖光致抗蚀剂等掩模仅暴露出第三掺杂区36’，再进行一掺杂制作工艺以使第三掺杂区36’具有第一导电型，例如N型，随即移除掩模，但本发明不以此为限。
本发明再提出二形成弯曲栅极通道的方法。如图3的左图所示，可先全面覆盖再图案化而形成介电层3，此介电层3覆盖基底110但暴露出欲形成第一掺杂区32的基底110。接着，进行一掺杂制作工艺，而形成第一掺杂区32。在本实施例中，第一掺杂区32具有第一导电型，例如N型。然后，以例如外延制作工艺或沉积制作工艺等制作工艺于第一掺杂区32上形成一第二掺杂区34a’以及一第三掺杂区36a’。本实施例中，形成圆弧化的第二掺杂区34a’的方法，可如图2的中间图所示，故不再赘述。因而，形成具有转折尖角的一弯曲栅极通道30a’。在此强调，本实施例中增厚第二掺杂区34a’以及第三掺杂区36a’，因而第二掺杂区34a’以及第三掺杂区36a’的一厚度t1会大于第二掺杂区34及第三掺杂区36的厚度t。接着如图3的中间图所示，进行一掺杂制作工艺P2，以形成第二掺杂区34a以及第三掺杂区36a”，二者具有第二导电型，例如P型。之后，如图3的右图所示，先形成一图案化的光致抗蚀剂K2覆盖第二掺杂区34a，接着进行一掺杂制作工艺P3，以形成一第三掺杂区36a并保留第二掺杂区34a，其中第二掺杂区34a具有第二导电型，例如P型，而第三掺杂区36a具有第一导电型，例如N型。
详细而言，增厚的第二掺杂区34a及第三掺杂区36a会使掺杂制作工艺P2及掺杂制作工艺P3仅能掺杂至第二掺杂区34a的一上半部34a1及第三掺杂区36a的一上半部36a1，使上半部34a1及上半部36a1具有第二导电型而第二掺杂区34a的一下半部34a2及第三掺杂区36a的一下半部36a2为无掺杂部分。如此，可防止第一掺杂区32、第二掺杂区34a及第三掺杂区36a所构成的一弯曲栅极通道30a下半部的一转弯处C1漏电。
另外，在另一实施例中，图4的左图步骤同于图3的左图步骤，然后如图4的中间图所示，可选择性进行一掺杂制作工艺P4(其可同于或增加图3的中间图的掺杂制作工艺P2的掺杂浓度及深度)，使一第二掺杂区34b及一第三掺杂区36b’具有第二导电型，例如P型。之后，如图3的右图所示，先形成一图案化的光致抗蚀剂K3覆盖第二掺杂区34b，接着进行一掺杂制作工艺P5，以形成第三掺杂区36b并保留第二掺杂区34b，因而第三掺杂区36b具有第一导电型，例如N型，而第二掺杂区34b具有第二导电型，例如P型。在一优选实施例中，掺杂制作工艺P5可为一等离子体掺杂制作工艺，此制作工艺仅掺杂第三掺杂区36b的表面，但本发明不以此为限。
详细而言，由于增厚的第二掺杂区34b及第三掺杂区36b’，且掺杂制作工艺P5为一等离子体掺杂制作工艺，因而掺杂制作工艺P5仅能掺杂第三掺杂区36b的一上半部36b1，使上半部36b1具有第一导电型，但第三掺杂区36b的一下半部36b2仍具有第二导电型。如此，可防止第一掺杂区32、第二掺杂区34b及第三掺杂区36b所构成的一弯曲栅极通道30b下半部的一转弯处C2漏电。
接续，图2的右图步骤(形成第一掺杂区32、第二掺杂区34以及第三掺杂区36)之后，再形成栅极介电层44及字线42。如图5的左图，可先形成一栅极介电层44’全面覆盖第二掺杂区34、第三掺杂区36及介电层3。栅极介电层44’可例如为一氧化层或一高介电常数介电层等介电层。由于第二掺杂区34具有一弯曲曲面S1，因而栅极介电层44’也为一弯曲层。接着，如图5的中间图，形成字线42仅覆盖第二掺杂区34上方的栅极介电层44’。如图5的右图，以例如蚀刻制作工艺，移除第三掺杂区36上方的栅极介电层44’，而暴露出第三掺杂区36。因此，形成栅极介电层44，其位于第二掺杂区34以及字线42之间，其中第二掺杂区34以及字线42之间的界面为弯曲曲面。可选择性在此步骤或后续制作工艺步骤移除覆盖介电层3及第三掺杂区36侧壁的一栅极介电层44a。
在此强调，由于本发明直接以掺杂制作工艺形成沿基底设置的栅极通道，且将字线直接覆盖栅极通道，因此本发明的制作工艺更简单，且字线对于栅极通道的覆盖率更好而能改善字线对于栅极通道的控制能力。
请继续参考图1，形成一存储节点接触插塞50于第三掺杂区36上。存储节点接触插塞50可例如为铜等金属或其他导电材料。然后，形成一电容60于存储节点接触插塞50上，因此电容60可设置于具有弯曲栅极通道30的一晶体管T上方且电连接第三掺杂区36，其中存储节点接触插塞50物理性连接电容60及第三掺杂区36。详细而言，电容60可包含一存储节点62以及一存储节点垫64，而存储节点垫64用以将存储节点62电连接存储节点接触插塞50。在本实施例中，字线42直接接触存储节点接触插塞50，但本发明不以此为限，在其他实施例中，字线42与存储节点接触插塞50可以其他介电层隔绝。
承上，本发明的存储器单元直接将具有弯曲栅极通道的晶体管直接设置于基底上，(意即直接将晶体管中的弯曲栅极通道沿着基底设置)，相较于现有将栅极通道垂直堆叠设置的存储器单元，本发明的存储器单元结构更稳固，能减低垂直堆叠结构坍塌所造成的结构损坏，并且本发明的存储器单元能更有效率使用空间，进而改善存储器单元的效能。
为更清楚说明本发明具有弯曲栅极通道的晶体管的存储器单元，图6为本发明优选实施例中存储器单元的立体示意图。如图6所示，一具有弯曲栅极通道的晶体管T1，包含一第一掺杂区132设置于一基底210中、一第二掺杂区134以及一第三掺杂区136设置于基底210上。第二掺杂区134直接位于第一掺杂区132上，且第三掺杂区136位于第二掺杂区134旁，因而构成一弯曲栅极通道130。在本实施例中的第二掺杂区134具有一弯曲曲面S2。一埋入式位线122设置于第一掺杂区132下方并电连接第一掺杂区132。一位线接触插塞124可位于第一掺杂区132以及埋入式位线122之间，物理性连接埋入式位线122及第一掺杂区132。一字线142覆盖第二掺杂区134。一栅极介电层144则位于第二掺杂区134以及字线142之间，因而栅极介电层144为一弯曲层，且第二掺杂区134以及字线142之间的界面为弯曲曲面。一介电层13覆盖位于基底210以及第三掺杂区136、基底210以及字线142之间，用以将基底210以及第三掺杂区136、基底210以及字线142电性绝缘。
一存储节点接触插塞150直接位于第三掺杂区136上。一绝缘层2位于字线142以及存储节点接触插塞150之间，以将字线142以及存储节点接触插塞150电性绝缘。一绝缘层5则全面覆盖字线142并与存储节点接触插塞150的顶面齐平，使电容能稳固地设置于上方。一电容160则全面设置于绝缘层5以及存储节点接触插塞150上，并以存储节点接触插塞150电连接第三掺杂区136。电容160可包含一存储节点162以及一存储节点垫164，其中存储节点垫164将存储节点162电连接存储节点接触插塞150。在一优选实施例中，将电容160完全覆盖具有弯曲栅极通道的晶体管T1上方的空间以尽可能加大电容160，但本发明不以此为限。
以上本发明提出了一种具有弯曲栅极通道的晶体管的存储器单元，以下再提出本发明的一种具有垂直栅极通道的晶体管的存储器单元。图7a～图7b为本发明优选实施例中存储器单元的剖面示意图及立体示意图，其中图7a为存储器单元的剖面示意图，而图7b为存储器单元的立体示意图。如图7a～图7b所示，提供一基底310。基底310可例如是一硅基底、一含硅基底(例如SiC)、一三五族基底(例如GaN)、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)、一硅覆绝缘(silicon-on-insulator，SOI)基底或一含外延层的基底等半导体基底。图中仅绘示基底310的一主动区B，此主动区B以一绝缘结构315隔绝其他主动区。绝缘结构315例如为一浅沟槽绝缘(shallow trench isolation,STI)结构，其例如以一浅沟槽绝缘(shallow trenchisolation,STI)制作工艺形成，但本发明不以此为限。
形成一第三掺杂区322以及一存储节点接触插塞330于基底310中。在本实施例中，存储节点接触插塞330位于第三掺杂区322旁，且紧邻第三掺杂区322设置，但本发明不以此为限。在一优选实施例中，存储节点接触插塞330为一金属硅化物。形成第三掺杂区322以及存储节点接触插塞330的方法可如下述，但本发明不以此为限。
图8为本发明优选实施例中形成第三掺杂区的剖面示意图。如图8中的a所示，形成一图案化的掩模K4于基底310上，并暴露出基底310中欲形成第三掺杂区322的区域。图案化的掩模K4可例如为一氮化层或一氧化层等。如图8中的b、c所示，进行一掺杂制作工艺P6，以形成第三掺杂区322。之后，移除图案化的掩模K4，如图8中的d所示。如此一来，本发明仅以掺杂制作工艺即能形成第三掺杂区322。
如图9为本发明优选实施例中形成金属硅化物的剖面示意图。如图9中的a所示，形成一图案化的掩模K5于基底310上，并暴露出基底310中欲形成存储节点接触插塞330(金属硅化物)的区域。图案化的掩模K5可例如为一氮化层或一氧化层等。接着，如图9中的b、c所示，全面顺应覆盖一金属层330’于图案化的掩模K5以及基底310上，其中直接接触基底310的金属层330’，即与基底310形成存储节点接触插塞330(金属硅化物)。之后，移除剩余的金属层330’，如图9中的d所示。
以上，本发明提出形成第三掺杂区322以及形成存储节点接触插塞330的方法，此二方法的形成顺序，可视制作工艺需要而定。本发明仅以掺杂制作工艺，即可直接形成第三掺杂区322以及存储节点接触插塞330于基底310，因而能简化制作工艺，能减低基底310在制作工艺中受损。
接着，如图7a～图7b所示，由下而上再堆叠形成一第二掺杂区324以及一第一掺杂区326于第三掺杂区322上。在本实施例中，第一掺杂区326以及第二掺杂区324设置于基底310上，且第三掺杂区322设置于基底310中。如此，第三掺杂区322、第二掺杂区324以及第一掺杂区326构成一垂直栅极通道320。在本实施例中，第一掺杂区326以及第三掺杂区322具有一第一导电型，而第二掺杂区324则具有一第二导电型，其中第一导电型与第二导电型为不同的导电型。第一导电型可例如为N型，而第二导电型可例如为P型。或者，第一导电型可例如为P型，而第二导电型可例如为N型。值得注意的是，本发明的垂直栅极通道320具有向下的电流C。换言之，现有具有垂直栅极通道的晶体管的存储器单元都具有向上的电流，而本发明的存储器单元，相较于现有具有垂直栅极通道的晶体管的存储器单元，具有反相电流的垂直栅极通道320。
形成一字线340于第二掺杂区324的三边侧壁S3。在本实施例中，字线340仅形成于第二掺杂区324的三边侧壁S3，因而字线340可直接位于基底310上，但本发明不以此为限。在其他实施例中，字线可环绕第二掺杂区。例如，如图10a～图10b所示，字线340a环绕第二掺杂区324，因而可对于第二掺杂区324具有较佳的控制能力。由于字线340a位于第二掺杂区324右侧的部分字线340a’位于存储节点接触插塞330上方，因而需要在形成字线340a之前，先形成一介电层4，以将部分字线340a’与存储节点接触插塞330电性隔绝，介电层4可例如为氮化层或氧化层等。如此一来，以本发明所形成的字线340/340a能直接形成于基底310上或者介电层4上，因而制作工艺更简单且更稳固。
请继续参阅图7a～图7b，依序形成堆叠的一位线接触插塞352及一位线354于一具有垂直栅极通道的晶体管T2上方并电连接第一掺杂区326。位线接触插塞352以及位线354可包含以铜、铝等金属形成，且位线接触插塞352以及位线354可具有相同或不同导电材质。
接续，形成一电容360于具有垂直栅极通道的晶体管T2旁并电连接第三掺杂区322，其中电容360物理性连接存储节点接触插塞330。因此，本实施例的位线354及电容360都位于基底310上方。在较佳的实施例中，电容360完全覆盖具有垂直栅极通道的晶体管T2、位线接触插塞352以及位线354上方的空间，以尽可能加大电容360。以本发明的方法所形成的电容360可稳固的设置于具有垂直栅极通道的晶体管T2上方，并避免向下坍塌。
纵上所述，本发明提出一种具有弯曲栅极通道的晶体管的存储器单元，其包含直接将一第一掺杂区设置于一基底中、一第二掺杂区以及一第三掺杂区设置于基底上，因而构成一弯曲栅极通道，并再以一字线直接覆盖第二掺杂区。因而，直接形成于基底中/上的第一掺杂区、第二掺杂区以及第三掺杂区可简化制作工艺，直接覆盖第二掺杂区的字线可增加对于第二掺杂区的覆盖率及对于弯曲栅极通道的控制能力。并且，本发明的存储器单元可具有更稳固的结构，能避免垂直堆叠结构坍塌所造成的结构损坏。
本发明还提出一种具有垂直栅极通道的晶体管的存储器单元包含由下至上堆叠的一第三掺杂区、一第二掺杂区以及一第一掺杂区，而构成一垂直栅极通道，其中第一掺杂区以及第二掺杂区设置于基底上，且第三掺杂区设置于基底中。并且，由于一位线设置于该具有垂直栅极通道的晶体管上方并电连接第一掺杂区，且一电容设置于具有垂直栅极通道的晶体管旁并电连接第三掺杂区，因而此垂直栅极通道具有向下的电流。如此，本发明的存储器单元具有更稳固的结构，能减低垂直堆叠结构坍塌所造成的结构损坏，并且本发明的存储器单元能更有效率使用空间，进而改善存储器单元的效能。
再者，第三掺杂区以及一存储节点接触插塞(其可为一金属硅化物)直接形成于基底中。一字线则设置于第二掺杂区的至少一侧壁，并能直接设置于基底上。因此，能使制作工艺更容易。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (12)

1.一种存储器单元，其特征在于，包含有：
具有弯曲栅极通道的晶体管，包含一第一掺杂区设置于一基底中、一第二掺杂区以及一第三掺杂区设置于该基底上，其中该第二掺杂区直接位于该第一掺杂区上，且该第三掺杂区位于该第二掺杂区旁，因而构成一弯曲栅极通道；
埋入式位线，设置于该第一掺杂区下方；
字线，覆盖该第二掺杂区；以及
电容，设置于该具有弯曲栅极通道的晶体管上方且电连接该第三掺杂区，
其中所述第二掺杂区具有圆弧状的顶面。
2.如权利要求1所述的存储器单元，其中该第一掺杂区以及该第三掺杂区具有一第一导电型，而该第二掺杂区具有一第二导电型。
3.如权利要求1所述的存储器单元，其中该第三掺杂区包含一上半部以及一下半部。
4.如权利要求3所述的存储器单元，其中该第一掺杂区具有一第一导电型，该第二掺杂区具有一第二导电型，且该上半部具有该第一导电型而该下半部具有该第二导电型。
5.如权利要求3所述的存储器单元，其中该第一掺杂区具有一第一导电型，该第二掺杂区具有一第二导电型，且该上半部具有该第一导电型而该下半部为一无掺杂部分。
6.如权利要求1所述的存储器单元，还包含：
存储节点接触插塞，物理性连接该电容及该第三掺杂区。
7.如权利要求6所述的存储器单元，其中该电容包含一存储节点以及将该存储节点连接该存储节点接触插塞的一存储节点垫。
8.如权利要求6所述的存储器单元，其中该字线直接接触该存储节点接触插塞。
9.如权利要求1所述的存储器单元，还包含：
位线接触插塞，物理性连接该埋入式位线及该第一掺杂区。
10.如权利要求1所述的存储器单元，还包含：
介电层，覆盖该基底但暴露出该第一掺杂区。
11.如权利要求1所述的存储器单元，其中该第二掺杂区以及该字线之间的界面为弯曲曲面。
12.如权利要求11所述的存储器单元，还包含：
栅极介电层，位于该第二掺杂区以及该字线之间，因而该栅极介电层为一弯曲层。
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