CN115274670A - 半导体结构及其制作方法、存储器 - Google Patents

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Abstract

本公开实施例公开了半导体结构及其制作方法、存储器，包括：衬底，位于衬底上方的多个第一有源柱、存储结构、多个晶体管、多个第二有源柱；多个第一有源柱沿第一方向和第二方向呈阵列排布；第一方向和第二方向均与第一有源柱的延伸方向垂直，第一方向和第二方向相交；衬底包括隔离结构，第一有源柱位于隔离结构上；存储结构包括第一电极层、介质层和第二电极层，第一电极层覆盖第一有源柱的侧壁，介质层至少覆盖第一电极层的表面，第二电极层覆盖介质层的表面，介质层和第二电极层的底部嵌入隔离结构中；每一第二有源柱均位于相应的一个第一有源柱的上方；每一晶体管的沟道结构位于第二有源柱内，沟道结构的延伸方向与第二有源柱的延伸方向相同。

Description

半导体结构及其制作方法、存储器
技术领域
本公开涉及半导体技术领域，具体地，涉及一种半导体结构及其制作方法、存储器。
背景技术
动态随机存取存储器(DRAM，Dynamic Random Access Memory)的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1T1C的存储单元)组成的阵列。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。
随着动态随机存取存储器的尺寸不断缩小，电容器的尺寸也随之缩小。如何保证动态随机存取存储器中电容器的性能，成为亟待解决的问题。
公开内容
有鉴于此，本公开实施例提出一种半导体结构及其制作方法、存储器。
根据本公开的一个方面，提供了一种半导体结构，包括：
衬底，位于所述衬底上方的多个第一有源柱、存储结构、多个晶体管、多个第二有源柱；其中，
所述多个第一有源柱沿第一方向和第二方向呈阵列排布；所述第一方向和所述第二方向均与所述第一有源柱的延伸方向垂直，且所述第一方向和所述第二方向相交；所述衬底包括隔离结构，多个所述第一有源柱位于所述隔离结构上；
所述存储结构包括第一电极层、介质层和第二电极层，所述第一电极层覆盖所述第一有源柱的侧壁，所述介质层至少覆盖所述第一电极层的表面，所述第二电极层覆盖所述介质层的表面，且所述介质层和所述第二电极层的底部嵌入所述隔离结构中；
每一所述第二有源柱均位于相应的一个所述第一有源柱的上方；每一晶体管的沟道结构位于所述第二有源柱内，所述沟道结构的延伸方向与所述第二有源柱的延伸方向相同。
上述方案中，所述隔离结构包括：掺杂半导体层、第二氧化层和多个氧化柱；所述第二氧化层位于所述掺杂半导体层的表面，所述多个氧化柱位于所述掺杂半导体层上，每一所述第一有源柱均位于相应的一个所述氧化柱的顶面上；所述掺杂半导体层的掺杂类型与所述第一有源柱的掺杂类型不同。
上述方案中，所述介质层还覆盖所述氧化柱的侧壁及相邻所述氧化柱间的间隙的底部；所述第二电极层延伸至所述氧化柱的间隙中。
上述方案中，所述半导体结构还包括多个连接柱，每一所述连接柱位于每一所述第一有源柱和每一所述第二有源柱之间，所述连接柱的径宽大于所述第一有源柱的径宽和所述第二有源柱的径宽。
上述方案中，所述晶体管包括：环绕所述第二有源柱设置的栅极氧化层，环绕所述栅极氧化层设置的栅极，以及分别设置在所述第二有源柱相对的两个端部的源极和漏极，所述栅极远离所述栅极氧化层的一侧与所述连接柱的侧壁齐平。
上述方案中，所述半导体结构还包括：
多条位线，位于所述晶体管上，与所述第二有源柱的顶部电接触。
根据本公开的另一个方面，提供了一种存储器，包括：至少一个如本公开上述方案中任一方案所述的半导体结构。
根据本公开的再一个方面，提供了一种半导体结构的制作方法，所述方法包括：
提供衬底，在所述衬底上形成隔离结构，在所述隔离结构上形成沿第一方向和第二方向呈阵列排布的多个第一有源柱；所述第一方向和所述第二方向均与所述第一有源柱的延伸方向垂直，且所述第一方向和所述第二方向相交；
形成围绕所述第一有源柱侧壁的存储结构，所述存储结构包括第一电极层、介质层和第二电极层，所述第一电极层覆盖所述第一有源柱的侧壁，所述介质层至少覆盖所述第一电极层的表面，所述第二电极层覆盖所述介质层的表面，且所述介质层和所述第二电极层的底部嵌入所述隔离结构中；
形成多个第二有源柱，每个所述第二有源柱位于相应的一个所述第一有源柱的上方；
形成多个晶体管，所述晶体管的沟道结构位于所述第二有源柱内，所述沟道结构的延伸方向与所述第二有源柱的延伸方向相同。
上述方案中，在所述衬底上形成隔离结构包括：
对所述衬底的底部进行掺杂形成掺杂半导体层，在所述衬底中形成多条沿第一方向间隔排布的第一沟槽，以及多条沿第二方向间隔排布的第二沟槽；所述第一沟槽和所述第二沟槽的底部均位于所述掺杂半导体层中；
对每一所述第一沟槽和/或所述第二沟槽底部进行扩大处理，以形成多个第一半导体柱；每一所述第一半导体柱包括第一部分和位于所述第一部分上的第二部分，所述第一部分的最大径宽小于所述第二部分的最小径宽；
对所述第一半导体柱进行氧化处理，以使所述第一部分被完全氧化成氧化柱，暴露的所述第二部分的表面被氧化成第一氧化层，所述掺杂半导体层的表面被氧化成第二氧化层；未被氧化的所述掺杂半导体层、所述氧化柱、所述第二氧化层共同构成所述隔离结构。
上述方案中，所述掺杂半导体层的掺杂类型与所述第一半导体柱的掺杂类型不同。
上述方案中，所述方法还包括：在所述衬底上方形成顶部支撑层，形成所述顶部支撑层包括：
在形成所述第一沟槽后，在所述第一沟槽中填充第一绝缘层；
去除部分所述第一绝缘层，形成第一凹槽；所述第一凹槽的底面低于所述衬底的顶面；
形成覆盖所述第一凹槽及所述衬底顶部的第一支撑材料层；
刻蚀所述第一支撑材料层和所述衬底，在所述衬底中形成多条沿第二方向间隔排布的第二沟槽，在所述第二沟槽中填充第二绝缘层；
去除部分所述第二绝缘层，形成多个沿第一方向和第二方向呈阵列排布的第二凹槽；所述第二凹槽的底面与所述第一凹槽的底面齐平；
填充所述第二凹槽形成第二支撑材料层，所述第一支撑材料层和所述第二支撑材料层形成所述顶部支撑层。
上述方案中，在形成所述顶部支撑层后，还包括：
去除剩余的所述第一绝缘层和剩余的所述第二绝缘层，形成第一填充区；所述第一填充区暴露所述第一半导体柱的部分侧壁，以通过所述氧化处理形成所述第一氧化层、所述第二氧化层和所述氧化柱；
在所述氧化处理完成后，在所述第一填充区中填充满牺牲材料，去除部分所述顶部支撑层以及部分所述牺牲材料，暴露所述第一半导体柱的顶面。
上述方案中，围绕所述第一有源柱的侧壁形成所述存储结构，包括：
去除所述顶部支撑层，暴露部分所述第一凹槽和所述第二凹槽；
去除所述第一氧化层，形成第二填充区；
在所述第一凹槽、第二凹槽和所述第二填充区中形成第一导电材料，位于所述第二填充区中的所述第一导电材料形成第一电极层；去除所有的所述牺牲材料，形成第三填充区，在所述第三填充区中形成介质层，在所述介质层表面沉积第二导电材料形成第二电极层。
上述方案中，形成多个所述第二有源柱，包括：
去除位于所述第一半导体柱顶部侧壁周围的所述第一导电材料、所述第二导电材料；
在所述第一半导体柱顶部外延生长形成第一半导体基底；
在所述第一半导体基底中形成多条沿第一方向间隔排布的第三沟槽；
在所述第三沟槽中形成第三绝缘层；
在所述第一半导体基底上形成第一掩膜层；通过所述第一掩膜层，形成多条沿第二方向间隔排布的第四沟槽；其中，所述第三沟槽和所述第四沟槽将所述第一半导体基底划分为多个第二半导体柱；
在所述第四沟槽中形成第四绝缘层；
去除部分所述第三绝缘层以及部分所述第四绝缘层，使得所述第二半导体柱的部分侧壁暴露；
对所述第二半导体柱暴露的侧壁进行氧化处理，使得所述暴露的侧壁被氧化成第三氧化层；
去除所述第三氧化层，暴露的所述第二半导体柱形成第二有源柱。
上述方案中，所述形成多个晶体管包括：
在所述第二有源柱的部分侧壁形成栅极氧化层；
在形成有栅极氧化层的所述第二有源柱的间隙中填充第三导电材料；
通过所述第一掩膜层，去除部分所述第三导电材料，形成栅极；
在所述第二有源柱相对的两端分别形成源极、漏极。
上述方案中，所述方法还包括：
在所述第二有源柱上形成多条位线；所述多条位线与所述第二有源柱的顶部电接触。
本公开实施例提供了一种半导体结构及其制作方法、存储器，所述半导体结构的制作方法包括：提供衬底，在所述衬底上形成隔离结构，在所述隔离结构上形成沿第一方向和第二方向呈阵列排布的多个第一有源柱；所述第一方向和所述第二方向均与所述第一有源柱的延伸方向垂直，且所述第一方向和所述第二方向相交；形成围绕所述第一有源柱侧壁的存储结构，所述存储结构包括第一电极层、介质层和第二电极层，所述第一电极层覆盖所述第一有源柱的侧壁，所述介质层至少覆盖所述第一电极层的表面，所述第二电极层覆盖所述介质层的表面，且所述介质层和所述第二电极层的底部嵌入所述隔离结构中；形成多个第二有源柱，每个所述第二有源柱位于相应的一个所述第一有源柱的上方；形成多个晶体管，所述晶体管的沟道结构位于所述第二有源柱内，所述沟道结构的延伸方向与所述第二有源柱的延伸方向相同。本公开实施例中，一方面，通过在衬底上形成隔离结构，且形成的存储结构的底部嵌入隔离结构中，这样可以改善存储结构的漏电问题，另一方面，先形成第一有源柱，并形成围绕第一有源柱的存储结构，再在第一有源柱上形成第二有源柱，并在第二有源柱的间隙中形成晶体管，这样可以改善一次形成较高的有源柱导致的容易坍塌的问题。
附图说明
图1为本公开实施例中提供的一种DRAM晶体管的电路连接示意图；
图2为本公开实施例提供的半导体结构的制造方法的流程示意图；
图3-图33为本公开实施例提供的一种半导体结构的制造过程的剖面示意图。
具体实施方式
为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。
但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。
随着动态随机存取存储器技术的发展，存储单元的尺寸越来越小，其阵列架构由8F2到6F2再到4F2；另外，基于动态随机存取存储器中对离子和漏电流的需求，存储器的架构从平面阵列晶体管(Planar Array Transistor)到凹栅阵列晶体管(Recess Gate ArrayTransistor)，又从凹栅阵列晶体管到掩埋式沟道阵列晶体管(Buried Channel ArrayTransistor)，再从掩埋式沟道阵列晶体管到垂直沟道阵列晶体管(Vertical ChannelArray Transistor)。
本公开的一些实施例中，不论是平面晶体管、凹栅阵列晶体管、掩埋式晶体管还是垂直栅极晶体管，动态随机存取存储器均由多个存储单元结构构成，每一个存储单元结构主要是由一个晶体管与一个由晶体管所操控的存储单元(存储电容)构成，即动态随机存取存储器包括1个晶体管(T，Transistor)和1个电容(C，Capacitor)(1T1C)的架构；其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是l还是0。
图1为本公开实施例中提供的一种采用1T1C的架构的电路连接示意图；如图1所示，晶体管T的漏极与位线(BL，Bit Line)电连接，晶体管T的源极与电容C的其中一个电极板电连接，电容C的另外一个电极板可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管T的栅极与字线(WL，Word Line)连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。
然而，随着存储器的发展，动态随机存取存储器的尺寸在不断缩小，存储器的存储容量不断提高，进而使得形成电容的工艺难度越来越大，存在坍塌问题，同时电容在使用过程中还存在漏电问题。
基于此，为解决上述问题中的一个或多个，本公开实施例提供了一种半导体结构的制作方法，可以改善坍塌问题，同时可以改善电容在使用过程中存在的漏电问题。图2为本公开实施例提供的半导体结构的制作方法的流程示意图。如图2所示，本公开实施例提供的半导体结构的制作方法包括以下步骤：
S100：提供衬底，在所述衬底上形成隔离结构，在所述隔离结构上形成沿第一方向和第二方向呈阵列排布的多个第一有源柱；所述第一方向和所述第二方向均与所述第一有源柱的延伸方向垂直，且所述第一方向和所述第二方向相交；
S200：形成围绕所述第一有源柱侧壁的存储结构，所述存储结构包括第一电极层、介质层和第二电极层，所述第一电极层覆盖所述第一有源柱的侧壁，所述介质层至少覆盖所述第一电极层的表面，所述第二电极层覆盖所述介质层的表面，且所述介质层和所述第二电极层的底部嵌入所述隔离结构中；
S300：形成多个第二有源柱，每个所述第二有源柱位于相应的一个所述第一有源柱的上方；
S400：形成多个晶体管，所述晶体管的沟道结构位于所述第二有源柱内，所述沟道结构的延伸方向与所述第二有源柱的延伸方向相同。
应当理解，图2中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图2中所示的各步骤可以根据实际需求进行顺序调整。图3至图33为本公开实施例提供的一种半导体结构的制作过程的剖面示意图。需要说明的是，图3至图33为一个完整的反映半导体结构的制造方法的实现过程示意图，对于部分附图中未做标记的部分可以相互共用。下面结合图2、图3至图33，对本公开实施例提供的半导体结构的制作方法进行详细地说明。
在步骤S100中，主要是在衬底上形成隔离结构以及第一有源柱。
在一些实施例中，在所述衬底上形成隔离结构包括：
对所述衬底的底部进行掺杂形成掺杂半导体层，在所述衬底中形成多条沿第一方向间隔排布的第一沟槽，以及多条沿第二方向间隔排布的第二沟槽；所述第一沟槽和所述第二沟槽的底部均位于所述掺杂半导体层中；
对每一所述第一沟槽和/或所述第二沟槽底部进行扩大处理，以形成多个第一半导体柱；每一所述第一半导体柱包括第一部分和位于所述第一部分上的第二部分，所述第一部分的最大径宽小于所述第二部分的最小径宽；
对所述第一半导体柱进行氧化处理，以使所述第一部分被完全氧化成氧化柱，暴露的所述第二部分的表面被氧化成第一氧化层，所述掺杂半导体层的表面被氧化成第二氧化层；未被氧化的所述掺杂半导体层、所述氧化柱、所述第二氧化层共同构成所述隔离结构。
在一些实施例中，所述掺杂半导体层的掺杂类型与所述第一半导体柱的掺杂类型不同。
在一些实施例中，所述方法还包括：在所述衬底上方形成顶部支撑层，形成所述顶部支撑层包括：
在形成所述第一沟槽后，在所述第一沟槽中填充第一绝缘层；
去除部分所述第一绝缘层，形成第一凹槽；所述第一凹槽的底面低于所述衬底的顶面；
形成覆盖所述第一凹槽及所述衬底顶部的第一支撑材料层；
刻蚀所述第一支撑材料层和所述衬底，在所述衬底中形成多条沿第二方向间隔排布的第二沟槽，在所述第二沟槽中填充第二绝缘层；
去除部分所述第二绝缘层，形成多个沿第一方向和第二方向呈阵列排布的第二凹槽；所述第二凹槽的底面与所述第一凹槽的底面齐平；
填充所述第二凹槽形成第二支撑材料层，所述第一支撑材料层和所述第二支撑材料层形成所述顶部支撑层。
下面结合图3-图15对隔离结构以及第一有源柱的形成过程进行详细说明。
如图3所示，对衬底101的底部进行掺杂形成掺杂半导体层103。
在一些具体示例中，所述衬底101可以包括单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)、绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。优选地，所述衬底为硅衬底。
在一些具体示例中，所述方法还包括：对衬底101除底部之外的部分进行掺杂，且对衬底101底部的掺杂类型与对衬底101底部之外的部分的掺杂类型不同。
示例性的，当所述衬底101底部的掺杂类型为N型时，所述衬底101底部之外的部分的掺杂类型为P型；当所述衬底101底部的掺杂类型为P型时，所述衬底101底部之外的部分的掺杂类型为N型。
示例性的，当掺杂类型为P型掺杂时，P型杂质源可以是硼(B)、铝(Al)等，且P型杂质源不限于此；当掺杂类型为N型掺杂时，N型杂质源可以是磷(P)、砷(As)等，且N型杂质源不限于此。
在一些具体示例中，对衬底101除底部之外的部分进行掺杂以及对所述衬底101的底部进行掺杂的方法包括但不限于离子注入、扩散。
在一些具体示例中，所述衬底101底部的掺杂浓度小于所述衬底101除底部之外的部分的掺杂浓度。
可以理解的是，这里对衬底101底部进行掺杂处理使得形成的掺杂半导体层103构成耗尽区，从而可以改善后续工艺中形成的存储结构106的漏电问题。
接下来，如图4所示，对衬底101的表面进行刻蚀处理，在衬底101中形成沿第一方向间隔排布的多个第一沟槽108。第一沟槽108的底部位于掺杂半导体层103中。这里，每一所述第一沟槽108沿第二方向延伸。
这里，所述第一方向与衬底101的表面平行；所述第二方向与所述第一方向相交，且与所述衬底101的表面平行。第三方向为第一半导体柱105的延伸方向，且所述第三方向垂直于所述衬底101的表面。
这里，第一方向与第二方向相交，可以理解为，第一方向与第二方向之间的夹角为0-90度。
为了清楚的描述本公开，以下实施例中以第一方向与第二方向垂直为例进行说明。示例性的，所述第一方向为图3中示出的X轴方向；所述第二方向为图3中示出的Y轴方向；所述第三方向为图3中示出的Z轴方向。但需要说明的是，以下实施例中关于方向的描述仅用于说明本公开，并不用来限制本公开的范围。
在一些具体示例中，所述第一沟槽108包括但不限于浅槽隔离(STI，ShallowTrench Isolation)结构。
在一些具体示例中，形成第一沟槽108的方法包括但不限于干法等离子体刻蚀工艺。
如图5所示，在所述第一沟槽108中形成第一绝缘层110；其中，所述第一绝缘层110的顶面与衬底101的顶面基本齐平；这里，所述第一绝缘层110用于起支撑作用。
需要说明的是，本公开中涉及的基本齐平可以理解为大致平齐；可以理解的是，在存储器的制造过程中，由于工艺误差导致的未对齐或未平齐也包括在基本齐平的范围内。
在一些具体示例中，所述第一绝缘层110的组成材料包括但不限于氧化硅(SiO2)。
在一些具体示例中，形成第一绝缘层110的方法包括但不限于物理气相沉积(PVD，Physical Vapor Deposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)等工艺。
如图6所示，去除部分第一绝缘层110，形成第一凹槽112；所述第一凹槽112的底面低于所述衬底101的顶面，也就是说，第一凹槽112是形成在衬底101中的。
在一些具体示例中，第一凹槽112与第一沟槽108在第一平面的投影重合。这里的第一平面为与第三方向垂直的平面。
在一些具体示例中，去除部分第一绝缘层110的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
如图7所示，在第一凹槽112中以及衬底101之上填充第一支撑材料层114的材料，从而形成覆盖所述第一凹槽112及所述衬底101顶部的第一支撑材料层114。
在一些具体示例中，所述第一支撑材料层114的组成材料包括但不限于氮化硅。
在一些具体示例中，形成第一支撑材料层114的方法包括但不限于PVD、CVD、ALD。
在一些具体示例中，在填充第一支撑材料层114的材料后，还包括对第一支撑材料层114进行平坦化处理，使得第一支撑材料层114的表面平坦。
在一些具体示例中，所述平坦化处理工艺包括但不限于化学机械抛光技术(CMP，Chemical Mechanical Polishing)。
可以理解的是，这里在衬底101顶面也形成第一支撑材料层114可以对衬底101的顶面进行保护，以防止后续工艺过程中消耗所述衬底101的顶部。
如图8所示，刻蚀第一支撑材料层114和衬底101，在衬底101中形成多条沿第二方向间隔排布的第二沟槽109；第二沟槽109的底部位于掺杂半导体层103中。其中，多个第二沟槽109沿第二方向间隔排布，且每个所述第二沟槽109沿第一方向延伸；也就是说，所述第一沟槽108和所述第二沟槽109相交。
在一些具体示例中，在第一方向与第二方向垂直时，所述第一沟槽108和所述第二沟槽109互相垂直。
在一些具体示例中，多个所述第一沟槽108沿X轴方向间隔排布；且每个所述第一沟槽108沿Y轴方向延伸；多个所述第二沟槽109沿Y轴方向间隔排布；且每个所述第二沟槽109沿X轴方向延伸。
在一些具体示例中，形成第二沟槽109的方法包括但不限于干法等离子体刻蚀工艺。
在一些具体示例中，所述第二沟槽109包括但不限于浅槽隔离(STI)结构。
这里，第一沟槽108和第二沟槽109将所述衬底101分割成多个沿第一方向和第二方向呈阵列排布的第一半导体柱105。
接下来，如图8所示，对每一所述第一沟槽108和/或所述第二沟槽109底部进行扩大处理；这里，所述扩大处理可以理解为对第一沟槽108的底部进行沿第一方向的刻蚀；和/或，对第二沟槽109的底部进行沿第二方向的刻蚀，使得第一沟槽108和/或第二沟槽109的底部沿所述第一方向的径宽大于相应沟槽的顶部沿所述第一方向的径宽；
和/或，
第一沟槽108和/或第二沟槽109的底部沿所述第二方向的径宽大于相应沟槽的顶部沿所述第二方向的径宽。
在一些具体示例中，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。
示例性的，所述湿法刻蚀工艺中，将刻蚀剂通入第一沟槽108和/或第二沟槽109的底部，通过刻蚀剂的各向异性刻蚀，增大第一沟槽108和/或第二沟槽109的底部沿X轴方向的径宽；和/或，增大第一沟槽108和/或第二沟槽109的底部沿Y轴方向的径宽。
示例性的，所述干法刻蚀工艺中，通过控制等离子体进行横向刻蚀，以在第一沟槽108和/或第二沟槽109的底部形成径宽扩大的沟槽结构。
本公开实施例中，在对每一所述第一沟槽108和/或所述第二沟槽109底部进行扩大处理的过程后，刻蚀工艺使得位于衬底101上的多个第一半导体柱105的底部区域被刻蚀，第一半导体柱105的底部区域尺寸减小。
换言之，所述第一半导体柱105包括第一部分105-1和位于所述第一部分105-1上的第二部分105-2；这里，所述第一半导体柱105的第二部分105-2位于所述第一半导体柱105的第一部分105-1之上。
示例性的，在仅对第一沟槽108进行扩大处理时，所述第一半导体柱105的第一部分105-1沿X轴方向的最大径宽小于所述第一半导体柱105的第二部分105-2沿X轴方向的最小径宽。
示例性的，在仅对第二沟槽109进行扩大处理时，所述第一半导体柱105的第一部分105-1沿Y轴方向的最大径宽小于所述第一半导体柱105的第二部分105-2沿Y轴方向的最小径宽。
示例性的，在对第一沟槽108和第二沟槽109均进行扩大处理时，所述第一半导体柱105的第一部分105-1沿X轴方向的最大径宽小于所述第一半导体柱105的第二部分105-2沿X轴方向的最小径宽；以及所述第一半导体柱105的第一部分105-1沿Y轴方向的最大径宽小于所述第一半导体柱105的第二部分105-2沿Y轴方向的最小径宽。
优选地，对第一沟槽108和第二沟槽109均进行扩大处理，使得所述第一半导体柱105的第一部分105-1的尺寸减小。
示例性的，第一部分105-1的最大径宽可以理解为图8中第一半导体柱105的第一部分105-1与第一半导体柱105的第二部分105-2接触位置处的径宽；第二部分105-2的最小径宽可以理解为第一半导体柱105的第二部分105-2中尺寸最小的区域；参考图8，第一半导体柱105的第二部分105-2的上下部分的尺寸相同，即第一半导体柱105的第二部分105-2的最小径宽和最大径宽相同。
接下来，如图9所示，在第二沟槽109中形成第二绝缘层111。所述第二绝缘层111用于起支撑作用。
在一些具体示例中，所述第二绝缘层111的组成材料包括但不限于氧化硅(SiO2)。
在一些具体示例中，形成第二绝缘层111的方法包括但不限于PVD、CVD、ALD。
接下来，如图10所示，去除部分所述第二绝缘层111，形成多个沿第一方向和第二方向呈阵列排布的第二凹槽113；所述第二凹槽113的底面与所述第一凹槽112的底面齐平。
在一些具体示例中，去除部分第二绝缘层111的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
接下来，如图11所示，填充所述第二凹槽113形成第二支撑材料层115(具体可以是如图11中虚线框中示出的部分)，第一支撑材料层114和第二支撑材料层115形成顶部支撑层119(如图15中示出的)。
这里，所述第一支撑材料层114与第二支撑材料层115的材料可以相同或不同。
在一些具体示例中，形成第二支撑材料层115的方法包括但不限于PVD、CVD、ALD。
在一些具体示例中，在填充第二支撑材料层115的材料后，还包括对第二支撑材料层115进行平坦化处理，使得第二支撑材料层115与第二绝缘层111的顶面齐平。
在一些具体示例中，所述平坦化处理工艺包括CMP。
可以理解的是，这里形成的顶部支撑层119可以对第一半导体柱105起到支撑作用，改善第一半导体柱105在后续工艺过程中易坍塌的问题。
在一些实施例中，在形成所述顶部支撑层后，还包括：
去除剩余的所述第一绝缘层和剩余的所述第二绝缘层，形成第一填充区；所述第一填充区暴露所述第一半导体柱的部分侧壁，以通过所述氧化处理形成所述第一氧化层、所述第二氧化层和所述氧化柱；
在所述氧化处理完成后，在所述第一填充区中填充满牺牲材料，去除部分所述顶部支撑层以及部分所述牺牲材料，暴露所述第一半导体柱的顶面。
如图12所示，去除剩余的第一绝缘层110和剩余的第二绝缘层111，形成第一填充区120。第一填充区120使得第一半导体柱105的部分侧壁暴露。
在一些具体示例中，去除剩余的第一绝缘层110和剩余的第二绝缘层111的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
接下来，如图13所示，通过氧化工艺，如热氧化工艺对所述第一半导体柱105暴露的表面进行氧化，使得第一半导体柱105的第一部分105-1全部被氧化成氧化柱116，暴露出的第一半导体柱105的第二部分105-2的表面被氧化成第一氧化层117，同时，衬底101的表面也被氧化形成第二氧化层118。掺杂半导体层103、氧化柱116、第二氧化层118共同构成隔离结构102。而第一半导体柱105的顶部被第一支撑材料层114和第二支撑材料层115覆盖，因此第一半导体柱105的顶部未被氧化。被第一氧化层117覆盖的部分第一半导体柱105构成第一有源柱104。
可以理解的是，这里形成的氧化柱116、第二氧化层118使得后续工艺中形成的电容能够与底部掺杂半导体层103隔离，从而使得进一步改善电容底部的漏电问题。
这里，第一氧化层117、第二氧化层118、氧化柱116的材料相同。示例性的，第一氧化层117、第二氧化层118、氧化柱116的组成材料包括但不限于氧化硅。
在一些具体示例中，这里第一氧化层117、第二氧化层118、氧化柱116的材料与所述第一绝缘层110的材料相同或不同。第一氧化层117、第二氧化层118、氧化柱116的材料与所述第二绝缘层111的材料相同或不同。
需要说明的是，前述实施例中通过对第一沟槽108和/或第二沟槽109进行扩大处理后，第一半导体柱105的第一部分105-1和尺寸较小，易于被完全氧化。而且在第一半导体柱105的第一部分105-1被氧化时，所述第一半导体柱105的第二部分105-2仅表面被氧化。
接下来，如图14所示，在第一填充区120中填充满牺牲材料121。
在一些具体示例中，填充牺牲材料121的方法包括但不限于PVD、CVD、ALD。
在一些具体示例中，形成的牺牲材料121的材质包括但不限于多晶硅、碳。
这里，对于牺牲材料121的材质的选择，第一方面，需要考虑牺牲材料121相对于第一氧化层117具有一定的刻蚀选择比，使得在后续工艺中去除第一氧化层117时，可以保留牺牲材料121；第二方面，需要考虑牺牲材料121相对于后续工艺中形成的第一电极层106-1的材料具有一定的刻蚀选择比，使得后续工艺中在去除牺牲材料121形成牺牲层时，减小对已形成的第一电极层106-1的影响；第三方面，牺牲材料121需要能在后续工艺中较方便去除。
接下来，如图15所示，去除部分所述顶部支撑层119以及部分牺牲材料121，暴露第一半导体柱105的顶面。
在一些具体示例中，去除部分所述顶部支撑层119以及部分牺牲材料121的方法包括但不限于CMP。
从图15可以看出，第一支撑材料层114以及第二支撑材料层115均覆盖第一半导体柱105的部分侧壁，且第二支撑材料层115覆盖第一半导体柱105顶部的侧壁中与第二方向垂直的侧壁的一部分，第一支撑层覆盖第一半导体柱105的顶部的侧壁中与第一方向垂直的侧壁的全部。且由第一支撑材料层114以及第二支撑材料层115构成的顶部支撑层119形成网状结构，对第一半导体柱105起支撑作用，改善第一半导体柱105易坍塌的问题。
在步骤S200中，主要是形成围绕所述第一有源柱104侧壁的存储结构106。
在一些实施例中，围绕所述第一有源柱的侧壁形成所述存储结构，包括：
去除所述顶部支撑层，暴露部分所述第一凹槽和所述第二凹槽；
去除所述第一氧化层，形成第二填充区；
在所述第一凹槽、第二凹槽和所述第二填充区中形成第一导电材料，位于所述第二填充区中的所述第一导电材料形成第一电极层；去除所有的所述牺牲材料，形成第三填充区，在所述第三填充区中形成介质层，在所述介质层表面沉积第二导电材料形成第二电极层。
如图15、16所示，去除顶部支撑层119，暴露部分第一凹槽112和第二凹槽113。
在一些具体示例中，去除顶部支撑层119的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
在去除顶部支撑层119后，由于牺牲材料121覆盖第一半导体柱105顶部侧壁的一部分，在后续工艺中去除第一氧化层117时，第一半导体柱105顶部之间的牺牲材料121可以对第一半导体柱105起到支撑作用，改善第一半导体柱105的坍塌问题。
如图16、17所示，去除所述第一氧化层117，形成第二填充区122。
在一些具体示例中，去除第一氧化层117的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
如图18所示，在第一凹槽112、第二凹槽113和第二填充区122中形成第一导电材料，位于所述第二填充区122中的第一导电材料形成第一电极层106-1。
可以理解的是，在第一凹槽112和第二凹槽113中填充的第一导电材料与第一半导体柱105的顶部侧壁相连，使得在第一凹槽112和第二凹槽113中填充的第一导电材料对第一半导体柱105起到支撑作用，改善后续工艺中去除所有的牺牲材料121时，第一半导体柱105易坍塌的问题。
这里，第一电极层106-1用于作为电容的下电极。
在一些具体示例中，所述第一电极层106-1的组成材料可以包括但不限于钌(Ru)、氧化钌(RuO)、氮化钛(TiN)。
在一些具体示例中，形成第一电极层106-1的方法包括但不限于PVD、CVD、ALD。
可以理解的是，本公开实施例中，在去除第一氧化层117后形成第二填充区122，此时的第二填充区122环绕第一有源柱104，在第二填充区122中直接填充形成第一电极层106-1的材料，从而形成第一电极层106-1，形成的多个第一电极层106-1是彼此分开的。传统的方法是，在第一半导体柱105的间隙中的第一沟槽108和第二沟槽109中直接沉积第一电极层106-1的材料形成多个第一电极层106-1，这样使得多个第一电极层106-1底部无法彼此分开，从而使得第一电极层106-1之间相互干扰。而本公开实施例的方案形成的第一电极层106-1能彼此分开，从而可以改善多个第一电极层106-1之间的彼此干扰问题。
接下来，如图19所示，去除所有的所述牺牲材料121，形成第三填充区123。
在一些具体示例中，去除牺牲材料121的方法包括但不限于湿蚀工艺、干法刻蚀工艺。
接下来，如图20所示，在第三填充区123中形成介质层106-2，在介质层106-2表面沉积第二导电材料形成第二电极层106-3。这里形成的介质层106-2和第二电极层106-3嵌入到隔离结构102之中，介质层106-2、第一电极层106-1、第二电极层106-2共同构成存储结构106
需要说明的是，图20中仅示出了在第一有源柱104的间隙中形成介质层106-2的情况，在一些具体示例中，第一有源柱104之间形成介质层106-2时，在第一半导体柱105顶部的间隙中也会形成介质层106-2。
这里，介质层106-2用于作为电容的电介质。
这里，所述介质层106-2的组成材料包括高介电常数(High-K)材料，高介电常数材料一般指介电常数高于3.9的材料，且通常显著高于该值。在一些具体示例中，所述介质层106-2的材料可以包括但不限于氧化铝(Al2O3)、氧化锆(ZrO)、氧化铪(HfO2)、钛酸锶(SrTiO3)等。
在一些具体实施例中，所述第二电极层106-3的组成材料可以包括但不限于钌、氧化钌、氮化钛。
这里，形成第二电极层106-3的方法包括但不限于PVD、CVD等工艺。
可以理解的是，这里的介质层106-2和第二电极层106-3嵌入到隔离结构102之中使得能够改善电容的漏电问题。
在步骤S300中，如图21至图29，主要是形成多个第二有源柱107。
在一些实施例中，形成多个所述第二有源柱，包括：
去除位于所述第一有源柱顶部侧壁周围的所述第一导电材料、所述第二导电材料；
在所述第一半导体柱顶部外延生长形成第一半导体基底；
在所述第一半导体基底中形成多条沿第一方向间隔排布的第三沟槽；
在所述第三沟槽中形成第三绝缘层；
在所述第一半导体基底上形成第一掩膜层；通过所述第一掩膜层，形成多条沿第二方向间隔排布的第四沟槽；其中，所述第三沟槽和所述第四沟槽将所述第一半导体基底划分为多个第二半导体柱；
在所述第四沟槽中形成第四绝缘层；
去除部分所述第三绝缘层以及部分所述第四绝缘层，使得所述第二半导体柱的部分侧壁暴露；
对所述第二半导体柱暴露的侧壁进行氧化处理，使得所述暴露的侧壁被氧化成第三氧化层；
去除所述第三氧化层，暴露的所述第二半导体柱形成第二有源柱。
下面结合图21-图29对第二有源柱的形成过程进行详细说明。如图21所示，去除位于第一半导体柱105顶部侧壁周围的第一导电材料、第二导电材料以及介质层106-2。
在一些具体示例中，去除位于第一半导体柱105顶部侧壁周围的第一导电材料、第二导电材料以及介质层106-2的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
接下来，如图22所示，在第一半导体柱105顶部通过外延生长的方式形成第一半导体基底124。
在一些具体示例中，形成第一半导体基底124的方法包括但不限于外延生长工艺。
可以理解的是，上述实施例中去除位于第一半导体柱105顶部侧壁周围的第一导电材料、第二导电材料以及介质层106-2，暴露出第一半导体柱105顶部的部分侧壁的目的主要是使得能更方便的利用外延生长形成第一半导体基底124。
在一些具体示例中，第一半导体基底124的材料可以包括单质半导体材料(例如为硅、锗等)、复合半导体材料(例如为锗硅等)等。
接下来，如图23所示，在所述第一半导体基底124中形成多条沿第一方向间隔排布的第三沟槽125。
在一些具体示例中，形成第三凹槽的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
接下来，如图24所示，在第三沟槽125中形成第三绝缘层128。
在一些具体示例中，第三绝缘层128的材料包括但不限于氧化硅。
在一些具体示例中，形成第三绝缘层128的方法包括但不限于PVD、CVD、ALD。
接下来，如图25所示，在第一半导体基底124上形成第一掩膜层130；通过第一掩膜层130，形成多条沿第二方向间隔排布的第四沟槽126；其中，第三沟槽125和第四沟槽126将第一半导体基底124划分为多个第二半导体柱127。这里，形成的第二半导体柱127与第一半导体柱105在第一平面的投影重合。
在一些具体示例中，第一掩膜层130的材料包括但不限于氮化硅。
在一些具体示例中，形成第一掩膜层130的方法包括但不限于PVD、CVD、ALD。
接下来，如图26所示，在第四沟槽126中形成第四绝缘层129。
在一些具体示例中，第四绝缘层129的材料包括但不限于氧化硅。
在一些具体示例中，形成第四绝缘层129的方法包括但不限于PVD、CVD、ALD。
接下来，如图27所示，去除部分第三绝缘层128以及部分第四绝缘层129，使得第二半导体柱127的部分侧壁暴露。
在一些具体示例中，去除部分所述第三绝缘层128以及部分所述第四绝缘层129的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
接下来，如图28所示，对所述第二半导体柱127暴露的侧壁进行氧化处理，使得所述暴露的侧壁被氧化成第三氧化层131。
在一些具体示例中，第三氧化层131的材质包括但不限于氧化硅。
接下来，如图29所示，去除所述第三氧化层131，侧壁被暴露的部分所述第二半导体柱127形成第二有源柱107。而第一有源柱104和第二有源柱107之间的部分半导体柱构成连接柱136。连接柱136的径宽大于第一有源柱104以及第二有源柱107的径宽。
在步骤S400中，主要是形成多个晶体管。
在一些实施例中，所述形成多个晶体管包括：
在所述第二有源柱的部分侧壁形成栅极氧化层；
在形成有栅极氧化层的所述第二有源柱的间隙中填充第三导电材料；
通过所述第一掩膜层，去除部分所述第三导电材料，形成栅极；
在所述第二有源柱相对的两端分别形成源极、漏极。
下面结合图30-图33对晶体管的形成过程进行详细说明。
如图30所示，在第二有源柱107的部分侧壁形成栅极氧化层132。
这里，栅氧化层位于栅极133与沟道区之间，用于电隔离沟道区和栅极133，减小晶体管的热载流子效应。
在一些具体示例中，形成栅极氧化层132的方法包括但不限于热氧化法。
在一些具体示例中，栅极氧化层132包括但不限于氧化硅。
接下来，如图31所示，在形成有栅极氧化层132的所述第二有源柱107的间隙中填充第三导电材料。通过所述第一掩膜层130，去除部分所述第三导电材料，形成栅极133。
可以理解的是，这里在前述实施例中，通过第一掩膜层130形成第四沟槽126后，第一掩膜层130并未被去除，在去除部分第三导电材料时仍然用第一掩膜层130作为掩膜，可以简化工艺步骤，节省工艺时间，同时节省工艺材料。
在一些具体示例中，第三导电材料可以包括金属或多晶硅(Poly)等。
在一些具体示例中，第三导电材料的形成方法包括但不限于PVD、CVD、ALD等。
这里，不同类型的晶体管中，栅极133的形状不同；示例性的，柱型栅极晶体管中，栅极133以柱状形式形成在沟道区的一侧；半环绕型栅极晶体管中，栅极133半包围沟道区；全环绕型(GAA，Gate All Around)栅极晶体管中，栅极133全包围沟道区。
本公开实施例中的晶体管类型可以包括上述多种类型，但不限于此。优选地，所述晶体管的类型为全环绕型栅极晶体管。
接下来，在第二有源柱107相对的两端分别形成源极、漏极。形成源极、漏极的方法包括但不限于掺杂工艺和扩散工艺等。
需要说明的是，位于第二有源柱107相对的两端的源极和漏极的位置可以互换；实际情况可以根据实际需求进行选择设置。
接下来，如图32所示，在第二有源柱107之间形成第五绝缘层134(如图32中虚线框示出的部分)。
在一些具体示例中，第五绝缘层134的材料包括但不限于氧化硅。
接下来，如图33所示，去除第一掩膜层130，并去除部分栅极133，在第二有源柱107之间填充第六绝缘层135(如图33中虚线框中示出的部分)。
在一些具体示例中，第六绝缘层135的材料包括但不限于氧化硅。
在一些实施例中，所述方法还包括：
在所述第二有源柱107上形成多条位线；所述多条位线与所述第二有源柱107的顶部电接触。
可以理解的是，上述实施例中的存储器为晶体管-电容(TOC，Transistor onCapacitor)结构，所述结构还包括：多条位线，位于所述晶体管上，与所述第二有源柱107的顶部电接触。
可以理解的是，位线BL用于在晶体管导通时，对所述晶体管执行读取或写入操作。
这里，将位线BL设置在晶体管的上方，并将位线BL作为金属位线(Metal BL)，可以减少电阻，降低工艺难度；与存储器的电路设计方案更匹配。
可以理解的是，随着目前对存储器密度要求的不断提升，半导体柱的深宽比不断增大，在一次形成高度较高的半导体柱从而形成存储结构106以及晶体管时，容易产生坍塌的问题，本公开实施例先形成第一半导体柱105，在第一半导体柱105之间形成存储结构106，再在第一半导体柱105上形成第二半导体柱127，并在第二半导体柱127之间形成晶体管，也就是说本公开实施例中的半导体柱分两次形成，且在第一半导体柱105顶部形成顶部支撑层119，从而可以有效改善坍塌的问题。
本公开实施例提供了一种半导体结构的制作方法，包括：提供衬底101，在所述衬底101上形成隔离结构102，在所述隔离结构102上形成沿第一方向和第二方向呈阵列排布的多个第一有源柱104；所述第一方向和所述第二方向均与所述第一有源柱104的延伸方向垂直，且所述第一方向和所述第二方向相交；形成围绕所述第一有源柱104侧壁的存储结构106，所述存储结构106包括第一电极层106-1、介质层106-2和第二电极层106-3，所述第一电极层106-1覆盖所述第一有源柱104的侧壁，所述介质层106-2至少覆盖所述第一电极层106-1的表面，所述第二电极层106-3覆盖所述介质层106-2的表面，且所述介质层106-2和所述第二电极层106-3的底部嵌入所述隔离结构102中；形成多个第二有源柱107，每个所述第二有源柱107位于相应的一个所述第一有源柱104的上方；形成多个晶体管，所述晶体管的沟道结构位于所述第二有源柱107内，所述沟道结构的延伸方向与所述第二有源柱107的延伸方向相同。本公开实施例中，一方面，通过在衬底101上形成隔离结构102，且形成的存储结构106的底部嵌入隔离结构102中，这样可以改善存储结构106的漏电问题，另一方面，先形成第一有源柱104，并形成围绕第一有源柱104的存储结构106，再在第一有源柱104上形成第二有源柱107，并在第二有源柱107的间隙中形成晶体管，这样可以改善一次形成较高的有源柱导致的容易坍塌的问题。
根据本公开的另一方面，本公开实施例又提供了一种半导体结构，包括：
衬底，位于所述衬底上方的多个第一有源柱、存储结构、多个晶体管、多个第二有源柱；其中，
所述多个第一有源柱沿第一方向和第二方向呈阵列排布；所述第一方向和所述第二方向均与所述第一有源柱的延伸方向垂直，且所述第一方向和所述第二方向相交；所述衬底包括隔离结构，多个所述第一有源柱位于所述隔离结构上；
所述存储结构包括第一电极层、介质层和第二电极层，所述第一电极层覆盖所述第一有源柱的侧壁，所述介质层至少覆盖所述第一电极层的表面，所述第二电极层覆盖所述介质层的表面，且所述介质层和所述第二电极层的底部嵌入所述隔离结构中；
每一所述第二有源柱均位于相应的一个所述第一有源柱的上方；每一晶体管的沟道结构位于所述第二有源柱内，所述沟道结构的延伸方向与所述第二有源柱的延伸方向相同。
在一些实施例中，所述隔离结构包括：掺杂半导体层、第二氧化层和多个氧化柱；所述第二氧化层位于所述掺杂半导体层的表面，所述多个氧化柱位于所述掺杂半导体层上，每一所述第一有源柱均位于相应的一个所述氧化柱的顶面上；所述掺杂半导体层的掺杂类型与所述第一有源柱的掺杂类型不同。
在一些实施例中，所述介质层还覆盖所述氧化柱的侧壁及相邻所述氧化柱间的间隙的底部；所述第二电极层延伸至所述氧化柱的间隙中。
在一些实施例中，所述半导体结构还包括多个连接柱，每一所述连接柱位于每一所述第一有源柱和每一所述第二有源柱之间，所述连接柱的径宽大于所述第一有源柱的径宽和所述第二有源柱的径宽。
在一些实施例中，所述晶体管包括：环绕所述第二有源柱设置的栅极氧化层，环绕所述栅极氧化层设置的栅极，以及分别设置在所述第二有源柱相对的两个端部的源极和漏极，所述栅极远离所述栅极氧化层的一侧与所述连接柱的侧壁齐平。
在一些实施例中，所述半导体结构还包括：
多条位线，位于所述晶体管上，与所述第二有源柱的顶部电接触。
根据本公开的再一方面，本公开实施例还提供了一种存储器，包括：至少一个如本公开上述实施例中任一实施例所述的半导体结构。
上述实施例中提供的半导体结构及存储器在方法侧已详细介绍，这里不再赘述。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：衬底，位于所述衬底上方的多个第一有源柱、存储结构、多个晶体管、多个第二有源柱；其中，
所述多个第一有源柱沿第一方向和第二方向呈阵列排布；所述第一方向和所述第二方向均与所述第一有源柱的延伸方向垂直，且所述第一方向和所述第二方向相交；所述衬底包括隔离结构，多个所述第一有源柱位于所述隔离结构上；
所述存储结构包括第一电极层、介质层和第二电极层，所述第一电极层覆盖所述第一有源柱的侧壁，所述介质层至少覆盖所述第一电极层的表面，所述第二电极层覆盖所述介质层的表面，且所述介质层和所述第二电极层的底部嵌入所述隔离结构中；
每一所述第二有源柱均位于相应的一个所述第一有源柱的上方；每一晶体管的沟道结构位于所述第二有源柱内，所述沟道结构的延伸方向与所述第二有源柱的延伸方向相同。
2.根据权利要求1所述的半导体结构，其特征在于，所述隔离结构包括：掺杂半导体层、第二氧化层和多个氧化柱；所述第二氧化层位于所述掺杂半导体层的表面，所述多个氧化柱位于所述掺杂半导体层上，每一所述第一有源柱均位于相应的一个所述氧化柱的顶面上；所述掺杂半导体层的掺杂类型与所述第一有源柱的掺杂类型不同。
3.根据权利要求2所述的半导体结构，其特征在于，
所述介质层还覆盖所述氧化柱的侧壁及相邻所述氧化柱间的间隙的底部；所述第二电极层延伸至所述氧化柱的间隙中。
4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括多个连接柱，每一所述连接柱位于每一所述第一有源柱和每一所述第二有源柱之间，所述连接柱的径宽大于所述第一有源柱的径宽和所述第二有源柱的径宽。
5.根据权利要求4所述的半导体结构，其特征在于，所述晶体管包括：环绕所述第二有源柱设置的栅极氧化层，环绕所述栅极氧化层设置的栅极，以及分别设置在所述第二有源柱相对的两个端部的源极和漏极，所述栅极远离所述栅极氧化层的一侧与所述连接柱的侧壁齐平。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
多条位线，位于所述晶体管上，与所述第二有源柱的顶部电接触。
7.一种存储器，其特征在于，包括：至少一个如权利要求1至6中任一项所述的半导体结构。
8.一种半导体结构的制作方法，其特征在于，所述方法包括：
提供衬底，在所述衬底上形成隔离结构，在所述隔离结构上形成沿第一方向和第二方向呈阵列排布的多个第一有源柱；所述第一方向和所述第二方向均与所述第一有源柱的延伸方向垂直，且所述第一方向和所述第二方向相交；
形成围绕所述第一有源柱侧壁的存储结构，所述存储结构包括第一电极层、介质层和第二电极层，所述第一电极层覆盖所述第一有源柱的侧壁，所述介质层至少覆盖所述第一电极层的表面，所述第二电极层覆盖所述介质层的表面，且所述介质层和所述第二电极层的底部嵌入所述隔离结构中；
形成多个第二有源柱，每个所述第二有源柱位于相应的一个所述第一有源柱的上方；
形成多个晶体管，所述晶体管的沟道结构位于所述第二有源柱内，所述沟道结构的延伸方向与所述第二有源柱的延伸方向相同。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，在所述衬底上形成隔离结构包括：
对所述衬底的底部进行掺杂形成掺杂半导体层，在所述衬底中形成多条沿第一方向间隔排布的第一沟槽，以及多条沿第二方向间隔排布的第二沟槽；所述第一沟槽和所述第二沟槽的底部均位于所述掺杂半导体层中；
对每一所述第一沟槽和/或所述第二沟槽底部进行扩大处理，以形成多个第一半导体柱；每一所述第一半导体柱包括第一部分和位于所述第一部分上的第二部分，所述第一部分的最大径宽小于所述第二部分的最小径宽；
对所述第一半导体柱进行氧化处理，以使所述第一部分被完全氧化成氧化柱，暴露的所述第二部分的表面被氧化成第一氧化层，所述掺杂半导体层的表面被氧化成第二氧化层；未被氧化的所述掺杂半导体层、所述氧化柱、所述第二氧化层共同构成所述隔离结构。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述掺杂半导体层的掺杂类型与所述第一半导体柱的掺杂类型不同。
11.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述方法还包括：在所述衬底上方形成顶部支撑层，形成所述顶部支撑层包括：
在形成所述第一沟槽后，在所述第一沟槽中填充第一绝缘层；
去除部分所述第一绝缘层，形成第一凹槽；所述第一凹槽的底面低于所述衬底的顶面；
形成覆盖所述第一凹槽及所述衬底顶部的第一支撑材料层；
刻蚀所述第一支撑材料层和所述衬底，在所述衬底中形成多条沿第二方向间隔排布的第二沟槽，在所述第二沟槽中填充第二绝缘层；
去除部分所述第二绝缘层，形成多个沿第一方向和第二方向呈阵列排布的第二凹槽；所述第二凹槽的底面与所述第一凹槽的底面齐平；
填充所述第二凹槽形成第二支撑材料层，所述第一支撑材料层和所述第二支撑材料层形成所述顶部支撑层。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，在形成所述顶部支撑层后，还包括：
去除剩余的所述第一绝缘层和剩余的所述第二绝缘层，形成第一填充区；所述第一填充区暴露所述第一半导体柱的部分侧壁，以通过所述氧化处理形成所述第一氧化层、所述第二氧化层和所述氧化柱；
在所述氧化处理完成后，在所述第一填充区中填充满牺牲材料，去除部分所述顶部支撑层以及部分所述牺牲材料，暴露所述第一半导体柱的顶面。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，围绕所述第一有源柱的侧壁形成所述存储结构，包括：
去除所述顶部支撑层，暴露部分所述第一凹槽和所述第二凹槽；
去除所述第一氧化层，形成第二填充区；
在所述第一凹槽、第二凹槽和所述第二填充区中形成第一导电材料，位于所述第二填充区中的所述第一导电材料形成第一电极层；去除所有的所述牺牲材料，形成第三填充区，在所述第三填充区中形成介质层，在所述介质层表面沉积第二导电材料形成第二电极层。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，形成多个所述第二有源柱，包括：
去除位于所述第一半导体柱顶部侧壁周围的所述第一导电材料、所述第二导电材料；
在所述第一半导体柱顶部外延生长形成第一半导体基底；
在所述第一半导体基底中形成多条沿第一方向间隔排布的第三沟槽；
在所述第三沟槽中形成第三绝缘层；
在所述第一半导体基底上形成第一掩膜层；通过所述第一掩膜层，形成多条沿第二方向间隔排布的第四沟槽；其中，所述第三沟槽和所述第四沟槽将所述第一半导体基底划分为多个第二半导体柱；
在所述第四沟槽中形成第四绝缘层；
去除部分所述第三绝缘层以及部分所述第四绝缘层，使得所述第二半导体柱的部分侧壁暴露；
对所述第二半导体柱暴露的侧壁进行氧化处理，使得所述暴露的侧壁被氧化成第三氧化层；
去除所述第三氧化层，暴露的所述第二半导体柱形成第二有源柱。
15.根据权利要求14所述的半导体结构的制作方法，其特征在于，所述形成多个晶体管包括：
在所述第二有源柱的部分侧壁形成栅极氧化层；
在形成有栅极氧化层的所述第二有源柱的间隙中填充第三导电材料；
通过所述第一掩膜层，去除部分所述第三导电材料，形成栅极；
在所述第二有源柱相对的两端分别形成源极、漏极。
16.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述方法还包括：
在所述第二有源柱上形成多条位线；所述多条位线与所述第二有源柱的顶部电接触。
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