WO2023245804A1 - 半导体结构及其制作方法、存储器 - Google Patents

半导体结构及其制作方法、存储器 Download PDF

Info

Publication number
WO2023245804A1
WO2023245804A1 PCT/CN2022/108180 CN2022108180W WO2023245804A1 WO 2023245804 A1 WO2023245804 A1 WO 2023245804A1 CN 2022108180 W CN2022108180 W CN 2022108180W WO 2023245804 A1 WO2023245804 A1 WO 2023245804A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
layer
pillars
pillar
trench
Prior art date
Application number
PCT/CN2022/108180
Other languages
English (en)
French (fr)
Inventor
邵光速
肖德元
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Priority to US17/950,971 priority Critical patent/US20230020007A1/en
Publication of WO2023245804A1 publication Critical patent/WO2023245804A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to, but is not limited to, a semiconductor structure, a manufacturing method thereof, and a memory.
  • the memory array architecture of dynamic random access memory is an array composed of memory cells (i.e., 1T1C memory cells) including a transistor and a capacitor.
  • the gate of the transistor is connected to the word line, the drain is connected to the bit line, and the source is connected to the capacitor.
  • Embodiments of the present disclosure provide a semiconductor structure, a manufacturing method thereof, and a memory.
  • a semiconductor structure including:
  • the storage structure surrounds the side walls of the first portion
  • the first protective layer surrounding the top sidewall of the second portion
  • the first protective layer includes a plurality of first protective pillars and a plurality of second protective pillars
  • the diameter width of the middle part of the second part is smaller than the diameter width of the top part of the second part and smaller than the diameter width of the bottom part of the second part.
  • Each first semiconductor pillar is located on the top surface of one of the oxidation pillars, and the first oxide layer is located between adjacent oxidation pillars.
  • the memory structure includes a first electrode layer, a dielectric layer and a second electrode layer;
  • the first electrode layer covers the sidewall of the first part
  • the dielectric layer covers at least the surface of the first electrode layer
  • the semiconductor structure further includes:
  • a memory including: at least one semiconductor structure as described in any of the above aspects of the present disclosure.
  • a substrate is provided, and a plurality of first semiconductor pillars arranged in an array along a first direction and a second direction are formed on the substrate;
  • the first semiconductor pillar includes a first portion and a second semiconductor pillar located on the first portion. part, the second part includes a bottom, a middle, and a top arranged in a stack in sequence; the first direction and the second direction intersect and are both parallel to the top surface of the substrate;
  • forming the first protective layer includes:
  • the remaining first insulating layer on top of the second part is removed to form a plurality of second grooves extending along the first direction, each of the second grooves exposing adjacent ones in the second direction.
  • a plurality of second protective pillars are formed on the side walls of the second groove, and the first protective pillars and the second protective pillars together constitute the first protective layer.
  • a second insulating layer is formed between the second protection pillars and between the gate electrodes.
  • forming the gate electrode covering the gate oxide layer includes:
  • part of the gate conductive material is removed, and the remaining gate conductive material forms the gate.
  • forming the first semiconductor pillar includes:
  • the method further includes: forming a second protective layer on each second trench sidewall;
  • a plurality of second semiconductor pillars are formed between adjacent third trenches, each first semiconductor pillar is located on a corresponding second semiconductor pillar, and the maximum diameter of the second semiconductor pillar along the second direction is The width is smaller than the minimum diameter width of the first semiconductor pillar;
  • the second semiconductor pillar is subjected to an oxidation treatment so that the second semiconductor pillar is completely oxidized into an oxide pillar.
  • a plurality of bit lines are formed on the second part; the bit lines are in electrical contact with the top of the second part.
  • Figure 1 is a schematic circuit connection diagram of a DRAM transistor provided in an embodiment of the present disclosure
  • spatially relative terms such as “on”, “over”, “over”, “on”, “upper”, etc. may be used herein to describe the figures. The relationship of one element or feature to another element or feature.
  • the spatially relative terms are intended to encompass different orientations of the device in use or operation in addition to the orientation depicted in the figures.
  • the device may be otherwise oriented (rotated 90 degrees or at other orientations) and the spatially relative descriptors used herein interpreted accordingly.
  • the term "substrate” refers to a material on which subsequent layers of material are added.
  • the substrate itself can be patterned.
  • the material added on top of the substrate can be patterned or can remain unpatterned.
  • the substrate may include a variety of semiconductor materials, such as silicon, silicon germanium, germanium, arsenide, indium phosphide, and the like.
  • the substrate may be made of non-conductive material, such as glass, plastic or sapphire wafers.
  • Embodiments of the present disclosure relate to semiconductor structures that are at least part of a device that will be configured in subsequent processes to form a final device structure.
  • the final device may include a memory, and the memory includes but is not limited to a dynamic random access memory. The following only takes the dynamic random access memory as an example for description.
  • the size of memory cells is getting smaller and smaller, and its array architecture has changed from 8F 2 to 6F 2 to 4F 2 ; in addition, based on the demand for ions and leakage current in dynamic random access memory , the memory architecture has changed from Planar Array Transistor to Recess Gate Array Transistor, then from Recess Gate Array Transistor to Buried Channel Array Transistor, and then from Buried Channel Array Transistor. channel array transistor to vertical channel array transistor (Vertical Channel Array Transistor).
  • the dynamic random access memory is composed of multiple memory cell structures, and each memory cell structure is mainly composed of a
  • the transistor is composed of a storage unit (storage capacitor) controlled by the transistor, that is, the dynamic random access memory includes a transistor (T, Transistor) and a capacitor (C, Capacitor) (1T1C) structure; its main function
  • the principle is to use the amount of charge stored in the capacitor to represent whether a binary bit (bit) is 1 or 0.
  • Figure 1 is a schematic circuit connection diagram using a 1T1C architecture provided in an embodiment of the present disclosure; as shown in Figure 1, the drain of the transistor T is electrically connected to the bit line (BL, Bit Line), and the source of the transistor T is electrically connected to One of the electrode plates of the capacitor C is electrically connected, and the other electrode plate of the capacitor C can be connected to a reference voltage.
  • the reference voltage can be the ground voltage or other voltages.
  • the gate of the transistor T is connected to the word line (WL, Word Line). Connection; applying a voltage through the word line WL controls the transistor T to be turned on or off, and the bit line BL is configured to perform a read or write operation on the transistor T when the transistor T is turned on.
  • FIG. 2 is a schematic flowchart of a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure. As shown in Figure 2, the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure includes the following steps:
  • S100 Provide a substrate, and form a plurality of first semiconductor pillars arranged in an array along the first direction and the second direction on the substrate;
  • the first semiconductor pillar includes a first part and a plurality of first semiconductor pillars located on the first part.
  • the second part includes a bottom, a middle, and a top arranged in a stacked manner; the first direction and the second direction intersect and are both parallel to the top surface of the substrate;
  • S400 Form a transistor, the channel structure of the transistor is located in the middle part of the second part, and the extending direction of the channel structure is the same as the extending direction of the second part.
  • FIG. 2 is not exclusive, and other steps can also be performed before, after, or between any steps in the operations shown; the order of the steps shown in Figure 2 can be adjusted according to actual needs.
  • 3 to 26 are schematic cross-sectional views of a manufacturing process of a semiconductor structure provided by embodiments of the present disclosure. It should be noted that Figures 3 to 26 are a complete schematic diagram of the implementation process of the manufacturing method of a semiconductor structure, and the unmarked parts in some of the drawings can be shared with each other. The manufacturing method of the semiconductor structure provided by the embodiment of the present disclosure will be described in detail below with reference to FIG. 2 and FIG. 3 to FIG. 26 .
  • step S100 a substrate is mainly provided, and a plurality of first semiconductor pillars are formed on the substrate.
  • forming the first semiconductor pillar includes:
  • the first trench and the second trench divide the semiconductor substrate into a plurality of first semiconductor pillars.
  • the method further includes: forming a second protective layer on each of the second trench sidewalls;
  • a plurality of second semiconductor pillars are formed between adjacent third trenches, each first semiconductor pillar is located on a corresponding second semiconductor pillar, and the maximum diameter of the second semiconductor pillar along the second direction is The width is smaller than the minimum diameter width of the first semiconductor pillar;
  • the second semiconductor pillar is subjected to an oxidation treatment so that the second semiconductor pillar is completely oxidized into an oxide pillar.
  • the method further includes: after forming the second protective layer, filling the second trench with a sacrificial material;
  • first support material layers spaced apart along the first direction and extending along the second direction on the top surface of the first semiconductor pillar;
  • a second support layer is formed in the third groove, and the first support layer and the second support layer together form a grid-shaped top support layer.
  • the formation process of the first semiconductor pillar will be described in detail below with reference to FIGS. 3 to 14 .
  • a semiconductor substrate 111 is provided, and a plurality of first trenches 112 are formed in the semiconductor substrate 111 .
  • the semiconductor substrate 111 includes a substrate, which may include a single semiconductor material substrate (such as a silicon (Si) substrate, a germanium (Ge) substrate, etc.), a compound semiconductor material substrate (such as a germanium) Silicon (SiGe) substrate, etc.), silicon-on-insulator (SOI) substrate, germanium-on-insulator (GeOI) substrate, etc.
  • the substrate is a silicon substrate.
  • the first direction is parallel to the surface of the substrate; the second direction intersects the first direction and is parallel to the surface of the substrate.
  • intersection of the first direction and the second direction can be understood to mean that the angle between the first direction and the second direction is 0-90 degrees.
  • the first direction and the second direction are perpendicular to each other as an example.
  • the first direction is the X-axis direction shown in Figure 3; the second direction is the Y-axis direction shown in Figure 3.
  • the description of the directions in the following embodiments is only for illustrating the present disclosure. , are not intended to limit the scope of the present disclosure.
  • a third insulating layer 113 is formed in the first trench 112 and on the surface of the semiconductor substrate 111 .
  • forming the third insulating layer 113 on the surface of the semiconductor substrate 111 can avoid certain consumption of the top surface of the semiconductor substrate 111 in subsequent processes.
  • the third insulating layer 113 formed in the first trench 112 may be configured to serve as a support.
  • the composition material of the third insulating layer 113 includes but is not limited to silicon oxide (SiO 2 ).
  • the method of forming the third insulating layer 113 includes, but is not limited to, a physical vapor deposition (PVD, Physical Vapor Deposition) process, a chemical vapor deposition (CVD, Chemical Vapor Deposition) process, an atomic layer deposition (ALD, Atomic Layer) process. Deposition) and other processes.
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • ALD Atomic Layer
  • forming the third insulating layer 113 further includes performing a planarization process on the third insulating layer 113 so that the surface of the third insulating layer 113 is flat.
  • the planarization process includes but is not limited to chemical mechanical polishing (CMP, Chemical Mechanical Polishing).
  • the semiconductor substrate 111 and the third insulating layer 113 are etched to form a plurality of second trenches 114 spaced apart along the second direction.
  • the bottom surface of the first trench 112 Lower than the bottom surface of the second trench 114; the first trench 112 and the second trench 114 divide the semiconductor substrate 111 into a plurality of first semiconductor pillars 102.
  • each of the second grooves 114 extends in a first direction; that is, the first grooves 112 and the second grooves 114 intersect.
  • the first groove 112 and the second groove 114 are perpendicular to each other.
  • the plurality of first grooves 112 are arranged at intervals along the X-axis direction; and each of the first grooves 112 extends along the Y-axis direction; and the plurality of second grooves 114 are arranged along the Y-axis direction. They are arranged at intervals in the axial direction; and each of the second grooves 114 extends along the X-axis direction.
  • the method of forming the second trench 114 includes, but is not limited to, a dry plasma etching process.
  • the second trench 114 includes, but is not limited to, a shallow trench isolation (STI) structure.
  • STI shallow trench isolation
  • the method of etching the semiconductor substrate 111 and the third insulating layer 113 includes but is not limited to a dry etching process.
  • the third insulating layer 113 on the top surface of the first semiconductor pillar 102 is configured to protect the top surface of the first semiconductor pillar 102 to avoid certain consumption of the top surface of the first semiconductor pillar 102 in subsequent processes. .
  • a second protective layer 115 is formed on the sidewall of each second trench 114 .
  • the following two solutions are provided on how to form the second protective layer 115 on the sidewall of the second trench 114.
  • Option 1 Form a second protective layer 115 on the sidewall of each second trench 114, including:
  • a second protective material layer is formed on the sidewalls and bottom walls of each second trench 114;
  • the second protective material layer on the bottom wall of the second trench 114 is removed to form the second protective layer 115 .
  • forming a second protective layer 115 on the side wall of each second trench 114 includes: first filling the second trench 114 with a second protective material layer, and then etching back part of the second protective material layer, The second protective material layer on the sidewall of the second trench 114 is retained to form the second protective layer 115 .
  • methods for filling the second trench 114 with the second protective material layer include, but are not limited to, PVD and CVD.
  • the material of the second protective layer 115 includes but is not limited to silicon nitride.
  • the second protective layer 115 formed on the sidewall of the second trench 114 here protects the first semiconductor pillar 102 and prevents the second semiconductor pillar 117 from being oxidized during the subsequent process.
  • the first semiconductor pillar 102 is also oxidized.
  • the sacrificial material 119 is filled in the second trench 114 .
  • the sacrificial material 119 is filled in the second trench 114 where the second protective layer 115 is formed.
  • the material of the sacrificial material 119 it is necessary to consider that there must be a certain selection ratio with the material of the second protective layer 115, the material of the third insulating layer 113, and the material of the top support layer 120, so that in the subsequent process, When the sacrificial material 119 is removed, the impact on the second protective layer 115, the third insulating layer 113, and the top support layer 120 is small.
  • the material of the sacrificial material 119 includes but is not limited to carbon.
  • the third insulating layer 113 , the second protective layer 115 and the sacrificial material 119 located above the first semiconductor pillar 102 are removed; and spacers are formed along the first direction on the top surface of the first semiconductor pillar 102 .
  • the first support material layer 120-11 can be used as a part of the top support layer 120 formed in a subsequent process to support the first semiconductor pillar 102.
  • the remaining sacrificial material 119 is removed to expose the sidewalls of the second protective layer 115 and the surface of the semiconductor substrate 111 in the second trench 114 .
  • the semiconductor substrate 111 is etched along the bottom of the second trench 114 to form an enlarged third trench 116 (shown as a dotted frame in FIG. 10 ).
  • the bottom surface of the third trench 116 is The bottom surface of the first groove 112 is flush.
  • etching the semiconductor substrate 111 along the bottom of the second trench 114 can be understood as etching the bottom of the second trench 114 along the second direction, so that the formed third trench 116 has a diameter along the second direction.
  • the width is greater than the diameter width of the second trench 114 along the second direction.
  • the etching process used may include a wet etching process, a dry etching process, etc.
  • the etchant is passed into the bottom of the second trench 114, and through anisotropic etching of the etchant, the bottom of the second trench 114 is enlarged along the Y-axis. The diameter is wide in the direction, thereby forming the third groove 116 .
  • the maximum diameter width of the second semiconductor pillar 117 along the second direction is smaller than the minimum diameter width of the first semiconductor pillar 102 .
  • the maximum diameter width of the second semiconductor pillar 117 along the second direction can be understood as the diameter width along the second direction at the contact position between the second semiconductor pillar 117 and the first semiconductor pillar 102 in FIG. 10 ;
  • the first semiconductor pillar The minimum diameter width of 102 can be understood as the area of the first semiconductor pillar 102 with the smallest size along the second direction; referring to FIG. 10 , the upper and lower parts of the first semiconductor pillar 102 have the same size along the second direction, that is, the first semiconductor pillar 102 The minimum diameter and maximum diameter are the same.
  • the second semiconductor pillar 117 is subjected to an oxidation treatment, so that the second semiconductor pillar 117 is completely oxidized into an oxidized pillar 118 (shown in the dotted box in FIG. 11 ).
  • each first semiconductor pillar 102 is located on the top surface of an oxide pillar 118 .
  • the remaining semiconductor substrate 111 located under the oxidized pillar 118 and the second oxide layer 123 constitutes the substrate 101 (as shown in the dotted box in FIG. 11 ).
  • the first oxide layer 121 is filled between the first support material layers 120-11, between the second protective layers 115, and between the oxidation pillars 118.
  • the material of the first oxide layer 121 includes but is not limited to silicon oxide.
  • part of the first supporting material layer 120 - 11 and part of the first oxide layer 121 on the top surface of the first semiconductor pillar 102 are removed to form a plurality of third recesses extending along the first direction.
  • Groove 122, the remaining first support material layer 120-11 constitutes the first support layer 120-1.
  • methods for removing part of the first support material layer 120-11 and part of the first oxide layer 121 include, but are not limited to, dry etching processes and wet etching processes.
  • a second support layer 120-2 is formed in the third groove 122 (shown in the dotted box in Figure 14), the first support layer 120-1 and the second The support layers 120 - 2 together form a grid-like top support layer 120 .
  • the materials of the first support layer 120-1 and the second support layer 120-2 need to be consistent with the second protective layer 115
  • the material has a certain etching selectivity ratio, so that when the second protective layer 115 is removed, the impact on the first support layer 120-1 and the second support layer 120-2 is reduced; secondly, the first support needs to be considered
  • the materials of the layer 120-1 and the second support layer 120-2 need to have a certain etching selectivity ratio with the material of the first oxide layer 121, so that when the first oxide layer 121 is removed, the impact on the first support layer 120-2 is reduced.
  • the material of the first support layer 120-1 needs to have a certain etching selectivity ratio with the sacrificial material 119, so that when the sacrificial material 119 is removed, the Effect on the material of the first support layer 120-1.
  • the materials of the first support layer 120-1 and the second support layer 120-2 include but are not limited to polysilicon.
  • forming a storage structure includes:
  • the first conductive material, the dielectric layer material, and the second conductive material are filled in sequence between the first semiconductor pillars;
  • methods for removing part of the first oxide layer 121 and the second protective layer 115 include, but are not limited to, dry etching processes and wet etching processes.
  • the removed first oxide layer 121 is the first oxide layer 121 between the first semiconductor pillars 102 and the top support layer 120 , and the first oxide layer 121 between the oxide pillars 118 is retained.
  • the oxidation pillars 118 here and the first oxide layer 121 between the oxidation pillars 118 isolate the storage structure formed in the subsequent process from the substrate, thereby improving the leakage problem of the storage structure.
  • the first conductive material 103 - 11 is filled between the first semiconductor pillars 102 .
  • the method of filling the first conductive material 103-11 in the above embodiment and filling the second conductive material 103-33 in the subsequent process can also be understood as using a selective deposition process to form a conductive layer on conductive layer (CoC, Conductive). on Conductive); here, the selective deposition process includes but is not limited to the ALD process, etc.
  • the dielectric layer material 103-22 and the second conductive material 103-33 are sequentially filled between the first conductive materials 103-11.
  • the method of filling the first conductive material 103-11 includes but is not limited to PVD, CVD, ALD and other processes.
  • the constituent materials of the dielectric layer material 103-22 include high-k materials.
  • High-k materials generally refer to materials with a dielectric constant higher than 3.9, and are usually significantly higher than this value.
  • the dielectric layer material 103-22 may include, but is not limited to, aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO), hafnium oxide (HfO 2 ), and strontium titanate (SrTiO 3 ). wait.
  • the constituent materials of the second conductive material 103-33 may include but are not limited to ruthenium, ruthenium oxide, and titanium nitride.
  • first conductive material 103-11, the dielectric layer material 103-22, and the second conductive material 103-33 are filled between the first semiconductor pillars 102, the first conductive material is not filled between the top support layers 120. Material 103-11, dielectric layer material 103-22, second conductive material 103-33.
  • the top support layer 120 is removed, and the first conductive material 103-11, the dielectric layer material 103-22, and the second conductive material 103-33 between the second parts are etched back to remove the remaining The first conductive material 103-11, the dielectric layer material 103-22, and the second conductive material 103-33 located between the first parts together constitute the storage structure 103.
  • methods for removing the first conductive material 103-11, dielectric layer material 103-22, and second conductive material 103-33 between the second parts include but are not limited to dry etching process, wet etching process, etc. etching process.
  • first conductive material 103-11, dielectric layer material 103-22, and second conductive material 103-33 located between the first parts constitute the first electrode layer 103-1 and the dielectric layer 103-1 of the memory structure 103 respectively.
  • the first electrode layer 103-1 is configured as a lower electrode of the capacitor; the dielectric layer 103-2 is configured as a dielectric of the capacitor; and the second electrode layer 103-3 is configured as an upper electrode of the capacitor.
  • the remaining first insulating layer on top of the second part is removed to form a plurality of second grooves extending along the first direction, each of the second grooves exposing adjacent ones in the second direction.
  • the first insulating layer 105 is formed between the second parts.
  • the material of the first insulating layer 105 includes but is not limited to silicon oxide.
  • part of the first insulation layer 105 on the top of the second part is removed to form a plurality of first grooves 106 .
  • a mask layer may be formed on the first insulating layer 105 and the first semiconductor pillar 102 , a defined pattern is formed in the mask layer, and the first insulating layer 105 is etched through the mask layer. An etching process is performed to remove part of the first insulating layer 105 between the tops of the second parts, thereby obtaining the first grooves 106 .
  • a first protective pillar 104 - 1 is formed in the first groove 106 .
  • the material of the first protection pillar 104-1 includes but is not limited to silicon nitride.
  • the remaining first insulating layer 105 on the top of the second part is removed to form a plurality of second grooves 107 extending in the first direction, and each second groove 107 is exposed in the second direction.
  • Two adjacent side walls on top of the two first semiconductor pillars 102 are opposite to each other.
  • the method of removing the remaining first insulating layer 105 on top of the second part includes, but is not limited to, a dry etching process and a wet etching process.
  • first grooves 106 extend along the first direction
  • each second groove 107 exposes two opposite sidewalls at the top of the two first semiconductor pillars 102 adjacent in the second direction, so that in the subsequent process
  • the second protection pillar 104-2 formed in the side wall of the second groove 107 extends along the first direction, covers the side wall of the second part that is not covered by the first protection pillar 104-1 at the top, and covers The side wall of the first protective column 104-1.
  • first protective pillar 104-1 and the second protective pillar 104-2 together form the first protective layer 104.
  • the first protective layer 104 covers the sidewalls of the top of the second portion of the first semiconductor pillar 102 .
  • the materials of the first protection pillar 104-1 and the second protection pillar 104-2 may be the same or different.
  • a second insulating layer is formed between the second protection pillars and between the gate electrodes.
  • the second insulating layer 110 serves to isolate adjacent gate electrodes 109 and improve mutual interference problems between adjacent gate electrodes 109 .
  • a plurality of bit lines are formed on the second part; the bit lines are in electrical contact with the top of the second part.
  • the solution provided by the embodiment of the present disclosure can It has the effect of saving gate conductive materials; on the other hand, the solution provided in the embodiment of the present disclosure does not need to carve back the gate conductive materials and gate oxide layer materials surrounding the top sidewall to form the gate 109 and the gate oxide layer 108, thus simplifying the process steps and saving process costs.
  • an embodiment of the disclosure further provides a semiconductor structure, including:
  • the storage structure surrounds the side walls of the first portion
  • Each of the second protection pillars extends along the first direction, covers the side wall of the second portion whose top is not covered by the first protection pillar, and covers the side wall of the first protection pillar.
  • each of the transistors includes: a gate oxide layer disposed around a middle part of the second part, a gate electrode disposed around the gate oxide layer, and respectively disposed on the second part. Source and drain electrodes at the bottom and top; wherein the surface of the gate electrode away from the gate oxide layer is flush with the edge of the bottom of the second protection pillar away from the second part.
  • the second electrode layer covers the surface of the dielectric layer, and the memory structure covers the surface of the first oxide layer.
  • the semiconductor structure further includes:
  • an embodiment of the present disclosure further provides a memory, including: at least one semiconductor structure as described in any of the above embodiments of the present disclosure.
  • the disclosed devices and methods can be implemented in a non-target manner.
  • the device embodiments described above are only illustrative.
  • the division of the units is only a logical function division.
  • the components shown or discussed are coupled to each other, or directly coupled.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开实施例公开了半导体结构及其制作方法、存储器，包括：衬底，位于所述衬底上方的多个第一半导体柱、存储结构、多个晶体管、第一保护层；其中，所述多个第一半导体柱沿第一方向和第二方向呈阵列排布；所述第一半导体柱包括第一部分和位于所述第一部分上的第二部分，所述第二部分包括依次层叠排布的底部、中部、顶部；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；所述存储结构围绕所述第一部分的侧壁；所述第一保护层围绕所述第二部分的顶部侧壁；所述晶体管的沟道结构位于所述第二部分的中部内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。

Description

半导体结构及其制作方法、存储器
相关申请的交叉引用
本申请基于申请号为202210708797.5、申请日为2022年06月21日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本公开涉及但不限于一种半导体结构及其制作方法、存储器。
背景技术
动态随机存取存储器(DRAM，Dynamic Random Access Memory)的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1T1C的存储单元)组成的阵列。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。
发明内容
本公开实施例提出一种半导体结构及其制作方法、存储器。
根据本公开的一个方面，提供了一种半导体结构，包括：
衬底，位于所述衬底上方的多个第一半导体柱、存储结构、多个晶体管、第一保护层；其中，
所述多个第一半导体柱沿第一方向和第二方向呈阵列排布；所述第一半导体柱包括第一部分和位于所述第一部分上的第二部分，所述第二部分包括依次层叠排布的底部、中部、顶部；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
所述存储结构围绕所述第一部分的侧壁；
所述第一保护层围绕所述第二部分的顶部侧壁；
所述晶体管的沟道结构位于所述第二部分的中部内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
上述方案中，所述第一保护层包括多个第一保护柱和多个第二保护柱；
所述多个第一保护柱沿第一方向和第二方向呈阵列排布，每个所述第一保护柱位于在第一方向上相邻的两个第一半导体柱的顶部之间，且覆盖相邻的两个第一半导体柱相对的两个侧壁；
每一所述第二保护柱沿第一方向延伸，覆盖所述第二部分顶部未被所述第一保护柱覆盖的侧壁，并且覆盖所述第一保护柱的侧壁。
上述方案中，每个所述晶体管包括：环绕所述第二部分的中部设置的栅极氧化层，环绕所述栅极氧化层设置的栅极，以及分别设置在所述第二部分的底部和顶部的源极和漏极；其中，所述栅极远离所述栅极氧化层的表面与所述第二保护柱底部远离所述第二部分的边缘齐平。
上述方案中，所述第二部分的中部的径宽小于所述第二部分的顶部的径宽，且小于所述第二部分的底部的径宽。
上述方案中，所述半导体结构还包括多个氧化柱和第一氧化层；
每一所述第一半导体柱位于一个所述氧化柱的顶面上，所述第一氧化层位于相邻的所述氧化柱之间。
上述方案中，所述存储结构包括第一电极层、介质层和第二电极层；
所述第一电极层覆盖所述第一部分的侧壁；
所述介质层至少覆盖所述第一电极层的表面；
所述第二电极层覆盖所述介质层的表面，且所述存储结构覆盖所述第一氧化层的表面。
上述方案中，所述半导体结构还包括：
多条位线，位于所述晶体管上，与所述第二部分的顶部电接触。
根据本公开的另一个方面，提供了一种存储器，包括：至少一个如本公开上述方案中任一方案所述的半导体结构。
根据本公开的再一个方面，提供了一种半导体结构的制作方法，所述方法包括：
提供衬底，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个第一半导体柱；所述第一半导体柱包括第一部分以及位于所述第一部分上的第二部分，所述第二部分包括依次层叠排布的底部、中部、顶部；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
形成围绕所述第一部分的侧壁的存储结构；
形成围绕所述第二部分的顶部侧壁的第一保护层；
形成晶体管，所述晶体管的沟道结构位于所述第二部分的中部内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
上述方案中，所述形成第一保护层包括：
在所述第二部分之间形成第一绝缘层；
去除所述第二部分顶部的部分第一绝缘层，形成多个第一凹槽，每个所述第一凹槽暴露出在第一方向上相邻的两个所述第一半导体柱顶部相对的两个侧壁；
填充所述第一凹槽形成多个第一保护柱；
去除所述第二部分顶部剩余的所述第一绝缘层，形成多个沿所述第一方向延伸的第二凹槽，每个所述第二凹槽暴露出在第二方向上相邻的两个所述第一半导体柱顶部相对的两个侧壁；
在所述第二凹槽的侧壁形成多个第二保护柱，所述第一保护柱与所述第二保护柱共同构成所述第一保护层。
上述方案中，所述形成晶体管，包括：
在形成所述第一保护层之后，去除所述第二部分的中部的第一绝缘层，暴露出所述第二部分中部的侧壁；
形成覆盖所述第二部分中部的侧壁的栅极氧化层；
形成覆盖所述栅极氧化层的栅极；
在所述第二部分的底部和顶部分别形成源极、漏极；
在所述第二保护柱之间以及所述栅极之间形成第二绝缘层。
上述方案中，所述形成覆盖栅极氧化层的栅极，包括：
在所述栅极氧化层的间隙中填充栅极导电材料；
以所述第一保护层为掩膜层，去除部分所述栅极导电材料，剩余的栅极导电材料形成所述栅极。
上述方案中，所述形成第一半导体柱包括：
提供半导体基底；
在所述半导体基底中形成沿第一方向间隔排布的多个第一沟槽，在所述第一沟槽中以及所述半导体基底的表面上形成第三绝缘层；
刻蚀所述半导体基底和所述第三绝缘层形成沿第二方向间隔排布的多个第二沟槽，所述第一沟槽的底面低于所述第二沟槽的底面；所述第一沟槽和所述第二沟槽将所述半导体基底分割成多个所述第一半导体柱。
上述方案中，所述方法还包括：在每一所述第二沟槽侧壁形成第二保护层；
对所述第二沟槽底部的所述半导体基底进行刻蚀处理，形成扩大的第三沟槽，所述第三沟槽的底面与所述第一沟槽的底面齐平；
相邻的所述第三沟槽之间形成多个第二半导体柱，每一所述第一半导体柱位于相应的一个第二半导体柱上，所述第二半导体柱沿第二方向的最大径宽小于所述第一半导体 柱的最小径宽；
对所述第二半导体柱进行氧化处理，以使所述第二半导体柱被完全氧化成氧化柱。
上述方案中，所述方法还包括：在形成所述第二保护层后，在所述第二沟槽中填充牺牲材料；
去除位于所述第一半导体柱上方的所述第三绝缘层、所述第二保护层及所述牺牲材料；
在所述第一半导体柱的顶面形成沿第一方向间隔排布且沿第二方向延伸的多个第一支撑材料层；
去除剩余的所述牺牲材料，沿所述第二沟槽的底部刻蚀所述半导体基底。
上述方案中，所述方法还包括：在所述第一支撑材料层之间、第二保护层之间以及氧化柱之间填充第一氧化层；
去除所述第一半导体柱的顶面的部分第一支撑材料层以及部分第一氧化层，形成多个沿所述第一方向延伸的第三凹槽，剩余的第一支撑材料层构成第一支撑层；
在所述第三凹槽中形成第二支撑层，所述第一支撑层与所述第二支撑层共同构成网格状的顶部支撑层。
上述方案中，所述形成存储结构包括：
去除部分所述第一氧化层以及所述第二保护层；
在第一半导体柱之间依次填充第一导电材料、介质层材料、第二导电材料；
去除顶部支撑层，并回刻去除所述第二部分之间的第一导电材料、介质层材料、第二导电材料，剩余的位于所述第一部分之间的第一导电材料、介质层材料、第二导电材料共同构成所述存储结构。
上述方案中，所述方法还包括：
在所述第二部分上形成多条位线；所述位线与所述第二部分的顶部电接触。
附图说明
图1为本公开实施例中提供的一种DRAM晶体管的电路连接示意图；
图2为本公开实施例提供的半导体结构的制造方法的流程示意图；
图3-图26为本公开实施例提供的一种半导体结构的制造过程的剖面示意图。
具体实施方式
为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬 底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本公开实施例涉及的半导体结构是将被配置为后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。
但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。
随着动态随机存取存储器技术的发展，存储单元的尺寸越来越小，其阵列架构由8F 2到6F 2再到4F 2；另外，基于动态随机存取存储器中对离子和漏电流的需求，存储器的架构从平面阵列晶体管(Planar Array Transistor)到凹栅阵列晶体管(Recess Gate Array Transistor)，又从凹栅阵列晶体管到掩埋式沟道阵列晶体管(Buried Channel Array Transistor)，再从掩埋式沟道阵列晶体管到垂直沟道阵列晶体管(Vertical Channel Array Transistor)。
本公开的一些实施例中，不论是平面晶体管、凹栅阵列晶体管、掩埋式晶体管还是垂直栅极晶体管，动态随机存取存储器均由多个存储单元结构构成，每一个存储单元结构主要是由一个晶体管与一个由晶体管所操控的存储单元(存储电容)构成，即动态随机存取存储器包括1个晶体管(T，Transistor)和1个电容(C，Capacitor)(1T1C)的架构；其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是l还是0。
图1为本公开实施例中提供的一种采用1T1C的架构的电路连接示意图；如图1所示，晶体管T的漏极与位线(BL，Bit Line)电连接，晶体管T的源极与电容C的其中一个电极板电连接，电容C的另外一个电极板可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管T的栅极与字线(WL，Word Line)连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL配置为在晶体管T导通时，对所述晶体管T执行读取或写入操作。
然而，随着存储器的发展，动态随机存取存储器的尺寸在不断缩小，存储器的制造工艺步骤繁多，制造工艺成本较高。
基于此，为解决上述问题中的一个或多个，本公开实施例提供了一种半导体结构的制作方法，可以简化工艺步骤。图2为本公开实施例提供的半导体结构的制作方法的流程示意图。如图2所示，本公开实施例提供的半导体结构的制作方法包括以下步骤：
S100：提供衬底，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个第一半导体柱；所述第一半导体柱包括第一部分以及位于所述第一部分上的第二部分，所述第二部分包括依次层叠排布的底部、中部、顶部；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
S200：形成围绕所述第一部分的侧壁的存储结构；
S300：形成围绕所述第二部分的顶部侧壁的第一保护层；
S400：形成晶体管，所述晶体管的沟道结构位于所述第二部分的中部内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
应当理解，图2中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图2中所示的各步骤可以根据实际需求进行顺序调整。图3至图26为本公开实施例提供的一种半导体结构的制作过程的剖面示意图。需要说明的 是，图3至图26为一个完整的反映半导体结构的制造方法的实现过程示意图，对于部分附图中未做标记的部分可以相互共用。下面结合图2、图3至图26，对本公开实施例提供的半导体结构的制作方法进行详细地说明。
在步骤S100中，主要是提供衬底，并在衬底上形成多个第一半导体柱。
在一些实施例中，所述形成第一半导体柱包括：
提供半导体基底；
在所述半导体基底中形成沿第一方向间隔排布的多个第一沟槽，在所述第一沟槽中以及所述半导体基底的表面上形成第三绝缘层；
刻蚀所述半导体基底和所述第三绝缘层形成沿第二方向间隔排布的多个第二沟槽，所述第一沟槽的底面低于所述第二沟槽的底面；所述第一沟槽和所述第二沟槽将所述半导体基底分割成多个所述第一半导体柱。
在一些实施例中，所述方法还包括：在每一所述第二沟槽侧壁形成第二保护层；
对所述第二沟槽底部的所述半导体基底进行刻蚀处理，形成扩大的第三沟槽，所述第三沟槽的底面与所述第一沟槽的底面齐平；
相邻的所述第三沟槽之间形成多个第二半导体柱，每一所述第一半导体柱位于相应的一个第二半导体柱上，所述第二半导体柱沿第二方向的最大径宽小于所述第一半导体柱的最小径宽；
对所述第二半导体柱进行氧化处理，以使所述第二半导体柱被完全氧化成氧化柱。
在一些实施例中，所述方法还包括：在形成所述第二保护层后，在所述第二沟槽中填充牺牲材料；
去除位于所述第一半导体柱上方的所述第三绝缘层、所述第二保护层及所述牺牲材料；
在所述第一半导体柱的顶面形成沿第一方向间隔排布且沿第二方向延伸的多个第一支撑材料层；
去除剩余的所述牺牲材料，沿所述第二沟槽的底部刻蚀所述半导体基底。
在一些实施例中，所述方法还包括：在所述第一支撑材料层之间、第二保护层之间以及氧化柱之间填充第一氧化层；
去除所述第一半导体柱的顶面的部分第一支撑材料层以及部分第一氧化层，形成多个沿所述第一方向延伸的第三凹槽，剩余的第一支撑材料层构成第一支撑层；
在所述第三凹槽中形成第二支撑层，所述第一支撑层与所述第二支撑层共同构成网格状的顶部支撑层。
下面结合图3-图14对第一半导体柱的形成过程进行详细说明。
如图3所示，提供半导体基底111，并在半导体基底111中形成多个第一沟槽112。
在一些具体示例中，半导体基底111包括衬底，衬底可以包括单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)、绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。优选地，所述衬底为硅衬底。
在一些具体示例中，对半导体基底111的表面进行刻蚀处理，在半导体基底111中形成沿第一方向间隔排布的多个第一沟槽112。这里，每一所述第一沟槽112沿第二方向延伸。
这里，所述第一方向与衬底的表面平行；所述第二方向与所述第一方向相交，且与所述衬底的表面平行。
这里，第一方向与第二方向相交，可以理解为，第一方向与第二方向之间的夹角为0-90度。
为了清楚的描述本公开，以下实施例中以第一方向与第二方向垂直为例进行说明。示例性的，所述第一方向为图3中示出的X轴方向；所述第二方向为图3中示出的Y轴方向，以下实施例中关于方向的描述仅用于说明本公开，并不用来限制本公开的范围。
在一些具体示例中，所述第一沟槽112包括但不限于浅槽隔离(STI，Shallow Trench Isolation)结构。
在一些具体示例中，形成第一沟槽112的方法包括但不限于干法等离子体刻蚀工艺。
如图4所示，在所述第一沟槽112中以及半导体基底111的表面上形成第三绝缘层113。
可以理解的是，在半导体基底111的表面也形成第三绝缘层113可以避免后续工艺中对半导体基底111的顶面造成一定的消耗。
这里，在第一沟槽112中形成的所述第三绝缘层113可以配置为起支撑作用。
在一些具体示例中，所述第三绝缘层113的组成材料包括但不限于氧化硅(SiO 2)。
在一些具体示例中，形成第三绝缘层113的方法包括但不限于物理气相沉积(PVD，Physical Vapor Deposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)等工艺。
在一些具体示例中，形成第三绝缘层113后还包括对第三绝缘层113进行平坦化处理，使得第三绝缘层113的表面平坦。示例性的，所述平坦化处理包括但不限于化学机械抛光(CMP，Chemical Mechanical Polishing)。
接下来，如图5所示，刻蚀所述半导体基底111和所述第三绝缘层113形成沿第二方向间隔排布的多个第二沟槽114，所述第一沟槽112的底面低于所述第二沟槽114的底面；所述第一沟槽112和所述第二沟槽114将所述半导体基底111分割成多个所述第一半导体柱102。
这里，每个所述第二沟槽114沿第一方向延伸；也就是说，所述第一沟槽112和所述第二沟槽114相交。
在一些具体示例中，在第一方向与第二方向垂直时，所述第一沟槽112和所述第二沟槽114互相垂直。
在一些具体示例中，多个所述第一沟槽112沿X轴方向间隔排布；且每个所述第一沟槽112沿Y轴方向延伸；多个所述第二沟槽114沿Y轴方向间隔排布；且每个所述第二沟槽114沿X轴方向延伸。
在一些具体示例中，形成第二沟槽114的方法包括但不限于干法等离子体刻蚀工艺。
在一些具体示例中，所述第二沟槽114包括但不限于浅槽隔离(STI)结构。
这里，第一沟槽112和第二沟槽114将所述半导体基底111分割成多个沿第一方向和第二方向呈阵列排布的第一半导体柱102。
在一些具体示例中，刻蚀半导体基底111和第三绝缘层113的方法包括但不限于干法刻蚀工艺。
这里，在刻蚀半导体基底111和所述第三绝缘层113，形成第一半导体柱102时，第一半导体柱102顶面的第三绝缘层113被保留。
可以理解的是，这里第一半导体柱102顶面的第三绝缘层113配置为对第一半导体柱102的顶面进行保护，避免后续工艺中对第一半导体柱102的顶面造成一定的消耗。
接下来，如图6所示，在每一所述第二沟槽114侧壁形成第二保护层115。
本公开实施例中对于具体如何在第二沟槽114的侧壁形成第二保护层115给出了以下两种方案。
方案一，在每一所述第二沟槽114侧壁形成第二保护层115，包括：
利用选择性原子层沉积工艺，在每一所述第二沟槽114侧壁以及底壁形成第二保护材料层；
去除所述第二沟槽114底壁的第二保护材料层，形成所述第二保护层115。
在一些具体示例中，去除第二沟槽114底壁的第二保护材料层的方法包括但不限于用稀释的氢氟酸去除的方法。
方案二，在每一所述第二沟槽114侧壁形成第二保护层115，包括：在第二沟槽114中先填充满第二保护材料层，再回刻部分第二保护材料层，保留第二沟槽114侧壁的第二保护材料层，形成第二保护层115。
在一些具体示例中，在第二沟槽114中填充满第二保护材料层的方法包括但不限于PVD、CVD。
在一些具体示例中，第二保护层115的材料包括但不限于氮化硅。
可以理解的是，这里在第二沟槽114侧壁形成的第二保护层115起到对第一半导体柱102的保护作用，避免在后续工艺中在对第二半导体柱117进行氧化处理时使得第一 半导体柱102也被氧化。
接下来，如图7所示，在所述第二沟槽114中填充牺牲材料119，具体的在形成有第二保护层115的第二沟槽114中填充牺牲材料119。
这里，对于牺牲材料119的材质的选择，需要考虑到与第二保护层115的材料、第三绝缘层113的材料、顶部支撑层120的材料均要有一定的选择比，使得后续工艺中在去除牺牲材料119时，对第二保护层115、第三绝缘层113、顶部支撑层120的影响较小。
在一些具体示例中，牺牲材料119的材质包括但不限于碳。
接下来，如图8所示，去除位于第一半导体柱102上方的第三绝缘层113、第二保护层115及牺牲材料119；并在第一半导体柱102的顶面形成沿第一方向间隔排布且沿第二方向延伸的多个第一支撑材料层120-11；
这里，第一支撑材料层120-11可以作为后续工艺中形成的顶部支撑层120的一部分，对第一半导体柱102起到支撑作用。
接下来，如图9所示，去除剩余的牺牲材料119，暴露出第二保护层115的侧壁以及第二沟槽114中半导体基底111的表面。
在一些具体示例中，去除剩余的牺牲材料119的方法包括但不限于干法刻蚀工艺，湿法刻蚀工艺。
接下来，如图10所示，沿第二沟槽114的底部刻蚀半导体基底111，形成扩大的第三沟槽116(如图10中虚线框所示)，第三沟槽116的底面与所述第一沟槽112的底面齐平。
需要说明的是，本公开中涉及的基本齐平可以理解为大致平齐；可以理解的是，在存储器的制造过程中，由于工艺误差导致的未对齐或未平齐也包括在基本齐平的范围内。
这里，沿第二沟槽114的底部刻蚀半导体基底111可以理解为，对第二沟槽114的底部进行沿第二方向的刻蚀，使得形成的第三沟槽116沿第二方向的径宽大于第二沟槽114沿第二方向的径宽。
在一些具体示例中，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。
示例性的，所述湿法刻蚀工艺中，将刻蚀剂通入第二沟槽114的底部，通过刻蚀剂的各向异性刻蚀，增大第二沟槽114的底部沿Y轴方向的径宽，从而形成第三沟槽116。
示例性的，所述干法刻蚀工艺中，通过控制等离子体进行横向刻蚀，以在第二沟槽114的底部形成径宽扩大的第三沟槽116。
这里，形成的第三沟槽116的截面形状包括但不限于如图10所示的碗状。
在形成第三沟槽116的同时，相邻的第三沟槽116之间形成多个第二半导体柱117，每一第一半导体柱102位于相应的一个第二半导体柱117上，所述第二半导体柱117沿第二方向的最大径宽小于所述第一半导体柱102的最小径宽。
示例性的，第二半导体柱117沿第二方向的最大径宽可以理解为图10中第二半导体柱117与第一半导体柱102接触位置处的沿第二方向的径宽；第一半导体柱102的最小径宽可以理解为第一半导体柱102中沿第二方向的尺寸最小的区域；参考图10，第一半导体柱102的上下部分沿第二方向的尺寸相同，即第一半导体柱102的最小径宽和最大径宽相同。
接下来，如图11所示，对第二半导体柱117进行氧化处理，以使所述第二半导体柱117被完全氧化成氧化柱118(如图11中虚线框中所示)。
这里，每一第一半导体柱102位于一个氧化柱118的顶面上。
需要说明的是，当对第二半导体柱117进行氧化处理时，相邻第二半导体柱117之间的半导体基底111也会被氧化层第二氧化层123(如图11中虚线框中所示)。这里的第二氧化层123、以及后续工艺中在氧化柱118之间填充的第一氧化层121共同起到对后续工艺中形成的存储结构与衬底的隔离作用，从而可以改善存储结构的漏电问题。
对第二半导体柱117进行氧化处理后，剩余的位于氧化柱118和第二氧化层123下的半导体基底111构成衬底101(如图11中虚线框中所示)。
接下来，如图12所示，在第一支撑材料层120-11之间、第二保护层115之间以及 氧化柱118之间填充第一氧化层121。
在一些具体示例中，所述第一氧化层121的材料包括但不限于氧化硅。
在一些具体示例中，填充第一氧化层121的方法包括但不限于PVD、CVD、ALD。
接下来，如图13所示，去除第一半导体柱102的顶面的部分第一支撑材料层120-11以及部分第一氧化层121，形成多个沿所述第一方向延伸的第三凹槽122，剩余的第一支撑材料层120-11构成第一支撑层120-1。
在一些具体示例中，去除部分第一支撑材料层120-11以及部分第一氧化层121的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
接下来，如图14所示，在第三凹槽122中形成第二支撑层120-2(如图14中虚线框中所示)，所述第一支撑层120-1与所述第二支撑层120-2共同构成网格状的顶部支撑层120。
这里，顶部支撑层120至少覆盖部分第一半导体柱102的顶面。可以理解的是，这里的顶部支撑层120配置为对第一半导体柱102起到支撑作用，改善后续工艺中在去除第一半导体柱102之间的第一氧化层121和第二保护层115后，第一半导体柱102易坍塌的问题。
对于第一支撑层120-1和第二支撑层120-2材料的选择，第一方面，需要考虑第一支撑层120-1和第二支撑层120-2的材料需要与第二保护层115的材料具有一定的刻蚀选择比，使得在去除第二保护层115时，减小对第一支撑层120-1和第二支撑层120-2的影响；第二方面，需要考虑第一支撑层120-1和第二支撑层120-2的材料需要与第一氧化层121的材料具有一定的刻蚀选择比，使得在去除第一氧化层121时，减小对第一支撑层120-1和第二支撑层120-2的影响；第三方面，需要考虑第一支撑层120-1的材料需要与牺牲材料119具有一定的刻蚀选择比，使得在去除牺牲材料119时，减小对第一支撑层120-1的材料的影响。
在一些具体示例中，所述第一支撑层120-1和第二支撑层120-2的材料包括但不限于多晶硅。
这里，所述第一支撑层120-1和第二支撑层120-2的材料可以相同或不同。
在步骤S200中，主要是形成围绕第一部分的侧壁的存储结构。
在一些实施例中，所述形成存储结构包括：
去除部分所述第一氧化层以及所述第二保护层；
在第一半导体柱之间依次填充第一导电材料、介质层材料、第二导电材料；
去除顶部支撑层，并回刻去除所述第二部分之间的第一导电材料、介质层材料、第二导电材料，剩余的位于所述第一部分之间的第一导电材料、介质层材料、第二导电材料共同构成所述存储结构。
下面结合图15-图18对存储结构的形成过程进行详细说明。
首先，如图15所示，去除部分所述第一氧化层121以及所述第二保护层115；
在一些具体示例中，去除部分第一氧化层121以及所述第二保护层115的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
这里，去除的第一氧化层121为第一半导体柱102之间以及顶部支撑层120之间的第一氧化层121，氧化柱118之间的第一氧化层121被保留。
可以理解的是，这里的氧化柱118以及氧化柱118之间的第一氧化层121使得后续工艺中形成的存储结构与衬底隔离，改善存储结构的漏电问题。
接下来，如图16所示，在第一半导体柱102之间填充第一导电材料103-11。
在一些具体示例中，填充第一导电材料103-11的方法包括但不限于PVD、CVD等工艺。
需要说明的是，上述实施例中填充第一导电材料103-11以及后续工艺中填充第二导电材料103-33的方法也可以理解为采用选择性沉积工艺形成导电层对导电层(CoC，Conductive on Conductive)；这里，选择性沉积工艺包括但不限于ALD工艺等。
在一些具体示例中，所述第一导电材料103-11的组成材料可以包括但不限于钌(Ru)、氧化钌(RuO)、氮化钛(TiN)。
接下来，如图17所示，在第一导电材料103-11之间依次填充介质层材料103-22、 第二导电材料103-33。
在一些具体示例中，填充第一导电材料103-11的方法包括但不限于PVD、CVD、ALD等工艺。
这里，所述介质层材料103-22的组成材料包括高介电常数(High-K)材料，高介电常数材料一般指介电常数高于3.9的材料，且通常显著高于该值。在一些具体示例中，所述介质层材料103-22的材料可以包括但不限于氧化铝(Al 2O 3)、氧化锆(ZrO)、氧化铪(HfO 2)、钛酸锶(SrTiO 3)等。
在一些具体实施例中，所述第二导电材料103-33的组成材料可以包括但不限于钌、氧化钌、氮化钛。
需要说明的是，这里在第一半导体柱102之间填充第一导电材料103-11、介质层材料103-22、第二导电材料103-33时，顶部支撑层120之间未填充第一导电材料103-11、介质层材料103-22、第二导电材料103-33。
接下来，如图18所示，去除顶部支撑层120，并回刻去除第二部分之间的第一导电材料103-11、介质层材料103-22、第二导电材料103-33，剩余的位于所述第一部分之间的第一导电材料103-11、介质层材料103-22、第二导电材料103-33共同构成所述存储结构103。
在一些具体示例中，去除顶部支撑层120的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
在一些具体示例中，去除第二部分之间的第一导电材料103-11、介质层材料103-22、第二导电材料103-33的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
这里，剩余的位于第一部分之间的第一导电材料103-11、介质层材料103-22、第二导电材料103-33分别构成存储结构103的第一电极层103-1、介质层103-2、第二电极层103-3。
这里，第一电极层103-1配置为作为电容的下电极；介质层103-2配置为作为电容的电介质；第二电极层103-3配置为作为电容的上电极。
在步骤S300中，主要是形成围绕第二部分的顶部侧壁的第一保护层。
在一些实施例中，所述形成第一保护层包括：
在所述第二部分之间形成第一绝缘层；
去除所述第二部分顶部的部分第一绝缘层，形成多个第一凹槽，每个所述第一凹槽暴露出在第一方向上相邻的两个所述第一半导体柱顶部相对的两个侧壁；
填充所述第一凹槽形成多个第一保护柱；
去除所述第二部分顶部剩余的所述第一绝缘层，形成多个沿所述第一方向延伸的第二凹槽，每个所述第二凹槽暴露出在第二方向上相邻的两个所述第一半导体柱顶部相对的两个侧壁；
在所述第二凹槽的侧壁形成多个第二保护柱，所述第一保护柱与所述第二保护柱共同构成所述第一保护层。
下面结合图19-图23对第一保护层的形成过程进行详细说明。
首先，如图19所示，在第二部分之间形成第一绝缘层105。
在一些具体示例中，形成第一绝缘层105的方法包括但不限于PVD、CVD、ALD。
在一些具体示例中，第一绝缘层105的材料包括但不限于氧化硅。
接下来，如图20所示，去除第二部分顶部的部分第一绝缘层105，形成多个第一凹槽106。
在一些具体示例中，可以是在第一绝缘层105和第一半导体柱102上形成掩膜层，在掩膜层中形成有定义好的图案，通过掩膜层对第一绝缘层105进行刻蚀处理，去除第二部分顶部之间的部分第一绝缘层105，从而得到第一凹槽106。
在一些具体示例中，去除第二部分顶部的部分第一绝缘层105的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
这里，每个第一凹槽106暴露出在第一方向上相邻的两个所述第一半导体柱102顶部相对的两个侧壁，这样使得在后续工艺中在第一凹槽106中形成的第一保护柱104-1位于在第一方向上相邻的两个第一半导体柱102的顶部之间，且覆盖相邻的两个第一半 导体柱102相对的两个侧壁。
接下来，如图21所示，在第一凹槽106中形成第一保护柱104-1。
在一些具体示例中，形成第一保护柱104-1的方法包括但不限于PVD、CVD、ALD。
在一些具体示例中，第一保护柱104-1的材料包括但不限于氮化硅。
接下来，如图22所示，去除第二部分顶部剩余的第一绝缘层105，形成多个沿第一方向延伸的第二凹槽107，每个第二凹槽107暴露出在第二方向上相邻的两个第一半导体柱102顶部相对的两个侧壁。
在一些具体示例中，去除第二部分顶部剩余的第一绝缘层105的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
这里，第一凹槽106沿第一方向延伸，且每个第二凹槽107暴露出在第二方向上相邻的两个第一半导体柱102顶部相对的两个侧壁，使得在后续工艺中在第二凹槽107的侧壁形成的第二保护柱104-2沿第一方向延伸，覆盖所述第二部分顶部未被所述第一保护柱104-1覆盖的侧壁，并且覆盖所述第一保护柱104-1的侧壁。
接下来，如图23所示，在第二凹槽107的侧壁形成多个第二保护柱104-2。
这里，第一保护柱104-1与第二保护柱104-2共同构成第一保护层104。第一保护层104覆盖第一半导体柱102第二部分的顶部的侧壁。
在一些具体示例中，第二保护柱104-2的材料包括但不限于氮化硅。
这里，所述第一保护柱104-1与第二保护柱104-2的材料可以相同或不同。
在一些具体示例中，形成第二保护柱104-2的方法包括但不限于PVD、CVD、ALD。
在一些具体示例中，形成第二保护柱104-2的具体过程可以是：在第二凹槽107的侧壁以及底壁中利用ALD工艺形成第二保护材料层；利用刻蚀工艺去除第二凹槽107底部的第二保护材料层，剩余的第二凹槽107侧壁的第二保护材料层构成第二保护柱104-2。
需要说明的是，在利用刻蚀工艺去除第二凹槽107底部的第二保护材料层时，第二凹槽107侧壁的第二保护材料层也会被部分去除，从而形成如图23所示的沿第二方向的径宽从下至上逐渐减小的第二保护柱104-2的形状。但第二保护柱104-2的形状包括但不限于如图23所示的斜坡状的形状。
在步骤S400中，主要是形成晶体管，所述晶体管的沟道结构位于所述第二部分的中部内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
在一些实施例中，所述形成晶体管，包括：
在形成所述第一保护层之后，去除所述第二部分的中部的第一绝缘层，暴露出所述第二部分中部的侧壁；
形成覆盖所述第二部分中部的侧壁的栅极氧化层；
形成覆盖所述栅极氧化层的栅极；
在所述第二部分的底部和顶部分别形成源极、漏极；
在所述第二保护柱之间以及所述栅极之间形成第二绝缘层。
下面结合图24-图26对晶体管的形成过程进行详细说明。
首先，去除第二部分的中部的第一绝缘层105，暴露出所述第二部分中部的侧壁。
在一些具体示例中，去除第二部分的中部的第一绝缘层105的方法包括但不限于干法刻蚀工艺、湿法刻蚀工艺。
接下来，如图24所示，形成覆盖第二部分中部的侧壁的栅极氧化层108。
这里，栅极氧化层108位于后续工艺中形成的栅极109与沟道结构之间，配置为电隔离沟道结构和栅极109，减小晶体管的热载流子效应。
在一些具体示例中，形成栅极氧化层108的方法包括但不限于热氧化法、ALD。
示例性的，当利用热氧化的方法形成栅极氧化层108后，使得第二部分的中部的径宽小于第二部分的顶部的径宽，且小于第二部分的底部的径宽。
在一些具体示例中，栅极氧化层108包括但不限于氧化硅。
接下来，如图25所示，形成覆盖栅极氧化层108的栅极109。
在一些实施例中，所述形成覆盖栅极氧化层108的栅极109，包括：
在所述栅极氧化层108的间隙中填充栅极导电材料；
以所述第一保护层104为掩膜层，去除部分所述栅极导电材料，剩余的栅极导电材料形成所述栅极109。
在一些具体示例中，填充栅极导电材料的方法包括但不限于PVD、CVD、ALD。
在一些具体示例中，栅极导电材料可以包括金属或多晶硅(Poly)等。
可以理解的是，这里以所形成的第一保护层104为掩膜层，去除部分栅极导电材料，从而形成栅极109，并在栅极109之间形成填充区域，使得在后续工艺中在填充区域中填充第二绝缘层110，对相邻的两个栅极109进行隔离，也就是说第一保护层104即起到对第二部分顶部侧壁的保护作用，又起到掩膜的作用，能够节省工艺步骤，同时节省工艺成本。
这里，不同类型的晶体管中，栅极109的形状不同；示例性的，柱型栅极晶体管中，栅极109以柱状形式形成在沟道结构的一侧；半环绕型栅极晶体管中，栅极109半包围沟道结构；全环绕型(GAA，Gate All Around)栅极晶体管中，栅极109全包围沟道结构。
本公开实施例中的晶体管类型可以包括上述多种类型，但不限于此。优选地，所述晶体管的类型为全环绕型栅极晶体管。
接下来，在第二部分的底部和顶部分别形成源极、漏极。形成源极、漏极的方法包括但不限于掺杂工艺和扩散工艺等。
源极和漏极之间的第一半导体柱102构成晶体管的沟道结构，本公开实施例中的沟道结构位于第二部分的中部内，且沟道结构的延伸方向与第二部分的延伸方向相同。
需要说明的是，位于第二部分的底部和顶部的源极和漏极的位置可以互换；实际情况可以根据实际需求进行选择设置。
接下来，如图26所示，在第二保护柱104-2之间以及栅极109之间形成第二绝缘层110(如图26中虚线框中所示)。
在一些具体示例中，形成第二绝缘层110的方法包括但不限于PVD、CVD、ALD。
在一些具体示例中，所述第二绝缘层110的材料包括但不限于氧化硅。
这里，第二绝缘层110起到对相邻的栅极109的隔离作用，改善相邻的栅极109之间的相互干扰问题。
在一些实施例中，所述方法还包括：
在所述第二部分上形成多条位线；所述位线与所述第二部分的顶部电接触。
可以理解的是，上述实施例中的存储器为晶体管-电容(TOC，Transistor on Capacitor)结构，所述结构还包括：多条位线，位于所述晶体管上，与所述第一半导体柱102的顶部电接触。
可以理解的是，位线BL配置为在晶体管导通时，对所述晶体管执行读取或写入操作。
这里，将位线BL设置在晶体管的上方，并将位线BL作为金属位线(Metal BL)，可以减少电阻，降低工艺难度；与存储器的电路设计方案更匹配。
可以理解的是，本公开实施例中，形成围绕第一半导体柱102的顶部侧壁的第一保护层104，起到对第一半导体柱102第二部分的顶部侧壁的保护作用，使得晶体管的栅极109以及栅极氧化层108可以环绕第一半导体柱102第二部分的中部侧壁，相对于现有技术中先形成围绕第一半导体柱102第二部分顶部侧壁和中部侧壁的栅极导电材料以及栅极氧化层材料，再去除围绕顶部侧壁的栅极导电材料以及栅极氧化层材料形成栅极109以及栅极氧化层108，一方面，本公开实施例提供的方案能够起到节省栅极导电材料的效果；另一方面，本公开实施例中提供的方案不用再回刻围绕顶部侧壁的栅极导电材料以及栅极氧化层材料形成栅极109以及栅极氧化层108，从而可以简化工艺步骤，节省工艺成本。
本公开实施例提供了一种半导体结构及其制作方法、存储器，所述半导体结构的制作方法包括：提供衬底，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个第一半导体柱102；所述第一半导体柱102包括第一部分以及位于所述第一部分上的第二部分，所述第二部分包括依次层叠排布的底部、中部、顶部；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；形成围绕所述第一部分的侧壁的存储结构103； 形成围绕所述第二部分的顶部侧壁的第一保护层104；形成晶体管，所述晶体管的沟道结构位于所述第二部分的中部内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。本公开实施例中，一方面，通过形成围绕第二部分的顶部侧壁的第一保护层104，对第二部分的顶部侧壁进行保护，使得形成沟道结构位于第二部分中部内的晶体管时，不必先形成覆盖第二部分顶部侧壁以及中部侧壁的晶体管的材料，再去除第二部分顶部侧壁的晶体管的材料，从而可以节省工艺步骤，节省形成晶体管的材料；另一方面，形成的围绕第二部分的顶部侧壁的第一保护层104还可以作为形成栅极109时的掩膜，从而可以节省工艺步骤，降低制造成本。
根据本公开的另一方面，本公开实施例又提供了一种半导体结构，包括：
衬底，位于所述衬底上方的多个第一半导体柱、存储结构、多个晶体管、第一保护层；其中，
所述多个第一半导体柱沿第一方向和第二方向呈阵列排布；所述第一半导体柱包括第一部分和位于所述第一部分上的第二部分，所述第二部分包括依次层叠排布的底部、中部、顶部；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
所述存储结构围绕所述第一部分的侧壁；
所述第一保护层围绕所述第二部分的顶部侧壁；
所述晶体管的沟道结构位于所述第二部分的中部内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
在一些实施例中，所述第一保护层包括多个第一保护柱和多个第二保护柱；
所述多个第一保护柱沿第一方向和第二方向呈阵列排布，每个所述第一保护柱位于在第一方向上相邻的两个第一半导体柱的顶部之间，且覆盖相邻的两个第一半导体柱相对的两个侧壁；
每一所述第二保护柱沿第一方向延伸，覆盖所述第二部分顶部未被所述第一保护柱覆盖的侧壁，并且覆盖所述第一保护柱的侧壁。
在一些实施例中，每个所述晶体管包括：环绕所述第二部分的中部设置的栅极氧化层，环绕所述栅极氧化层设置的栅极，以及分别设置在所述第二部分的底部和顶部的源极和漏极；其中，所述栅极远离所述栅极氧化层的表面与所述第二保护柱底部远离所述第二部分的边缘齐平。
在一些实施例中，所述第二部分的中部的径宽小于所述第二部分的顶部的径宽，且小于所述第二部分的底部的径宽。
在一些实施例中，所述半导体结构还包括多个氧化柱和第一氧化层；
每一所述第一半导体柱位于一个所述氧化柱的顶面上，所述第一氧化层位于相邻的所述氧化柱之间。
在一些实施例中，所述存储结构包括第一电极层、介质层和第二电极层；
所述第一电极层覆盖所述第一部分的侧壁；
所述介质层至少覆盖所述第一电极层的表面；
所述第二电极层覆盖所述介质层的表面，且所述存储结构覆盖所述第一氧化层的表面。
在一些实施例中，所述半导体结构还包括：
多条位线，位于所述晶体管上，与所述第二部分的顶部电接触。
根据本公开的再一方面，本公开实施例还提供了一种存储器，包括：至少一个如本公开上述实施例中任一实施例所述的半导体结构。
上述实施例中提供的半导体结构及存储器在方法侧已详细介绍，这里不再赘述。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (18)

  1. 一种半导体结构，包括：衬底，位于所述衬底上方的多个第一半导体柱、存储结构、多个晶体管、第一保护层；其中，
    所述多个第一半导体柱沿第一方向和第二方向呈阵列排布；所述第一半导体柱包括第一部分和位于所述第一部分上的第二部分，所述第二部分包括依次层叠排布的底部、中部、顶部；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
    所述存储结构围绕所述第一部分的侧壁；
    所述第一保护层围绕所述第二部分的顶部侧壁；
    所述晶体管的沟道结构位于所述第二部分的中部内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
  2. 根据权利要求1所述的半导体结构，其中，所述第一保护层包括多个第一保护柱和多个第二保护柱；
    所述多个第一保护柱沿第一方向和第二方向呈阵列排布，每个所述第一保护柱位于在第一方向上相邻的两个第一半导体柱的顶部之间，且覆盖相邻的两个第一半导体柱相对的两个侧壁；
    每一所述第二保护柱沿第一方向延伸，覆盖所述第二部分顶部未被所述第一保护柱覆盖的侧壁，并且覆盖所述第一保护柱的侧壁。
  3. 根据权利要求2所述的半导体结构，其中，每个所述晶体管包括：环绕所述第二部分的中部设置的栅极氧化层，环绕所述栅极氧化层设置的栅极，以及分别设置在所述第二部分的底部和顶部的源极和漏极；其中，所述栅极远离所述栅极氧化层的表面与所述第二保护柱底部远离所述第二部分的边缘齐平。
  4. 根据权利要求1所述的半导体结构，其中，所述第二部分的中部的径宽小于所述第二部分的顶部的径宽，且小于所述第二部分的底部的径宽。
  5. 根据权利要求1所述的半导体结构，其中，所述半导体结构还包括多个氧化柱和第一氧化层；
    每一所述第一半导体柱位于一个所述氧化柱的顶面上，所述第一氧化层位于相邻的所述氧化柱之间。
  6. 根据权利要求5所述的半导体结构，其中，所述存储结构包括第一电极层、介质层和第二电极层；
    所述第一电极层覆盖所述第一部分的侧壁；
    所述介质层至少覆盖所述第一电极层的表面；
    所述第二电极层覆盖所述介质层的表面，且所述存储结构覆盖所述第一氧化层的表面。
  7. 根据权利要求1所述的半导体结构，其中，所述半导体结构还包括：
    多条位线，位于所述晶体管上，与所述第二部分的顶部电接触。
  8. 一种存储器，包括：至少一个如权利要求1至7中任一项所述的半导体结构。
  9. 一种半导体结构的制作方法，所述方法包括：
    提供衬底，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个第一半导体柱；所述第一半导体柱包括第一部分以及位于所述第一部分上的第二部分，所述第二部分包括依次层叠排布的底部、中部、顶部；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
    形成围绕所述第一部分的侧壁的存储结构；
    形成围绕所述第二部分的顶部侧壁的第一保护层；
    形成晶体管，所述晶体管的沟道结构位于所述第二部分的中部内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
  10. 根据权利要求9所述的半导体结构的制作方法，其中，所述形成第一保护层包括：
    在所述第二部分之间形成第一绝缘层；
    去除所述第二部分顶部的部分第一绝缘层，形成多个第一凹槽，每个所述第一凹槽暴露出在第一方向上相邻的两个所述第一半导体柱顶部相对的两个侧壁；
    填充所述第一凹槽形成多个第一保护柱；
    去除所述第二部分顶部剩余的所述第一绝缘层，形成多个沿所述第一方向延伸的第二凹槽，每个所述第二凹槽暴露出在第二方向上相邻的两个所述第一半导体柱顶部相对的两个侧壁；
    在所述第二凹槽的侧壁形成多个第二保护柱，所述第一保护柱与所述第二保护柱共同构成所述第一保护层。
  11. 根据权利要求10所述的半导体结构的制作方法，其中，所述形成晶体管，包括：
    在形成所述第一保护层之后，去除所述第二部分的中部的第一绝缘层，暴露出所述第二部分中部的侧壁；
    形成覆盖所述第二部分中部的侧壁的栅极氧化层；
    形成覆盖所述栅极氧化层的栅极；
    在所述第二部分的底部和顶部分别形成源极、漏极；
    在所述第二保护柱之间以及所述栅极之间形成第二绝缘层。
  12. 根据权利要求11所述的半导体结构的制作方法，其中，所述形成覆盖栅极氧化层的栅极，包括：
    在所述栅极氧化层的间隙中填充栅极导电材料；
    以所述第一保护层为掩膜层，去除部分所述栅极导电材料，剩余的栅极导电材料形成所述栅极。
  13. 根据权利要求9所述的半导体结构的制作方法，其中，所述形成第一半导体柱包括：
    提供半导体基底；
    在所述半导体基底中形成沿第一方向间隔排布的多个第一沟槽，在所述第一沟槽中以及所述半导体基底的表面上形成第三绝缘层；
    刻蚀所述半导体基底和所述第三绝缘层形成沿第二方向间隔排布的多个第二沟槽，所述第一沟槽的底面低于所述第二沟槽的底面；所述第一沟槽和所述第二沟槽将所述半导体基底分割成多个所述第一半导体柱。
  14. 根据权利要求13所述的半导体结构的制作方法，其中，所述方法还包括：在每一所述第二沟槽侧壁形成第二保护层；
    对所述第二沟槽底部的所述半导体基底进行刻蚀处理，形成扩大的第三沟槽，所述第三沟槽的底面与所述第一沟槽的底面齐平；
    相邻的所述第三沟槽之间形成多个第二半导体柱，每一所述第一半导体柱位于相应的一个第二半导体柱上，所述第二半导体柱沿第二方向的最大径宽小于所述第一半导体柱的最小径宽；
    对所述第二半导体柱进行氧化处理，以使所述第二半导体柱被完全氧化成氧化柱。
  15. 根据权利要求14所述的半导体结构的制作方法，其中，所述方法还包括：在形成所述第二保护层后，在所述第二沟槽中填充牺牲材料；
    去除位于所述第一半导体柱上方的所述第三绝缘层、所述第二保护层及所述牺牲材料；
    在所述第一半导体柱的顶面形成沿第一方向间隔排布且沿第二方向延伸的多个第一支撑材料层；
    去除剩余的所述牺牲材料，沿所述第二沟槽的底部刻蚀所述半导体基底。
  16. 根据权利要求15所述的半导体结构的制作方法，其中，所述方法还包括：在所述第一支撑材料层之间、第二保护层之间以及氧化柱之间填充第一氧化层；
    去除所述第一半导体柱的顶面的部分第一支撑材料层以及部分第一氧化层，形成多个沿所述第一方向延伸的第三凹槽，剩余的第一支撑材料层构成第一支撑层；
    在所述第三凹槽中形成第二支撑层，所述第一支撑层与所述第二支撑层共同构成网格状的顶部支撑层。
  17. 根据权利要求16所述的半导体结构的制作方法，其中，所述形成存储结构包括：
    去除部分所述第一氧化层以及所述第二保护层；
    在第一半导体柱之间依次填充第一导电材料、介质层材料、第二导电材料；
    去除顶部支撑层，并回刻去除所述第二部分之间的第一导电材料、介质层材料、第二导电材料，剩余的位于所述第一部分之间的第一导电材料、介质层材料、第二导电材料共同构成所述存储结构。
  18. 根据权利要求9所述的半导体结构的制作方法，其中，所述方法还包括：
    在所述第二部分上形成多条位线；所述位线与所述第二部分的顶部电接触。
PCT/CN2022/108180 2022-06-21 2022-07-27 半导体结构及其制作方法、存储器 WO2023245804A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/950,971 US20230020007A1 (en) 2022-06-21 2022-09-22 Semiconductor structure and manufacturing method thereof, and memory

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210708797.5 2022-06-21
CN202210708797.5A CN117320435A (zh) 2022-06-21 2022-06-21 半导体结构及其制作方法、存储器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/950,971 Continuation US20230020007A1 (en) 2022-06-21 2022-09-22 Semiconductor structure and manufacturing method thereof, and memory

Publications (1)

Publication Number Publication Date
WO2023245804A1 true WO2023245804A1 (zh) 2023-12-28

Family

ID=89295885

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2022/108180 WO2023245804A1 (zh) 2022-06-21 2022-07-27 半导体结构及其制作方法、存储器

Country Status (2)

Country Link
CN (1) CN117320435A (zh)
WO (1) WO2023245804A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1767199A (zh) * 2004-10-28 2006-05-03 茂德科技股份有限公司 动态随机存取存储单元和其阵列、及该阵列的制造方法
US20120156844A1 (en) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Semiconductor devices including vertical channel transistors and methods of fabricating the same
CN113611671A (zh) * 2021-08-06 2021-11-05 长鑫存储技术有限公司 北京超弦存储器研究院 半导体结构及其制备方法
CN114373764A (zh) * 2021-12-29 2022-04-19 芯盟科技有限公司 晶体管阵列及其制造方法、存储器及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1767199A (zh) * 2004-10-28 2006-05-03 茂德科技股份有限公司 动态随机存取存储单元和其阵列、及该阵列的制造方法
US20120156844A1 (en) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Semiconductor devices including vertical channel transistors and methods of fabricating the same
CN113611671A (zh) * 2021-08-06 2021-11-05 长鑫存储技术有限公司 北京超弦存储器研究院 半导体结构及其制备方法
CN114373764A (zh) * 2021-12-29 2022-04-19 芯盟科技有限公司 晶体管阵列及其制造方法、存储器及其制造方法

Also Published As

Publication number Publication date
CN117320435A (zh) 2023-12-29

Similar Documents

Publication Publication Date Title
US8558306B2 (en) Semiconductor device and method of manufacturing the same
KR20100087915A (ko) 실린더형 스토리지 노드를 포함하는 반도체 메모리 소자 및그 제조 방법
US8581315B2 (en) Semiconductor device having cylindrical lower electrode of capacitor and manufacturing method thereof
JPH11111933A (ja) 高集積強誘電体メモリ装置及びその製造方法
US11616118B2 (en) Integrated circuit semiconductor device
TWI713029B (zh) 電阻式記憶體裝置及其製造方法
US20230014198A1 (en) Semiconductor structure, method for manufacturing same and memory
WO2023197440A1 (zh) 半导体结构及其制作方法、存储器
WO2023245804A1 (zh) 半导体结构及其制作方法、存储器
WO2023245758A1 (zh) 半导体结构及其制作方法、存储器
WO2023245697A1 (zh) 半导体结构及其制作方法、存储器
WO2023245695A1 (zh) 半导体结构及其制作方法、存储器
US20230020007A1 (en) Semiconductor structure and manufacturing method thereof, and memory
US20230016905A1 (en) Semiconductor structure, method for manufacturing semiconductor structure, and memory
WO2023245803A1 (zh) 半导体结构及其制作方法、存储器
US20230005912A1 (en) Semiconductor structure and method for manufacturing same, and memory
US20230012817A1 (en) Semiconductor structure and method for manufacturing the same, and memory
WO2024031741A1 (zh) 阵列结构、半导体结构及其制造方法
JP7457140B2 (ja) 半導体構造及びその製造方法
US20230371241A1 (en) Memory devices having vertical transistors and fabricating methods thereof
WO2023245711A1 (zh) 半导体结构及其制作方法、存储器
CN113097381B (zh) 电阻式存储器装置及其制造方法
WO2023217069A1 (en) Memory devices having vertical transistors and fabricating methods thereof
US20220406735A1 (en) Semiconductor device and method for manufacturing same
WO2023188002A1 (ja) 半導体メモリ・デバイス