TWI713029B - 電阻式記憶體裝置及其製造方法 - Google Patents

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Abstract

本發明實施例提供一種電阻式記憶體裝置及其製造方法。電阻式記憶體裝置包括多個下電極、可變電阻層、多個絕緣圖案、通道層與多個上電極。可變電阻層毯覆多個下電極。多個絕緣圖案對應多個下電極的位置而設置於可變電阻層上。通道層共形地覆蓋可變電阻層與多個絕緣圖案。通道層具有多個通道區，位於可變電阻層上且位於多個絕緣圖案的側壁上。各上電極對應一絕緣圖案而分別覆蓋多個通道區的至少兩者，使多個通道區的至少兩者位於一下電極與一上電極之間。

Description

電阻式記憶體裝置及其製造方法
本發明是有關於一種記憶體裝置及其製造方法，且特別是有關於一種電阻式記憶體（resistive random access memory，RRAM）裝置及其製造方法。
電阻式記憶體為一種非揮發性記憶體，其藉由在上下電極之間的介電層中形成或斷開導電路徑，而可在低電阻態與高電阻態之間切換，從而儲存資料。電阻式記憶體所消耗的電力少且寫入速度快，故可符合物聯網等新穎應用的需求，而作為新世代的記憶體。然而，在電阻式記憶體的操作過程中，易發生軟性錯誤（soft error），因而對電阻式記憶體的可靠度造成影響。雖然可利用改變電壓或施加電壓的時間等等的方式來修補上述軟性錯誤，但為此需增加的電路或操作時間將不利於電阻式記憶體的微型化，且可能降低電阻式記憶體的操作速度。
本發明提供一種電阻式記憶體裝置及其製造方法，藉由在各電阻記憶單元中配置多個通道區，可改進電阻式記憶體裝置的可靠度。
本發明實施例的電阻式記憶體裝置，包括：多個下電極；可變電阻層，毯覆性地配置於該些下電極上；多個絕緣圖案，對應該些下電極的位置而設置於該可變電阻層上；通道層，共形地覆蓋於該可變電阻層與該些絕緣圖案，其中該通道層具有多個通道區，該些通道區位於該可變電阻層上且位於該些絕緣圖案的側壁上；以及多個上電極，各上電極對應該些絕緣圖案的其中一者而分別覆蓋該些通道區的至少二者，使該些通道區的至少二者位於該些下電極的其中一者與該些上電極的其中一者之間。
本發明實施例的電阻式記憶體裝置的製造方法包括：形成多個延第一方向排列且延第二方向延伸的下電極；在該些下電極上毯覆性地形成可變電阻層；在該可變電阻層上形成第一絕緣材料層；圖案化該第一絕緣材料層而形成多個絕緣圖案，其中該些絕緣圖案分別交疊於該些下電極的一者；在該可變電阻層與該些絕緣圖案上共形地形成通道層，其中該通道層具有多個通道區，該些通道區位於該可變電阻層上且位於該些絕緣圖案的相對兩側；在該通道層上形成第二電極材料層；以及圖案化該第二電極材料層而形成彼此分離的多個上電極，各上電極對應該些絕緣圖案的其中一者而分別覆蓋該些通道區的至少二者，使該些通道區的至少兩者位於該些下電極的其中一者與該些上電極的其中一者之間。
基於上述，本發明實施例藉由在可變電阻層上設置多個絕緣圖案以及在這些絕緣圖案上形成通道層，各電阻記憶單元（即上電極與下電極交疊的區域）可具有位於絕緣圖案的側壁上的多個通道區。如此一來，若電阻記憶單元的其中一個通道區因軟錯誤等因素而失效時，其他通道區仍可維持正常運作。因此，相較於僅具有單一通道區的電阻記憶單元而言，本發明實施例的多通道型電阻記憶單元可具有較佳的可靠度。此外，由於本發明實施例的電阻式記憶體裝置的可變電阻層是毯覆性地配置於多個下電極上，可變電阻層不經歷圖案化製程，可有效降低蝕刻步驟對可變電阻層的不良影響，進而提高可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明一些實施例的電阻式記憶體裝置10的製造方法的流程圖。圖2A至圖2J是在如圖1所示的電阻式記憶體裝置10的製造方法期間的各階段的結構的立體示意圖。
請參照圖1與圖2A，進行步驟S100，以在基底100中以及基底100上形成多個電晶體T。基底100可為半導體基底或絕緣體上覆半導體（semiconductor on insulator，SOI）基底。需注意的是，圖2A僅示例性地繪示出後續形成的電阻式記憶體裝置10（請參照圖2J）的多個區塊（block）中的一者。在一些實施例中，各區塊包括沿第一方向D1排列的單一列電晶體T。各電晶體T可包括主動區AA、閘極結構G、汲極D以及源極S。在一些實施例中，主動區AA為設置於基底100中的摻雜區。此外，相鄰的主動區AA之間可設置有隔離結構IS。舉例而言，隔離結構IS可為淺溝渠隔離結構（shallow trench isolation，STI）。在一些實施例中，閘極結構G設置於基底100上，且閘極結構G與基底100之間可設置有閘介電層（未繪示）。此外，閘極結構G可沿第二方向D2延伸，而作為字元線WL。另一方面，在一些實施例中，汲極D與源極S設置於基底100中並位於閘極結構G的相對兩側。在此些實施例中，汲極D與源極S可為設置於基底100中的摻雜區，且汲極D與源極S的導電型可與主動區AA的導電型互補。舉例而言，主動區AA的導電型可為P型，而汲極D與源極S的導電型可為N型。此外，在一些實施例中，相鄰兩電晶體T的兩個汲極D可彼此緊鄰，而此相鄰兩電晶體T的兩個源極S可彼此遠離。在替代實施例中，同一列的多個電晶體T的汲極D與源極S可沿第一方向D1交替地排列。本發明實施例並不以汲極D與源極S的配置關係為限。
請參照圖1與圖2B，進行步驟S102，以在基底100上形成多個導電插塞CP。在形成導電插塞CP之前，可藉由沈積製程（例如是化學氣相沈積製程）而在基底100上形成介電層（未繪示）。此介電層可全面地形成於基底100上，而覆蓋多個電晶體T與隔離結構IS。隨後，可藉由例如是蝕刻製程而在此介電層中形成多個穿孔，且將導電材料填入此些穿孔中，而形成多個導電插塞CP。各導電插塞CP貫穿上述介電層，而電性連接於電晶體T的汲極D或源極S。
接著，進行步驟S104，以在導電插塞CP上形成多個第一金屬圖案M1與多個第一導電通孔V1。在形成第一金屬圖案M1之前，可在基底上形成第一層間介電層（未繪示）。隨後，可藉由鑲嵌製程（damascene process）而在第一層間介電層中形成多個第一金屬圖案M1。各第一金屬層M1設置於一導電插塞CP上，且電性連接於此導電插塞CP。在一些實施例中，一些第一金屬層M1經由下伏的導電插塞CP而電性連接於多個電晶體T的源極S。此些第一金屬層M1可沿第二方向D2延伸，且可作為源極線SL。在形成第一金屬圖案M1之後，可在第一層間介電層上形成第二層間介電層（均未繪示）且可藉由鑲嵌製程而在第二層間介電層中形成多個第一導電通孔V1。各第一導電通孔V1貫穿第二層間介電層，且電性連接於下伏的第一金屬圖案M1。
請參照圖1與圖2C，進行步驟S106，以形成多個下電極BE。在一些實施例中，形成多個下電極BE的方法包括先在第二層間介電層（未繪示）上藉由沈積製程（例如是物理氣相沈積製程）而形成全面毯覆的電極材料層。接著，圖案化此電極材料層，而形成多個的下電極BE。各下電極BE經由下伏的第一導電通孔V1、第一金屬圖案M1與導電插塞CP而電性連接於一電晶體T的汲極D。在一些實施例中，多個下電極BE沿第一方向D1排列，且分別沿第二方向D2延伸。如此一來，後續步驟所形成的沿第二方向D2排列的同一欄之多個電阻記憶單元MU（請參照圖2H）可共用同一下電極BE。下電極BE的材料可包括Ti、TiN、W、Pt、Al等。
在一些實施例中，在形成多個下電極BE之後，可形成多個介電填充結構IL，分別填充於相鄰的兩個下電極BE之間。在另一些實施例中，在形成多個下電極BE之前，先形成彼此分離的多個介電填充結構IL，再將多個下電極BE填充於相鄰的兩個介電填充結構IL之間。介電填充結構IL之頂面可實質上與下電極BE的頂面共平面。舉例而言，可藉由化學機械研磨製程、蝕刻製程或其組合使介電填充結構IL之頂面與下電極BE的頂面共平面。需注意的是，以簡潔起見，圖2C至圖2J僅部分地繪示出一些介電填充結構IL。
請參照圖1與圖2D，進行步驟S108，以在多個下電極BE上依序形成電荷捕捉層CT、可變電阻層RS與第一阻障層BR1。電荷捕捉層CT、可變電阻層RS與第一阻障層BR1全面地覆蓋於多個介電填充結構IL與多個下電極BE上。需注意的是，以簡潔起見，圖2D至圖2J僅部分地繪示出電荷捕捉層CT、可變電阻層RS與第一阻障層BR1。在一些實施例中，電荷捕捉層CT的材料包括氮化矽、氮氧化矽或其組合。在一些實施例中，電荷捕捉層CT的形成方法包括先形成含矽材料層（未繪示），接著在通入有氮氣、氧氣或其組合的環境下進行熱製程，以使此含矽材料層與上述氣體反應而形成氮化矽、氮氧化矽或其組合。電荷捕捉層CT為絕緣層，且能夠捕捉電荷。如此一來，電荷捕捉層CT可藉由類似於寄生電容效應或寄生電阻效應來降低後續步驟中所形成的共用同一下電極BE的多個電阻記憶單元MU（如圖2H所示）之間的串擾（crosstalk）。另一方面，可變電阻層RS的材料可包括氧化鉿（HfO 2）、氧化鋯（ZrO 2）、氧化鋯鉿（HfZrO）、氧化鋁鉿（HfAlO）、氮氧化鉿（HfON）、氧化矽鉿（HfSiO）、氧化鍶鉿（HfSrO）、氧化釔鉿（HfYO）、其類似者或其組合，而可變電阻層RS的形成方法可包括物理氣相沈積製程、化學氣相沈積製程或原子層沈積製程。此外，第一阻障層BR1的材料可為金屬氧化物（例如是氧化鋁…）或氮化物（例如是氮化矽）。在一些實施例中，電荷捕捉層CT的厚度可在0.4 nm至4 nm的範圍中；可變電阻層RS的厚度可在3 nm至30 nm的範圍中；而第一阻障層BR1的厚度可在0.4 nm至4 nm的範圍中。
請參照圖1與圖2E，進行步驟S110，以在第一阻障層BR1上形成多個彼此側向分離的絕緣圖案RB。多個絕緣圖案RB沿第一方向D1排列，且沿第二方向D2延伸。各絕緣圖案RB可交疊於下伏的下電極BE。在一些實施例中，絕緣圖案RB的寬度小於下電極BE的寬度。舉例而言，絕緣圖案RB的寬度對於下電極BE的寬度的比值可在0.1至0.5的範圍中。另一方面，絕緣圖案RB的長度約等於下電極BE的長度。此外，絕緣圖案RB的高度可定義出後續步驟所形成的電阻記憶單元MU（如圖2H所示）的通道長度，且此通道長度可大於可變電阻層RS的厚度。舉例而言，絕緣圖案RB的高度可在10 nm至150 nm的範圍中，而可變電阻層RS的厚度可在3 nm至30 nm的範圍中。在一些實施例中，形成多個絕緣圖案RB的方法包括形成全面毯覆於第一阻障層BR1上的絕緣材料層，接著圖案化此絕緣材料層而形成多個絕緣圖案RB。上述用於形成多個絕緣圖案RB的絕緣材料層可由氧化矽、氮化矽、其類似者或其組合而構成，且可藉由例如是化學氣相沈積製程來形成上述絕緣材料層。
請參照圖1與圖2F，進行步驟S112，以在多個絕緣圖案RB上依序形成通道層CH與第二阻障層BR2。需注意的是，為簡潔起見，圖2F至圖2J僅部分地繪示出通道層CH與第二阻障層BR2。在一些實施例中，通道層CH與第二阻障層BR2全面且共形地形成於第一阻障層BR1與多個絕緣圖案RB上。如此一來，通道層CH與第二阻障層BR2可分別具有水平延伸部分與垂直延伸部分。上述水平延伸部分沿著第一阻障層BR1的頂面以及多個絕緣圖案RB的頂面而實質上水平地延伸，而上述垂直延伸部分沿著多個絕緣圖案RB的側壁延伸。通道層CH的垂直延伸部分可作為後續步驟中形成的電阻記憶單元MU（如圖2H所示）的通道區。此外，通道層CH的厚度可定義出電阻記憶單元MU的通道寬度，且此通道寬度小於絕緣圖案RB的寬度（亦即在第一方向D1上的尺寸）。舉例而言，通道層CH的厚度可在10 nm至60 nm的範圍中。再者，通道層CH的厚度（亦即通道寬度）對於絕緣圖案RB的厚度（亦即通道長度）的比值可在0.05至0.35的範圍中。在一些實施例中，通道層CH的材料包括金屬材料，例如是鈦（Ti）、鋁（Al）、其類似者或其組合，且通道層CH的形成方法包括物理氣相沈積製程。此外，在一些實施例中，第二阻障層BR2的材料可為金屬氧化物（例如是氧化鋁…）或氮化物（例如是氮化矽）。此外，第二阻障層BR2的厚度可在0.4 nm至4 nm的範圍中。
請參照圖1與圖2G，進行步驟S114，以在目前的結構上形成多個介電填充結構FS。需注意的是，以簡潔起見，圖2G至圖2J僅部分地繪示出一些介電填充結構FS。多個介電填充結構FS分別填充於相鄰絕緣圖案RB之間的凹陷中，且覆蓋通道層CH與第二阻障層BR2的位於相鄰絕緣圖案RB之間的部分。介電填充結構FS的材料可為絕緣材料，例如是氧化矽、氮化矽、其類似者或其組合。在一些實施例中，形成介電填充結構FS的方法包括藉由沈積製程（例如是化學氣相沈積製程）在圖2F的結構上形成全面披覆的絕緣材料層，接著藉由平坦化製程（例如是化學機械研磨製程、蝕刻製程或其組合）移除此絕緣材料層的位於多個絕緣圖案RB上的部分，而暴露出第二阻障層BR2的最頂面並形成多個介電填充結構FS。在一些實施例中，多個介電填充結構FS的頂面可實質上共面於第二阻障層BR2的最頂面。
請參照圖1與圖2H，進行步驟S116，以在第二阻障層BR2的最頂面上形成多個彼此側向分離的上電極TE。多個上電極TE沿第一方向D1與第二方向D2排列。沿第二方向D2排列的同一欄上電極TE交疊於一絕緣圖案BR以及一下電極BE，且交疊於第二阻障層BR2、通道層CH、第一阻障層BR1、可變電阻層RS以及電荷捕捉層CT的一些部分。此外，在目前的結構中，第二阻障層BR2的一些部分暴露於沿第二方向D2排列的多個上電極TE之間，且多個介電填充結構FS暴露於沿第一方向D1排列的多個上電極TE之間。在一些實施例中，多個上電極TE的形成方法包括先形成全面覆蓋於圖2G所示結構上的電極材料層，接著圖案化此電極材料層而形成多個上電極TE。舉例而言，用於形成多個上電極TE的電極材料層可由金屬材料構成，且此金屬材料不同於通道層CH的金屬材料。舉例而言，用於多個上電極TE的金屬材料可包括鎢（W）、鉑（Pt）、鋁（Al）、鈦（Ti）、氮化鈦（TiN）、其類似者或其組合構成，且形成此導電材料層的方法可包括沈積製程（例如是物理氣相沈積製程）、鍍覆製程（例如是電鍍製程或無電鍍製程）、或其組合。
在一些實施例中，各上電極TE以及第二阻障層BR2、通道層CH、絕緣圖案RB、第一阻障層BR1、可變電阻層RS、電荷捕捉層CT與下電極BE的交疊於此上電極TE的部分構成一電阻記憶單元MU。於本實施例的電阻記憶單元MU中，通道層CH的位於絕緣圖案BR兩側的兩垂直延伸部分可做為通道區。如此一來，電阻記憶單元MU可稱為雙通道型的電阻記憶單元MU。綜觀多個電阻記憶單元MU，沿第一方向D1排列的電阻記憶單元MU的下電極BE藉由多個介電填充結構IL而彼此電性隔離。另一方面，沿第二方向D2排列的同一欄電阻記憶單元MU共用同一下電極BE。儘管如此，可藉由電荷捕捉層CT而抑制同一欄電阻記憶單元MU之間的串擾。在一些實施例中，各下電極BE電性連接於單一電晶體T。在此些實施例中，單一電晶體T可經配置以控制沿第二方向D2排列的同一欄電阻記憶單元MU。此外，沿第二方向D2排列的同一欄電阻記憶單元MU具有彼此分離的上電極TE。
請參照圖1與圖2I，進行步驟S118，以形成多個第二導電通孔V2以及多個第二金屬圖案M2。在形成第二導電通孔V2與第二金屬圖案M2之前，可在圖2H所示的結構上形成第三層間介電層（未繪示）。第三層間介電層可全面地覆蓋多個介電填充結構FS、多個上電極TE以及第二阻障層BR2的暴露部分。隨後，在第三層間介電層中形成多個穿孔。一些穿孔延伸至多個上電極TE，而另一些穿孔更穿過一些介電填充結構FS而延伸至一些第一導電通孔V1。接著，將導電材料填入穿孔，而形成多個第二導電通孔V2。如此一來，一些第二導電通孔V2電性連接於多個上電極TE，而另一些第二導電通孔V1經由一些第一導電通孔V1而電性連接於一些第一金屬圖案M1。在一些實施例中，於形成多個第二導電通孔V2之後，可以類似於形成第一金屬圖案M1的方法來在第三層間介電層（未繪示）與第二導電通孔V2上形成第四層間介電層（未繪示）與多個第二金屬圖案M2。一些第二金屬圖案M2分別經由第二導電通孔V2而電性連接於同一列的上電極TE，且沿第一方向D1延伸並作為位元線BL。另一方面，另一些第二金屬圖案M2經由第二導電通孔V2與第一導電通孔V1而電性連接於多條源極線SL。
在替代實施例中，也可藉由雙鑲嵌製程（dual damascene process）來形成第三層間介電層（未繪示）、第四層間介電層（未繪示）、多個第二導電通孔V2以及多個金屬圖案M2。本發明實施例並不以上述步驟的順序為限。
請參照圖1與圖2J，進行步驟S120，以形成多個第三導電通孔V3以及多個第三金屬圖案M3。在一些實施例中，可藉由類似於形成多個第二導電通孔V2與多個第二金屬圖案M2的方法來形成多個第三導電通孔V3與第三金屬圖案M3。多個第三導電通孔V3經由一些第二金屬圖案M2、第二導電通孔V2與第一導電通孔V1而電性連接於多條源極線SL。各第三金屬圖案M3電性連接同一列的第三導電通孔V3，且可沿第一方向D1延伸。在一些實施例中，第三金屬圖案M3可作為共通源極線。
至此，已形成電阻式記憶體裝置10。圖3示例性地繪示出圖2J所示的電阻式記憶體裝置10的等效電路圖。如圖3所示，單一電晶體T可控制一欄的電阻記憶單元MU，且此欄的多個電阻記憶單元MU分別連接至一條位元線BL。此外，圖3繪示出相鄰電阻記憶單元MU之間的等效電容，以說明圖2J所示的電荷捕捉層CT可藉由寄生電容效應而抑制相鄰電阻記憶單元MU之間的串擾。需注意的是，圖2J與圖3僅示例性地繪示出電阻式記憶體裝置10的一區塊（block）。電阻式記憶體裝置10實際上可具有多個區塊，且每一區塊可具有更多（或更少）的電晶體T與電阻記憶單元MU。
如圖2J所示，電阻式記憶體裝置10包括多個電阻記憶單元MU。各電阻記憶單元MU包括上電極TE，且包括可變電阻層RS、絕緣圖案RB、通道層CH與下電極BE的交疊於此上電極TE的部分。絕緣圖案RB設置於可變電阻層RS上，且通道層CH的覆蓋絕緣圖案RB的側壁之兩垂直延伸部分可作為電阻記憶單元MU的兩個通道區域。如此一來，電阻記憶單元MU可為雙通道型的電阻記憶單元。若電阻記憶單元MU的其中一個通道區域因軟錯誤等因素而失效時，電阻記憶單元MU的另一通道區域仍可維持正常運作。因此，相較於僅具有單一通道區域的電阻記憶單元而言，本發明實施例的雙通道型電阻記憶單元MU可具有較佳的可靠度。除此之外，在電阻記憶單元MU的製造過程中，可僅在形成下電極BE、絕緣圖案RB與上電極TE時進行圖案化製程，而不對其他膜層（例如是電荷捕捉層CT、可變電阻層RS、第一阻障層BR1、通道層CH與第二阻障層BR2）進行圖案化製程。如此一來，可簡化製程且可更佳地控制電阻記憶單元MU的尺寸以及外觀圖案（profile），更可降低圖案化製程可能帶來的不良影響（例如是蝕刻步驟所造成的問題）。在一些實施例中，同一欄的多個電阻記憶單元MU共用同一下電極BE，且設置於下電極BE與可變電阻層RS之間的電荷捕捉層CT可抑制此些共用同一下電極的電阻記憶單元MU之間的串擾。
圖4是依照本發明一些實施例的電阻式記憶體裝置20的立體示意圖。圖4所示的電阻式記憶體裝置20相似於圖2J所示的電阻式記憶體裝置。以下僅描述兩者之間的差異，相同或相似處則不再贅述。
請參照圖4，電阻式記憶體裝置20的各區塊包括多數列的電晶體T（例如是2列電晶體T）。如此一來，多個電晶體T可排列為具有多數列與多數行的陣列。沿第二方向D2排列的同一欄電晶體T可共用同一字元線WL。此外，沿第二方向D2排列的同一欄電晶體T可電性連接於同一下電極BE，而可共同地控制沿第二方向D2排列的同一欄電阻記憶單元MU。儘管圖3所繪示的電阻式記憶體裝置20的各區塊僅包括2列電晶體T，但所屬領域中具有通常知識者可依據設計需求而在電阻式記憶體裝置20的各區塊中設置更多列的電晶體，本發明實施例並不以各區塊中電晶體的列數或欄數為限。
圖5A至圖5D是本發明另一些實施例的電阻式記憶體裝置的製造方法期間一些階段的結構的立體示意圖。
請參照圖5A，在進行步驟S100至步驟S108（參照圖2A至圖2D所述）之後，進行步驟S110，以在第一阻障層BR1上形成彼此側向分離的多個絕緣圖案RB’，惟本實施例的多個絕緣圖案RB’在第一方向D1與第二方向D2上均不連續。換言之，多個絕緣圖案RB’沿第一方向D1與第二方向D2排列，且彼此分離。
請參照圖5B，接著進行步驟S112，以在多個絕緣圖案RB’上依序形成通道層CH’與第二阻障層BR2’。通道層CH’與第二阻障層BR2’全面地且共形地覆蓋多個絕緣圖案RB’。在多個絕緣圖案RB’為長方體或立方體的實施例中，通道層CH’覆蓋各絕緣圖案RB’的四面側壁，而可具有四個通道區。如此一來，後續所形成的電阻記憶單元MU’可為四通道型的電阻記憶單元。
請參照圖5C，隨後進行步驟S114，而在目前的結構上形成介電填充結構FS’。由於多個絕緣圖案RB’在第一方向D1與第二方向D2上均彼此分離，故填充於多個絕緣圖案RB’之間的介電填充結構FS’連續地沿第一方向D1與第二方向D2延伸，且可視為單一結構。
請參照圖5D，進行步驟S116，以在第二阻障層BR2’的最頂面上形成多個彼此分離的上電極TE。多個上電極TE分別交疊於多個絕緣圖案RB’。各上電極TE與其下方的第二阻障層BR2’、通道層CH’、第一阻障層BR1、可變電阻層RS、電荷捕捉層CT與一下電極BE的一些部分構成一電阻記憶單元MU’。如上所述，在一些實施例中，此電阻記憶單元MU可具有四個通道區，而可作為四通道型的電阻記憶單元。隨後，可繼續進行如圖2I與圖2J所示的步驟S118與步驟S120，而完成本實施例的電阻式記憶體裝置。
綜上所述，本發明實施例的電阻記憶單元包括上電極，且包括可變電阻層、絕緣圖案、通道層與下電極的交疊於此上電極的部分。絕緣圖案設置於可變電阻層上，且通道層的覆蓋絕緣圖案的側壁之多個垂直延伸部分可作為電阻記憶單元的兩個通道區域。如此一來，電阻記憶單元可為多通道型的電阻記憶單元。若電阻記憶單元的其中一個通道區域因軟錯誤等因素而失效時，電阻記憶單元的其他通道區域仍可維持正常運作。因此，相較於僅具有單一通道區域的電阻記憶單元而言，本發明實施例的雙通道型電阻記憶單元可具有較佳的可靠度。除此之外，在電阻記憶單元的製造過程中，可僅在形成下電極、絕緣圖案與上電極時進行圖案化製程，而不對其他膜層進行圖案化製程。如此一來，可簡化製程且可更佳地控制電阻記憶單元的尺寸以及外觀圖案（profile）。在一些實施例中，同一欄的多個電阻記憶單元共用同一下電極，且設置於下電極與可變電阻層之間的電荷捕捉層可抑制此些共用同一下電極的電阻記憶單元之間的串擾。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20:電阻式記憶體裝置 100:基底 AA:主動區 BE:下電極 BL:位元線 BR1:第一阻障層 BR2、BR2’:第二阻障層 CH、CH’:通道層 CP:導電插塞 CT:電荷捕捉層 D:汲極 D1:第一方向 D2:第二方向 FS、FS’、IL:介電填充結構 G:閘極結構 IS:隔離結構 M1:第一金屬圖案 M2:第二金屬圖案 M3:第三金屬圖案 MU、MU’:電阻記憶單元 RB、RB’:絕緣圖案 RS:可變電阻層 S:源極 SL:源極線 S100、S102、S104、S106、S108、S110、S112、S114、S116、S118、S120:步驟 T:電晶體 TE:上電極 V1:第一導電通孔 V2:第二導電通孔 V3:第三導電通孔 WL:字元線
圖1是依照本發明一些實施例的電阻式記憶體裝置的製造方法的流程圖。 圖2A至圖2J是在如圖1所示的電阻式記憶體裝置的製造方法期間的各階段的結構的立體示意圖。 圖3示例性地繪示圖2J所示的電阻式記憶體裝置的等效電路圖。 圖4是依照本發明一些實施例的電阻式記憶體裝置的立體示意圖。 圖5A至圖5D是本發明另一些實施例的電阻式記憶體裝置的製造方法期間一些階段的結構的立體示意圖。
10:電阻式記憶體裝置
100:基底
AA:主動區
BE:下電極
BL:位元線
BR1:第一阻障層
BR2:第二阻障層
CH:通道層
CP:導電插塞
CT:電荷捕捉層
D:汲極
D1:第一方向
D2:第二方向
FS、IL:介電填充結構
G:閘極結構
IS:隔離結構
M1:第一金屬圖案
M2:第二金屬圖案
M3:第三金屬圖案
MU:電阻記憶單元
RB:絕緣圖案
RS:可變電阻層
S:源極
SL:源極線
T:電晶體
TE:上電極
V1:第一導電通孔
V2:第二導電通孔
V3:第三導電通孔
WL:字元線

Claims (20)

  1. 一種電阻式記憶體裝置，包括： 多個下電極； 可變電阻層，毯覆性地配置於該些下電極上； 多個絕緣圖案，對應該些下電極的位置而設置於該可變電阻層上； 通道層，共形地覆蓋於該可變電阻層與該些絕緣圖案，其中該通道層具有多個通道區，該些通道區位於該可變電阻層上且位於該些絕緣圖案的側壁上；以及 多個上電極，各該上電極對應該些絕緣圖案的其中一者而分別覆蓋該些通道區的至少二者，使該些通道區的至少二者位於該些下電極的其中一者與該些上電極的其中一者之間。
  2. 如申請專利範圍第1項所述的電阻式記憶體裝置，更包括電荷捕捉層，毯覆性地設置於該些下電極與該可變電阻層之間。
  3. 如申請專利範圍第2項所述的電阻式記憶體裝置，其中該電荷捕捉層的材料包括氧化矽、氮氧化矽、氮化矽或其組合。
  4. 如申請專利範圍第1項所述的電阻式記憶體裝置，更包括第一阻障層，毯覆性地設置於該可變電阻層上，且該些絕緣圖案與該通道層設置於該第一阻障層上。
  5. 如申請專利範圍第1項所述的電阻式記憶體裝置，更包括第二阻障層，共形地覆蓋該通道層，且位於該通道層與該些上電極之間。
  6. 如申請專利範圍第2項所述的電阻式記憶體裝置，更包括多個第一介電填充結構，設置於該些下電極之間，其中該些第一介電填充結構的表面與該些下電極的表面共平面，且該電荷捕捉層的一部分覆蓋該些第一介電填充結構。
  7. 如申請專利範圍第5項所述的電阻式記憶體裝置，更包括多個第二介電填充結構，設置於該第二阻障層上且填充於該些絕緣圖案之間，其中各該通道區位於該些絕緣圖案的其中一者與該些第二介電填充結構的其中一者之間，且該第二阻障層的表面與該些第二介電填充結構的表面共平面。
  8. 如申請專利範圍第1項所述的電阻式記憶體裝置，其中該些下電極與該些絕緣圖案均延第一方向排列且延第二方向延伸，且該些上電極延該第二方向彼此分離。
  9. 如申請專利範圍第1項所述的電阻式記憶體裝置，其中該些下電極延第一方向排列且延第二方向延伸，且該些絕緣圖案與該些上電極均延該第二方向彼此分離。
  10. 如申請專利範圍第8項所述的電阻式記憶體裝置，更包括多個電晶體，其中各該電晶體電性連接於該些下電極的其中一者。
  11. 如申請專利範圍第1項所述的電阻式記憶體裝置，其中各該通道區的長度大於該可變電阻層的厚度。
  12. 如申請專利範圍第11項所述的電阻式記憶體裝置，其中各該通道區的寬度小於各該絕緣圖案的寬度。
  13. 如申請專利範圍第1項所述的電阻式記憶體裝置，其中各該通道區的寬度相對於各該絕緣圖案的厚度的比值在0.05至0.35的範圍中。
  14. 如申請專利範圍第1項所述的電阻式記憶體裝置，其中該通道層包括金屬材料，且該通道層的材料組成與該上電極的材料組成不同。
  15. 如申請專利範圍第14項所述的電阻式記憶體裝置，其中該通道層包括鋁或鈦。
  16. 一種電阻式記憶體裝置的製造方法，包括： 形成多個延第一方向排列且延第二方向延伸的下電極； 在該些下電極上毯覆性地形成可變電阻層； 在該可變電阻層上形成第一絕緣材料層； 圖案化該第一絕緣材料層而形成多個絕緣圖案，其中該些絕緣圖案分別交疊於該些下電極的一者； 在該可變電阻層與該些絕緣圖案上共形地形成通道層，其中該通道層具有多個通道區，該些通道區位於該可變電阻層上且位於該些絕緣圖案的相對兩側； 在該通道層上形成第二電極材料層；以及 圖案化該第二電極材料層而形成彼此分離的多個上電極，各該上電極對應該些絕緣圖案的其中一者而分別覆蓋該些通道區的至少二者，使該些通道區的至少兩者位於該些下電極的其中一者與該些上電極的其中一者之間。
  17. 如申請專利範圍第16項所述的電阻式記憶體裝置的製造方法，在形成該些下電極之後且在形成該可變電阻層之前，更包括：在該些下電極上毯覆性地形成電荷捕捉層，其中該電荷捕捉層的材料包括氧化矽、氮氧化矽、氮化矽或其組合。
  18. 如申請專利範圍第16項所述的電阻式記憶體裝置的製造方法，在形成該可變電阻層之後且在形成該些絕緣圖案之前，更包括：在該可變電阻層上毯覆性地形成第一阻障層。
  19. 如申請專利範圍第16項所述的電阻式記憶體裝置的製造方法，更包括： 於形成該通道層之後且在形成該第二電極材料層之前，在該通道層上共形地形成第二阻障層，其中該第二阻障層位於該通道層與該些上電極之間；以及 於形成該通道層之後且在形成該第二電極材料層之前，在該通道層上形成第二絕緣材料層，且移除該第二絕緣材料層的位於該些絕緣圖案上方的部分，以形成填充於該些絕緣圖案之間的多個介電填充結構。
  20. 如申請專利範圍第16項所述的電阻式記憶體裝置的製造方法，在形成該可變電阻層之前，更包括形成多個介電填充結構，其中該些介電填充結構設置於該些下電極之間。
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