KR20060074715A - 반도체메모리장치 및 그 제조 방법 - Google Patents

반도체메모리장치 및 그 제조 방법 Download PDF

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KR20060074715A
KR20060074715A KR1020040113827A KR20040113827A KR20060074715A KR 20060074715 A KR20060074715 A KR 20060074715A KR 1020040113827 A KR1020040113827 A KR 1020040113827A KR 20040113827 A KR20040113827 A KR 20040113827A KR 20060074715 A KR20060074715 A KR 20060074715A
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박수영
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주식회사 하이닉스반도체
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

본 발명은 스토리지노드콘택과 금속배선콘택의 콘택저항 및 시트저항을 개선하면서 금속배선콘택의 종횡비를 감소시킬 수 있는 반도체메모리장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체메모리장치는 셀영역과 주변회로영역이 정의된 반도체 기판, 상기 셀영역 상부에 형성된 제1비트라인패턴과 상기 주변회로영역 상부에 형성된 제2비트라인패턴, 상기 제1비트라인패턴 사이를 관통하면서 금속막으로 형성된 제1스토리지노드콘택, 상기 제1스토리지노드콘택과 동일 물질이면서 동일한 평면에 형성되며 상기 제2비트라인패턴에 연결된 제1주변회로콘택, 상기 제1스토리지노드콘택 상에 형성되고 금속막으로 이루어진 제2스토리지노드콘택, 상기 제2스토리지노드콘택과 동일 물질이면서 동일 평면 상에 형성되며 상기 제1주변회로콘택 상에 형성된 제2주변회로콘택, 상기 제2스토리지노드콘택에 연결되는 스토리지노드를 갖고 상기 셀영역 상부에 형성된 캐패시터, 상기 제2주변회로콘택 상에 형성된 금속배선콘택, 및 상기 금속배선콘택에 연결된 금속배선을 포함한다.
캐패시터, 금속배선콘택, 스토리지노드콘택, 종횡비, 주변회로콘택

Description

반도체메모리장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래기술의 일예에 따른 반도체메모리장치의 구조를 도시한 도면,
도 2는 종래기술의 다른 예에 따른 반도체메모리장치의 구조를 도시한 도면,
도 3은 본 발명의 실시예에 따른 반도체메모리장치의 구조를 도시한 구조 단면도,
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제1층간절연막
33 : 비트라인 34 : 비트라인하드마스크
35 : 제2층간절연막 36a : 제1스토리지노드콘택홀
36b : 제1주변회로콘택홀 37a : 제1스토리지노드콘택
37b : 제1주변회로콘택 38 : 제3층간절연막
39a : 제2스토리지노드콘택홀 39b : 제2주변회로콘택홀
40a : 제2스토리지노드콘택 40b : 제2주변회로콘택
41 : 제4층간절연막 42 : 스토리지노드홀
43 : 스토리지노드 44 : 유전막
45 : 플레이트 46 : 제5층간절연막
47 : 금속배선콘택홀 48 : 금속배선콘택
49 : 금속배선
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체메모리장치 및 그 제조 방법에 관한 것이다.
일반적으로, DRAM의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 대략 25fF 이상의 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2 O3 또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 스토리지노드를 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 스토리지노드 표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 스토리지노드의 유효 표면적을 1.7∼2배 정도 증가시키는 방법, 상부전극을 금속막으로 형성하는 방법(Metal Insulator Silicon), 하부전극과 상부전극을 모두 금속막으로 형성하는 방법(Metal Insulator Metal) 등이 제안되었다.
도 1은 종래기술에 따른 반도체메모리장치의 구조를 도시한 도면이다.
도 1은 셀영역과 주변회로영역이 정의된 반도체 기판(11) 상부에 제1층간절연막(12)이 형성되고, 제1층간절연막(12) 상부에 복수개의 비트라인패턴(BL1, BL2)이 형성되어 있다. 여기서, 비트라인패턴(BL1, BL2)은 비트라인(13)과 비트라인하드마스크(14)의 순서로 적층된 것이며, 셀영역에 형성된 비트라인패턴(BL1)과 주변회로영역에 형성된 비트라인패턴(BL2)은 그 폭이 서로 다르다.
그리고, 비트라인패턴(BL) 상부에 제2층간절연막(15)이 형성되고, 셀영역에는 비트라인패턴(BL) 사이의 제2층간절연막(15)과 제1층간절연막(12)을 관통하는 제1스토리지노드콘택(SNC1, 16)이 형성되어 있다.
그리고, 제1스토리지노드콘택(16)을 포함한 전면에 제3층간절연막(17)이 형성되어 있고, 셀영역에서는 제3층간절연막(17)을 관통하여 제1스토리지노드콘택(16)에 연결되는 제2스토리지노드콘택(18)이 형성되어 있다.
그리고, 제2스토리지노드콘택(18) 상부에 제4층간절연막(19)이 형성되어 있고, 셀영역에서는 제4층간절연막(19)에 제공된 홀(20)의 내부에 캐패시터의 스토리지노드(21)가 형성되고, 스토리지노드(21) 상부에는 유전막(22)과 플레이트(23)가 형성되어 있다.
그리고, 플레이트(23)를 포함한 전면에 제5층간절연막(24)이 형성되어 있으며, 주변회로영역 상부에서 제5층간절연막(24), 제4층간절연막(19), 제3층간절연막(17), 제2층간절연막(15)을 동시에 관통하여 비트라인패턴(BL2)의 상부를 개방시키는 콘택홀(25)에 금속배선콘택(M1C, 26)이 매립되어 있다. 여기서, 금속배선콘택(26)의 바닥은 비트라인패턴(BL2)의 비트라인(13)과 연결되도록 비트라인하드마스크(14)까지 관통하여 형성된다.
그리고, 금속배선콘택(26)에는 금속배선(M1, 27)이 연결되어 있다.
도 1과 같은 종래기술은 제1스토리지노드콘택(16)과 제2스토리지노드콘택(18)을 형성할 때, 도우프드 폴리실리콘막(Doped polysilicon)을 플러깅(Plugging)하여 형성한다.
그러나, 종래기술과 같이 제1스토리지노드콘택(16)과 제2스토리지노드콘택(18)을 도우프드 폴리실리콘을 사용하여 플러깅하는 경우에는 메모리장치의 집적화로 인해 Rc 및 Rs(Rc: 콘택저항/Rs: 시트저항) 개선의 한계가 있다.
또한, 종래기술은 스토리지노드(SN)의 Cs(Storage capacitance)의 필요를 맞추기 위해 스토리지노드(SN)의 높이또한 점차 증가하여 금속배선콘택(M1C)이 매립될 콘택홀의 최종 식각 타겟이 34000Å 이상으로 적정 과도식각 적용시 순수식각타겟이 40000Å 이상이 된다. 따라서, 콘택마스크로 사용되는 감광막 및 하드마스크의 두께 마진 및 콘택홀의 종횡비(Aspect Ratio, A/R)의 증가로 콘택홀의 오픈이 어려워지고 있으며 금속배선콘택(M1C)의 비트라인패턴에 대한 얼라인(Align) 관리 또한 점점 어려워지고 있다.
위와 같은 콘택홀의 종횡비 증가로 인한 문제를 해결하기 위해 금속배선콘택아래에 미리 콘택패드를 형성해준다. 이하, 금속배선콘택 아래에 형성되는 콘택패드를 주변회로콘택(Peripheral Contact; PC)이라 약칭하기로 한다.
도 2는 종래기술의 다른 예에 따른 반도체메모리장치의 구조 단면도로서, 주변회로콘택(PC)을 제외한 나머지 도면부호는 도1과 같다.
도 2에 도시된 바와 같이, 종래기술의 다른 예에서는 주변회로영역 상부의 비트라인패턴(BL2)에 연결되는 금속배선콘택(M1C, 26) 아래에 제1주변회로콘택(28a)과 제2주변회로콘택(28b)의 적층을 미리 형성해주고 있다. 여기서, 제1주변회로콘택(28a)은 셀영역의 제1스토리지노드콘택(16) 형성시 동시에 형성해주며, 제2주변회로콘택(28b)은 셀영역의 제2스토리지노드콘택(18) 형성시 동시에 형성해주는 것으로, 제1주변회로콘택(28a)과 제2주변회로콘택(28b)은 모두 도우프드 폴리실리콘막으로 형성한 것이다.
위와 같이, 금속배선콘택 아래에 미리 제1,2주변회로콘택(28a, 28b)을 형성해주면 금속배선콘택이 매립될 콘택홀의 종횡비 감소 효과를 얻어 금속배선콘택(M1C)의 버든(burden)을 감소시킬 수 있다.
그러나, 도 2의 종래기술은 제1,2주변회로콘택(28a, 28b)이 도우프드 폴리실리콘막으로 형성한 것이어서 금속배선(M1, 27)과 비트라인패턴(BL2)간 콘택물질이 폴리실리콘 대 금속막으로 되어 금속막으로만 금속배선콘택(M1C)을 형성한 것에 비해 적정 식각타겟 설정이 어렵다.
또한, 도 2의 종래기술은 제1스토리지노드콘택과 제2스토리노드콘택이 여전 히 도우프드 폴리실리콘막으로 형성하므로 Rc 및 Rs의 개선이 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드콘택과 금속배선콘택의 콘택저항 및 시트저항을 개선하면서 금속배선콘택의 종횡비를 감소시킬 수 있는 반도체메모리장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체메모리장치는 셀영역과 주변회로영역이 정의된 반도체 기판, 상기 셀영역 상부에 형성된 제1비트라인패턴과 상기 주변회로영역 상부에 형성된 제2비트라인패턴, 상기 제1비트라인패턴 사이를 관통하면서 금속막으로 형성된 제1스토리지노드콘택, 상기 제1스토리지노드콘택과 동일 물질이면서 동일한 평면에 형성되며 상기 제2비트라인패턴에 연결된 제1주변회로콘택, 상기 제1스토리지노드콘택 상에 형성되고 금속막으로 이루어진 제2스토리지노드콘택, 상기 제2스토리지노드콘택과 동일 물질이면서 동일 평면 상에 형성되며 상기 제1주변회로콘택 상에 형성된 제2주변회로콘택, 상기 제2스토리지노드콘택에 연결되는 스토리지노드를 갖고 상기 셀영역 상부에 형성된 캐패시터, 상기 제2주변회로콘택 상에 형성된 금속배선콘택, 및 상기 금속배선콘택에 연결된 금속배선을 포함하는 것을 특징으로 하고, 상기 제1스토리지노드콘택, 제2스토리지노드콘택, 제1 주변회로콘택 및 상기 제2주변회로콘택은 텅스텐 또는 티타늄질화막인 것을 특징으로 한다.
또한, 본 발명의 반도체메모리장치는 셀영역과 주변회로영역이 정의된 반도체 기판, 상기 반도체 기판 상부의 제1층간절연막, 상기 제1층간절연막 상의 셀영역에 형성된 제1비트라인패턴과 상기 제1층간절연막 상의 주변회로영역에 형성된 제2비트라인패턴, 상기 제1비트라인패턴과 제2비트라인패턴 상부를 덮는 제2층간절연막, 상기 제2층간절연막과 상기 제1층간절연막을 동시에 관통하여 상기 셀영역에 형성되며 금속막으로 이루어진 제1스토리지노드콘택, 상기 제1스토리지노드콘택과 동일 물질 및 동일 평면 상에 형성되며 상기 제2층간절연막을 관통하여 상기 제2비트라인패턴에 연결된 제1주변회로콘택, 상기 제1주변회로콘택을 포함한 전면을 덮는 제3층간절연막, 상기 제3층간절연막을 관통하여 상기 제1스토리지노드콘택에 연결되며 금속막으로 이루어진 제2스토리지노드콘택, 상기 제2스토리지노드콘택과 동일 물질 및 동일 평면 상에 형성되며 상기 제3층간절연막을 관통하여 상기 제1주변회로콘택에 연결된 제2주변회로콘택, 상기 제2주변회로콘택을 포함한 전면을 덮으면서 상기 제2스토리지노드콘택 상부를 개방시키는 스토리지노드홀을 갖는 제4층간절연막, 상기 제4층간절연막의 스토리지노드홀 내부에 형성된 스토리지노드, 상기 스토리지노드 상부에 적층된 유전막과 플레이트, 상기 플레이트를 포함한 전면을 덮는 제5층간절연막, 상기 제5층간절연막을 관통하여 상기 제2주변회로콘택에 연결된 금속배선콘택, 및 상기 금속배선콘택에 연결된 금속배선을 포함하는 것을 특징으로 하며, 상기 제1스토리지노드콘택, 제2스토리지노드콘택, 제1주변회로콘택 및 상기 제2주변회로콘택은 텅스텐 또는 티타늄질화막인 것을 특징으로 한다.
그리고, 본 발명의 반도체메모리장치의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체 기판의 상기 셀영역 상부에 제1비트라인패턴을 형성함과 동시에 상기 주변회로영역 상부에 제2비트라인패턴을 형성하는 단계, 상기 제1비트라인패턴 사이를 관통하면서 금속막으로 이루어진 제1스토리지노드콘택을 형성함과 동시에 상기 제1스토리지노드콘택과 동일 평면에서 상기 제2비트라인패턴에 연결되는 제1주변회로콘택을 형성하는 단계, 상기 제1스토리지노드콘택 상에 금속막으로 이루어진 제2스토리지노드콘택을 형성함과 동시에 상기 제2스토리지노드콘택과 동일 평면 상에서 상기 제1주변회로콘택에 연결되는 제2주변회로콘택을 형성하는 단계, 상기 셀영역 상부에 상기 제2스토리지노드콘택에 연결되는 스토리지노드를 갖는 캐패시터를 형성하는 단계, 상기 주변회로영역 상부에 상기 제2주변회로콘택에 연결되는 금속배선콘택을 형성하는 단계, 및 상기 금속배선콘택에 연결되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1스토리지노드콘택, 제2스토리지노드콘택, 제1주변회로콘택 및 상기 제2주변회로콘택은 텅스텐 또는 티타늄질화막으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체메모리장치의 구조를 도시한 구조 단 면도이다.
도 3에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(31) 상부에 제1층간절연막(32)이 형성되고, 제1층간절연막(32) 상부에 복수개의 비트라인패턴(BL1, BL2)이 형성되어 있다. 여기서, 비트라인패턴(BL1, BL2)은 비트라인(33)과 비트라인하드마스크(34)의 순서로 적층된 것이며, 셀영역에 형성된 비트라인패턴(BL1)과 주변회로영역에 형성된 비트라인패턴(BL2)은 그 폭이 서로 다르다.
그리고, 비트라인패턴(BL) 상부에 제2층간절연막(35)이 형성되고, 셀영역에는 비트라인패턴(BL) 사이의 제2층간절연막(35)과 제1층간절연막(32)을 관통하는 제1스토리지노드콘택(SNC1, 37a)이 형성되어 있으며, 주변회로영역에는 제2층간절연막(35)과 비트라인하드마스크(34)를 관통하여 비트라인(33)에 연결되는 제1주변회로콘택(37b)이 형성되어 있다. 여기서, 제1스토리지노드콘택(37a)과 제1주변회로콘택(37b)은 동일 물질로서, 금속막으로 형성한 것이다.
그리고, 제1스토리지노드콘택(37a) 및 제1주변회로콘택(37b)을 포함한 전면에 제3층간절연막(38)이 형성되어 있고, 셀영역에서는 제3층간절연막(38)을 관통하여 제1스토리지노드콘택(37a)에 연결되는 제2스토리지노드콘택(40a)이 형성되어 있으며, 주변회로영역에는 제3층간절연막(38)을 관통하여 제1주변회로콘택(37b)에 연결되는 제2주변회로콘택(40b)이 형성되어 있다. 여기서, 제2스토리지노드콘택(40a)과 제2주변회로콘택(40b)은 동일 물질로서, 금속막으로 형성한 것이다.
그리고, 제2스토리지노드콘택(40a)과 제2주변회로콘택(40b)을 포함한 전면에 제4층간절연막(41)이 형성되어 있고, 셀영역에서는 제4층간절연막(41)에 제공된 스 토리지노드홀(42)의 내부에 캐패시터의 스토리지노드(43)가 형성되고, 스토리지노드(43) 상부에는 유전막(44)과 플레이트(45)가 형성되어 있다.
그리고, 플레이트(45)를 포함한 전면에 제5층간절연막(46)이 형성되어 있으며, 주변회로영역 상부에서 제5층간절연막(46)과 제4층간절연막(41)을 동시에 관통하여 제2주변회로콘택(40b) 상부를 개방시키는 금속배선콘택홀(47)에 금속배선콘택(M1C, 48)이 매립되어 있다.
그리고, 금속배선콘택(48)에는 금속배선(M1, 49)이 연결되어 있다.
상술한 도 3에 도시된 바와 같이, 본 발명은 주변회로영역의 비트라인패턴(BL2)과 금속배선(49) 사이의 플러그 물질을 제1주변회로콘택(37b), 제2주변회로콘택(40b) 및 금속배선콘택(48)의 삼중층 구조로 형성하고 있다.
그리고, 주변회로영역의 비트라인패턴(BL2)과 금속배선(49) 사이의 플러그 물질인 제1주변회로콘택(37b), 제2주변회로콘택(40b) 및 금속배선콘택(48)이 모두 금속막으로 형성되어 있다.
그리고, 셀영역에 형성되는 제1스토리지노드콘택(37a)과 제2스토리지노드콘택(40a)을 금속막으로 형성해주고 있다.
도 3에서, 동일 물질 및 동일 평면상에 형성되는 제1스토리지노드콘택(37a)과 제1주변회로콘택(37b)은 텅스텐(W) 또는 티타늄질화막(TiN)이고, 동일 물질과 동일 평면상에 형성되는 제2스토리지노드콘택(40a)과 제2주변회로콘택(40b)도 텅스텐 또는 티타늄질화막이다. 아울러, 금속배선콘택(47)은 텅스텐 또는 티타늄질화막이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(31) 상부에 제1층간절연막(32)을 형성한다. 이때, 도시되지 않았지만, 제1층간절연막(32) 형성전에는 워드라인 및 트랜지스터들이 형성될 것이다.
다음으로, 제1층간절연막(32) 상부에 복수개의 제1,2비트라인패턴(BL1, BL2)을 형성한다. 이때, 제1,2비트라인패턴(BL1, BL2)은 비트라인(33)과 비트라인하드마스크(34)의 순서로 적층된 것으로, 셀영역에 형성된 제1비트라인패턴(BL1)과 주변회로영역에 형성된 제2비트라인패턴(BL2)은 그 폭이 서로 다르다.
상기 제1,2비트라인패턴(BL1, BL2)에서 비트라인(33)은 텅스텐(W)으로 형성하고, 비트라인하드마스크(34)는 실리콘질화막(Si3N4)으로 형성한다.
다음으로, 제1,2비트라인패턴(BL1, BL2) 상부에 제2층간절연막(35)을 형성한 후, 셀영역 상부에 형성된 제1비트라인패턴(BL1) 사이의 제2층간절연막(35)과 제1층간절연막(32)을 선택적으로 식각하여 반도체기판(31) 표면을 개방시키는 제1스토리지노드콘택홀(36a)을 형성한다. 이때, 제1스토리지노드콘택홀(36a)을 형성하기 위한 식각 공정은 잘 알려진 바와 같이 자기정렬콘택식각(Self Align Contact) 공정을 이용한다.
상기 제1스토리지노드콘택홀(36a) 형성시에 주변회로영역에 형성된 제2비트라인패턴(BL2)의 비트라인(33) 표면을 개방시키는 제1주변회로콘택홀(36b)을 형성 한다. 이때, 제1주변회로콘택홀(36b)은 주변회로영역 상부에 형성된 제2비트라인패턴(BL2)의 비트라인(33)에 연결될 제1주변회로콘택이 매립될 지역으로, 제2층간절연막(35)과 비트라인하드마스크(34)을 동시에 식각하여 형성한다.
도 4b에 도시된 바와 같이, 제1스토리지노드콘택홀(36a)과 제1주변회로콘택홀(36b)을 채울때까지 금속막을 증착한 후 에치백(Etchback; EB) 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 진행하여 제1스토리지노드콘택홀(36a)에 매립되는 제1스토리지노드콘택(37a)과 제1주변회로콘택홀(36b)에 매립되는 제1주변회로콘택(37b)을 동시에 형성한다.
상기 제1스토리지노드콘택(37a)과 제1주변회로콘택(37b)으로 사용되는 금속막은 텅스텐(W) 또는 티타늄질화막(TiN)이다.
도 4c에 도시된 바와 같이, 제1스토리지노드콘택(37a)과 제1주변회로콘택(37b)을 포함한 전면에 제3층간절연막(38)을 형성한 후, 제3층간절연막(38)을 선택적으로 식각하여 제1스토리지노드콘택(37a) 상부를 개방시키는 제2스토리지노드콘택홀(39a)과 제1주변회로콘택(37b) 상부를 개방시키는 제2주변회로콘택홀(39b)을 동시에 형성한다.
도 4d에 도시된 바와 같이, 제2스토리지노드콘택홀(39a)과 제2주변회로콘택홀(39b)을 채울때 까지 금속막을 증착한 후 에치백 또는 화학적기계적연마를 진행하여 제2스토리지노드콘택홀(39a)에 매립되는 제2스토리지노드콘택(40a)과 제2주변회로콘택홀(39b)에 매립되는 제2주변회로콘택(40b)을 동시에 형성한다.
상기 제2스토리지노드콘택(40a)과 제2주변회로콘택(40b)으로 사용되는 금속 막은 텅스텐(W) 또는 티타늄질화막(TiN)이다.
한편, 제2주변회로콘택(40b)은 후속 금속배선콘택과의 얼라인(align)을 고려하여 형성한다.
도 4e에 도시된 바와 같이, 제2스토리지노드콘택(40a)과 제2주변회로콘택(40b)을 포함한 전면에 제4층간절연막(41)을 형성한 후, 셀영역 상부의 제4층간절연막(41)을 선택적으로 식각하여 캐패시터의 스토리지노드가 형성될 홀(42, 이하 스토리지노드홀이라 약칭함)을 형성한다. 이때, 스토리지노드홀(42)은 셀영역에서 제2스토리지노드콘택(40a) 상부를 개방시킨다.
다음으로, 스토리지노드홀(42)의 내부에 캐패시터의 스토리지노드(43)를 형성하고, 스토리지노드(43) 상부에 유전막(44)과 플레이트(45)를 차례로 형성한다. 이때, 유전막(44)과 플레이트(45)는 셀영역에만 형성된다.
위와 같은 캐패시터에서 스토리지노드(43)와 플레이트(45)는 폴리실리콘 또는 금속막으로 형성하고, 유전막(44)은 실리콘산화막, 실리콘질화막, HfO2, Al2O3 ,또는 Ta2O5으로 형성한다.
도 4f에 도시된 바와 같이, 플레이트(45)를 포함한 전면에 제5층간절연막(46)을 형성한 후, 주변회로영역 상부의 제5층간절연막(46), 제4층간절연막(41)을 동시에 식각하여 제2주변회로콘택(40b) 상부를 개방시키는 금속배선콘택홀(47)을 형성한다.
위와 같은 금속배선콘택홀(47) 식각시에 식각되는 물질은 제5층간절연막(46) 과 제4층간절연막(41)에 한정되므로 금속배선콘택홀(47)의 종횡비(A/R)가 현저히 감소한 상태에서 식각을 진행할 수 있다. 이는 금속배선콘택홀(47) 아래에 미리 제1주변회로콘택(37b)과 제2주변회로콘택(40b)의 수직 연결 구조를 형성해주므로써 종횡비(A/R)가 감소한 것이다.
도 4g에 도시된 바와 같이, 금속배선콘택홀(47)을 채울때 까지 금속막을 증착한 후 에치백 또는 화학적기계적연마를 진행하여 금속배선콘택홀(47)에 매립되는 금속배선콘택(48)을 형성한다. 여기서, 금속배선콘택(48)으로 사용되는 금속막은 텅스텐(W) 또는 티타늄질화막(TiN)이며, 금속배선콘택(48)은 배리어메탈(Barrier metal)과 텅스텐플러그의 적층구조일 수 있다. 이때, 배리어메탈은 티타늄질화막이다.
다음으로, 금속배선콘택(48) 상부에 금속막을 증착한 후 패터닝 공정을 진행하여 금속배선콘택에 연결되는 금속배선(49)을 형성한다. 이때, 금속배선(49)은 티타늄, 알루미늄 및 티타늄질화막의 순서로 적층된 구조일 수 있다.
상술한 실시예에 따르면, 본 발명은 스토리지노드콘택(SNC1 또는 SNC2)과 주변회로콘택(PC1 또는 PC2)을 동일 평면상에서 구현하고 이들을 동일하게 금속막으로 형성하므로써 콘택저항 및 시트저항을 개선시킨다.
또한, 본 발명은 제2스토리지노드콘택(40a)과 동일한 물질로 된 제2주변회로콘택(40b)을 금속배선콘택(48) 아래에 형성해주어 금속배선콘택(48)이 매립될 금속배선콘택홀(47)의 종횡비를 감소시킨다.
또한, 본 발명은 주변회로영역에서 제2비트라인패턴(BL2)과 금속배선(49)간 플러그 물질을 모두 금속막으로 형성하므로써 셀에서의 전기적특성을 개선함과 동시에 주변회로영역의 성능저하를 방지한다.
한편, 상술한 실시예에서는 캐패시터가 콘케이브 구조를 갖고 있으나, 본 발명은 실린더 구조를 캐패시터를 갖는 반도체메모리장치에서도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스토리지노드콘택(SNC1 또는 SNC2)과 주변회로콘택(PC1 또는 PC2)을 동일 평면상에서 구현하고 이들을 동일하게 금속막으로 형성하므로써 콘택저항 및 시트저항 개선을 통한 전기적 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 제2스토리지노드콘택과 동일한 물질로 된 제2주변회로콘택을 금속배선콘택 아래에 형성해주어 금속배선콘택이 매립될 금속배선콘택홀의 종횡비를 감소시켜 공정 마진을 확보할 수 있는 효과가 있다.
또한, 본 발명은 주변회로영역에서 비트라인패턴과 금속배선간 플러그 물질을 모두 금속막으로 형성하므로써 셀에서의 전기적특성을 개선함과 동시에 주변회로영역의 성능을 향상시킬 수 있는 효과가 있다.

Claims (17)

  1. 셀영역과 주변회로영역이 정의된 반도체 기판;
    상기 셀영역 상부에 형성된 제1비트라인패턴과 상기 주변회로영역 상부에 형성된 제2비트라인패턴;
    상기 제1비트라인패턴 사이를 관통하면서 금속막으로 형성된 제1스토리지노드콘택;
    상기 제1스토리지노드콘택과 동일 물질이면서 동일한 평면에 형성되며 상기 제2비트라인패턴에 연결된 제1주변회로콘택;
    상기 제1스토리지노드콘택 상에 형성되고 금속막으로 이루어진 제2스토리지노드콘택;
    상기 제2스토리지노드콘택과 동일 물질이면서 동일 평면 상에 형성되며 상기 제1주변회로콘택 상에 형성된 제2주변회로콘택;
    상기 제2스토리지노드콘택에 연결되는 스토리지노드를 갖고 상기 셀영역 상부에 형성된 캐패시터;
    상기 제2주변회로콘택 상에 형성된 금속배선콘택; 및
    상기 금속배선콘택에 연결된 금속배선
    을 포함하는 반도체메모리장치.
  2. 제1항에 있어서,
    상기 제1스토리지노드콘택, 제2스토리지노드콘택, 제1주변회로콘택 및 상기 제2주변회로콘택은,
    텅스텐 또는 티타늄질화막인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 금속배선콘택은,
    텅스텐 또는 티타늄질화막이거나, 티타늄질화막과 텅스텐의 적층인 것을 특징으로 하는 반도체 메모리 장치.
  4. 셀영역과 주변회로영역이 정의된 반도체 기판;
    상기 반도체 기판 상부의 제1층간절연막;
    상기 제1층간절연막 상의 셀영역에 형성된 제1비트라인패턴과 상기 제1층간절연막 상의 주변회로영역에 형성된 제2비트라인패턴;
    상기 제1비트라인패턴과 제2비트라인패턴 상부를 덮는 제2층간절연막;
    상기 제2층간절연막과 상기 제1층간절연막을 동시에 관통하여 상기 셀영역에 형성되며 금속막으로 이루어진 제1스토리지노드콘택;
    상기 제1스토리지노드콘택과 동일 물질 및 동일 평면 상에 형성되며 상기 제 2층간절연막을 관통하여 상기 제2비트라인패턴에 연결된 제1주변회로콘택;
    상기 제1주변회로콘택을 포함한 전면을 덮는 제3층간절연막;
    상기 제3층간절연막을 관통하여 상기 제1스토리지노드콘택에 연결되며 금속막으로 이루어진 제2스토리지노드콘택;
    상기 제2스토리지노드콘택과 동일 물질 및 동일 평면 상에 형성되며 상기 제3층간절연막을 관통하여 상기 제1주변회로콘택에 연결된 제2주변회로콘택;
    상기 제2주변회로콘택을 포함한 전면을 덮으면서 상기 제2스토리지노드콘택 상부를 개방시키는 스토리지노드홀을 갖는 제4층간절연막;
    상기 제4층간절연막의 스토리지노드홀 내부에 형성된 스토리지노드;
    상기 스토리지노드 상부에 적층된 유전막과 플레이트;
    상기 플레이트를 포함한 전면을 덮는 제5층간절연막;
    상기 제5층간절연막을 관통하여 상기 제2주변회로콘택에 연결된 금속배선콘택; 및
    상기 금속배선콘택에 연결된 금속배선
    을 포함하는 반도체메모리장치.
  5. 제4항에 있어서,
    상기 제1스토리지노드콘택, 제2스토리지노드콘택, 제1주변회로콘택 및 상기 제2주변회로콘택은,
    텅스텐 또는 티타늄질화막인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 금속배선콘택은,
    텅스텐 또는 티타늄질화막이거나, 티타늄질화막과 텅스텐의 적층인 것을 특징으로 하는 반도체 메모리 장치.
  7. 셀영역과 주변회로영역이 정의된 반도체 기판의 상기 셀영역 상부에 제1비트라인패턴을 형성함과 동시에 상기 주변회로영역 상부에 제2비트라인패턴을 형성하는 단계;
    상기 제1비트라인패턴 사이를 관통하면서 금속막으로 이루어진 제1스토리지노드콘택을 형성함과 동시에 상기 제1스토리지노드콘택과 동일 평면에서 상기 제2비트라인패턴에 연결되는 제1주변회로콘택을 형성하는 단계;
    상기 제1스토리지노드콘택 상에 금속막으로 이루어진 제2스토리지노드콘택을 형성함과 동시에 상기 제2스토리지노드콘택과 동일 평면 상에서 상기 제1주변회로콘택에 연결되는 제2주변회로콘택을 형성하는 단계;
    상기 셀영역 상부에 상기 제2스토리지노드콘택에 연결되는 스토리지노드를 갖는 캐패시터를 형성하는 단계;
    상기 주변회로영역 상부에 상기 제2주변회로콘택에 연결되는 금속배선콘택을 형성하는 단계; 및
    상기 금속배선콘택에 연결되는 금속배선을 형성하는 단계
    을 포함하는 반도체메모리장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1스토리지노드콘택, 제2스토리지노드콘택, 제1주변회로콘택 및 상기 제2주변회로콘택은,
    텅스텐 또는 티타늄질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제1스토리지노드콘택과 상기 제1주변회로콘택을 동시에 형성하는 단계는,
    상기 제1비트라인패턴과 상기 제2비트라인패턴 상부를 덮는 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 선택적으로 식각하여 상기 제1비트라인패턴 사이를 관통하는 제1스토리지노드콘택홀과 상기 제2비트라인패턴 상부를 개방시키는 제1주변 회로콘택홀을 동시에 형성하는 단계;
    상기 제1스토리지노드콘택홀과 상기 제1주변회로콘택홀을 채울때까지 전면에 제1금속막을 형성하는 단계; 및
    상기 제1금속막을 선택적으로 제거하여 상기 제1스토리지노드콘택과 상기 제1주변회로콘택을 동시에 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1금속막은, 텅스텐 또는 티타늄질화막으로 형성하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  11. 제9항에 있어서,
    상기 제1금속막을 선택적으로 제거하는 단계는,
    에치백 또는 화학적기계적연마를 통해 진행하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  12. 제7항에 있어서,
    상기 제2스토리지노드콘택과 상기 제2주변회로콘택을 동시에 형성하는 단계는,
    상기 제1스토리지노드콘택과 상기 제1주변회로콘택 상부를 덮는 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 선택적으로 식각하여 상기 제1스토리지노드콘택 상부를 개방시키는 제2스토리지노드콘택홀과 상기 제2주변회로콘택 상부를 개방시키는 제2주변회로콘택홀을 동시에 형성하는 단계;
    상기 제2스토리지노드콘택홀과 상기 제2주변회로콘택홀을 채울때까지 전면에 제2금속막을 형성하는 단계; 및
    상기 제2금속막을 선택적으로 제거하여 상기 제2스토리지노드콘택과 상기 제2주변회로콘택을 동시에 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2금속막은, 텅스텐 또는 티타늄질화막으로 형성하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제2금속막을 선택적으로 제거하는 단계는,
    에치백 또는 화학적기계적연마를 통해 진행하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  15. 제7항에 있어서,
    상기 금속배선콘택을 형성하는 단계는,
    상기 캐패시터를 포함한 전면에 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막을 선택적으로 식각하여 상기 제2주변회로콘택 상부를 개방시키는 금속배선콘택홀을 형성하는 단계;
    상기 금속배선 콘택홀을 채울때까지 전면에 제3금속막을 형성하는 단계; 및
    상기 제3금속막을 선택적으로 제거하여 상기 금속배선콘택홀에 매립되는 금속배선콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제2금속막은, 텅스텐 또는 티타늄질화막으로 형성하거나 티타늄질화막과 텅스텐의 적층으로 형성하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제3금속막을 선택적으로 제거하는 단계는,
    에치백 또는 화학적기계적연마를 통해 진행하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
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