KR100924208B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 셀 영역 및 주변회로 영역을 갖는 반도체 기판 상부에 랜딩 콘택플러그 및 게이트가 구비된 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상부에 상기 랜딩 콘택플러그와 연결된 비트라인 콘택플러그가 구비된 제2층간절연막을 형성하는 단계와, 상기 비트라인 콘택플러그가 구비된 제2층간절연막 상부에 비트라인을 형성하는 단계와, 상기 비트라인 상부에 제3층간절연막을 형성하는 단계와, 셀 영역에 대하여는 상기 제3층간절연막, 비트라인 및 제2층간절연막을 선택 식각하여 랜딩 콘택플러그를 노출시키고, 주변회로 영역에 대하여는 제3층간절연막 및 일부의 비트라인을 선택 식각하여 제1하부전극 콘택홀을 형성하는 단계와, 상기 제1하부전극 콘택홀을 매립하는 제1하부전극 콘택플러그를 형성하는 단계와, 상기 제1하부전극 콘택플러그가 구비된 제3층간절연막 상부에 제4층간절연막을 형성하는 단계와, 상기 제4층간절연막을 선택 식각하여 상기 제1하부전극 콘택플러그를 노출시키는 제2하부전극 콘택홀을 형성하는 단계와, 상기 제2하부전극 콘택홀을 매립하는 제2하부전극 콘택플러그를 형성하는 단계를 포함한다.

Description

반도체 소자 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 디램의 가격을 결정짓는 수율을 높이기 위한 디램 셀 트랜지스터를 제조하는 방법에 관한 것이다.
반도체 소자가 점점 작아질수록 금속 배선 콘택을 형성할 때에 비트라인과의 오버랩 마진 (overlap margin)이 부족하기 때문에, 금속 배선 콘택과 비트라인간에 오정렬 (misalign)이 발생하여 소자 동작에 오류를 발생시키고 있다.
도 1은 종래의 금속 배선 콘택과 비트라인간의 오버랩 마진 부족에 의해 페일 (fail)이 발생한 것을 위에서 바라본 SEM 사진이다.
금속 배선 콘택과 비트라인간의 오버랩 문제를 해결하기 위해 비트라인 콘택 형성시 콘택의 높이를 줄이는 방법이 필요하다. 콘택의 높이가 작아지면 그만큼 노광 공정에서 오버레이 조절이 용이하며, 식각 공정을 진행할 때에 식각 타깃 (etch target)이 작아지므로 오정렬이 발생할 확률이 작아진다.
본 발명의 목적은 금속 배선 콘택과 비트라인간의 오버랩 마진이 부족한 문제를 해결하기 위해 하부전극 콘택 형성시 한번에 형성하지 않고 단계별로 형성함으로써 콘택의 높이를 줄이고 이로 인해 공정 마진을 확보할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은
셀 영역 및 주변회로 영역을 갖는 반도체 기판 상부에 랜딩 콘택플러그 및 게이트가 구비된 제1층간절연막을 형성하는 단계;
상기 제1층간절연막 상부에 상기 랜딩 콘택플러그와 연결된 비트라인 콘택플러그가 구비된 제2층간절연막을 형성하는 단계;
상기 비트라인 콘택플러그가 구비된 제2층간절연막 상부에 비트라인을 형성하는 단계;
상기 비트라인 상부에 제3층간절연막을 형성하는 단계;
셀 영역에 대하여는 상기 제3층간절연막, 비트라인 및 제2층간절연막을 선택 식각하여 랜딩 콘택플러그를 노출시키고, 주변회로 영역에 대하여는 제3층간절연막 및 일부의 비트라인을 선택 식각하여 제1하부전극 콘택홀을 형성하는 단계;
상기 제1하부전극 콘택홀을 매립하는 제1하부전극 콘택플러그를 형성하는 단계;
상기 제1하부전극 콘택플러그가 구비된 제3층간절연막 상부에 제4층간절연막을 형성하는 단계;
상기 제4층간절연막을 선택 식각하여 상기 제1하부전극 콘택플러그를 노출시키는 제2하부전극 콘택홀을 형성하는 단계; 및
상기 제2하부전극 콘택홀을 매립하는 제2하부전극 콘택플러그를 형성하는 단계를 포함한다.
상기 제1하부전극 콘택홀을 형성하는 단계는 셀 영역과 주변회로 영역의 하부전극 콘택홀을 동시에 형성하는 마스크를 사용한다.
상기 제2하부전극 콘택홀을 형성하는 단계는 셀 영역과 주변회로 영역의 하부전극 콘택홀을 동시에 형성하는 마스크를 사용한다.
상기 제2하부전극 콘택플러그는 패드 형태로 형성된다.
상기 제1하부전극 콘택플러그 및 제2하부전극 콘택플러그는 폴리실리콘으로 이루어진다.
상기 제2하부전극 콘택플러그를 형성하는 단계 이후, 셀 영역에 대하여는 상기 제2하부전극 콘택플러그에 연결되는 하부 전극을 형성하고, 주변회로 영역에 대하여는 상기 제2하부전극 콘택플러그에 연결되는 금속 배선 콘택플러그를 형성하는 것을 특징으로 한다.
본 발명에서는 종래에 발생했던 금속 배선 콘택과 비트라인간의 오버랩 마진 부족을 해결하기 위해, 하부전극 콘택을 한번에 형성하지 않고 제1하부전극 콘택과 제2하부전극 콘택으로 나누어 단계별로 형성함으로써 콘택의 높이를 줄였고, 이로 인해 공정 마진을 확보할 수 있다. 이는 셀 영역에만 형성되는 제1하부전극 콘택과 제2하부전극 콘택을 주변회로 영역에도 형성시킴으로써 이를 가능하게 한 것이다.
특히, 본 발명에서는 제2하부전극 콘택 형성시에는 비트라인과 모양이 비슷하도록 패드의 형태로 형성함으로써, 콘택의 높이를 감소시킴과 동시에 비트라인 콘택플러그와의 오버랩 영역도 증가시켜서 공정 마진을 더욱 증가시키고 수율을 높이는 효과가 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 2 내지 도 6은 본 발명에 따른 반도체 소자의 제조 방법을 도시하는 공정 단면도이다.
도 2를 참조하면, 셀 영역(C) 및 주변회로 영역(P)을 갖는 반도체 기판(10) 상에 게이트(22)를 형성한다.
다음, 게이트(22)가 형성된 반도체 기판(10) 상부에 제1층간절연막(20)을 형성한 다음, 게이트(22) 상부 표면이 노출되도록 화학적 기계적 연마 공정을 수행하여 제1층간절연막(20)을 평탄화한다.
다음, 셀 영역(C)에 대하여 제1층간절연막(20) 상부에 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 게이트(22)와 게이트(22) 사이의 제1층간절연막(20)을 제거하여 반도체 기판(10)을 노출시키는 랜딩플러그 콘택(미도시)을 형성한 다음, 상기 랜딩플러그 콘택에 폴리실리콘 등의 도전성 물질을 매립하여 랜딩 콘택플러그(24)를 형성한다.
다음, 랜딩 콘택플러그(24) 및 게이트(22)가 구비된 제1층간절연막(20) 상부에 제2층간절연막(30)을 형성한 다음, 제2층간절연막(30) 상부에 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 제2층간절연막(30)을 제거하여 랜딩 콘택플러그(24)를 노출시키는 비트라인 콘택(미도시)을 형성한다.
다음, 상기 비트라인 콘택에 폴리실리콘 등의 도전성 물질을 매립하여 비트라인 콘택플러그(32)를 형성한다.
다음, 비트라인 콘택플러그(32)가 구비된 제2층간절연막(30) 상부에 비트라인(40)을 형성한다.
도 3a 및 도 3b는 각각 제1하부전극 콘택을 형성한 X축 단면도 및 Y축 단면도이다.
도 3a 및 도 3b를 참조하면, 비트라인(40) 상부에 제3층간절연막(50)을 형성한 다음, 셀 영역(C)에 대하여 제3층간절연막(50) 상부에 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 제3층간절연막(50), 비트라인(40) 및 제2층간절연막(30)을 제거하여 랜딩 콘택플러그(24)를 노출시키는 제1하부전극 콘택(52)을 형성한다.
아울러, 주변회로 영역(P)에 대하여도 제3층간절연막(50) 상부에도 포토레지스트 패턴이 형성되므로, 이를 식각 마스크로 사용하여 제3층간절연막(50) 및 비트라인(40)의 일부를 제거하여 제1하부전극 콘택(52)을 형성한다.
다시 말해, 셀 영역(C)과 주변회로 영역(P)에 대해 동시에 제1하부전극 콘택(52)을 형성하는 마스크를 적용한다.
도 4a 및 도 4b는 각각 제2하부전극 콘택을 형성한 X축 단면도 및 Y축 단면도이다.
도 4a 및 도 4b를 참조하면, 제1하부전극 콘택(52)에 폴리실리콘 등의 도전성 물질을 매립하여 제1하부전극 콘택플러그(54)를 형성한 다음, 제1하부전극 콘택플러그(54)가 구비된 제3층간절연막(50) 상부에 제4층간절연막(60)을 형성한다.
다음, 제4층간절연막(60) 상부에 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 제4층간절연막(60)을 제거하여 제1하부전극 콘택플러그(54)를 노출시키는 제2하부전극 콘택(62)을 형성한다.
이때, 셀 영역(C)과 주변회로 영역(P)에 대해 동시에 제2하부전극 콘택(62)을 형성하는 마스크를 적용함을 알 수 있다.
도 5를 참조하면, 제2하부전극 콘택(52)에 폴리실리콘 등의 도전성 물질을 매립하여 제2하부전극 콘택플러그(64)를 형성한다.
이때, 주변회로 영역(P)에 형성하는 제2하부전극 콘택플러그(64)의 경우 이후 형성될 금속 배선 콘택플러그와의 오버레이를 용이하게 하기 위해 패드 형태로 크게 형성한다.
도 6을 참조하면, 제2하부전극 콘택플러그(64)를 구비하는 제4층간절연막(60) 상부에 질화막 재질의 식각정지막(70) 및 하부전극(80)을 형성한 후, 셀 영역(C)에 대하여는 통상의 캐패시터 형성 공정을 수행하여 제2하부전극 콘택플러그(64)와 연결되는 하부전극(90)을 형성하고, 주변회로 영역(P)에 대하여는 통상의 금속 배선 공정을 수행하여 제2하부전극 콘택플러그(64)와 연결되는 금속 배선 콘 택플러그(100)를 형성한다.
상기한 바와 같이, 본 발명에서는 셀 영역(C)에만 형성되는 제1하부전극 콘택(52)과 제2하부전극 콘택(62)을 주변회로 영역(P)에도 형성시키고, 하부전극 콘택을 한번에 형성하지 않고 단계별로 나누어 형성함으로써, 콘택의 높이를 줄이고, 이로 인해 공정 마진을 확보할 수 있다.
또한, 주변회로 영역(P)에 형성된 제2하부전극 콘택플러그(64)를 패드 형태로 크게 형성하였기 때문에, 금속 배선 콘택플러그(100)와 제2하부전극 콘택플러그(64)의 오버레이가 용이해진다.
한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 금속 배선 콘택과 비트라인간의 오버랩 마진 부족에 의해 페일 (fail)이 발생한 것을 위에서 바라본 SEM 사진.
도 2 내지 도 6은 본 발명에 따른 반도체 소자의 제조 방법을 도시하는 공정 단면도.
< 도면의 주요 부분에 대한 간단한 설명 >
10 : 반도체 기판 20 : 제1층간절연막
22 : 게이트 24 : 랜딩 콘택플러그
30 : 제2층간절연막 32 : 비트라인 콘택 플러그
40 : 비트라인 50 : 제3층간절연막
52 : 제1하부전극 콘택 54 : 제1하부전극 콘택플러그
60 : 제4층간절연막 62 : 제2하부전극 콘택
64 : 제2하부전극 콘택플러그 70 : 식각정지막
80 : 하부전극 산화막 90 : 하부전극
100 : 금속 배선 콘택플러그
C : 셀 영역 P : 주변회로 영역

Claims (6)

  1. 반도체 기판 상부에 랜딩 콘택플러그 및 게이트가 구비된 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상부에 상기 랜딩 콘택플러그와 연결된 비트라인 콘택플러그가 구비된 제2층간절연막을 형성하는 단계;
    상기 비트라인 콘택플러그가 구비된 제2층간절연막 상부에 비트라인을 형성하는 단계;
    상기 비트라인 상부에 제3층간절연막을 형성하는 단계;
    셀 영역에 대하여는 상기 제3층간절연막, 상기 비트라인 및 상기 제2층간절연막을 선택 식각하여 랜딩 콘택플러그를 노출시키고, 주변회로 영역에 대하여는 상기 제3층간절연막 및 상기 비트라인의 일부를 선택 식각하여 제1하부전극 콘택홀을 형성하는 단계;
    상기 제1하부전극 콘택홀을 매립하는 제1하부전극 콘택플러그를 형성하는 단계;
    상기 제1하부전극 콘택플러그가 구비된 상기 제3층간절연막 상부에 제4층간절연막을 형성하는 단계;
    상기 제4층간절연막을 선택 식각하여 상기 제1하부전극 콘택플러그를 노출시키는 제2하부전극 콘택홀을 형성하는 단계; 및
    상기 제2하부전극 콘택홀을 매립하는 제2하부전극 콘택플러그를 형성하는 단 계를 포함하는 반도체 소자 제조 방법.
  2. 청구항 1에 있어서,
    상기 제1하부전극 콘택홀을 형성하는 단계는 상기 셀 영역과 상기 주변회로 영역의 하부전극 콘택홀을 동시에 형성하는 마스크를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 청구항 1에 있어서,
    상기 제2하부전극 콘택홀을 형성하는 단계는 셀 영역과 주변회로 영역의 하부전극 콘택홀을 동시에 형성하는 마스크를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 청구항 1에 있어서,
    상기 제2하부전극 콘택플러그는 패드 형태로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 청구항 1에 있어서,
    상기 제1하부전극 콘택플러그 및 상기 제2하부전극 콘택플러그는 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 청구항 1에 있어서,
    상기 제2하부전극 콘택플러그를 형성하는 단계 이후, 상기 셀 영역에 대하여는 상기 제2하부전극 콘택플러그에 연결되는 하부 전극을 형성하고, 상기 주변회로 영역에 대하여는 상기 제2하부전극 콘택플러그에 연결되는 금속 배선 콘택플러그를 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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KR20060074715A (ko) * 2004-12-28 2006-07-03 주식회사 하이닉스반도체 반도체메모리장치 및 그 제조 방법
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KR20060131516A (ko) * 2005-06-16 2006-12-20 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법

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