KR100949876B1 - 반도체 소자 및 그 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 비트라인과 메탈 콘택의 접속 시 줄어드는 메탈 콘택의 하측 사이즈(Bottom Size)와 길이(height) 문제를 해결하기 위하여, 셀 영역과 주변 회로 영역에 하부 전극을 동시에 형성하여 비트라인과 메탈 콘택의 연결이 아닌, 하부 전극과 금속 배선을 메탈 콘택으로 연결함으로써, 메탈 콘택 공정 시 메탈 콘택의 하측 사이즈(Bottom size) 확보 및 공정 난이도를 감소시켜 반도체 소자의 TAT(Turn Around Time) 단축 및 공정 비용을 절감시킬 수 있는 기술에 관한 것이다.

Description

반도체 소자 및 그 형성 방법{Semiconductor Device and The Method for Manufacturing Semiconductor Device}

도 1은 종래 기술에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도들.

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 비트라인과 메탈 콘택의 접속 시 줄어드는 메탈 콘택의 하측 사이즈(Bottom Size)와 길이(height) 문제를 해결하기 위하여, 셀 영역과 주변 회로 영역에 하부 전극을 동시에 형성하여 비트라인과 메탈 콘택의 연결이 아닌, 하부 전극과 금속 배선을 메탈 콘택으로 연결함으로써, 메탈 콘택 공정 시 메탈 콘택의 하측 사이즈(Bottom size) 확보 및 공정 난이도를 감소시켜 반도체 소자의 TAT(Turn Around Time) 단축 및 공정 비용을 절감시킬 수 있는 기술에 관한 것이다.

본 발명은 반도체 형성 기술에 관한 것으로, 특히 반도체 소자의 콘택 형성 방법에 관한 것이다.

메모리 소자의 고집적화, 소형화 및 고속화에 따라 커패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 커패시터의 정전 용량은 최소한 확보되어야 한다.

최근에 반도체 소자의 크기가 nm급 극미세소자까지 작아짐에 따라 소자의 개발 공정에서 커패시터의 용량 확보를 위해 커패시터 산화막(Capacitor Oxide)의 높이가 높아지는 추세이다. 그에 따라, 메탈 콘택(Metal Contact)의 단차가 점증적으로 높아진다.

여기서, 메탈 콘택이라 함은 커패시터의 상부 전극, 주변 회로 영역의 비트라인 및 트랜지스터의 소스/드레인에 연결되는 메탈 배선을 위한 콘택을 일컫는다.

도 1은 종래 기술에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도로서, 도 1의 (i)은 셀 영역(1000a)을 도시한 것이고, 도 1의 (ii)는 페리 영역(1000b)을 도시한 것이다.

도 1을 참조하면, 반도체 기판(100)에 활성 영역(110)을 정의하는 소자분리막(120)을 형성한 후, 게이트 예정 영역의 활성 영역(110)을 식각하여 리세스 게이트 영역(미도시)을 형성한다.

다음에는, 리세스 게이트 영역에 게이트 산화막(미도시)을 형성한 후, 리세스 게이트 영역을 매립하는 게이트 폴리실리콘층(미도시)을 형성한다.

그 다음에는, 전체 표면상에 도전층(미도시) 및 하드마스크층(미도시)을 순차적으로 형성한다.

게이트 형성을 위한 감광막을 형성하고, 게이트 마스크를 이용한 노광 및 상 하는 공정으로 감광막 패턴을 형성한다.

감광막 패턴을 마스크로 하드마스크층 및 도전층을 식각하여 게이트를 형성한 후, 그 측벽에 스페이서(미도시)를 형성하여 게이트(130)를 완성한다.

그 다음에는, 전체 표면상에 제 1 층간 절연막(140)을 형성한 후, 스토리지 노드용 랜딩 플러그(150) 및 비트라인용 랜딩 플러그(160)를 형성한다.

그 다음에는, 비트라인용 랜딩 플러그(160)와 접속되는 비트라인(170)을 형성한다.

비트라인(170) 상부에 제 2 층간 절연막(180)을 형성한다.

제 2 층간 절연막(180)을 형성한 후, 제 2 층간 절연막(180) 및 제 1 층간 절연막(140)을 관통하는 하부 전극 콘택 플러그(181)를 형성한다.

하부 전극 콘택 플러그(181)를 포함한 제 2 층간 절연막(180) 상에 제 3 층간 절연막(190)을 형성한다.

제 3 층간 절연막(190)을 식각하여 하부 전극 콘택 플러그(181)를 노출시키는 하부 전극(191)을 형성한다.

그 다음에는, 하부 전극(191)을 포함한 전면에 유전체막(미도시)을 형성하고, 유전체막 상부에 상부 전극(192)을 형성한다.

상부 전극(192) 상에 감광막을 형성하고, 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.

감광막 패턴을 마스크로 페리 영역(1000b)에 형성된 상부 전극(192)과 유전체막을 식각하여 셀 영역(1000a)에만 유전체막과 상부 전극(192)을 형성한다.

상기 감광막을 제거한 후, 전체 표면상에 제 4 층간 절연막(193)을 형성한다.

제 4 층간 절연막(193) 상에 금속 배선(195)을 형성한다.

이때, '도 1'의 (ii)는 '도 1'의 (i)과 같이 형성하되, 비트라인 형성 후, 제 2 층간 절연막(180), 제 3 층간 절연막(190) 및 제 4 층간 절연막(193)을 형성한다.

다음으로, 감광막을 형성하고, 메탈 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.

감광막 패턴을 마스크로 제 4 층간 절연막(193), 제 3 층간 절연막(190) 및 제 2 층간 절연막(180)을 식각하여 비트라인(170)과 접속시키는 메탈 콘택(194)을 형성한다.

그 다음으로, 제 4 층간 절연막(193) 상부에 금속 배선(195)을 형성한다.

여기서, 메탈 콘택은 금속 배선(195)과 비트라인(170)을 연결하여 형성된 것이다.

상기한 바와 같이 종래 기술에 따른 반도체 소자 및 그 형성 방법은, 반도체 소자 기술이 집적화됨에 따라서 캐패시터 용량 증가를 위한 하부 전극 높이(Height)는 증가하는 반면에, 메탈 콘택 사이즈(Size)는 감소하고 있다.

이에 따라, 메탈 콘택 형성 공정이 점증적으로 어려워지고, 딥 메탈 콘택(Deep Metal Contact)을 형성하기 위한 장비 투자, 공정 비용 및 시간이 증가 되는 문제가 있다.

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 비트라인과 메탈 콘택의 접속 시 줄어드는 메탈 콘택의 하측 사이즈(Bottom Size)와 길이(height) 문제를 해결하기 위하여, 셀 영역과 주변 회로 영역에 하부 전극을 동시에 형성하여 비트라인과 메탈 콘택의 연결이 아닌, 하부 전극과 금속 배선을 메탈 콘택으로 연결함으로써, 메탈 콘택 공정 시 메탈 콘택의 하측 사이즈(Bottom size) 확보 및 공정 난이도를 감소시켜 반도체 소자의 TAT(Turn Around Time) 단축 및 공정 비용을 절감시킬 수 있는 기술을 제공하는 데 그 목적으로 한다.

본 발명에 따른 반도체 소자의 형성 장치는,

셀(Cell) 영역과 페리(Peri) 영역으로 구비된 반도체 기판상에 형성한 층간 절연막과,

상기 층간 절연막을 식각하여 상기 셀 영역과 상기 페리 영역에 동시에 형성한 하부 전극 영역과,

상기 하부 전극 영역 표면에 형성한 하부 전극과,

상기 하부 전극 상에 형성한 유전체막 및 상부 전극과,

상기 상부 전극 상에 형성한 층간 절연막과,

상기 층간 절연막을 식각하여 상기 페리 영역의 하부 전극과 접속되는 메탈 콘택 및

상기 메탈 콘택과 연결된 금속 배선을 포함하는 것을 특징으로 한다.

여기서, 상기 메탈 콘택은 텅스텐(W)으로 매립하여 형성하는 것과,

아울러, 셀(Cell) 영역과 페리(Peri) 영역으로 구비된 반도체 기판상에 층간 절연막을 형성하는 단계와,

상기 층간 절연막을 식각하여 하부 전극 콘택플러그를 노출시키는 하부 전극 영역을 상기 셀 영역과 상기 페리 영역에 동시에 형성하는 단계와,

상기 하부 전극 영역 표면에 하부 전극을 형성하는 단계와,

상기 하부 전극 상에 유전체막 및 상부 전극을 형성하는 단계와,

상기 상부 전극 상에 층간 절연막을 형성하는 단계와,

상기 층간 절연막을 식각하여 상기 페리 영역의 하부 전극과 접속되는 메탈 콘택을 형성하는 단계 및

상기 상기 메탈 콘택과 연결된 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 메탈 콘택은 텅스텐(W)으로 매립하여 형성하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.

또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.

또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도들로써, (i)은 셀 영역(2000a)을 도시한 것이고, (ii)는 페리 영역(2000b)을 도시한 것이다.

도 2a를 참조하면, 반도체 기판(200)에 활성 영역(210)을 정의하는 소자분리막(220)을 형성한 후 게이트 예정 영역의 활성 영역(210)을 식각하여 리세스 게이트 영역(미도시)을 형성한다.

다음에는, 리세스 게이트 영역에 게이트 산화막(미도시)을 형성한 후 리세스 게이트 영역을 매립하는 게이트 폴리실리콘층(미도시)을 형성한다.

그 다음에는, 전면에 도전층(미도시) 및 하드마스크층(미도시)을 순차적으로 형성한다.

게이트 형성을 위한 감광막 패턴을 노광 및 현상하는 공정으로 게이트를 형성하고 그 측벽에 스페이서(미도시)를 형성하여 게이트(230)를 완성한다.

그 다음에는, 전면에 제 1 층간 절연막(240)을 형성한다.

제 1 층간 절연막(240) 상에 감광막을 형성하고, 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.

감광막 패턴을 마스크로 제 1 층간 절연막(240)을 식각하여 활성 영역(210)을 노출시키는 스토리지 노드용 콘택 플러그(250) 및 비트라인용 콘택 플러그(260) 를 형성한다.

그 다음에는, 비트라인 콘택 플러그(260)와 접속되는 비트라인(270)을 형성한다.

비트라인(270) 상부에 제 2 층간 절연막(280)을 형성한다.

도 2b를 참조하면, 제 2 층간 절연막(280)을 형성한다.

제 2 층간 절연막(280) 상에 감광막을 형성하고, 하부 전극 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.

감광막 패턴을 마스크로 제 2 층간 절연막(280) 및 제 1 층간 절연막(260)을 식각하여 스토리지 노드용 콘택 플러그(250)를 노출시키는 하부 전극 콘택 플러그(290)를 형성한다.

이때, '도 2b'의 (ii)에 도시된 단면도와 같이, 페리 영역(2000b)의 비트라인(270) 상부에 제 2 층간 절연막(280)을 형성한다.

제 2 층간 절연막(280) 상에 감광막을 형성하고, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다.

감광막 패턴을 마스크로 제 2 층간 절연막(280)을 식각하여 비트라인(270)과 접속되는 하부 전극 콘택 플러그(290)를 형성한다.

도 2c를 참조하면, 하부 전극 콘택 플러그(290)를 포함한 제 2 층간 절연막(280) 상에 제 3 층간 절연막(미도시)을 형성한다.

다음에는, 제 3 층간 절연막 상에 감광막을 형성하고, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.

감광막 패턴을 마스크로 제 3 층간 절연막을 식각하여 하부 전극 콘택 플러그(290)를 노출시키는 하부 전극(310)을 형성한다.

그 다음에는, 하부 전극(310) 상에 유전체막(미도시)을 전체 표면 상부에 형성하고, 유전체막 상부에 상부 전극(320)을 형성한다.

도 2d를 참조하면, 상부 전극(320)을 포함한 전체 표면상에 제 4 층간 절연막(330)을 형성한다.

제 4 층간 절연막(330) 상에 금속 배선(350)을 형성한다.

이때, 도 2d의 (ii)는 도시한 단면도와 같이, 도 2d의 (i)과 같이 형성하되, 상부 전극(320)을 포함한 전체 표면상에 제 4 층간 절연막(330)을 형성한 후, 제 4 층간 절연막(330) 상에 감광막을 형성한다.

메탈 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.

감광막 패턴을 마스크로 제 4 층간 절연막(330), 상부 전극(320)을 식각하여 페리 영역(2000b)의 하부 전극(310)을 노출시키는 메탈 콘택홀(미도시)을 형성한다.

다음에는, 감광막 패턴을 제거한 후에, 메탈 콘택홀에 금속막을 매립한 후, 평탄화 식각을 통해 메탈 콘택(340)을 형성한다.

후속 공정으로, 메탈 콘택(340)은 상부 금속 배선(350)과 연결된다.

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 비트라인과 메탈 콘 택의 접속 시 줄어드는 메탈 콘택의 하측 사이즈(Bottom Size)와 길이(height) 문제를 해결하기 위하여, 셀 영역과 주변 회로 영역에 하부 전극을 동시에 형성하여 비트라인과 메탈 콘택의 연결이 아닌, 하부 전극과 금속 배선을 메탈 콘택으로 연결함으로써, 메탈 콘택 공정 시 메탈 콘택의 하측 사이즈(Bottom size) 확보 및 공정 난이도를 감소시켜 반도체 소자의 TAT(Turn Around Time) 단축 및 공정 비용을 절감시킬 수 있는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 셀 영역과 페리 영역으로 구비된 반도체 기판상에 형성한 층간 절연막;

   상기 층간 절연막을 식각하여 상기 셀 영역과 상기 페리 영역에 동시에 형성한 하부 전극 영역;

   상기 하부 전극 영역 표면에 형성한 하부 전극;

   상기 하부 전극 상에 형성한 유전체막 및 상부 전극;

   상기 상부 전극 상에 형성한 층간 절연막;

   상기 층간 절연막을 식각하여 상기 페리 영역의 하부 전극과 접속되는 메탈 콘택; 및

   상기 메탈 콘택과 연결된 금속 배선을 포함하는 것을 특징으로 하는 반도체 소자.
2. 제 1 항에 있어서,

   상기 메탈 콘택은 텅스텐으로 매립하여 형성하는 것을 특징으로 하는 반도체 소자.
3. 셀 영역과 페리 영역으로 구비된 반도체 기판상에 층간 절연막을 형성하는 단계;

   상기 층간 절연막을 식각하여 하부 전극 콘택플러그를 노출시키는 하부 전극 영역을 상기 셀 영역과 상기 페리 영역에 동시에 형성하는 단계;

   상기 하부 전극 영역 표면에 하부 전극을 형성하는 단계;

   상기 하부 전극 상에 유전체막 및 상부 전극을 형성하는 단계;

   상기 상부 전극 상에 층간 절연막을 형성하는 단계;

   상기 층간 절연막을 식각하여 상기 페리 영역의 하부 전극과 접속되는 메탈 콘택을 형성하는 단계; 및

   상기 메탈 콘택과 연결된 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
4. 제 3 항에 있어서,

   상기 메탈 콘택은 텅스텐으로 매립하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.

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