JP2009170637A - 半導体記憶装置の製造方法および半導体記憶装置 - Google Patents

Abstract

【課題】従来に比べて小さいチップ面積で、信頼性の高いメモリセルを実現することができる半導体記憶装置の製造方法および半導体記憶装置を提供する。
【解決手段】ロジック領域２００の半導体基板１表面に基板コンタクト用不純物層３が形成される。ＤＲＡＭ領域１００の層間絶縁膜９にメモリセルキャパシタの下部電極１１ａが形成される。ロジック領域２００の層間絶縁膜９には不純物層３に接続する第１の導電体パターン１１ｂが形成される。下部電極１１ａおよび第１の導電体パターン１１ｂ上に絶縁膜１２が形成され、絶縁膜１２を加工することにより下部電極１１ａ上に容量絶縁膜１２ａが形成される。そして、当該容量絶縁膜１２ａが形成された半導体基板１上に導電膜１４が形成され、導電膜１４を加工することにより、メモリセルキャパタの上部電極１４ａおよび第１の導電体パターン１１ｂ上に配置された第２の導電体パターン１４ｂが形成される。
【選択図】図３

Description

本発明は、半導体記憶装置の製造方法および半導体記憶装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）とロジック回路とが同一半導体基板上に混載された半導体記憶装置の製造方法および半導体記憶装置に関する。

近年の半導体装置のパターン寸法の微細化に伴って、ＤＲＡＭ、特にスタック型のキャパシタを備えたＤＲＡＭでは、蓄積電荷量を確保するために、Ｔａ₂Ｏ₅、Ａｌ₂Ｏ₃、ＨｆＯ₂等の高誘電率絶縁膜が容量絶縁膜として使用されている。これらの高誘電率絶縁膜は、メモリセルのキャパシタ形成後の配線工程（例えば、キャパシタの上部電極を形成する工程）で、プラズマダメージ等により信頼性が低下することが知られている。特に、近年の微細化された半導体記憶装置では、容量絶縁膜が薄膜化されており、信頼性低下が顕著になっている。従来、このような信頼性低下を回避する種々の手法が提案されている。

例えば、後掲の特許文献１は、チップ上でのメモリセルの占有面積の増大を抑制しつつ、高誘電率絶縁膜のダメージによる信頼性低下を回避する技術を開示している。図８は、当該技術を適用したＤＲＡＭの構造を示す断面図である。図８に示すように、特許文献１に開示された技術では、ＤＲＡＭ形成領域に、メモリセル１２０とダミーセル１３０とが設けられる。メモリセル１２０は、層間絶縁膜１０９に形成された凹部に、下部電極１１１ａ、容量絶縁膜１１２および上部電極１１４が順に積層された構造を有する。また、ダミーセル１３０は、層間絶縁膜１０９に形成された凹部に、下部電極１１１ｂ、容量絶縁膜１１２および上部電極１１４が順に積層された構造を有する。メモリセル１２０の下部電極１１１ａおよびダミーセル１３０の下部電極１１１ｂは、コンタクトプラグ１０７を介して半導体基板１０１に形成された不純物層１０３に電気的に接続されている。また、ダミーセル１３０の下部電極１１１ｂの短辺寸法は、メモリセル１２０の下部電極１１１ａの短辺寸法に比べて小さくなっている。

本構成によれば、ダミーセル１３０を構成するキャパシタに生じる単位面積あたりのリーク電流量が、メモリセル１２０を構成するキャパシタに生じる単位面積あたりのリーク電流量に比べて大きくなる。したがって、プラズマ処理等により上部電極１１４に蓄積された電荷は、ダミーセル１３０を通じて半導体基板１０１へ流れる。したがって、上部電極１１４に蓄積された電荷が、メモリセル１２０を通じで半導体基板１０１へ流れることに起因して発生するダメージを回避することができる。また、特許文献１では、ダミーセル１３０として、例えば、メモリセルアレイの周縁部等にリソグラフィ精度（パターニング精度）向上のために形成されるダミーのメモリセルを使用している。

また、図９は、同一の半導体基板上にＤＲＡＭとロジック回路とが混載されたｅＤＲＡＭ（Embedded DRAM）の従来構造を示す断面図である。ｅＤＲＡＭでは、上部電極形成時のメモリセルに対するアンテナ比が比較的大きいため、上部電極に少量の電荷が蓄積した場合であっても信頼性の低下が発生する。

図９に示すように、ｅＤＲＡＭは、同一の半導体基板１０１上に、ＤＲＡＭ形成領域１００とロジック回路形成領域２００とを備える。ＤＲＡＭ形成領域１００には、下部電極１１１ａ、容量絶縁膜１１２、上部電極１１４が下層から順に積層された構造を有するメモリセル１２０が形成される。また、メモリセル１２０の上部電極１１４よりも上層の配線層を用いて形成される配線１１７（例えば、ビット線）と、メモリセルトランジスタ１２１を構成する不純物層１０３とを電気的に接続するコンタクトプラグ（絶縁膜１０６を貫通する第１のコンタクトプラグ１０７と、絶縁膜１０８、１０９および１１５を貫通する第２のコンタクトプラグ１１６）が形成されている。ロジック回路形成領域２００にも、上層配線１１７と半導体基板１０１表面に形成された不純物層１０３、１０４とを電気的に接続するコンタクトプラグ１０７、１１６が形成されている。しかしながら、ロジック回路形成領域２００には、メモリセル１２０を構成する、下部電極１１１ａ、容量絶縁膜１１２、上部電極１１４は形成されていない。したがって、上部電極１１４となる導電膜を形成する際のプラズマ処理等により上部電極１１４に蓄積した電荷は、メモリセル１２０のみを通じて半導体基板１０１に流れることになる。
特開２００６−２０３１２８号公報

ｅＤＲＡＭ（Embedded DRAM）では、近年のパターン寸法の微細化およびチップサイズの縮小化により、メモリセルアレイの周縁部にダミーセルを配置しない構成が採用されている。このため、特許文献１に記載された技術を適用するためには、チップ上にダミーセルを設ける領域を余分に確保する必要がある。このような領域を確保することは、チップ面積が増大、すなわち、製造コストの増大を招くため好ましくない。

本発明は、上記従来の事情を鑑みて提案されたものであり、従来に比べて小さいチップ面積で、信頼性の高いメモリセルを実現することができる半導体記憶装置の製造方法および半導体記憶装置を提供することを目的とする。

前記の目的を達成するため、本発明は以下の技術的手段を採用している。まず、本発明は、ＤＲＡＭとロジック回路とが同一半導体基板上に混載された半導体記憶装置の製造方法を前提としている。そして、本発明に係る半導体記憶装置の製造方法は、まず、ロジック回路形成領域の半導体基板表面に基板コンタクト用不純物層が形成される。また、半導体基板上に層間絶縁膜が形成される。次いで、層間絶縁膜が形成された半導体基板上のＤＲＡＭ形成領域にメモリセルキャパシタの下部電極が形成される。層間絶縁膜が形成された半導体基板上のロジック回路形成領域には、上記基板コンタクト用不純物層に電気的に接続する第１の導電体パターンが形成される。その後、上記下部電極および上記第１の導電体パターンが形成された半導体基板上に絶縁膜が形成され、当該絶縁膜を加工することにより上記下部電極上に容量絶縁膜が形成される。そして、当該容量絶縁膜が形成された半導体基板上に導電膜が形成され、当該導電膜を加工することにより、上記メモリセルキャパシタの上部電極および上記第１の導電体パターン上に配置された第２の導電体パターンが形成される。

本構成によれば、メモリセルの上部電極を形成するために半導体基板上に堆積された導電膜が、ロジック回路形成領域に形成された第１の導電体パターンを介して半導体基板に電気的に接続されている。このため、上部電極となる導電膜を形成する際のプラズマ処理等により上部電極に蓄積する電荷は、第１の導電体パターンを通じて半導体基板に放出される。したがって、上部電極を形成する際に、上部電極に蓄積する電荷量を従来に比べて著しく低減することができる。この結果、ＤＲＡＭ形成領域にダミーセルを配置することなく容量絶縁膜に付与されるダメージを従来比べて低減でき、信頼性の高いメモリセルを備えた半導体記憶装置を形成することができる。

また、上記構成において、下部電極および第１の導電体パターンは、前記層間絶縁膜に設けられた凹部内に形成することができる。この場合、下部電極が、下部電極と半導体基板表面との間の層間絶縁膜を貫通するコンタクトプラグを介してＤＲＡＭ形成領域の半導体基板表面に形成されたメモリセルトランジスタと電気的に接続され、第１の導電体パターンが、第１の導電体パターンと半導体基板表面との間の層間絶縁膜を貫通するコンタクトプラグを介して基板コンタクト用不純物層と電気的に接続され、第２の導電体パターンが、第２の導電体パターン上を被覆する層間絶縁膜を貫通するコンタクトプラグを介して上層の配線と接続された構成を採用することができる。

本構成では、上記第１および第２の導電体パターンが、ロジック回路形成領域において、上層配線と半導体基板とを電気的に接続するコンタクト構造の一部を構成する。すなわち、本構成では、最終的にロジック回路の一部として使用されるコンタクト構造の一部を使用して、上部電極となる導電膜を堆積する際のプラズマ処理等により上部電極に蓄積する電荷を半導体基板へ放出させる。したがって、チップ面積を増大させることなく、信頼性の高いメモリセルを備えた半導体記憶装置を形成することができる。

さらに、上記構成において、第１の導電体パターンが前記層間絶縁膜上に配置された平坦部を有する状態で形成されるとともに、当該平坦部と第２の導電体パターンとの間に、容量絶縁膜を形成するための絶縁膜が残存された構成を採用することができる。本構成では、平坦部に堆積された絶縁膜がメモリセル形成領域に形成された絶縁膜（容量絶縁膜）よりも単位面積当たりのリーク電流量が大きくなる。このため、上部電極となる導電膜を堆積する際のプラズマ処理等により上部電極に蓄積する電荷は、第１の導電体パターンを通じて半導体基板に放出される。したがって、信頼性の高いメモリセルを備えた半導体記憶装置を形成することができる。なお、この構成においても、下部電極が、下部電極と半導体基板表面との間の層間絶縁膜を貫通するコンタクトプラグを介してＤＲＡＭ形成領域の半導体基板表面に形成されたメモリセルトランジスタと電気的に接続され、第１の導電体パターンが、第１の導電体パターンと半導体基板表面との間の層間絶縁膜を貫通するコンタクトプラグを介して基板コンタクト用不純物層と電気的に接続され、第２の導電体パターンが、第２の導電体パターンを被覆する層間絶縁膜を貫通するコンタクトプラグを介して上層の配線と接続された構成を採用することができる。

以上の構成において、下部電極および第１の導電体パターンは、半導体基板上に堆積された同一の導電膜を加工することにより形成することができる。

一方、他の観点では、本発明は、ＤＲＡＭとロジック回路とが同一半導体基板上に混載された半導体記憶装置を提供することができる。すなわち、本発明は、ロジック回路形成領域の半導体基板に形成された基板コンタクト用不純物層と、半導体基板上に形成された層間絶縁膜とを備える。また、ＤＲＡＭ形成領域の上記層間絶縁膜中に形成されたメモリセルキャパシタの下部電極と、ロジック回路形成領域の上記層間絶縁膜中に形成された、上記基板コンタクト用不純物層に電気的に接続する第１の導電体パターンを備える。さらに、上記下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上記メモリセルキャパシタの上部電極とを備える。そして、上記上部電極を形成するために半導体基板上に堆積された導電膜を加工することにより、前記第１の導電体パターン上に形成された第２の導電体パターンを備える。

本構成において、第１の導電体パターンと第２の導電体パターンとの間の単位面積あたりのリーク電流量が、下部電極と上部電極との間の単位面積あたりのリーク電流量よりも大きい状態で、容量絶縁膜を形成するために半導体基板上に堆積された絶縁膜が上記第１の導電体パターンと上記第２の導電体パターンとの間に配置された構成を採用することも可能である。

本発明によれば、メモリセルを構成するキャパシタの上部電極形成時に、当該上部電極とロジック回路形成領域内の基板コンタクト用不純物層とが電気的に接続されているため、上部電極を形成する工程に起因して、容量絶縁膜に付与されるダメージを従来に比べて低減することができる。この結果、信頼性の高いメモリセルを備えた半導体記憶装置を実現することができる。また、上部電極とロジック回路形成領域内の基板コンタクト用不純物層とを、ロジック回路を構成するコンタクト構造の一部を一時的に使用して接続すれば、チップ面積を増大させることなく、信頼性の高いメモリセルを備えた半導体記憶装置を実現することができる。

以下、本発明の実施形態について図面を参照しながら詳細に説明する。なお、以下の実施形態では、１つのトランジスタと１つのスタック型キャパシタとで構成されるメモリセルを有するｅＤＲＡＭの事例により、本発明を具体化している。

（第１の実施形態）
図１〜図３は本発明の第１の実施形態における半導体記憶装置の製造過程を示す工程断面図である。本実施形態の半導体記憶装置は、図９に示した従来例と異なり、ＤＲＡＭ形成領域１００（以下、ＤＲＡＭ領域１００という。）だけでなく、ロジック回路形成領域２００（以下、ロジック領域２００という。）にも、メモリセルキャパシタの下部電極と同一レイヤの導電膜で形成された第１の導電体パターンと、メモリセルキャパシタの上部電極と同一レイヤの導電膜で形成された第２の導電体パターンとが形成される。なお、図１〜図３では、ＤＲＡＭ領域１００を左方に、ロジック領域２００を右方にそれぞれ分離して示しているが、両領域は同一の半導体基板上に存在している。

図１（ａ）に示すように、まず、Ｐ型のシリコン基板等の半導体基板１の表面部に、素子分離絶縁膜２が形成される。そして、素子分離絶縁膜２により区分された半導体基板１の表面部に、公知の微細加工技術により各種半導体素子が形成される。図１（ａ）では、ＤＲＡＭ領域１００の半導体基板１の表面部に、Ｎ型不純物層３とゲート電極５とを備えるＮ型のメモリセルトランジスタ２１が形成されている。また、ロジック領域２００の半導体基板１の表面部には、ロジック回路を構成するトランジスタと、Ｐ型の半導体基板１への基板コンタクト用のＰ型の不純物層４が形成されている。なお、図１（ａ）では、ロジック領域２００のトランジスタとして、Ｎ型のトランジスタを構成するゲート電極５とＮ型不純物層３とを例示している。

各種半導体素子が形成された半導体基板１上には、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜からなる第１の層間絶縁膜６が形成される。第１の層間絶縁膜６の上面はＣＭＰ（Chemical Mechanical Polishing）法やエッチバック法等により平坦化される。平坦化された第１の層間絶縁膜６には、以降で形成される上層の配線との電気的な接続を実現するための第１のコンタクトプラグ７が形成される。第１のコンタクトプラグ７は、例えば、公知のリソグラフィ技術およびエッチング技術を適用して第１の層間絶縁膜６に貫通孔を形成し、当該貫通孔に導電体を充填することにより形成される。図１（ａ）では、ＤＲＡＭ領域１００のメモリセルトランジスタ２１の不純物層３上と、ロジック領域２００の基板コンタクト用不純物層４上と、ロジック領域２００のＮ型トランジスタの不純物層３上とに第１のコンタクトプラグ７が形成されている。

第１のコンタクトプラグ７が形成された第１の層間絶縁膜６上には、例えば、ＣＶＤ法等により、窒化シリコン（Ｓｉ₃Ｎ₄）膜からなるエッチングストッパ膜８が形成される。当該エッチングストッパ膜８上には、ＢＰＳＧ膜等からなる第２の層間絶縁膜９が形成される。第２の層間絶縁膜９上には、ＤＲＡＭ領域１００およびロジック領域２００の下部電極形成領域上に開口を有するレジストパターン（図示せず）がフォトリソグラフィにより形成される。そして、当該レジストパターンをマスクとして、第２の層間絶縁膜９がエッチングされた後、底面に露出したエッチングストッパ膜８がエッチングされる。これにより、ＤＲＡＭ領域１００に、底部に第１のコンタクトプラグ７の上面が露出した凹部１０ａが形成されるとともに、ロジック領域２００に、底部に第１のコンタクトプラグ７の上面が露出した凹部１０ｂが形成される。特に限定されないが、本実施形態では、ロジック領域２００の凹部１０ｂの開口面積が、第１のコンタクトプラグ７上面の面積と同等になっている。したがって、ロジック領域２００の凹部１０ｂの開口面積は、ＤＲＡＭ領域１００の凹部１０ａの開口面積よりも小さくなっている。

次いで、図１（ｂ）に示すように、ＣＶＤ法等により窒化チタン（ＴｉＮ）膜からなる導電膜１１が、凹部１０ａ、１０ｂが形成された第２の層間絶縁膜９上に堆積される。当該導電膜１１上には全面にレジストが塗布され、その全面が露光された後に現像される。これにより、凹部１０ａ、１０ｂのみにレジスト３１が充填される。当該状態で、導電膜１１をエッチバックすることにより、図１（ｃ）に示すように、凹部１０ａの内部にＴｉＮ膜からなるメモリセルの下部電極１１ａが形成されるとともに、凹部１０ｂの内部にＴｉＮ膜からなる基板コンタクト用の下部電極１１ｂ（第１の導電体パターン）が形成される。

凹部１０ａ、１０ｂ内に残留しているレジスト３１が除去された後、図２（ａ）に示すように、例えば、ＣＶＤ法等によりＨｆＯ₂からなる厚さ１５ｎｍ程度の絶縁膜１２が半導体基板１上に堆積される。なお、ＤＲＡＭ領域１００の下部電極１１ａ上に堆積された絶縁膜１２は、メモリセルの容量絶縁膜として機能する。

続いて、図２（ｂ）に示すように、絶縁膜１２上に、ロジック領域２００の基板コンタクト用の下部電極１１ｂ上に開口を有するレジストパターン３２がフォトリソグラフィにより形成され、当該レジストパターン３２をマスクとしたドライエッチングにより、下部電極１１ｂ上のＨｆＯ₂膜が除去される。

レジストパターン３２が除去された後、図２（ｃ）に示すように、半導体基板１上にＣＶＤ法等によりＴｉＮ膜からなる厚さ５０ｎｍ程度の導電膜１４が堆積される。このとき、堆積される導電膜１４は、ロジック領域２００に形成されている下部電極１１ｂおよび第１のコンタクトプラグ７を通じて、半導体基板１に電気的に接続される。このため、導電膜１４を半導体基板１上に堆積する過程で導電膜１４中に生じた電荷は、下部電極１１ｂおよび第１のコンタクトプラグ７を通じて、Ｐ型不純物層４からＰ型の半導体基板１に優先的に流れ込む。したがって、導電膜１４中に蓄積した電荷がＤＲＡＭ領域１００に形成された絶縁膜１２、下部電極１１ａ、第１のコンタクトプラグ７を通じて半導体基板１に流入することを抑制できる。その結果、メモリセルキャパシタの容量絶縁膜にダメージが付与されることが回避される。

続いて、図３（ａ）に示すように、以降の工程で形成される、ＤＲＡＭ領域１００の上層配線と半導体基板１とを電気的に接続するための第２のコンタクトプラグ形成位置に開口を有するとともに、ロジック領域２００の下部電極１１ｂ上を被覆するレジストパターン３３がフォトリソグラフィにより形成される。そして、当該レジストパターン３３をマスクとして導電膜１４および絶縁膜１２がエッチング除去される。これにより、ＤＲＡＭ領域１００に、上部電極１４ａおよび容量絶縁膜１２ａのパターンが形成されるとともに、ロジック領域２００の下部電極１１ｂ上に上部電極１４ｂ（第２の導電体パターン）が形成される。なお、当該エッチングがプラズマエッチングにより実行される場合、導電膜１４が完全に分割されるまでの間は、導電膜１４に生じた電荷は、下部電極１１ｂおよび第１のコンタクトプラグ７を通じて半導体基板１に流入する。

レジストパターン３３が除去された後、図３（ｂ）に示すように、半導体基板１上に、ＮＳＧ（Non-doped Silicate Glass）膜等からなる第３の層間絶縁膜１５が形成される。第３の層間絶縁膜１５の上面はＣＭＰ法やエッチバック法等により平坦化される。平坦化された第３の層間絶縁膜１５上には、第２のコンタクトプラグ形成領域に開口を有するレジストパターン３４がフォトリソグラフィにより形成される。当該レジストパターン３４をマスクとしたエッチングにより、第３の層間絶縁膜１５、第２の層間絶縁膜９が順に除去され、その後、底部に露出したエッチングストッパ膜８がエッチング除去される。このようにして形成された貫通孔に導電体を充填することにより、図３（ｃ）に示すように第２のコンタクトプラグ１６が形成される。なお、図３（ｃ）では、ＤＲＡＭ領域１００のメモリセルトランジスタ２１の不純物層３に形成された第１のコンタクトプラグ７上と、ロジック領域２００のＮ型トランジスタの不純物層３に形成された第１のコンタクトプラグ７上に第２のコンタクトプラグ１６が形成されている。

そして、第２のコンタクトプラグ１６が形成された第３の層間絶縁膜１５上には、公知のリソグラフィ技術およびエッチング技術を適用することにより上層配線１７が形成され、本実施形態の半導体記憶装置が完成する。

以上説明したように、本実施形態によれば、メモリセルキャパシタを構成する上部電極１４ａを形成するために半導体基板１上に堆積された導電膜１４が、ロジック領域２００に形成された下部電極１１ｂを介して半導体基板１に電気的に接続されている。このため、上部電極１４ａとなる導電膜１４を堆積する際のプラズマ処理等により上部電極１４ａに蓄積する電荷は、下部電極１１ｂを通じて速やかに半導体基板１に放出される。したがって、上部電極１４ａを形成する際に、上部電極１４ａに蓄積する電荷量を従来に比べて著しく低減することができる。この結果、ＤＲＡＭ領域１００にダミーセルを配置することなく容量絶縁膜１２ａに付与されるダメージを従来比べて低減でき、信頼性の高いメモリセル２０を備えた半導体記憶装置を形成することができる。

なお、本実施形態において、基板コンタクト用の下部電極１１ｂは、図３（ｃ）に示すように、上層配線１７の直下等の半導体基板１上の空きスペースに形成することができる。したがって、チップ面積を増大させることなく信頼性の高いメモリセル２０を備えた半導体記憶装置を実現することができる。

（第２の実施形態）
上記第１の実施形態では、最終的にロジック回路を構成しない下部電極をロジック領域に備えた構成について説明した。しかしながら、上部電極となる導電膜の電荷を半導体基板へ逃がす下部電極は、最終的にロジック回路を構成してもよい。本実施形態では、最終的にロジック回路を構成する下部電極を用いて、上部電極の電荷を半導体基板へ逃がす構成について説明する。

図４は、本発明の第２の実施形態における半導体記憶装置の製造過程を示す工程断面図である。本実施形態では、上部電極および容量絶縁膜のパターニング以降の工程が第１の実施形態と異なっている。

本実施形態の半導体記憶装置は、第１の実施形態において、図１（ａ）〜図１（ｃ）、図２（ａ）〜図２（ｃ）および図３（ａ）により説明した同一の工程を経て、図４（ａ）に示すように、ＤＲＡＭ領域１００に、上部電極１４ａおよび容量絶縁膜１２ａのパターンが形成されるとともに、ロジック領域２００の下部電極１１ｂ上に上部電極１４ｂ（第２の導電体パターン）が形成される。

レジストパターン３３が除去された後、図４（ｂ）に示すように、半導体基板１上に、ＮＳＧ膜等からなる第３の層間絶縁膜１５が形成される。第３の層間絶縁膜１５の上面はＣＭＰ法やエッチバック法等により平坦化される。平坦化された第３の層間絶縁膜１５上には、第２のコンタクトプラグ形成領域に開口を有するレジストパターン３５がフォトリソグラフィにより形成される。本実施形態では、第１の実施形態で説明したレジストパターン３４とは異なり、レジストパターン３５はＤＲＡＭ領域１００のメモリセルトランジスタ２１の不純物層３に形成された第１のコンタクトプラグ７上と、ロジック領域２００のＮ型トランジスタの不純物層３に形成された第１のコンタクトプラグ７上とに加えて、上部電極１４ｂ上にも開口を有している。

当該レジストパターン３５をマスクとしたエッチングにより、第３の層間絶縁膜１５、第２の層間絶縁膜９が順に除去され、その後、底部に露出したエッチングストッパ膜８がエッチング除去される。本実施形態では、このとき、上部電極１４ｂ上のレジストパターン３５の開口を通じたエッチングは、底面に上部電極１４ｂが露出した時点で停止する。すなわち、上部電極１４ｂがエッチングストッパとして機能する。このようにして形成された貫通孔に導電体を充填することにより、図３（ｃ）に示すように第２のコンタクトプラグ１６が形成される。そして、第２のコンタクトプラグ１６が形成された第３の層間絶縁膜１５上には、公知のリソグラフィ技術およびエッチング技術を適用することにより上層配線１７が形成され、本実施形態の半導体記憶装置が完成する。

以上説明したように、本実施形態では、ロジック領域２００に形成された上部電極１４ｂおよび下部電極１１ｂが、ロジック領域２００において、上層配線１７と半導体基板１とを電気的に接続するコンタクト構造の一部を構成する。すなわち、本実施形態では、最終的にロジック回路の一部として使用されるコンタクト構造の一部を使用して、メモリセルキャパシタを構成する上部電極１４ａとなる導電膜１４を堆積する際のプラズマ処理等により上部電極１４ａに蓄積する電荷を半導体基板１へ流出させる。したがって、本実施形態によれば、チップ面積を増大させることなく、容量絶縁膜１２ａに付与されるダメージを従来比べて低減でき、信頼性の高いメモリセル２０を備えた半導体記憶装置を形成することができる。

（第３の実施形態）
上記第１および第２の実施形態では、ロジック領域２００の下部電極１１ｂと上部電極１４ｂとを直接接触させることにより、上部電極となる導電膜の電荷を半導体基板へ流入させた。しかしながら、特定の条件下では、ロジック領域の下部電極と上部電極との間に、メモリセルキャパシタの容量絶縁膜を形成するために堆積された絶縁膜が残存していても、同様の効果を得ることができる。そこで、本実施形態では、ロジック領域の下部電極と上部電極との間に絶縁膜を介在させた構成について説明する。

図５〜図７は本発明の第３の実施形態における半導体記憶装置の製造過程を示す工程断面図である。

本実施形態の半導体記憶装置は、第１の実施形態において、図１（ａ）により説明した同一の工程を経て、図５（ａ）に示すように、ＤＲＡＭ領域１００に、底部に第１のコンタクトプラグ７の上面が露出した凹部１０ａが形成されるとともに、ロジック領域２００に、底部に第１のコンタクトプラグ７の上面が露出した凹部１０ｂが形成される。

次いで、図５（ｂ）に示すように、ＣＶＤ法等によりＴｉＮ膜からなる導電膜１１が、凹部１０ａ、１０ｂが形成された第２の層間絶縁膜９上に堆積される。当該導電膜１１上には、ＤＲＡＭ領域１００のメモリセルの下部電極形成領域およびロジック領域２００の基板コンタクト用の下部電極形成領域を被覆するレジストパターン４１が形成される。このとき、ロジック領域２００の基板コンタクト用の下部電極形成領域を被覆するレジストパターン４１は、平面視において凹部１０ｂを内包する状態で形成される。

当該状態で、導電膜１１をプラズマエッチングし、残留したレジストを除去することにより、図５（ｃ）に示すように、凹部１０ａの内部にＴｉＮ膜からなるメモリセルの下部電極１１ａが形成されるとともに、ロジック領域２００のレジストパターン４１に対応する位置にＴｉＮ膜からなる基板コンタクト用の下部電極１１ｃ（第１の導電体パターン）が形成される。この場合、下部電極１１ｃは、凹部１０ｂ内に加えて、層間絶縁膜９上に配置された平坦部を有する状態で形成される。

続いて、図６（ａ）に示すように、例えば、ＣＶＤ法等によりＨｆＯ₂からなる厚さ１５ｎｍ程度の絶縁膜１２が半導体基板１上に堆積される。なお、ＤＲＡＭ領域１００の下部電極１１ａ上に堆積された絶縁膜１２は、メモリセルの容量絶縁膜として機能する。

絶縁膜１２上には、図６（ｂ）に示すように、ＣＶＤ法等によりＴｉＮ膜からなる厚さ５０ｎｍ程度の導電膜１４が堆積される。このとき、導電膜１４を半導体基板１上に堆積する過程で導電膜１４中に生じた電荷は、下部電極１１ｃ上の絶縁膜１２、下部電極１１ｃおよび第１のコンタクトプラグ７を通じて、Ｐ型不純物層４からＰ型の半導体基板１に流れ込む。これは、平坦部に堆積したＨｆＯ₂膜は結晶化しやすく、結晶化したＨｆＯ₂膜は多くのリーク電流が流れるからである。したがって、本構成によれば、導電膜１４中に蓄積した電荷がＤＲＡＭ領域１００に形成された絶縁膜１２、下部電極１１ａ、第１のコンタクトプラグ７を通じて半導体基板１に流入することを抑制できる。その結果、メモリセルキャパシタの容量絶縁膜にダメージが付与されることが回避される。

続いて、図６（ｃ）に示すように、以降の工程で形成される、ＤＲＡＭ領域１００の上層配線と半導体基板１とを電気的に接続するための第２のコンタクトプラグ形成位置に開口を有するとともに、ロジック領域２００の下部電極１１ｃ上を被覆するレジストパターン４２がフォトリソグラフィにより形成される。そして、当該レジストパターン４２をマスクとして導電膜１４および絶縁膜１２がエッチングされる。これにより、ＤＲＡＭ領域１００に、上部電極１４ａおよび容量絶縁膜１２ａのパターンが形成されるとともに、ロジック領域２００の下部電極１１ｃ上に、絶縁膜１２ｃおよび上部電極１４ｂ（第２の導電体パターン）が積層したパターンが形成される。なお、当該エッチングがプラズマエッチングにより実行される場合、導電膜１４が完全に分割されるまでの間は、導電膜１４に生じた電荷は、絶縁膜１２、下部電極１１ｃおよび第１のコンタクトプラグ７を通じて半導体基板１に流入する。

レジストパターン４２が除去された後、図７（ａ）に示すように、半導体基板１上に、ＮＳＧ膜等からなる第３の層間絶縁膜１５が形成される。第３の層間絶縁膜１５の上面はＣＭＰ法やエッチバック法等により平坦化される。平坦化された第３の層間絶縁膜１５上には、第２のコンタクトプラグ形成領域に開口を有するレジストパターン４３がフォトリソグラフィにより形成される。本実施形態では、レジストパターン４３は、第２の実施形態で説明したレジストパターン３５と同様に、ＤＲＡＭ領域１００のメモリセルトランジスタ２１の不純物層３に形成された第１のコンタクトプラグ７上と、ロジック領域２００のＮ型トランジスタの不純物層３に形成された第１のコンタクトプラグ７上と、上部電極１４ｃ上とに開口を有している。

当該レジストパターン４３をマスクとしたエッチングにより、第３の層間絶縁膜１５、第２の層間絶縁膜９が順に除去され、その後、底部に露出したエッチングストッパ膜８がエッチング除去される。このとき、上部電極１４ｃ上のレジストパターン４３の開口を通じたエッチングは、第２の実施形態と同様に、底面に上部電極１４ｃが露出した時点で停止する。このようにして形成された貫通孔に導電体を充填することにより、図７（ｂ）に示すように第２のコンタクトプラグ１６が形成される。そして、第２のコンタクトプラグ１６が形成された第３の層間絶縁膜１５上には、公知のリソグラフィ技術およびエッチング技術を適用することにより上層配線１７が形成され、本実施形態の半導体記憶装置が完成する。

以上説明したように、本実施形態によれば、第１および第２の実施形態と同様に、チップ面積を増大させることなく容量絶縁膜１２ａに付与されるダメージを従来比べて低減でき、信頼性の高いメモリセル２０を備えた半導体記憶装置を形成することができる。なお、上記では、上部電極１４ｃ、絶縁膜１２ｃおよび下部電極１１ｃが、ロジック回路の一部となる構成を説明したが、第１の実施形態で説明したように、上部電極１４ｃ、絶縁膜１２ｃおよび下部電極１１ｃは最終的にロジック回路を構成しない構成であってもよい。

以上説明したように、本発明によれば、メモリセルを構成するキャパシタの上部電極形成時に、当該上部電極とロジック回路形成領域内の基板コンタクト用不純物層とが電気的に接続されているため、上部電極を形成する工程に起因して、容量絶縁膜に付与されるダメージを従来に比べて低減することができる。この結果、信頼性の高いメモリセルを備えた半導体記憶装置を実現することができる。また、上部電極とロジック回路形成領域内の基板コンタクト用不純物層とを、ロジック回路を構成するコンタクト構造の一部を一時的に使用して接続すれば、チップ面積を増大させることなく、信頼性の高いメモリセルを備えた半導体記憶装置を実現することができる。

なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の範囲内で種々の変形や応用が可能である。例えば、上記各実施形態では、メモリセルキャパシタの下部電極と第１の導電体パターンとを同一の導電膜を加工することにより形成したが、個別に形成した場合であっても同様の効果をそうすることができる。また、上記各実施形態で例示した、半導体記憶装置の形成プロセスは、公知の等価なプロセスで置換可能である。

本発明は、従来に比べて小さいチップ面積で、信頼性の高いメモリセルを実現することができ、半導体記憶装置の製造方法および半導体記憶装置として有用である。

本発明の第１の実施形態における半導体記憶装置の製造過程を示す工程断面図 本発明の第１の実施形態における半導体記憶装置の製造過程を示す工程断面図 本発明の第１の実施形態における半導体記憶装置の製造過程を示す工程断面図 本発明の第２の実施形態における半導体記憶装置の製造過程を示す工程断面図 本発明の第３の実施形態における半導体記憶装置の製造過程を示す工程断面図 本発明の第３の実施形態における半導体記憶装置の製造過程を示す工程断面図 本発明の第３の実施形態における半導体記憶装置の製造過程を示す工程断面図 従来の半導体記憶装置の一例を示す断面図 従来の半導体記憶装置の一例を示す断面図

符号の説明

１ 半導体基板
３ 基板コンタクト用不純物層
７ 第１のコンタクトプラグ
６ 第１の層間絶縁膜
８ エッチングストッパ膜
９ 第２の層間絶縁膜
１１ａ 下部電極
１１ｂ 下部電極（第１の導電体パターン）
１１ｃ 下部電極（第１の導電体パターン）
１２ａ 容量絶縁膜
１２ｃ リークを増大させた絶縁膜
１４ａ 上部電極
１４ｂ 上部電極（第２の導電体パターン）
１４ｃ 上部電極（第２の導電体パターン）
１５ 第３の層間絶縁膜（層間絶縁膜）
１６ 第２のコンタクトプラグ
１７ 上層配線
１００ ＤＲＡＭ形成領域
２００ ロジック回路形成領域

Claims (6)

1. ＤＲＡＭ（Dynamic Random Access Memory）とロジック回路とが同一半導体基板上に混載された半導体記憶装置の製造方法であって、
   ロジック回路形成領域の半導体基板表面に基板コンタクト用不純物層を形成する工程と、
   半導体基板上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜が形成された半導体基板上のＤＲＡＭ形成領域にメモリセルキャパシタの下部電極を形成する工程と、
   前記層間絶縁膜が形成された半導体基板上のロジック回路形成領域に前記基板コンタクト用不純物層に電気的に接続する第１の導電体パターンを形成する工程と、
   前記下部電極および前記第１の導電体パターンが形成された半導体基板上に絶縁膜を形成する工程と、
   前記絶縁膜を加工することにより前記下部電極上に容量絶縁膜を形成する工程と、
   前記容量絶縁膜が形成された半導体基板上に、導電膜を形成する工程と、
   前記導電膜を加工することにより、前記メモリセルキャパシタの上部電極および前記第１の導電体パターン上に配置された第２の導電体パターンを形成する工程と、
   を有することを特徴とする半導体記憶装置の製造方法。
2. 前記下部電極および前記第１の導電体パターンが、前記層間絶縁膜に設けられた凹部内に形成され、
   前記下部電極が、当該下部電極と前記半導体基板表面との間の層間絶縁膜を貫通するコンタクトプラグを介して前記ＤＲＡＭ形成領域の半導体基板表面に形成されたメモリセルトランジスタと電気的に接続され、
   前記第１の導電体パターンが、当該第１の導電体パターンと前記半導体基板表面との間の層間絶縁膜を貫通するコンタクトプラグを介して前記基板コンタクト用不純物層と電気的に接続され、
   前記第２の導電体パターンが、当該第２の導電体パターンを被覆する層間絶縁膜を貫通するコンタクトプラグを介して上層の配線と接続される請求項１記載の半導体記憶装置の製造方法。
3. 前記第１の導電体パターンが前記層間絶縁膜上に配置された平坦部を有する状態で形成されるとともに、当該平坦部と前記第２の導電体パターンとの間に、前記容量絶縁膜を形成するための絶縁膜が残存され、
   前記下部電極が、当該下部電極と前記半導体基板表面との間の層間絶縁膜を貫通するコンタクトプラグを介して前記ＤＲＡＭ形成領域の半導体基板表面に形成されたメモリセルトランジスタと電気的に接続され、
   前記第１の導電体パターンが、当該第１の導電体パターンと前記半導体基板表面との間の層間絶縁膜を貫通するコンタクトプラグを介して前記基板コンタクト用不純物層と電気的に接続され、
   前記第２の導電体パターンが、当該第２の導電体パターンを被覆する層間絶縁膜を貫通するコンタクトプラグを介して上層の配線と接続される請求項１記載の半導体記憶装置の製造方法。
4. 前記下部電極および前記第１の導電体パターンが、半導体基板上に堆積された同一の導電膜を加工することにより形成される請求項１から３のいずれか１項に記載の半導体記憶装置の製造方法。
5. ＤＲＡＭ（Dynamic Random Access Memory）とロジック回路とが同一半導体基板上に混載された半導体記憶装置であって、
   ロジック回路形成領域の半導体基板に形成された基板コンタクト用不純物層と、
   半導体基板上に形成された層間絶縁膜と、
   ＤＲＡＭ形成領域の前記層間絶縁膜中に形成されたメモリセルキャパシタの下部電極と、
   ロジック回路形成領域の前記層間絶縁膜中に形成された、前記基板コンタクト用不純物層に電気的に接続する第１の導電体パターンと、
   前記下部電極上に形成された容量絶縁膜と、
   前記容量絶縁膜上に形成された前記メモリセルキャパシタの上部電極と、
   前記上部電極を形成するために半導体基板上に堆積された導電膜を加工することにより、前記第１の導電体パターン上に形成された第２の導電体パターンと、
   を備えたことを特徴とする半導体記憶装置。
6. 前記第１の導電体パターンと前記第２の導電体パターンとの間の単位面積あたりのリーク電流量が、前記下部電極と前記上部電極との間の単位面積あたりのリーク電流量よりも大きい状態で、前記容量絶縁膜を形成するために半導体基板上に堆積された絶縁膜が、前記第１の導電体パターンと前記第２の導電体パターンとの間に配置された請求項５記載の半導体記憶装置。

Images